JP5504506B2 - シミュレーション方法及びシミュレーション装置 - Google Patents

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Description

本発明は、SOI−MOSFETのデバイス設計や回路シミュレーションを行うためのシミュレーション方法及びシミュレーション装置に関する。
近年、携帯機器の増加に伴い、高速且つ低消費電力なデバイスへの要求がますます高まっている。このような要求に応えて、CMOS LSIの高速化と低消費電力化を図る技術として、SOI(silicon on insulator)基板にMOSFETを形成する、いわゆるSOI−MOSFETが使われるようになっている。
SOI−MOSFETは、bulk−MOSFET(通常のMOSFET)のチャネル領域の下に、BOX(buried oxide)と呼ばれる埋め込み酸化膜を形成し、この埋め込み酸化膜上の薄いシリコン層中にチャネルを形成するものである。
図1(a),(b)は、上記bulk−MOSFETとSOI−MOSFETの断面構成を示している。図1(a),(b)において、11は半導体基板(SOI−MOSFETの場合はバルク(bulk)とも呼ばれる)、12は埋め込み酸化膜(BOX)、13はシリコン層(SOI層)、14はソース領域、15はドレイン領域、16はチャネル領域、17はゲート酸化膜(SOI−MOSFETではFOX:front oxide)、18はゲート電極である。
SOI−MOSFETは、チャネル領域16下に埋め込み酸化膜12を設けたことにより、bulk−MOSFETに比べて浮遊容量が小さくなるのでスイッチング遅延を低減でき、半導体基板11へのリーク電流も減少させることができる。
このSOI−MOSFETは、上記シリコン層(SOI層)の厚さにより完全空乏型、部分空乏型、非完全空乏型の三つの種類に分けられる。非完全空乏型SOI−MOSFETは、通常の電圧条件下でSOI層13中の空乏層が埋め込み酸化膜12に届いておらず、bulk−MOSFETと近い特性を示す。部分空乏型SOI−MOSFETは、通常の電圧条件下でSOI層13のドレイン端の空乏層のみが埋め込み酸化膜12に届いている。完全空乏型SOI−MOSFETは、通常の電圧条件下でSOI層13全体が空乏化しており、bulk−MOSFETとは最も異なった特性を示す。
上記完全空乏型SOI−MOSFETは、次のような長所を備えている。
(1)チャネルが形成されるシリコン層が薄いことから、ゲート電極下の深い部分のリーク電流を抑えられる。
(2)SOI層が空乏状態にあるとき、ゲート容量が小さいのでサブスレッショルドスイング(sub-threshold swing)が小さくなる。
(3)しきい値電圧の基板電圧依存性が小さいため飽和電流が大きい。
(4)ソース、ドレイン領域(拡散層)と基板との間に絶縁体が設けられているので、接合容量が小さい。
このように完全空乏型SOI−MOSFETは、高速で低消費電力なデバイスであり、広範囲な応用が期待されている。そして、この完全空乏型SOI−MOSFETの長所を生かす回路設計を可能にするために、いくつかの回路シミュレーションモデルが開発されている。既存の主なモデルとしては、例えば非特許文献1に記載されているBSIM(Berkeley short-channel IGFET model-SOI)や、非特許文献2に記載されているUFSIM(University of Florida SOI)が知られている。これらのモデルは、寄生バイポーラ効果や生成・再結合電流のようなSOI−MOSFETに特有の重要な特長が盛り込まれている。また、部分空乏状態から完全空乏状態への滑らかな遷移も考慮されている。
しかしながら、これらのモデルは、bulk−MOSFETモデルの拡張として開発されているため、回路シミュレーションにおいて非収束の問題が解決できていない。この収束の問題は電荷保存則の侵害に起因すると考えられる。
ところで、HiSIM(Hiroshima-Univ. STARC IGFET Model)では、MOSFETの弱反転から強反転までの動作を単一式(拡散−ドリフト式)により表面ポテンシャルを導いて表面電荷を算出し、電流を求める手法を採用している(例えば非特許文献3参照)。この手法より得られたMOSFETの電圧−電流特性は、比較的簡単な計算で実測値を極めて良く再現できる。しかし、HiSIMもまたbulk−MOSFETモデルであるため、SOI−MOSFETに適用すると安定性と精度の低下を招く。
すなわち、SOI−MOSFETは、図2のポテンシャル図に示すように、バルクとBOXとの界面BB、BOXとSOI層との界面BS、SOI層とFOXとの界面SFにそれぞれポテンシャルφs0.bulk、φb0.SOI、φs0.SOIが発生する。なお、図2において、Qbulkは単位面積あたりのバルク中の電荷、QSOIは単位面積あたりのSOI層中の電荷、φSOIはSOI層でのポテンシャル変化、Vgsはゲート・ソース間電圧、Vfbはフラットバンド(flat-band)電圧である。
上記ポテンシャルφs0.bulk、φb0.SOI、φs0.SOIは、容量結合によってHiSIMのbulk−MOSFETモデルで用いるソース、ドレイン領域端の表面ポテンシャルを変動させ、安定性低下や精度低下の要因となる。従って、HiSIMをSOI−MOSFET構造をカバーできるモデルに拡張し、安定且つ高精度にシミュレートできるシミュレーション方法とシミュレーション装置が望まれている。
Samuel K. H. Fung, Pin Su, and Chenming Hu, "Present Status and Future Direction of BSIM SOI Model for High-Performance/Low-Power/RF Application" in proc. Model. Simul. Microsysst, 2002, pp.690-693. S. Veeratoghavan and J. G. Fogsum. "A physical short-channel model for the thin-film SOI MOSFET applicable to the device and circuit CAD." IEEE Trans. Electron Devices, Vol.35. no.11, pp.1866-1875, Nov.1988. M. Miura-Mattausch, N. Sadachika, D. Navarro, G. Suzuki, Y. Takeda, M. Miyake, T. Warabino, Y. Mizukane, R. Inagaki, T. Ezaki, H. J. Mattausch, T. Ohguro, T. Iizuka, M. Taguchi, S. Kumashiro, and S. Miyamoto, "HiSIM2:Advanced MOSFET Model Valid for RF Circuit Simulation," IEEE Trans. Electron Devices, vol. 53, p. 1994. 2006.
本発明は、SOI−MOSFETのデバイス特性を安定且つ高精度にシミュレートできるシミュレーション方法及びシミュレーション装置を提供することである。
本発明の一態様によると、埋め込み酸化膜上のシリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、前記トランジスタの特性を示すデータの一表現形式である数式を入力装置から入力して記憶装置に記憶させるステップと、前記トランジスタのデバイスパラメータを前記入力装置から入力して前記記憶装置に記憶させるステップと、前記記憶装置に記憶した数式とデバイスパラメータとに基づいて演算装置で演算を行って、前記シリコン層における表面ポテンシャルの第1の値を算出するステップと、前記記憶装置に記憶した数式とデバイスパラメータに基づいて前記演算装置で演算を行って、前記シリコン層が部分空乏状態にあるとき及び前記シリコン層が完全空乏状態にあるときの前記埋め込み酸化膜下におけるバルク層の表面ポテンシャルの第1の値をそれぞれ算出するステップと、算出した前記シリコン層における表面ポテンシャルの第1の値と、算出した前記バルク層における表面ポテンシャルの第1の値と、前記記憶装置に記憶した数式とに基づいて前記演算装置で演算を行い、前記バルク層における表面ポテンシャルの第2の値を反復計算によって求めるステップと、前記反復計算によって求めたバルク層における表面ポテンシャルの第2の値と、前記記憶装置に記憶した数式とに基づいて前記演算装置で演算を行い、前記シリコン層における裏面のポテンシャルの第1の値を算出するステップとを具備するシミュレーション方法が提供される。
また、上記シミュレーション方法における各ステップを実行してトランジスタのデバイス特性をシミュレートするシミュレーション装置が提供される。
図1は、bulk−MOSFETとSOI−MOSFETの断面構成を示す模式図。 図2は、SOI−MOSFETのポテンシャルについて説明するための図。 図3は、本発明の第1の実施形態に係るシミュレーション装置の概略構成を示すブロック図。 図4は、本発明の第1の実施形態に係るシミュレーション方法を示すフローチャート。 図5は、本発明の第2の実施形態に係るシミュレーション方法を示すフローチャート。 図6は、二次元デバイスシミュレータ(2D-Device)モデルにおけるSOI層の表面ポテンシャル、SOI層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図。 図7は、HiSIM−SOI(initial value)モデルにおけるSOI層の表面ポテンシャル、SOI層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図。 図8は、HiSIM−SOI(Newton loop)モデルにおけるSOI層の表面ポテンシャル、SOI層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図。 図9は、二次元デバイスシミュレータモデルにおいてバルク・ソース間電圧を変化させたときのSOI層の表面ポテンシャル、SOI層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図。 図10は、HiSIM−SOIモデルにおいてバルク・ソース間電圧を変化させたときのSOI層の表面ポテンシャル、SOI層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図。 図11は、第3の実施形態を示すものであり、デバイス特性を求めるためのフローチャート。 図12は、第4の実施形態を示すものであり、図5の変形例を示すフローチャート。
以下、本発明の実施形態について図面を参照して説明する。
まず、本発明で用いるSOI−MOSFETモデルの概要とこのモデルに至る考察の課程について説明し、その後、このSOI−MOSFETモデルを用いた本実施形態に係るシミュレーション方法とシミュレーション装置について説明する。
本発明の基本的な考え方は次のようなものである。
上述したように、SOI−MOSFETには、バルクとBOXとの界面BB、BOXとSOI層との界面BS、SOI層とFOXとの界面SFにそれぞれポテンシャルが存在している。これら三つの表面ポテンシャルは、ポアソン方程式によって関係づけることができる。上記三つの表面ポテンシャルを求めるためには、方程式が3本必要である。これらのポテンシャルはSOI−MOSFETの構造によって変わる。
SOI−MOSFETは構造的に自由度が大きく、SOI−MOSFETの構造の最適化を行うためには、あらゆる構造に対してこの方程式を安定に解かなければならない。何故ならポテンシャル分布がデバイス特性を決定するためである。しかし、ポアソン方程式を反復計算で安定に解くのは容易ではない。
そこで、(i)初期解の導出、(ii)ヤコビアンを用いて解く(ニュートン法)という二つの方法を採用することで常に安定な解を得る。
初期解を導出する際には、三つの表面ポテンシャルを独立に解いていく。SOI層の表面ポテンシャルφs0.SOIとSOI層の裏面ポテンシャルφb0.SOIは解析式で求め、バルク層の表面ポテンシャルφs0.bulkに関しては反復計算を用いて正確な値を求める。この反復計算には、例えば1変数のニュートン法を用いる。
初期解導出の手順は下記(a)〜(d)の通りである。
(a)SOI層の表面ポテンシャルφs0.SOIの初期解には、bulk−MOSFETモデルであるHiSIM2の初期解(解析式)を用いる。
(b)SOI層が部分空乏(PD:partially depleted)状態にあるか完全空乏(FD:fully depleted)状態にあるかに分け、バルク層の表面ポテンシャルφs0.bulkの解析解をそれぞれの場合に対して導出する。そして、この解析解を次の(c)の反復計算の初期解として用いる。
(c)上記(a)で求めたSOI層の表面ポテンシャルφs0.SOIと上記(b)で求めたバルク層の表面ポテンシャルφs0.bulkの初期解を用いて、バルク層の表面ポテンシャルφs0.bulkを反復計算によって求める。
(d)上記(c)で求めたバルク層の表面ポテンシャルφs0.bulkを用いて、SOI層の裏面のポテンシャルφb0.SOIを解析式で求める。
次に、具体的な初期値の計算について詳しく説明する。
SOI層の表面ポテンシャルφs0.SOIの初期値は、HiSIM2の(バルク・ソース間電圧Vbs=0Vの時の)チャネル内ソース端の表面ポテンシャルφs0の初期値と同様にして式を導く。
バルク層の表面ポテンシャルφs0.bulkは、ニュートン法(1変数)を解いて求める。解く際には、SOIの下記2つのポアソン方程式を足し合わせて、SOI層の裏面ポテンシャルφb0.SOIを消去した式(1)を用いる。
Figure 0005504506
Figure 0005504506
Figure 0005504506
ここで、SOI層の容量CSOIとバルク層の表面ポテンシャルφs0.bulkはそれぞれ、次式で表される。
Figure 0005504506
Figure 0005504506
なお、上式においてQs0.bulkはFD状態になった後にバルクに誘起される電荷、Qdep.SOIはSOI層の空乏電荷、Vbi.SOIはSOI層とバルク層の間のビルトインポテンシャル、Vbsはバルク・ソース間電圧、CBOXは埋め込み酸化膜の容量、Qbulkは単位面積当たりのバルク中の電荷、εSiはシリコンの誘電率、tSOIはSOI層の厚さ、qは素電荷量、βは熱電圧の逆数、Nsub.bulkはバルクの不純物濃度である。
次に、初期値の計算(1変数のニュートン法)に用いるための解析的な初期値として、(I)FD状態、(II)PD状態の場合分けを行い、それぞれの場合にバルクが(A)空乏状態、(B)反転状態の二つの場合を考える。よって、四つの状態を考えることになる。
FD状態とPD状態の場合分けは、SOI層の空乏層幅Wd.SOIがSOI層の厚さtSOIよりも大きければFD状態、小さければPD状態としている。
ここで、空乏層幅Wd.SOIは次式で表せる。
Figure 0005504506
なお、Nsub.SOIはSOI層の不純物濃度である。
バルク表面の場合分けは、次式を基準として行なわれる。
Figure 0005504506
φs0.bulk=φs0.bulk_iniA(φs0.bulk_iniA<2ΨB.bulk
φs0.bulk=φs0.bulk_iniAとφs0.bulk_iniBのスムージング(φs0.bulk_iniA>2ΨB.bulk
ここで、φs0.bulk_iniAはバルクが空乏状態の表面ポテンシャルの初期値、φs0.bulk_iniBはバルクが反転状態の表面ポテンシャルの初期値、ΨB.bulkは真性フェルミ準位とフェルミ準位との差である。
<初期値計算(解析式)>
(I.A)FD状態でバルクが空乏状態の場合
バルクに誘起される電荷Qs0.bulkを次式であると近似して式(1)を解く。
Figure 0005504506
すると、次式のようになる。
Figure 0005504506
但し、A、Aは、次式のようであり、
Figure 0005504506
Figure 0005504506
dep.SOIは、次式としている。
Figure 0005504506
(I.B)FD状態でバルクが反転状態の場合
バルクに誘起される電荷Qs0.bulkを次式と近似して式(1)を解く。
Figure 0005504506
すると、φs0.bulk_FD_iniBは次式となる。
Figure 0005504506
但し、A、Aは、次式としている。
Figure 0005504506
Figure 0005504506
ここで、nは真性キャリア密度である。
(II.A)PD状態でバルクが空乏状態の場合
PD状態では、SOI層の表面ポテンシャルφs0.SOIが増加すると空乏層が広がっていき次の関係が成立している。
Figure 0005504506
d.SOI=tSOIとなった時、上の関係と同時に式(1)も成り立っていると考えられる。このため、式(1)は、式(2)となる。
Figure 0005504506
式(2)をFD状態の時と同様に、次式と近似して解く。
Figure 0005504506
すると、次式となる。
Figure 0005504506
但し、A5,A6はそれぞれ、次式としている。
Figure 0005504506
(II.B)PD状態でバルクが反転状態の場合
式(2)を次式と近似して解く。
Figure 0005504506
すると、次式となる。
Figure 0005504506
但し、A7,A8はそれぞれ、次式としている。
Figure 0005504506
<初期値計算(1変数のニュートン法)>
(2.1)FD状態の場合
式(1)より、f(φs0.bulk)を次式として、ニュートン法によりバルク層の表面ポテンシャルφs0.bulkを更新していく。
Figure 0005504506
すると、φs0.bulk n+1は、次式となる。
Figure 0005504506
(2.2)PD状態の場合
式(2)より、f(φs0.bulk)を次式として、ニュートン法によりバルク層の表面ポテンシャルφs0.bulkを更新していく。
Figure 0005504506
すると、φs0.bulk n+1は、次式となる。
Figure 0005504506
<SOI層の表面ポテンシャルφs0.SOIの導出>
上述したニュートン法で求めたバルク層の表面ポテンシャルφs0.bulkを用いて、次式によりSOI層の表面ポテンシャルφs0.SOIを次式のように導出できる。
Figure 0005504506
<FD状態になった時のSOI層の表面ポテンシャルφs0.SOIの補正>
SOI層の空乏層幅Wd.SOIがSOI層の厚さtSOIに到達すると、SOI層表面の反転が早まる。FDになった後にバルクに誘起される電荷Qs0.bulkは、BOXがなければ生じるはずだった空乏電荷「−qNsub.SOI・(Wd.SOI−tSOI)」と比べ無視できるくらい小さいので、ここでは無視すると、空乏層幅がSOI層の厚さtSOIに固定されたbulk−MOSFETと同じようなポテンシャル変化を示すと考えられる。
bulk−MOSFETで空乏層幅(=tSOI)を一定に保つには、下式のように基板にAというバイアスを加えれば良い。
Figure 0005504506
上式をAについて解くと、次式となる。
Figure 0005504506
このバイアスAが基板に印加されているとして、SOI層の表面ポテンシャルの初期解φs0.SOI_iniAを解き直すと、次式となる。
Figure 0005504506
但し、Vgpはゲート・ソース間電圧からフラットバンド電圧を引いた値、CFOXはゲート酸化膜の容量であり、cnst0は下式で表される。
Figure 0005504506
以上のようにして三つの初期解を導出することができる。
上記のようにして求めた初期解と、解析式を用いてシミュレーション装置でシミュレーションを行う。
[第1の実施形態]
次に、上記SOI−MOSFETモデルを用いた、本発明の第1の実施形態に係るシミュレーション方法とシミュレーション装置について図3及び図4により説明する。図3は本発明の実施形態に係るシミュレーション装置の概略構成を示すブロック図、図4は本発明の実施形態に係るシミュレーション方法を示すフローチャートである。
図3に示す如く、シミュレーション装置は、例えばキーボード、操作パネル、音声入力装置、或いは種々のデータ読み取り装置などからなる入力装置21、種々の処理を行う処理装置22、半導体メモリやハードディスクなどの記憶装置23、及びモニタ、プリンタ及び記録装置などの出力装置24を備えている。上記処理装置22は、CPUなどの制御装置22−1とALUなどの演算装置22−2で構成され、上記制御装置22−1で入力装置21、演算装置22−2、記憶装置23及び出力装置24などの動作が制御される。
上記シミュレーション装置は、専用に構成しても良いし、例えばパーソナルコンピュータの各装置を対応させて実現することもできる。
上記記憶装置23には、トランジスタの特性を示すデータの一表現形式である数式、すなわち、上述したHiSIM−SOIモデルにおける各種の演算式、解析式、関係式などがプログラムとして記述され、記憶されている。例えば表面ポテンシャルモデルによるドリフト−拡散近似に基づいた式を記述したプログラム、上記SOI−MOSFETのソース端のポテンシャルを算出する演算式を記述したプログラム、上記SOI−MOSFETのドレイン端のポテンシャルを算出する演算式を記述したプログラム、上記SOI−MOSFETのドレイン・ソース間電流の演算式を記述したプログラム、SOI層の表面ポテンシャルを算出するための解析式を記述したプログラム、バルク層の表面ポテンシャルを算出するための解析式を記述したプログラム、SOI層の裏面のポテンシャルを算出するための解析式を記述したプログラムなどが記憶されている。また、この記憶装置23には、上記入力装置21から入力されたデバイスパラメータやパラメータの初期値などが記憶されるとともに(予め記憶されていても良い)、演算装置22−2による演算結果が記憶される。
上記のような構成において、図4のフローチャートに示すように、まず、入力装置21からゲート酸化膜厚tFOX、SOI層の厚さtSOI、バルクの不純物濃度Nsub.bulk、SOI層の不純物濃度Nsub.SOIなどのSOI−MOSFET用のデバイスパラメータやモデルパラメータを入力し(STEP1)、ゲート・ソース間電圧Vgs、ドレイン・ソース間電圧Vds、バルク・ソース間電圧Vbs、フラットバンド電圧VfbなどのSOI−MOSFETに印加する電圧を設定する(STEP2)。
上記入力装置21から入力されたSOI−MOSFETのモデルパラメータ、SOI−MOSFETのゲート・ソース間電圧Vgs、ドレイン・ソース間電圧Vds、バルク・ソース間電圧Vbs及びフラットバンド電圧Vfbは、処理装置22中の制御装置22−1の制御により、記憶装置23中に取り込まれて記憶される(STEP3)。
上記記憶装置23に記憶されているSOI−MOSFETのモデルパラメータ、SOI層の表面ポテンシャルφs0.SOIを算出するための解析式を記述したプログラム、バルク層の表面ポテンシャルφs0.bulkを算出するための解析式を記述したプログラム、SOI層の裏面のポテンシャルφb0.SOIを算出するための解析式を記述したプログラムは、上記制御装置22−1の制御により演算装置22−2に転送され、前述した[数1]乃至[数33]のような関数式にしたがって初期解の導出が行われる。
すなわち、HiSIM2の解析式を用いてSOI層の表面ポテンシャルφs0.SOIの初期解を導出し(STEP4)、SOI層がPD状態にあるときのバルク層の表面ポテンシャルφs0.bulkの解析解を導出し(STEP5)、SOI層がFD状態にあるときのバルク層の表面ポテンシャルφs0.bulkの解析解を導出する(STEP6)。これらの初期解や解析解は、記憶装置23に転送されて記憶される。
上記STEP4で求めたSOI層の表面ポテンシャルφs0.SOIと上記STEP5,6で求めたバルク層の表面ポテンシャルφs0.bulkの解析解を初期値として用いて、バルク層の表面ポテンシャルφs0.bulkを反復計算によって求める(STEP7)。
その後、上記記憶装置23に記憶されているSOI層の裏面のポテンシャルφb0.SOIを算出するための解析式を記述したプログラムにしたがって、上記STEP7で求めたバルク層の表面ポテンシャルφs0.bulkを用いて、SOI層の裏面のポテンシャルφb0.SOIを解析式で求める(STEP8)。
このようにしてHiSIMをSOI−MOSFET構造をカバーできるモデルに拡張できる。これによって、SOI−MOSFETのデバイス特性を安定且つ高精度にシミュレートできる。
[第2の実施形態]
上記第1の実施形態で説明したHiSIM−SOIによるシミュレーション方法により、SOI−MOSFET構造における、初期解であるSOI層の表面ポテンシャルφs0.SOI(以下φ)と、SOI層の裏面のポテンシャルφb0.SOI(以下φ)と、バルク層の表面ポテンシャルφs0.bulk(以下φ)を求めることができる。
以下に説明する第2の実施形態は、上記のようにして求めたポテンシャルφ、φ、φの値を初期値として利用することにより、更に精度よく、かつ多変数を高速にシミュレーションするための方法である。
以下、図5を参照して第2の実施形態に係るシミュレーション方法について説明する。なお、このシミュレーションは第1の実施形態と同様に汎用のコンピュータシステムで実行するものとする。
まず、図4に示すシミュレーションと同様に、入力装置21からゲート酸化膜厚tFOX、SOI層の厚さtSOI、バルクの不純物濃度Nsub.bulk、SOI層の不純物濃度Nsub.SOIなどのSOI−MOSFET用のデバイスパラメータ、モデルパラメータ及び初期解としてのポテンシャルφ、φ、φを入力し、記憶装置23に記憶させる(STEP11,12)。
次に、計算に必要な数式、すなわちプログラムがコンピュータシステムの所定の入力装置21から入力され、記憶装置23に記憶される。これらは、ストアドプログラム実行型コンピュータシステムにおける所定の記憶装置としての外部記憶装置(例えば、ハードディスク)等に記憶される。このプログラムはシミュレーション実行時に、実行用記憶装置(RAM等)にロードされ、演算装置(CPU等)により、逐次ないし並列的に実行される(STEP13)。
次に、その数式について説明する。
SOI層の表面ポテンシャルφ、SOI層の裏面のポテンシャルφ、及びバルク層
の表面ポテンシャルφにはそれぞれ、例えば次式(A)、(B)、(C)に例示するような解析式の関係が成り立っていると仮定する。
なお、式(A)、(B)、(C)はこれに限定することなく、別の表現や別の解析式で表されることはいうまでもない。
Figure 0005504506
Figure 0005504506
Figure 0005504506
ここで、Vgpはゲート・ソース間の電圧からフラットバンド電圧を引いた値であり、Qs0.bulkはバルクの電荷量、QはSOI表面の反転電荷量、Qdep.SOIはSOI層の空乏電荷量、CBOXはBOXの電荷容量、CFOXはゲート酸化膜の電荷容量である。また、CSOIはεsi/tSOIであり、εsiはシリコンの誘電率、tSOIはSOI層の厚さである。
上記解析式(A)、(B)、(C)のf、f、fを同時に0とするように、SOI層の表面ポテンシャルφと、SOI層の裏面のポテンシャルφと、バルク層の表面ポテンシャルφを決定すればよい。すなわち、3変数の連立方程式の解を得ることに帰する。そして、これらの解をコンピュータにより得る過程において、ニュートン法による3変数の反復計算をする必要がある。
次に、STEP14が実行される。3変数の反復計算は、ヤコビ行列J(式(D))を用いて、各表面ポテンシャルの修正差分量δφ=(δφ,δφ,δφ)T(Tは転置を示す)を式(E)により反復計算をさせることに他ならない。
Figure 0005504506
Figure 0005504506
すなわち、当該STEP14では、式(E)を、3変数の反復計算のプログラムとしてコンピュータシステムの所定の入力装置から入力してその記憶装置に記憶させる。
次に、SOI層の表面ポテンシャルφと、SOI層の裏面のポテンシャルφと、バルク層の表面ポテンシャルφの初期値を、コンピュータシステムの所定の入力装置から入力してその記憶装置に記憶させる。これらは、ストアドプログラム実行型コンピュータシステムでは所定の記憶装置としての外部記憶装置等に記憶され、実行時にはRAM等の実行用記憶装置にロードされる。
なお、STEP11とSTEP12の処理の順序は問わない。STEP12の後にSTEP11を実行することも可能である。
(STEP15,16)
STEP11からSTEP14により、反復計算のプログラムと当該プラグラム実行時における初期値が外部記憶装置等に記憶されているので、これらを任意のタイミングで、RAM等にロードし、それをCPU等により逐次ないし並列的に実行すればよい。ここで、実行の終了条件は、計算過程において修正差分量δφが所定の閾値に至った場合である。修正差分量δφが閾値に達していない場合、制御がSTEP13に移行され、上記動作が繰り返される。
上記動作により、初期値として取得したSOI層の表面ポテンシャルφと、SOI層の裏面のポテンシャルφと、バルク層の表面ポテンシャルφに基づいて、反復計算の解である更に精度のよいSOI層の表面ポテンシャルφと、SOI層の裏面のポテンシャルφと、バルク層の表面ポテンシャルφを得ることができる。
上記処理により得られたポテンシャルφ1、φ2、φの値は、反復計算における極値に陥ることがない。なぜなら、これらの初期値において、既に相当の精度を持っているからである。
(STEP17)
上記STEP14において、修正差分量δφが閾値に達した場合、ポテンシャルφ1、φ2、φ(反復計算の解)に基づきSOI−MOSFETのデバイス特性、例えば電流、容量等が求められる。デバイス特性とは、MOSFETのゲート・ソース及びドレイン端子間の電流及び容量、さらにこれら端子とバルク間の電流及び容量をいう。
また、ヤコビ行列J(式(D))を導入することで、多変数(ここでは3変数を例示するが、これに限定されない)の反復計算を、コンピュータで同時に且つ高速に実行することが可能となる。この結果、コンピュータシミュレーションにおける精度の良さと高速性を両立させることができる。
従って、第2の実施形態によれば、上記第1の実施形態で求めたポテンシャルの値を初期値として利用し、更に精度よく、かつ多変数を高速にシミュレートできる。
図6は、二次元デバイスシミュレータ(2D-Device)モデルにおけるSOI層の表面ポテンシャル、SOI層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図である。ここでは二次元デバイスシミュレータMEDICIを用いてシミュレートした結果を示している。
図7は、HiSIM−SOI(initial value)モデルにおけるSOI層の表面ポテンシャル、SOI層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図である。また、図8は、HiSIM−SOI(Newton loop)モデルにおけるSOI層の表面ポテンシャル、SOI層の裏面ポテンシャル及びバルク層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図である。図6乃至図8は、バルク・ソース間電圧Vbsが−2Vの時のシミュレーション結果を示している。
図9は、二次元デバイスシミュレータ(2D-Device)モデルにおいてバルク・ソース間電圧を変化させたときのSOI層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図である。図10は、HiSIM−SOIモデルにおいてバルク・ソース間電圧を変化させたときのSOI層の表面ポテンシャルとゲート・ソース間電圧との関係を示す特性図である。図9及び図10では、バルク・ソース間電圧Vbsを0.0V、−0.5V、−1.0V、−2.0Vに設定している。
すなわち、2Dモデルに対するHiSIM−SOIの優位性又は効果は以下の通りである。2Dデバイスシミュレータでは、デバイス構造をメッシュで区切り、各ノードに対してポアソン方程式や電流連続式を連立させて、それらを数値的に解いている。その結果、必然的に計算量が多くなり、計算機による処理可能なノード数にも限度がある。ゆえに、2Dデバイスシミュレータは大規模な回路についてシミュレーションできず、実質的にトランジスタ数個程度の回路シミュレーションが限界である。また多数の連立方程式を数値的に解いているため、計算時間が長くなるといった問題がある。
一方、HiSIM−SOIは、デバイスをメッシュで区切らず、解析式でデバイス特性を求めるため、計算量が2Dデバイスシミュレータと比べて非常に少ない。そのため、大規模な回路についてのシミュレーションを実施上好ましい処理時間内で実行できる。さらに、HiSIM−SOIは、デバイス1つあたりの計算時間が2Dデバイスシミュレータより圧倒的に速い特徴を有している。
従って、上記のような構成のシミュレーション装置並びにシミュレーション方法によれば、安定且つ高精度にSOI−MOSFETのデバイス特性をシミュレートできる。また、MOSFETの構造パラメータを用いてモデルが開発されているので、構造の違いにも容易に対応できる。
よって、このMOSFETモデルやシミュレーション結果を、デバイス設計に反映させてMOSFETにおける種々のデバイスパラメータや設定電圧を調整することにより、SOI−MOSFETを設計及び製造できる。
[第3の実施形態]
本発明は、デバイスパラメータに加えて、回路図及び回路の駆動条件を入力装置21より入力して記憶装置23に記憶させ、この記憶装置23に記憶されたデータを利用して回路特性を求めることができる。
図11は、第3の実施形態を示すものであり、回路特性を求める方法を示している。
図11に示すように、先ず、入力装置21からデバイスパラメータ、回路図及び回路の駆動条件が入力され、記憶装置23に記憶される(STEP21)。これは記憶装置23に記憶された回路シミュレーション用プログラム(回路シミュレータ)により行われる。
次いで、回路シミュレーション用プログラムから、SOI−MOSFETのデバイス特性をシミュレートするプログラム(HiSIM−SOI)に、デバイスパラメータ及び印加電圧が入力される(STEP22)。
この後、図4及び図5に示すフローチャートに従って演算が実行され、デバイス特性が求められる(STEP23)。
STEP23で求められたデバイス特性が回路シミュレーション用プログラムに供給される(STEP24)。
回路シミュレーション用プログラムは、供給されたデバイス特性に基づき、回路特性をシミュレートする(STEP25)。
図3に示す装置において、上記回路特性のシミュレートに関する具体的な動作は次の通りである。入力装置21、演算装置22−2、出力装置24、及び記憶装置23は制御装置22−1により制御される。記憶装置23は、制御装置22−2を制御するための命令を記述したプログラム、入力装置21から入力されたデバイスパラメータ、回路図及び回路の駆動条件を記憶する。演算装置22−2は、記憶装置23に記憶されたプログラムに従ってデバイスパラメータ、回路図及び回路の駆動条件のデータに基づき、回路特性をシミュレートする。出力装置24は、演算装置22−2により演算された回路特性を出力する。
上記第3の実施形態によれば、デバイスパラメータ、回路図及び回路の駆動条件を入力し、SOI−MOSFETのデバイス特性をシミュレートするプログラム(HiSIM−SOI)及び回路シミュレーション用プログラムを用いることにより、回路特性をシミュレートすることが可能である。したがって、回路特性を高精度且つ高速にシミュレートすることが可能である。
[第4の実施形態]
本発明は、入力するデバイスパラメータを所定のアルゴリズムで変化させ、その計算結果であるデバイス特性が要求されたデバイス特性に一致したとき、計算を終了させることにより、デバイスパラメータを特定することも可能である。
図12は、第4の実施形態を示すものであり、デバイスパラメータを特定する方法を示している。
図12に示すように、先ず、入力装置21からSOI−MOSFET用のデバイスパラメータ、例えばゲート酸化膜厚tFOX、SOI層の厚さtSOI、バルクの不純物濃度Nsub.bulk、SOI層の不純物濃度Nsub.SOIなどが入力され、記憶装置23に記憶される(STEP31)。
この後、図5に示すフローチャートに従ってポテンシャルφ、φ、φが算出され(STEP32)、SOI−MOSFETのデバイス特性、例えば各端子間の電流、容量などが算出される(STEP33)。
次に、上記算出されたデバイス特性が、要求されたデバイス特性に一致するかどうか判断される(STEP34)。この結果、一致しない場合、デバイスパラメータが変更され再度STEP31〜33の処理が繰り返される。デバイスパラメータの変更は、例えばゲート酸化膜厚、SOI層の厚さ、バルクの不純物濃度、SOI層の不純物濃度などが変更される。
また、算出されたデバイス特性と要求されたデバイス特性が一致したとき、上記計算処理が終了される(STEP35)。これにより要求されたデバイス特性に対応するデバイスパラメータを得ることができる。
上記第4の実施形態によれば、デバイスパラメータを変更して高精度のポテンシャルφ、φ、φの値を算出し、この算出されたポテンシャルφ、φ、φに基づきSOI−MOSFETのデバイス特性を算出し、この算出されたデバイス特性と要求されたデバイス特性とを比較している。このため、要求されたデバイス特性に合致したSOI−MOSFETのデバイスパラメータを得ることが可能である。
上述したように、本発明の一つの態様によれば、安定且つ高精度にSOI−MOSFETのデバイス特性をシミュレートできるシミュレーション方法及びシミュレーション装置が得られる。
SOI−MOSFETのデバイス構造は自由度が大きいため、本発明のシミュレーションにより構造を決定することができ、同時に回路特性の評価も可能となる。このため、開発コストを低減できる。また、SOI−MOSFETの需要は大きく、本発明は様々の用途に向けて対応できる。
尚、本発明は上記第1乃至第4の実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で種々変形することが可能である。例えば上記各実施形態は、SOI−MOSFETモデルのみのシミュレーション方法及びシミュレーション装置を例に説明した。しかし、bulk−MOSFETモデルとSOI−MOSFETモデルの基本部分は共通であるため、例えばSOI−MOSFETのみに必要なポテンシャルの計算にフラグを設定し、このフラグを切り替えることにより、bulk−MOSFETとSOI−MOSFETの両方に対応できる。従って、bulk−MOSFETとSOI−MOSFETが混在する回路のシミュレーションも可能である。
また、上記第1乃至第4の実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば第1乃至第4の実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明は、SOI−MOSFETのデバイス設計や、SOI−MOSFETを用いた回路のシミュレーションなどに適用が可能である。

Claims (10)

  1. 埋め込み酸化膜上のシリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
    前記トランジスタの特性を示すデータの一表現形式であって、少なくともHiSIM−SOIモデルを含む数式を入力装置から入力して記憶装置に記憶させるステップと、
    前記トランジスタのデバイスパラメータを前記入力装置から入力して前記記憶装置に記憶させるステップと、
    前記記憶装置に記憶した数式とデバイスパラメータとに基づいて演算装置で演算を行って、前記シリコン層における表面ポテンシャルの第1の値を算出するステップと、
    前記記憶装置に記憶した数式とデバイスパラメータに基づいて前記演算装置で演算を行って、前記シリコン層が部分空乏状態にあるとき及び前記シリコン層が完全空乏状態にあるときの前記埋め込み酸化膜下におけるバルク層の表面ポテンシャルの第1の値をそれぞれ算出するステップと、
    算出した前記シリコン層における表面ポテンシャルの第1の値と、算出した前記バルク層における表面ポテンシャルの第1の値と、前記記憶装置に記憶した数式とに基づいて前記演算装置で演算を行い、前記バルク層における表面ポテンシャルの第2の値を反復計算によって求めるステップと、
    前記反復計算によって求めたバルク層における表面ポテンシャルの第2の値と、前記記憶装置に記憶した数式とに基づいて前記演算装置で演算を行い、前記シリコン層における裏面のポテンシャルの第1の値を算出するステップとを具備することを特徴とするシミュレーション方法。
  2. 前記トランジスタの特性を示すデータの一表現形式であって、前記シリコン層における表面ポテンシャルと、前記バルク層における表面ポテンシャルと、前記シリコン層における裏面のポテンシャルの関係を記述した互いに異なる第1乃至第3の数式を前記入力装置から入力して前記記憶装置に記憶させるステップと、
    前記シリコン層における表面ポテンシャルの第1の値と、前記バルク層における表面ポテンシャルの第2の値と、前記シリコン層における裏面のポテンシャルの第1の値とを前記記憶装置に記憶させるステップと、
    前記記憶装置に記憶させた、前記互いに異なる第1乃至第3の数式と、前記シリコン層における表面ポテンシャルの第1の値と、前記バルク層における表面ポテンシャルの第2の値と、前記シリコン層における裏面のポテンシャルの第1の値とに基づいて、前記演算装置で反復演算を行い、前記シリコン層における表面ポテンシャルの第2の値と、前記バルク層における表面ポテンシャルの第3の値と、前記シリコン層における裏面のポテンシャルの第2の値を算出するステップとを更に具備することを特徴とする請求項1記載のシミュレーション方法。
  3. 前記反復計算において、前記互いに異なる第1乃至第3の数式をヤコビアン行列の数式として前記演算装置で反復演算ステップにより行うことを特徴とする請求項2記載のシミュレーション方法。
  4. 前記シリコン層における表面ポテンシャルの第1の値の算出は、表面ポテンシャルに基づくbulk−MOSFETモデルを用いて行うことを特徴とする請求項1記載のシミュレーション方法。
  5. 前記反復計算は、1変数のニュートン法であることを特徴とする請求項1記載のシミュレーション方法。
  6. 前記入力装置、前記記憶装置及び前記演算装置を制御する制御装置を制御するための命令を記述したプログラムを前記記憶装置に記憶させるステップと、
    前記入力装置からデバイスパラメータ、回路図及び回路の駆動条件を入力して前記記憶装置に記憶させるステップとを更に具備し、
    前記制御装置の制御により、前記記憶装置に記憶したプログラムに従って、前記演算装置で算出したモデルパラメータ、回路図及び回路の駆動条件に基づいて、前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項1記載のシミュレーション方法。
  7. 前記請求項1若しくは請求項2記載のシミュレーション方法における各ステップを実行してトランジスタのデバイス特性をシミュレートすることを特徴とするシミュレーション装置。
  8. 前記入力装置、前記記憶装置及び前記演算装置を制御する制御装置と、前記制御装置で制御され、前記演算装置による演算で得られるモデルパラメータを出力する出力装置とを更に具備することを特徴とする請求項7記載のシミュレーション装置。
  9. 前記記憶装置は、前記制御装置を制御するための命令を記述したプログラムと、前記入力装置から入力したデバイスパラメータ、回路図及び回路駆動条件を更に記憶し、前記制御装置の制御により、前記プログラムに従って、前記デバイスパラメータ、回路図及び回路の駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項8記載のシミュレーション装置。
  10. SOI−MOSFET用のデバイスパラメータを前記入力装置から入力して前記記憶装置に記憶させるステップと、
    請求項2により求められた、前記シリコン層における表面ポテンシャルの第2の値と、前記バルク層における表面ポテンシャルの第3の値と、前記シリコン層における裏面のポテンシャルの第2の値に基づき、前記制御装置によりデバイス特性を算出するステップと、
    前記制御装置により、前記算出されたデバイス特性が、要求されたデバイス特性に一致するかどうか判断するステップと、
    前記制御装置により、前記算出されたデバイス特性と要求されたデバイス特性が一致しないと判断されたとき、前記デバイスパラメータを変更し再度前記算出するステップを繰り返し、前記算出されたデバイス特性と要求されたデバイス特性が一致したとき、前記算出するステップを終了することを特徴とする請求項2記載のシミュレーション方法。
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