JPWO2010041633A1 - シミュレーション方法及びシミュレーション装置 - Google Patents
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- 238000004088 simulation Methods 0.000 title claims description 58
- 238000000034 method Methods 0.000 title claims description 46
- 238000004364 calculation method Methods 0.000 claims abstract description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 33
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 33
- 239000010703 silicon Substances 0.000 claims abstract description 33
- 230000014509 gene expression Effects 0.000 claims description 29
- 238000010586 diagram Methods 0.000 claims description 23
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 description 16
- 239000012535 impurity Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000009795 derivation Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000004422 calculation algorithm Methods 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000017105 transposition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
まず、本発明で用いるSOI−MOSFETモデルの概要とこのモデルに至る考察の課程について説明し、その後、このSOI−MOSFETモデルを用いた本実施形態に係るシミュレーション方法とシミュレーション装置について説明する。
φs0.bulk=φs0.bulk_iniAとφs0.bulk_iniBのスムージング(φs0.bulk_iniA>2ΨB.bulk)
ここで、φs0.bulk_iniAはバルクが空乏状態の表面ポテンシャルの初期値、φs0.bulk_iniBはバルクが反転状態の表面ポテンシャルの初期値、ΨB.bulkは真性フェルミ準位とフェルミ準位との差である。
上述したニュートン法で求めたバルク層の表面ポテンシャルφs0.bulkを用いて、次式によりSOI層の表面ポテンシャルφs0.SOIを次式のように導出できる。
SOI層の空乏層幅Wd.SOIがSOI層の厚さtSOIに到達すると、SOI層表面の反転が早まる。FDになった後にバルクに誘起される電荷Qs0.bulkは、BOXがなければ生じるはずだった空乏電荷「−qNsub.SOI・(Wd.SOI−tSOI)」と比べ無視できるくらい小さいので、ここでは無視すると、空乏層幅がSOI層の厚さtSOIに固定されたbulk−MOSFETと同じようなポテンシャル変化を示すと考えられる。
次に、上記SOI−MOSFETモデルを用いた、本発明の第1の実施形態に係るシミュレーション方法とシミュレーション装置について図3及び図4により説明する。図3は本発明の実施形態に係るシミュレーション装置の概略構成を示すブロック図、図4は本発明の実施形態に係るシミュレーション方法を示すフローチャートである。
上記第1の実施形態で説明したHiSIM−SOIによるシミュレーション方法により、SOI−MOSFET構造における、初期解であるSOI層の表面ポテンシャルφs0.SOI(以下φ1)と、SOI層の裏面のポテンシャルφb0.SOI(以下φ2)と、バルク層の表面ポテンシャルφs0.bulk(以下φ3)を求めることができる。
の表面ポテンシャルφ3にはそれぞれ、例えば次式(A)、(B)、(C)に例示するような解析式の関係が成り立っていると仮定する。
STEP11からSTEP14により、反復計算のプログラムと当該プラグラム実行時における初期値が外部記憶装置等に記憶されているので、これらを任意のタイミングで、RAM等にロードし、それをCPU等により逐次ないし並列的に実行すればよい。ここで、実行の終了条件は、計算過程において修正差分量δφが所定の閾値に至った場合である。修正差分量δφが閾値に達していない場合、制御がSTEP13に移行され、上記動作が繰り返される。
上記STEP14において、修正差分量δφが閾値に達した場合、ポテンシャルφ1、φ2、φ3(反復計算の解)に基づきSOI−MOSFETのデバイス特性、例えば電流、容量等が求められる。デバイス特性とは、MOSFETのゲート・ソース及びドレイン端子間の電流及び容量、さらにこれら端子とバルク間の電流及び容量をいう。
本発明は、デバイスパラメータに加えて、回路図及び回路の駆動条件を入力装置21より入力して記憶装置23に記憶させ、この記憶装置23に記憶されたデータを利用して回路特性を求めることができる。
本発明は、入力するデバイスパラメータを所定のアルゴリズムで変化させ、その計算結果であるデバイス特性が要求されたデバイス特性に一致したとき、計算を終了させることにより、デバイスパラメータを特定することも可能である。
Claims (10)
- 埋め込み酸化膜上のシリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
前記トランジスタの特性を示すデータの一表現形式である数式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータを前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶した数式とデバイスパラメータとに基づいて演算装置で演算を行って、前記シリコン層における表面ポテンシャルの第1の値を算出するステップと、
前記記憶装置に記憶した数式とデバイスパラメータに基づいて前記演算装置で演算を行って、前記シリコン層が部分空乏状態にあるとき及び前記シリコン層が完全空乏状態にあるときの前記埋め込み酸化膜下におけるバルク層の表面ポテンシャルの第1の値をそれぞれ算出するステップと、
算出した前記シリコン層における表面ポテンシャルの第1の値と、算出した前記バルク層における表面ポテンシャルの第1の値と、前記記憶装置に記憶した数式とに基づいて前記演算装置で演算を行い、前記バルク層における表面ポテンシャルの第2の値を反復計算によって求めるステップと、
前記反復計算によって求めたバルク層における表面ポテンシャルの第2の値と、前記記憶装置に記憶した数式とに基づいて前記演算装置で演算を行い、前記シリコン層における裏面のポテンシャルの第1の値を算出するステップとを具備することを特徴とするシミュレーション方法。 - 前記トランジスタの特性を示すデータの一表現形式であって、前記シリコン層における表面ポテンシャルと、前記バルク層における表面ポテンシャルと、前記シリコン層における裏面のポテンシャルの関係を記述した互いに異なる第1乃至第3の数式を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記シリコン層における表面ポテンシャルの第1の値と、前記バルク層における表面ポテンシャルの第2の値と、前記シリコン層における裏面のポテンシャルの第1の値とを前記記憶装置に記憶させるステップと、
前記記憶装置に記憶させた、前記互いに異なる第1乃至第3の数式と、前記シリコン層における表面ポテンシャルの第1の値と、前記バルク層における表面ポテンシャルの第2の値と、
前記シリコン層における裏面のポテンシャルの第1の値とに基づいて、前記演算装置で反復演算を行い、前記シリコン層における表面ポテンシャルの第2の値と、前記バルク層における表面ポテンシャルの第3の値と、前記シリコン層における裏面のポテンシャルの第2の値を算出するステップとを更に具備することを特徴とする請求項1記載のシミュレーション方法。 - 前記反復計算において、前記互いに異なる第1乃至第3の数式をヤコビアン行列の数式として前記演算装置で反復演算ステップによりを行うことを特徴とする請求項2記載のシミュレーション方法。
- 前記シリコン層における表面ポテンシャルの第1の値の算出は、表面ポテンシャルに基づくbulk−MOSFETモデルを用いて行うことを特徴とする請求項1記載のシミュレーション方法。
- 前記反復計算は、1変数のニュートン法であることを特徴とする請求項1記載のシミュレーション方法。
- 前記入力装置、前記記憶装置及び前記演算装置を制御する制御装置を制御するための命令を記述したプログラムを前記記憶装置に記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路の駆動条件を入力して前記記憶装置に記憶させるステップとを更に具備し、
前記制御装置の制御により、前記記憶装置に記憶したプログラムに従って、前記演算装置で算出したモデルパラメータ、回路図及び回路の駆動条件に基づいて、前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項1記載のシミュレーション方法。 - 前記請求項1若しくは請求項2記載のシミュレーション方法における各ステップを実行してトランジスタのデバイス特性をシミュレートすることを特徴とするシミュレーション装置。
- 前記入力装置、前記記憶装置及び前記演算装置を制御する制御装置と、前記制御装置で制御され、前記演算装置による演算で得られるモデルパラメータを出力する出力装置とを更に具備することを特徴とする請求項7記載のシミュレーション装置。
- 前記記憶装置は、前記制御装置を制御するための命令を記述したプログラムと、前記入力装置から入力したデバイスパラメータ、回路図及び回路駆動条件を更に記憶し、前記制御装置の制御により、前記プログラムに従って、前記デバイスパラメータ、回路図及び回路の駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項8記載のシミュレーション装置。
- SOI−MOSFET用のデバイスパラメータを前記入力装置から入力して前記記憶装置に記憶させるステップと、
請求項2により求められた、前記シリコン層における表面ポテンシャルの第2の値と、前記バルク層における表面ポテンシャルの第3の値と、前記シリコン層における裏面のポテンシャルの第2の値に基づき、前記制御装置によりデバイス特性を算出するステップと、
前記制御装置により、前記算出されたデバイス特性が、要求されたデバイス特性に一致するかどうか判断するステップと、
前記制御装置により、前記算出されたデバイス特性と要求されたデバイス特性が一致しないと判断されたとき、前記デバイスパラメータを変更し再度前記算出するステップを繰り返し、前記算出されたデバイス特性と要求されたデバイス特性が一致したとき、前記算出するステップを終了することを特徴とする請求項2記載のシミュレーション方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010532909A JP5504506B2 (ja) | 2008-10-06 | 2009-10-05 | シミュレーション方法及びシミュレーション装置 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008259755 | 2008-10-06 | ||
JP2008259755 | 2008-10-06 | ||
JP2010532909A JP5504506B2 (ja) | 2008-10-06 | 2009-10-05 | シミュレーション方法及びシミュレーション装置 |
PCT/JP2009/067358 WO2010041633A1 (ja) | 2008-10-06 | 2009-10-05 | シミュレーション方法及びシミュレーション装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010041633A1 true JPWO2010041633A1 (ja) | 2012-03-08 |
JP5504506B2 JP5504506B2 (ja) | 2014-05-28 |
Family
ID=42100583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010532909A Expired - Fee Related JP5504506B2 (ja) | 2008-10-06 | 2009-10-05 | シミュレーション方法及びシミュレーション装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8731893B2 (ja) |
EP (1) | EP2337080A4 (ja) |
JP (1) | JP5504506B2 (ja) |
KR (1) | KR101213268B1 (ja) |
CN (1) | CN102171834B (ja) |
WO (1) | WO2010041633A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5405054B2 (ja) * | 2008-06-18 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の解析及び設計装置、及び半導体装置の解析及び設計方法 |
CN101976283B (zh) * | 2010-10-21 | 2012-12-19 | 中国科学院上海微系统与信息技术研究所 | Bsimsoi4直流模型参数的确定方法 |
US9996650B2 (en) | 2015-03-17 | 2018-06-12 | International Business Machines Corporation | Modeling the performance of a field effect transistor having a dynamically depleted channel region |
JP2018010896A (ja) * | 2016-07-11 | 2018-01-18 | 株式会社村田製作所 | ヘテロ接合バイポーラトランジスタ |
CN111209675B (zh) * | 2020-01-10 | 2023-04-28 | 南方电网科学研究院有限责任公司 | 电力电子器件的仿真方法、装置、终端设备及存储介质 |
CN112131792B (zh) * | 2020-09-24 | 2024-06-04 | 南方电网科学研究院有限责任公司 | 一种地表电位还原方法、装置、设备及存储介质 |
TW202247463A (zh) * | 2021-02-01 | 2022-12-01 | 美商應用材料股份有限公司 | 具全空乏矽晶絕緣體之環繞式閘極元件 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7240021B1 (en) * | 1998-03-27 | 2007-07-03 | Walker Digital, Llc | System and method for tracking and establishing a progressive discount based upon a customer's visits to a retail establishment |
US20020082920A1 (en) * | 2000-11-17 | 2002-06-27 | Kermit Austin | System and methods for providing a multi-merchant loyalty program |
US20020111859A1 (en) * | 2001-02-15 | 2002-08-15 | Gregory Sheldon | Integrated frequency and award redemption program for installment based receivables behavior modification and customer loyalty management |
US20020174011A1 (en) * | 2001-03-14 | 2002-11-21 | Sanchez Michael F. | Systems and methods for conducting a loyalty program |
JP2004179502A (ja) * | 2002-11-28 | 2004-06-24 | Seiko Epson Corp | 部分空乏型のsoimosfetのspiceパラメータ抽出、spice計算及びデバイス解析の方法 |
JP4445734B2 (ja) * | 2003-09-10 | 2010-04-07 | 株式会社半導体理工学研究センター | 半導体装置設計用シミュレーション方法、半導体装置設計用シミュレーション装置、ならびに半導体装置およびその製造方法 |
JP2005259778A (ja) * | 2004-03-09 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置の信頼性シミュレーション方法 |
JP5020562B2 (ja) * | 2006-07-25 | 2012-09-05 | 株式会社 液晶先端技術開発センター | シミュレーション装置、シミュレーション方法、及び半導体装置の製造方法 |
CN101110092B (zh) * | 2007-08-31 | 2012-03-21 | 上海集成电路研发中心有限公司 | 高压mos晶体管电路仿真宏模型 |
JP4792439B2 (ja) * | 2007-09-12 | 2011-10-12 | 株式会社半導体理工学研究センター | シミュレーション方法及びシミュレーション装置 |
-
2009
- 2009-10-05 KR KR1020117007942A patent/KR101213268B1/ko not_active IP Right Cessation
- 2009-10-05 WO PCT/JP2009/067358 patent/WO2010041633A1/ja active Application Filing
- 2009-10-05 EP EP09819167A patent/EP2337080A4/en not_active Withdrawn
- 2009-10-05 CN CN2009801393202A patent/CN102171834B/zh not_active Expired - Fee Related
- 2009-10-05 JP JP2010532909A patent/JP5504506B2/ja not_active Expired - Fee Related
-
2011
- 2011-04-05 US US13/080,154 patent/US8731893B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP2337080A4 (en) | 2013-03-20 |
CN102171834B (zh) | 2013-11-13 |
KR20110060924A (ko) | 2011-06-08 |
US8731893B2 (en) | 2014-05-20 |
KR101213268B1 (ko) | 2012-12-18 |
EP2337080A1 (en) | 2011-06-22 |
US20110184708A1 (en) | 2011-07-28 |
CN102171834A (zh) | 2011-08-31 |
WO2010041633A1 (ja) | 2010-04-15 |
JP5504506B2 (ja) | 2014-05-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110517 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120713 |
|
A131 | Notification of reasons for refusal |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140226 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |