JP4445734B2 - 半導体装置設計用シミュレーション方法、半導体装置設計用シミュレーション装置、ならびに半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置の設計技術に係り、特にトランジスタが高速動作する際のソース・ドレインおよびチャネルにおける過渡状態のキャリアの挙動の再現性が向上された半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、半導体装置設計用シミュレーション方法、ならびにこれらを用いて設計された半導体装置およびその製造方法に関する。

通常は、半導体装置を製造するのに先立って、設計された半導体装置の動作を予めシミュレーションにより予測するのが一般的である。また、実際に製造された半導体装置が所望通りの性能を発揮し得るか否かを、シミュレーションにより再現（確認）することも一般的に行われている。半導体装置として、例えばＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）の高速動作をシミュレーションにより再現するとする。この場合、シミュレーションの精度を高めるためには、ソース・ドレインおよびチャネルにおけるキャリアの挙動を高い精度で解析して再現できるシミュレーションモデルが必要となる。このようなシミュレーションモデルを得るためには、ソースからチャネルを経てドレインへと走行するキャリアの通過時間（通過遅延）を考慮する必要がある。チャネルを通過するキャリアの通過遅延を考慮した半導体装置設計用のシミュレーションモデルとして、いわゆる非準静的モデル（Non-Quasi-Static Model：ＮＱＳ Model）と呼ばれるシミュレーションモデルが、今までに多数提案されている（例えば、非特許文献１参照）。

例えば、第１の非準静的モデルとして、実際のトランジスタを仮想的に複数の小さなトランジスタに分割し、それら各トランジスタ間に抵抗を挟むことにより、キャリア走行の遅延を表現するモデルがある。また、第２の非準静的モデルとして、ソース・ゲート間およびゲート・ドレイン間に、仮想的にそれぞれ異なる値の抵抗を配置して、キャリア走行の遅延を表現するモデルがある。さらに、第３の非準静的モデルとして、チャネル内の電荷の形成に緩和時間を導入し、これを仮想的な等価装置を用いて解くモデルがある。この第３の非準静的モデルの代表例として、世界中で最も良く使われている非準静的モデルの１つである、いわゆるＢＳＩＭ（The Berkeley Short-Channel IGFET Model）と呼ばれるモデルがある。
Jpn. J. Appl. Phys. Vol. 42 (2003) pp. 2132-2136 Part 1, No. 4B, April 2003

前述したように、ＭＯＳＦＥＴの高速動作をシミュレーションにより高い精度で予測または再現するために、様々な非準静的モデルが提案されている。しかし、それらの殆どが実用上、満足な結果を得られていない。例えば、前述した第１の非準静的モデルでは、考慮すべきトランジスタの数が増加するために計算時間が膨大になる。それとともに、この第１の非準静的モデルでは、チャネルの分割数によってチャネル長が変わるので、分割された各トランジスタを統合した全トランジスタが分割前のトランジスタ全体と同じ特性を有しているか否か不明である。また、前述した第２の非準静的モデルでは、各抵抗値の見積もりが不明確である。さらに、前述した第３の非準静的モデルでは、装置の収束を得難い。それとともに、この第３の非準静的モデルは、チャネル領域内のキャリア走行の遅延を考慮したＮＱＳ効果により生ずる、チャネル領域内の電荷欠損を説明することができない。

このように、これまでの非準静的シミュレーションモデルでは、定常状態および過渡状態を問わず、半導体装置内のキャリアの挙動を実用上許容できる時間内で、かつ、高い精度で予測または再現することは困難である。特に、高速動作する半導体装置内のキャリアの挙動を、そのようなシミュレーションモデルを用いて高い精度で予測または再現することは実質的に不可能である。そして、当然のことながら、そのようなシミュレーションモデルを利用するシミュレーション装置やシミュレーション方法では、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度でシミュレーションすることが困難なのは明らかである。ひいては、それらのシミュレーションモデル、シミュレーション装置、およびシミュレーション方法を用いて設計あるいは製造された半導体装置は、所望の半導体装置と比べて性能が大きく劣っているおそれがある。

本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度で予測または再現し得る半導体装置設計用シミュレーションモデルを提供することにある。また、そのような半導体装置設計用シミュレーションモデルを利用することにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度でシミュレートできる半導体装置設計用シミュレーション装置および半導体装置設計用シミュレーション方法を提供することにある。さらには、それらの半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法を用いて設計および検査の少なくとも一方が行われることにより略所望通りの性能を発揮し得る半導体装置、およびそのような半導体装置を容易に製造できる半導体装置の製造方法を提供することにある。

前記課題を解決するために、本発明の一態様に係る半導体装置設計用シミュレーション方法は、半導体装置設計用シミュレーション装置に用いられる半導体装置設計用シミュレーション方法であって、前記半導体装置設計用シミュレーション装置によって、回路シミュレータから時間ステップ毎の電圧条件、時間間隔、前回の回路シミュレータでの収束状態を示すフラグを入力し、前記半導体装置設計用シミュレーション装置によって、入力された前記電圧条件に基づく定常状態の計算を行い、前記半導体装置設計用シミュレーション装置によって、入力された前記フラグをチェックし、前記半導体装置設計用シミュレーション装置によって、前記フラグが異常収束を示している場合、前々回の電圧条件と過渡電荷密度の状態とが前回の電圧条件と過渡電荷密度の状態として設定され、前記半導体装置設計用シミュレーション装置によって、前記フラグが正常収束を示していれば、非準静的なモデルの計算を行い、前記半導体装置設計用シミュレーション装置によって、前回の電圧条件と過渡電荷密度の状態を前々回の電圧条件と過渡電荷密度の状態として設定し、前記非準静的なモデルによって新しく計算された電圧条件と過渡電荷密度の状態を前回の電圧条件と過渡電荷密度の状態として設定し、前記半導体装置設計用シミュレーション装置によって、前記非準静的なモデルの計算の後、伝導電流と各電極の持つ過渡電荷を前記回路シミュレータに返すことを含み、前記非準静的なモデルは、トランジスタのソースとドレインとの間を走行するキャリアの所定の時刻ｔ_iにおける過渡的な密度をｑ（ｔ_i）とし、前記時刻ｔ_iより前の所定の時刻ｔ_i-1における前記キャリアの過渡的な密度をｑ（ｔ_i-1）とし、前記時刻ｔ_iにおいて準静的な状態を仮定した定常状態での前記ソースおよび前記ドレイン間の前記キャリアの密度をＱ（ｔ_i）とし、さらに前記キャリアが前記ソースから前記ドレインに達するのに掛かる時間をτとし、前記ｑ（ｔ_i）、前記ｑ（ｔ_i-1）、前記Ｑ（ｔ_i）、および前記τが前記時刻ｔ_i-1から前記ｔ_i時刻までの時間（ｔ_i−ｔ_i-1）において満たす第１の式を、ｑ（ｔ_i）＝ｑ（ｔ_i-1）＋（ｔ_i−ｔ_i-1）／τ［Ｑ（ｔ_i）−ｑ（ｔ_i-1）］とし、前記時刻ｔ_iにおいて前記ソースおよび前記ドレイン間に流れる電流をＩ（ｔ_i）とし、前記ソースおよび前記ドレイン間を定常的に流れる伝導電流をＩ_DCとし、さらに前記ソースおよび前記ドレイン間を流れる変位電流をｄＱ（ｔ_i）／ｄｔとし、前記Ｉ（ｔ_i）、前記Ｉ_DC、および前記ｄＱ（ｔ_i）／ｄｔが前記ｔ_i時刻において満たす第２の式を、Ｉ（ｔ_i）＝Ｉ_DC＋ｄＱ（ｔ_i）／ｄｔをとし、前記第１の式から求められる前記Ｑ（ｔ_i）を前記第２の式に代入して得られることを特徴とするものである。

この半導体装置設計用シミュレーション方法においては、トランジスタのソースとドレインとの間のキャリア密度および電流を、定常状態、過渡的状態、静的状態、あるいは準静的状態などの別に拘らず汎用的に記述できる。それとともに、ソースとドレインとの間の遅延のメカニズムによる区別も必要ない。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることができる。それとともに、半導体装置の動作の予測または再現に掛かる時間が増大するおそれを殆ど無くすことができる。

また、前記課題を解決するために、本発明の他の態様に係る半導体装置設計用シミュレーション装置は、本発明に係る半導体装置設計用シミュレーション方法に基づくシミュレーションモデルが組み込まれたことを特徴とするものである。

この半導体装置設計用シミュレーション装置においては、本発明に係る半導体装置設計用シミュレーション方法に基づくシミュレーションモデルが組み込まれているので、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度が向上されている。それとともに、半導体装置の動作の予測または再現に掛かる時間が増大するおそれが殆ど無い。

また、前記課題を解決するために、本発明の他の態様に係る半導体装置設計用シミュレーション装置は、本発明に係る半導体装置設計用シミュレーション方法により、半導体装置の電気的特性を解析する工程を含むことを特徴とするものである。

この半導体装置設計用シミュレーション方法においては、本発明に係る半導体装置設計用シミュレーション方法に基づくシミュレーションモデルが組み込まれているので、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることができる。それとともに、半導体装置の動作の予測または再現に掛かる時間が増大するおそれを殆ど無くすことができる。

また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、本発明に係る半導体装置設計用シミュレーション方法を用いてトランジスタの設計および検査の少なくとも一方が行われたことを特徴とするものである。

また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、本発明に係る半導体装置設計用シミュレーション装置によりトランジスタの設計および検査の少なくとも一方が行われたことを特徴とするものである。

また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、本発明に係る半導体装置設計用シミュレーション方法によりトランジスタの設計および検査の少なくとも一方が行われたことを特徴とするものである。

これらの半導体装置においては、本発明に係る半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方が行われる。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上されている。それとともに、そのような解析が実用上許容される時間内で行われている。

また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、本発明に係る半導体装置設計用シミュレーション方法を用いてトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とするものである。

また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、本発明に係る半導体装置設計用シミュレーション装置によりトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とするものである。

さらに、前記課題を解決するために、本発明のさらに他の態様に係る半導体装置の製造方法は、本発明に係る半導体装置設計用シミュレーション方法によりトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とするものである。

これらの半導体装置の製造方法によれば、本発明に係る半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方を行う。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上できる。それとともに、そのような解析が実用上許容される時間内で行うことができる。

本発明の一態様および他の態様に係る半導体装置設計用シミュレーションモデルによれば、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度で予測または再現し得る。

また、本発明の他の態様に係る半導体装置設計用シミュレーション装置および半導体装置設計用シミュレーション方法によれば、本発明に係る半導体装置設計用シミュレーションモデルを利用することにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度でシミュレートできる。

また、本発明の他の態様に係る半導体装置においては、本発明に係る半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方が行われることにより、略所望通りの性能を発揮し得る。

さらに、本発明の他の態様に係る半導体装置の製造方法によれば、本発明に係る半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方を行う工程を含むことにより、略所望通りの性能を発揮し得る半導体装置を容易に製造できる。

以下、本発明に係る各実施形態を図面を参照しつつ説明する。

（第１の実施の形態）
先ず、本発明に係る第１実施形態を、図１〜図５を参照しつつ説明する。図１は、本実施形態に係る半導体装置設計用シミュレーションモデルのＮＱＳ効果の起源を模式的に示す図である。図２は、本実施形態に係るシミュレーションモデルおよび２次元デバイスシミュレーション装置のそれぞれの電圧印加のシミュレーション結果をグラフにして示す図である。図３は、本実施形態に係るシミュレーションモデルおよび２次元デバイスシミュレーション装置のそれぞれの変位電流のシミュレーション結果をグラフにして示す図である。図４は、本実施形態に係るシミュレーションモデルおよび２次元デバイスシミュレーション装置のそれぞれの過渡ドレイン電流のシミュレーション結果をグラフにして示す図。図５は、本実施形態に係るシミュレーションモデルにおいて過渡キャリア輸送における各遅延モデルの働きをグラフにして示す図である。

本実施形態においては、半導体装置の設計用シミュレーションモデルとして、ソース・ドレイン間のキャリアの通過遅延（τ）に基づいたＭＯＳＦＥＴ用の半導体回路設計用の非準静的モデル（Non-Quasi-Static Model：ＮＱＳ Model）について説明する。

一般的な、図示しない半導体装置設計用の２次元シミュレーション装置（２Ｄデバイスシミュレータ）は、ポワソン分布、電流密度方程式、および電流連続方程式という３つの基礎的な装置方程式を同時に解く。しかしながら、この方法は非常に時間が掛かるので、実用的な回路シミュレーションには適していない。したがって、大きな回路でも実用上許容できる時間内でシミュレーションできるための簡単化が図られる。従来では、回路シミュレーションは一般的に準静的（Quasi Static：ＱＳ）な近似に基づいて、チャネルを介したキャリアの通過時間は無視される。しかしながら、図６に示すように、ＱＳ近似は、ＭＯＳＦＥＴの高速な回路動作（ファスト・スイッチング）に対するシミュレーションにおいて非常に多くの誤差を生じる。この図６には、ゲート電圧Ｖ_gsのスイッチ・オン時における準静的電子密度と非準静的電子密度とをグラフにより比較して示す。このような高速に作動するＭＯＳＦＥＴの回路パフォーマンスを正確に予測あるいは再現するために、ソース・ドレイン間のキャリアの通過遅延を考慮した非準静的（ＮＱＳ）モデルが必要とされる。以下、詳しく説明する。

基本的な各装置方程式のうち、電流連続方程式（１）はＮＱＳ効果を説明している。この電流連続方程式（１）は、電流密度方程式（２）と合わせて解かれる。

ここで、Ｉ（ｙ，ｔ）、ｎ（ｙ，ｔ）、およびφ（ｙ，ｔ）は、それぞれチャネルに沿ったｙ位置での時間ｔにおける電流、電子密度、および表面電位である。また、ｑ、Ｗ、およびμは、それぞれ電荷、トランジスタ幅（チャネル幅）、およびキャリアの移動度である。電流連続方程式（１）を、チャネルのソース側端部である原点（ｙ＝０）からチャネルの長手方向に沿った位置ｙまで積分した後、電流密度方程式（２）に代入する。これにより、次に示す式（３）を得る。

式（３）を、原点（ｙ＝０）からチャネルのドレイン側端部（ｙ＝Ｌ）まで再び積分する。これにより、次に示す式（４ａ）および式（４ｂ）を得る。

ここで、Ｌはチャネルの長さを表す。また、ψ_s0およびψ_sLは、それぞれチャネルのソース側端部およびドレイン側端部における表面電位を表す。さらに、ｑ_c（ｔ）は、時間発展ｔにおけるチャネル電荷の総量である。式（４ｂ）は、チャネルを流れる過渡電流が、伝導電流（右辺の第１の項）および変位電流（第２の項）からなることを示す。伝導電流は、電位の変化が印加された電圧の変化に略即座に追従することにより、定常状態の下で導かれる。また、ＱＳ近似は、ｑ_c（ｔ）を次に示す式（５）のように記述する。

一般的なＮＱＳモデルと同様に、本発明者らはｑ_c（ｔ）に関する解析的な記述の精度を高めることを目的としている。これは、前記電流連続方程式（１）を解くことによって得られる結果と一致する。

次に、図１を参照しつつ、本実施形態に係るＮＱＳ効果を検証するために、本発明者らが開発したキャリアの通過遅延モデルについて説明する。本発明者らは、図１に示すように、τ_chrg、τ_cndt、およびτ_dschからなるキャリアの３種類の遅延構造による、キャリアの通過遅延τに基づいたモデルを開発した。この図１には、ＮＱＳ効果の起源となる遅延構造を示す。キャリアの通過遅延τは、ソースからドレインへのキャリアの変化時間を表す。

第１に、キャリアがソースからチャネルに注入される際の遅延（注入遅延）を、τ_chrgによりモデル化する。第２に、キャリアがチャネルを通過する際の遅延（伝導遅延）を、τ_cndtによりモデル化する。この際、τ_cndtは、さらに２つの異なる伝導遅延に識別される。第１の伝導遅延は、ソースに注入されたキャリアの先頭が、チャネルのドレイン側端部（ドレインコンタクト）に達するのにかかる遅延を決定する。本発明者らは、この遅延をτ_cndt1として識別する。このソースに注入されたキャリアの先頭がドレインに達すると、τ_cndt1はチャネルの電界により統治される。この際、τ_cndtは、ソースからドレインまで移動するキャリアの通過時間により決定される。本発明者らは、この遅延をτ_cndt2として識別する。そして第３に、キャリアがチャネルからドレインに侵入する際に、キャリアがドレインコンタクトに電荷を放出することによりもたらされる遅延（放出遅延）を、τ_dschによりモデル化する。ただし、本発明者らが行った研究によれば、このτ_dschはＮＱＳ効果に対する寄与が殆ど認められなかった。したがって、以下、このτ_dschに関する説明を省略する。

先ず、注入遅延τ_chrgについて説明する。この遅延τ_chrgは、印加された電圧Ｖ（ｔ）により決定される、チャネルのソース側端部でのキャリア濃度を満足する。したがって、時間発展ｔ_i、ｑ_n（０，ｔ_i）におけるチャネルのソース側端部での通過キャリアの密度は、次に示す式（６）のように記述される。

ここで、過渡的な通過キャリア密度を示すｑ_n（０，ｔ）と、定常状態の下におけるキャリア密度を示すＱ_n（０，ｔ）とを区別する。基本的なアイデアは、時間発展ｔ_iで要求される電荷Ｑ_n（０，ｔ_i）−ｑ_n（０，ｔ_i-1）の一部分のみが、遅延τ_chrgによりその前の時間発展ｔ_i-1における電荷ｑ_n（０，ｔ_i-1）に追加されるという点にある。この電荷Ｑ_n（０，ｔ_i）−ｑ_n（０，ｔ_i-1）の一部分は、（ｔ_i−ｔ_i-1）／τ_chrgで表される。なお、（ｔ_i−ｔ_i-1）≦τ_chrgである。

次に、第１の伝導遅延τ_cndt1について説明する。この第１の伝導遅延τ_cndt1を用いることにより、チャネル内のキャリアの先頭の位置は、次に示す式（７）のように記述される。

チャネル内のキャリア密度は、チャネル内の位置ｑ_n（０，ｔ_i）からｑ_n（ｙ_f，ｔ_i）へ向かって略直線的に減少する。０＜ｙ_f（ｔ_i）＜Ｌでは、チャネル内のトータルの電荷ｑ_c（ｔ）は、次に示す式（８）のように記述される。

キャリアの先頭がドレインに達した後、チャネルのドレイン側端部での過渡的なキャリア密度ｑ_n（Ｌ，ｔ_i）は、第２の伝導遅延τ_cndt2を用いて次に示す式（９）のように記述される。

ここで、Ｑ_n（Ｌ，ｔ）は、定常状態の下でのチャネルのドレイン側端部でのキャリア密度を示す。この条件の下、ｑ_c（ｔ）は次に示す式（１０）のように記述される。

第２の伝導遅延τ_cndt2は、キャリアがソースからドレインへ移動するのに必要な時間（遅延時間）を決定する。

以上説明した本実施形態のＮＱＳシミュレーションモデルは、後の第４実施形態において説明する表面電位ベース（surface-potential-based）のＭＯＳＦＥＴ用シミュレーションモデルＨｉＳＩＭに含まれている。そして、このＨｉＳＩＭを、例えば半導体装置設計用シミュレーション装置（半導体回路設計用シミュレータ）の代表例である、いわゆるＳＰＩＣＥに組み込んでＳＰＩＣＥシミュレーションを実行する。

図３には、本実施形態のＮＱＳシミュレーションモデルと、代表的な２Ｄ装置シミュレータであるいわゆるＭＥＤＩＣＩとによる、それぞれの変位電流ｄｑ_c（ｔ_i）／ｄｔ_iのシミュレーション結果をグラフにして示す。これにより、両者の変位電流ｄｑ_c（ｔ_i）／ｄｔ_iのシミュレーション結果を比較して、本実施形態のＮＱＳシミュレーションモデルを評価する。本実施形態のＮＱＳシミュレーションモデルによれば、２０ｐｓの立ち上がり時間において、ゲート長Ｌ_g＝０．５μｍ，ドレイン電圧Ｖ_ds＝１．０Ｖ，およびゲート電圧Ｖ_gs＝１．５Ｖの条件の下、注入遅延τ_chrgが、２Ｄシミュレーションの結果とともに抽出された。この結果は、ゲート電圧の立ち上がり時間に非常に大きく依存している。なお、第２の伝導遅延τ_cndt2に関する解析的方程式は、チャネルを介した速度を積分することによって導かれ、その結果は印加された電圧に基づく表面電位の関数となる。また、第１の伝導遅延τ_cndt1の値は、飽和速度により決定される。このように、本実施形態のＮＱＳシミュレーションモデルによれば、推定された遅延の値により、２Ｄシミュレーションの結果と良好な一致が得られた。

また、図４には、本実施形態のＮＱＳシミュレーションモデルとＭＥＤＩＣＩとによる、それぞれの過渡ドレイン電流Ｉ（Ｌ，ｔ_i）のシミュレーション結果をグラフにして示す。これにより、両者の過渡ドレイン電流Ｉ（Ｌ，ｔ_i）のシミュレーション結果を比較する。この図４に示すグラフによれば、過渡ドレイン電流Ｉ（Ｌ，ｔ_i）においても、本実施形態のＮＱＳシミュレーションモデルとＭＥＤＩＣＩとは良好な一致を示している。

さらに、図５には、本実施形態のＮＱＳシミュレーションモデルによる、過渡的なキャリア移動、すなわち過渡的なドレイン電流の配列におけるモデル化された各遅延の働きを示す。注入遅延τ_chrgは、ソースからチャネルへのキャリア注入が、チャネルが形成されるにつれて減少するという条件を示す。この遅延を考慮しない場合、過渡電流反応はＱＳ近似による過渡電流反応と同様に起きる。また、第１の伝導遅延τ_cndt1を考慮しない場合、キャリアは、スイッチ・オンの早い段階で拡散的にのみ移動し、チャネルをゆっくりと満たす。この結果、変位電流は減少する。

このように、本実施形態のＮＱＳシミュレーションモデル（ＮＱＳ−ＭＯＳＦＥＴモデル）においては、キャリア遅延反応を含む３つの異なる遅延構造の重要性を示すことができた。そして、このＮＱＳシミュレーションモデルは、遅延機能として、チャネルを介したキャリア密度の配列の時間従属性と位置従属性の両方を示している。また、本実施形態のＮＱＳシミュレーションモデルは、スイッチ・オン時のチャネル配列の原因となるキャリア通過の遅延に基づいており、チャネルを介したキャリアの分配の時間依存を決定する。そして、注入遅延τ_chrgと伝導遅延τ_cndtという２つの異なる遅延構造を検討することにより、このＮＱＳシミュレーションモデルで計算されたキャリア分配は、連続方程式を明確に解くことができる。これにより、本実施形態のＮＱＳシミュレーションモデルは、２Ｄシミュレーションモデル装置によるシミュレーション結果と同程度の精度の高さでキャリア分配を再現することができる。また、本実施形態のＮＱＳシミュレーションモデルは、一般的な回路シミュレータに容易に組み込むことができる。そして、２Ｄシミュレーションモデル装置による過渡的なドレイン電流のシミュレーション結果と良好な一致を得ることができた。

また、以上説明した本実施形態のＮＱＳシミュレーションモデルについて本発明者らがさらに研究を重ねた結果、チャネル内での所定の時刻におけるキャリア密度は、遅延モデルの種類に拘らず、次に示す式（１１）で記述できることが分かった。それとともに、ＭＯＳＦＥＴ内を流れる所定の時刻における電流は、次に示す式（１２）で記述できることが分かった。

すなわち、先ず、式（１１）においては、ＭＯＳＦＥＴ（トランジスタ）のソース・ドレイン間において、キャリアの密度を所定の第１の時刻において準静的な定常状態で記述する。それとともに、第１の時刻よりも前の所定の第２の時刻において、キャリアの密度を過渡状態で記述する。そして、これら各キャリア密度の差の少なくとも一部を、第１の時刻と第２の時刻との間におけるキャリアの遅延に応じて、第２の時刻において過渡状態で記述されるキャリアの密度に加える。これにより、第１の時刻におけるキャリアの密度を過渡状態で記述する。

次に、式（１２）においては、ソース・ドレイン間を流れる電流を、ソース・ドレイン間を定常的に流れる定常電流と、ソース・ドレイン間において前記準静的な前記キャリアの密度の時間による変化の割合としての変位電流との和として記述する。

そして、式（１１）の準静的なキャリアの密度が式（１２）の電流を満たすと仮定することにより、式（１１）の準静的なキャリアの密度を非準静的なモデルとして記述する。すなわち、式（１１）において過渡状態で記述されるキャリア密度をＱＳ状態を仮定して解き、その解を式（１２）で開く。これにより、過渡状態で記述されるキャリア密度を、最終的にＮＱＳ状態として得る。

より具体的に説明すると、先ず、トランジスタのソースとドレインとの間を走行するキャリアの所定の時刻ｔ_iにおける過渡的な密度をｑ（ｔ_i）とする。また、時刻ｔ_iより前の所定の時刻ｔ_i-1におけるキャリアの過渡的な密度をｑ（ｔ_i-1）とする。また、時刻ｔ_iにおいて準静的な状態を仮定した定常状態でのソースおよびドレイン間のキャリアの密度をＱ（ｔ_i）とする。さらに、キャリアがソースからドレインに達するのに掛かる時間をτとする。そして、ｑ（ｔ_i）、ｑ（ｔ_i-1）、Ｑ（ｔ_i）、およびτが時刻ｔ_i-1からｔ_i時刻までの時間（ｔ_i−ｔ_i-1）において前記第１の式（１１）を満たすと仮定する。

次に、時刻ｔ_iにおいてソースおよびドレイン間に流れる過渡電流をＩ（ｔ_i）とする。また、ソースおよびドレイン間を定常的に流れる伝導電流をＩ_DCとする。さらに、ソースおよびドレイン間を流れる変位電流をｄＱ（ｔ_i）／ｄｔとする。そして、Ｉ（ｔ_i）、Ｉ_DC、およびｄＱ（ｔ_i）／ｄｔがｔ_i時刻において前記第２の式（１２）を満たすと仮定する。

そして、第１の式（１１）から求められるＱ（ｔ_i）を第２の式（１２）に代入することにより、Ｑ（ｔ_i）を非準静的なモデルとして記述する。

このような本実施形態のＮＱＳシミュレーションモデルにおいては、トランジスタのソースとドレインとの間のキャリア密度および電流を、定常状態、過渡的状態、静的状態、あるいは準静的状態などの別に拘らず汎用的に記述できる。それとともに、ソースとドレインとの間の遅延のメカニズムによる区別も必要ない。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることができる。それとともに、半導体装置の動作の予測または再現に掛かる時間が増大するおそれを殆ど無くすことができる。

図２（ａ）に、本実施形態のＮＱＳシミュレーションモデルによる極限状態のシミュレーション結果をグラフにして示す。併せて、図２（ｂ）に、ＭＥＤＩＣＩによる極限状態の数値シミュレーション結果をグラフにして示す。これら図２（ａ）および（ｂ）から明らかなように、本実施形態のＮＱＳシミュレーションモデルによれば、極限状態においてもＭＥＤＩＣＩと略同じ高い精度のシミュレーション結果を得ることができる。一般に、数値シミュレーションは、精度は高いが計算時間が膨大であり、実用には向いていない。これに対して、本実施形態のＮＱＳシミュレーションモデルによれば、前述したように、数値シミュレーションと同等の精度を実用上許容できる時間内で得ることができる。

以上説明したように、この第１実施形態によれば、定常状態のみならず過渡状態も含めたＭＯＳＦＥＴのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることができる。これにより、高速作動するＭＯＳＦＥＴ（半導体装置）の動作を、実用上許容できる時間内で、かつ、高い精度で予測または再現し得る。

（第２の実施の形態）
次に、本発明に係る第２実施形態を図７〜図１０を参照しつつ説明する。図７は、高速のスイッチ−オン時の過渡状態および準静的近似のそれぞれのラテラル方向のキャリアの速度をグラフにして示す図である。図８は、デザインルールが０．５μｍのＭＯＳＦＥＴのソース側における過渡状態および準静的近似のそれぞれのキャリア濃度をグラフにして示す図である。図９は、異なる複数の立ち上がり時間に対するキャリアの注入遅延ならびに異なる複数の立ち上がり時間における過渡状態および準静的近似のそれぞれのキャリアの速度分布をグラフにして示す図である。図１０は、本実施形態に係るシミュレーションモデルにおいてキャリアの注入遅延の効果を含める場合と含めない場合とをそれぞれグラフにして示す図である。

本実施形態においては、第１実施形態において説明した３つの遅延構造τ_chrg、τ_cndt（τ_cndt1，τ_cndt2）、およびτ_dschのうち、τ_chrgの見積もり方法およびシミュレーション結果に対するτ_cndtの重要度について説明する。

先ず、過渡キャリア応答に基づく回路シミュレーションに関する自己矛盾のない非準静的ＭＯＳＦＥＴモデル（ＮＱＳ−ＭＯＳＦＥＴ Model）について説明する。

本発明者らは、装置シミュレーションに関するＮＱＳ−ＭＯＳＦＥＴモデルの基本概念を開発した。このモデルは、キャリア応答の遅延に基づくとともに、チャネルに沿ったキャリア密度の時間および位置依存性が取り込まれている。すなわち、ＮＱＳ効果の根本である、キャリアの走行による遅延を考慮している。そして、本発明者らは、このモデルの結果と２次元装置シミュレーション（２Ｄデバイスシミュレーション）の結果とを比較しつつ連続方程式を明確に解くことにより、キャリア応答遅延が伝導遅延(conductive delay)およびチャージング遅延(charging delay)から成り立つことを発見した。また、本発明者らが行った研究によれば、この開発されたモデルは、ドレイン電流の過渡的な挙動の検証に適用されて成功した。以下、本発明者らが提案する、自己矛盾のない方法によりキャリアのチャネル通過時間を高い精度で取り込んだ、装置シミュレーションのための新しいＮＱＳモデルについて詳しく説明する。

先ず、本実施形態のＮＱＳシミュレーションモデルの説明に先立って、本実施形態のＮＱＳシミュレーションモデルに用いる過渡電流に関する基本方程式について説明する。第１実施形態において説明したように、ＮＱＳシミュレーションモデルにＮＱＳ効果を含めるために、電流連続方程式（１）を電流密度方程式（２）と合わせて解く。そして、これら電流連続方程式（１）および電流密度方程式（２）式から、緩やかなチャネル近似の下でのドレイン電流およびソース電流に関する閉じた形式の解が導かれる。先ず、電流連続方程式（１）を、ソース領域とチャネル領域との境界（ｙ＝０）からチャネル領域に沿った所定の位置（ｙ＝ｙ）まで積分する。そして、積分した値を電流密度方程式（２）に代入することにより、前記式（３）を導く。さらに、この式（３）を、ソース領域とチャネル領域との境界（ｙ＝０）からチャネル領域とドレイン領域との境界（ｙ＝Ｌ）まで積分することにより、前記式（４ａ）および式（４ｂ）を得る。

これら式（４ａ）および式（４ｂ）において、Ｌはチャネル領域の長さである。また、ψ_s0およびψ_sLは、それぞれチャネル領域のソース領域側端部およびドレイン領域側端部の表面電位である。式（４ｂ）は、過渡電流が、伝導電流（右辺の第１項）および変位電流（右辺の第２項）から構成されることを示す。そして、伝導電流は、定常状態の下で説明される。

図示しない回路シミュレータは、準静的近似（Quasi-Static approximation：ＱＳ−approx．）の下で式（４ｂ）を解き、次に示す式（１３）を導く。

この式（１３）において、ｑ∂ｎ（ｙ，ｔ）／∂Ｖ_{(G, S, D)}が、ゲート、ソース、およびドレインのそれぞれの容量を決定する。

本発明者らは、ｎ（ｙ，ｔ）、すなわちチャネル領域の長手方向に沿った位置ｙおよび時間ｔにおける電子密度に関する解析的説明を開発することを目的として研究を行った。このｎ（ｙ，ｔ）に関する解析的説明は、電流連続方程式（１）を満足するものである。また、ｎ（ｙ，ｔ）モデルの妥当性は、次に示す計算された過渡ドレイン電流式（１４）と、２次元装置シミュレーション（２Ｄデバイスシミュレーション）の結果とを比較することにより検証される。

次に、本実施形態に係る新しいｎ（ｙ，ｔ）モデルについて説明する。新しいｎ（ｙ，ｔ）モデルを開発することにより、通常三角関数の系列で実行される電荷密度ｑ_n（ｙ，ｔ）＝ｑｎ（ｙ，ｔ）の閉じた形式の解を導くことを低減できる。しかしながら、これは非常に膨大な計算時間を必要とし、その系列の係数を独立に決定することも困難である。

図１３に、本発明者らが行った、２Ｄデバイスシミュレーションにより計算したキャリア密度分布ｑ_n（ｙ，ｔ）と、ＱＳ近似を用いた装置シミュレーションにより計算したキャリア密度分布ｑ_n（ｙ，ｔ）とを比較した結果を、グラフにて示す。図１３中実線で示すグラフが２Ｄデバイスシミュレーションによる計算結果であり、図１３中破線で示すグラフがＱＳ近似を用いた装置シミュレーションによる計算結果である。これら各シミュレーションにおいては、ドレイン電圧（Ｖ_ds）を１Ｖに固定し、かつ、ゲート電圧（Ｖ_gs）を立ち上がり時間２０ｐｓでスイッチ・オンにした。２Ｄデバイスシミュレーションの結果は厳密解であり、近似はしていない。２Ｄシミュレーションの結果によれば、１５ｐｓまで、キャリアはチャネル領域をドレイン領域に達するまで完全に満たしていない。これに対して、ＱＳ近似を用いた装置シミュレーションでは自然なキャリア応答を示し、５ｐｓ後でさえ自然に、かつ、完全にチャネル領域を満たす結果となった。

次に、ゲート電圧（Ｖ_gs）の変化に即座に応答する電位を近似する。この近似の妥当性を、２つの異なるスイッチ・オン速度に対して２Ｄデバイスシミュレータ（ＭＥＤＩＣＩ）によりシミュレートされたそれぞれの電位応答を比較することにより、図１４に示す。図１４中実線で示すグラフが、スイッチング・スピードτ_R＝２０ｐｓの場合の結果であり、図１４中破線で示すグラフが、スイッチング・スピードτ_R＝４０ｐｓの場合の結果である。図１４に示されている各グラフから明らかなように、２つの異なる速度に対する各時間ステップにおける電位分布が略等しいことから、この近似の妥当性が証明されている。図２に示されている各グラフにおいて、チャネル領域の中央部に観測される僅かな差異は、異なるキャリア応答に起因するものである。

ここで、過渡キャリア密度を表すｑ_nと、定常状態におけるキャリア密度を表すＱｎとを区別する。ｑ_nのモデリングは、次に述べる２つの条件に対して別々に実行される。一方は、図１５（ａ）に示すように、キャリアの流れの先頭が、時間ステップｔ_iにおいてドレイン領域に到達していない（ｑ_n（Ｌ，ｔ_i）＝０）場合である。他方は、図１５（ｂ）に示すように、キャリアの流れの先頭が、時間ステップｔ_iにおいてドレイン領域に到達している（ｑ_n（Ｌ，ｔ_i）＞０）場合である。これら２つの条件において、チャネル領域のソース領域側での定常状態におけるチャネル電荷密度Ｑ_n（０，ｔ_i）と、チャネル領域のドレイン領域側での定常状態におけるチャネル電荷密度であるＱ_n（Ｌ，ｔ_i）とを、それぞれ区別する。また、チャネル領域のソース領域側における過渡キャリア密度ｑ_n（０，ｔ_i）が、チャネル領域のソース領域側における定常状態でのキャリア密度Ｑ_n（０，ｔ_i）に等しいとする近似を導入する。これは、チャネル領域のソース領域側において応答遅延がないことを意味する。以下、前述した２つの条件について個別に説明する。

先ず、ｑ_n（Ｌ，ｔ_i）＝０である場合について説明する。

この場合、チャネル中のキャリア密度ｑ_n（ｙ，ｔ_i）は、チャネル領域に沿ってＱ_n（０，ｔ_i）からゼロに略直線的に減少すると近似される。ソース領域からドレイン領域に向って移動する、キャリア密度がゼロに等しくなる位置ｙ_f（ｔ_i）は、次に示す式（１５）のようにモデル化される。

この式（１５）において、τ（ｔ_i）は、時間ステップｔ_iにおいてソース領域からドレイン領域に向って移動するために必要とされる、キャリアの通過遅延を表す。これにより、ｙ＝０とｙ_f（ｔ_i）との間のキャリア密度は、次に示す式（１６）のように記述される。

ここで、チャネル領域のソース領域側端部からチャネル領域のドレイン領域側端部にかけての電位分布が、ψ_s0（ｔ_i）からψ_sL（ｔ_i）へと線形的に変化すると近似すると、ｙ_f（ｔ_i）における電位ψ（ｔ_i）は、次に示す式（１７）のように表される。

この式（１７）により求められたψ（ｔ_i）を用いることにより、前記式（１４）は、Ｑ_n（０，ｔ_i）を用いて次に示す式（１８）のように解析的に解くことができる。

次に、ｑ_n（Ｌ，ｔ_i）＞０である場合について説明する。

この場合には、チャネル領域中のピンチ・オフ領域を含む直線条件および飽和条件の両者を考慮する必要がある。ピンチ・オフ位置ｙ_p（ｔ_i）における時間ステップｔ_i-1からｔ_iまでのキャリア密度の変化は、通過遅延を考慮して次に示す式（１９）のように表される。

そして、最終的なキャリア密度は、次に示す式（２０ａ）および式（２０ｂ）のように、位置に依存する、異なる２式で表される。

これら式（２０ａ）および式（２０ｂ）を用いることにより、前記式（１４）は、次に示す式（２１）のように解析的に記述される。

この式（２１）において、ψ_sp（ｔ_i）は、ピンチ・オフ位置ｙ_p（ｔ_i）における表面電位である。

次に、キャリア通過時間を考慮したＮＱＳシミュレーションモデルについて説明する。

本発明者らは、ＮＱＳ効果により生じるチャネル領域中の電荷欠損を考えるために、キャリア通過時間に基づいくＮＱＳシミュレーションモデルを開発した。先ず、図１６に示すように、ソース領域からドレイン領域へのキャリアの通過時間により引き起こされる伝導遅延τ_cndtに関する説明を発展させた。この伝導遅延τ_cndtは、次に示す式（２２）のように、チャネル領域中の平均化されたキャリア速度から計算され、表面電位の関数として表される。

この式（２２）において、ｖ（ｙ）、Ｉ_D、Ｃ_OX、ｋ、Ｔ、Ｎ_A、およびＬ_Dは、それぞれキャリア速度、ドレイン電流、酸化膜容量、ボルツマン定数、絶対温度、アクセプタ濃度、およびデバイ長を表す。図１７に、この式（２２）により計算された伝導遅延τ_cndtを一点鎖線のグラフで示す。計算されたτ=τ_cndtを使用して、キャリア密度ｑ_n（ｙ，ｔ）が計算される。この際、ｑ_n（ｙ，ｔ）の計算には、前述したＱ_n（０，ｔ）、Ｑ_n（Ｌ，ｔ）、ψ_s0（ｔ）、ψ_sL（ｔ）、およびψ_sp（ｔ）が必要となる。第１実施形態において前述した表面電位の説明に基づくＮＱＳシミュレーションモデルＨｉＳＩＭにより、それらの数値を得る。これにより、キャリア通過時間を考慮したＮＱＳモデルの説明における整合性は、表面電位を通して保持される。この結果を、図１８中に破線のグラフで示す。図６から明らかなように、スイッチ・オンの始めの段階における計算されたキャリア分布は、２Ｄシミュレーション結果を再現できない。１５ｐｓ後でさえ、キャリアはドレインに到達しない。これは、計算されたτ_cndtが、２Ｄシミュレーション結果と比較して小さすぎることによる。計算されたτ_cndtは、理論から導かれる。その理論では、キャリアは、ドリフト−拡散に基づいた輸送原理から慣性を得る。

キャリアがソースからチャネルへ注入されることにより、チャネル内のキャリアをドレインまで押し出す付加的な力が含まれなければならない。図１９は、チャネルに沿った電界分布の２Ｄシミュレーション結果を示す。チャネル方向の電界は、チャネルのソース側端部において最大になり、キャリアにチャネルに入り込むための慣性を与える。キャリア空乏領域ｌｄを横切る通過時間は、次に示す式（２３）のように概略計算される。

この式（２３）において、μはキャリアの移動度である。

図２０には、２ＤシミュレータＭＥＤＩＣＩから推定される通過遅延τが実線のグラフで示されている。図２０によれば、図１９に示されたチャネルのソース側端部における電界分布が印加電圧に殆ど依存しないことにより、時間に殆ど依存しない通過遅延τの特性が観測される。この慣性を、第１実施形態において前述したようにチャージング遅延（注入遅延）τ_chrgとするとともに、略一定であると近似する。また、式（２３）において求めた値τが、ソース／チャネル接合条件に依存することにより、τ_chrgの値は、ｔ＝５ｐｓおよび１０ｐｓのキャリア分布の２Ｄシミュレーション結果にフィッティングさせて約１３ｐｓと求められる。最終的な通過遅延τは、第１実施形態において述べた通過遅延τの２つの成分τ_cndtおよびτ_chrgを統合することにより、次に示す式（２４）のように表される。

図１７には、計算されたτ_chrgおよびτがプロットされている。計算されたτを使用することにより、キャリア密度分布が計算される。その結果が、図１８に破線で示されている。図１８から明らかなように、本実施形態のＮＱＳシミュレーションモデルによれば、２Ｄシミュレーション結果と略同様のキャリア分布を得ることができた。

図２１に、本実施形態のＮＱＳシミュレーションモデルの妥当性を検証するために、チャネルのドレイン側端部、ｑ_n（Ｌ，ｔ）におけるキャリア密度の計算結果を示す。モデル化されたｑ_n（Ｌ，ｔ）は、Ｑ_n（Ｌ，ｔ）との比較により明らかな応答遅延を示す。Ｖ_gsが定常状態に到達した後でさえ、ｑ_n（Ｌ，ｔ）は、予想したように最終値にスムースに収束する。ドレイン電流は、計算されたｑ_n（Ｌ，ｔ）を用いて式（１８）、式（２０ａ）、および式（２０ｂ）により計算される。その計算結果を図２２に示す。比較のために、ＱＳ近似の下での計算されたドレイン電流およびシミュレーション結果を、図２２に併せて示す。図２２によれば、本実施形態のＮＱＳシミュレーションモデルは、２Ｄ数値シミュレーション結果を非常によく再現することが分かる。また、本実施形態のＮＱＳシミュレーションモデルの初期立ち上がりの応答は、容量を除外して計算していることに起因する。２Ｄシミュレーション結果の負のＩ_dsもまた、ドレインからのチャージング容量によるものである。ただし、ドレインからのチャージング容量は、今回の計算では除外されている。

このように、本実施形態のＮＱＳシミュレーションモデルによれば、自己矛盾のない方法でキャリア応答の遅延を含むＮＱＳ−ＭＯＳＦＥＴモデルを開発することができた。そして、本実施形態のＮＱＳシミュレーションモデルは、キャリアの通過遅延τの関数としてチャネル方向のキャリアの時間および位置依存性の両者を説明する。この通過遅延τは、伝導遅延τ_cndtおよびチャージング遅延τ_chrgを統合するキャリア通過時間によりモデル化される。そして、チャネル方向の計算されたキャリア密度分布は、２Ｄシミュレーション結果を非常によく再現する。それとともに、開発したキャリア分布を用いて計算した電流は、２Ｄシミュレーションの成果を再現することが確認された。

次に、非常に早いスイッチング下での、ＭＯＳＦＥＴにおける過渡的なキャリア輸送に関する遅延メカニズムについて説明する。

本発明者らは、ゲート入力が高速で時間変化する条件下での、ＭＯＳＦＥＴチャネル中のキャリアの輸送を支配する遅延メカニズムについて研究した。この研究によれば、キャリアは、チャネルに入るために大きな力を受けることが見つけられた。これが、チャネルのソース側において誘起されたキャリア濃度の時間微分に依存する新しいタイプのキャリア遅延メカニズムを構成することが分かった。そして、回路シミュレーションモデルに新しい遅延メカニズムを導入することは、ＲＦ動作におけるＭＯＳＦＥＴドレイン電流を正確に予測するために必要であることが分かった。以下、詳しく説明する。

先ず、高速ＭＯＳＦＥＴスイッチングにおけるキャリア遅延成分について説明する。

ＲＦ領域で動作する回路にＭＯＳＦＥＴを集積化することの近年の発展に伴い、チャネル中のキャリアの輸送を説明する遅延メカニズムが、第１の課題になってきた。一般に、チャネル−キャリア輸送は、チャネル中のある区間をキャリアが移動する時間により記述される。遅延時間（τ_y2,y1）は、次に示す式（２５）により計算される。

ここで、ｖは、区間ｙ₁とｙ₂中でのキャリア速度である。式（２５）は、ＭＯＳＦＥＴに関して図１１に模式的に示されている。ここで、積分は、ソース（ｙ₁＝０）からドレイン（ｙ₂＝Leff）で行われる。準静的（ＱＳ）な解析では、遅延（τ_Leff，０）は、単にキャリアの定常伝導に起因する。以下において、これは伝導遅延（τ_cndt）と呼ばれる。ゲート電圧（Ｖ_g）が増加するに伴い、図１２に示したようにドリフトが増加することの寄与により、τ_cndtは減少する。しかし、非常に高速に時間変化する入力を印加する場合、キャリアは、準静的な状態と比較して異なる振舞をすることがよく知られている。これは、第１実施形態で用いた図６に示されるように、高速スイッチ−オンに関する２ＤデバイスシミュレータＭＥＤＩＣＩを使用したシミュレーションにおいても証明されている。ケーサイスタチック近似において、キャリアは、いったんバイアス電圧が印加されると瞬時に平衡に達すると仮定される。この場合、計算されたτ_cndtは、高速に時間変化するバイアス電圧においてチャネル中のキャリアの生成を、当然ながら、正確に表わすものではない。それゆえ、伝導によりキャリアが移動するという従来の遅延メカニズムを単に適用することは、そのような高周波数の動作において、キャリアの応答をモデル化するためには不十分であることを証明している。第１実施形態で用いた図１に示されるように、追加の遅延メカニズムが、キャリアの挙動を十分に説明するために必要である。キャリアがチャネルに入ることおよびチャネルから出ることをそれぞれ支配する注入遅延（injecting delay）τ_chrgおよび放出遅延（ejecting delay）τ_dschが、特に重要であると考えられる。ここでは、チャネルに入るために過剰な力を受けるキャリアの注入遅延の解析に注目する。特に、回路シミュレーションに関する過渡遅延のモデリングを構築するために必要なキャリアの輸送を、この遅延メカニズムが、どのように左右するかを明確にする。

先ず、２Ｄシミュレーションによる解析および回路シミュレーションに関する過渡遅延モデルについて説明する。

図７において、高速スイッチ−オンの間のラテラル（横方向の）キャリア速度特性に着目すると、初期のコブがソース領域近くに観察される。極めて短い立ち上がり時間（ｔ_r）が、重要な効果を実証する目的のために使用される。キャリアがチャネルに注入されるにつれ、速度が増加することにより明らかにされたように、キャリアは追加モーメントを含む。追加モーメント、即ち増加した速度、の効果は、略Ｌ_eff／２まで到達する。ドレイン側においては、ケーサイスタチック近似により予測される速度が支配する。追加モーメントは、連続方程式を満足させるために必要なキャリア分布を保存するために要求される立ち上げ力（arising force）により誘起される。本発明者らは、過渡的なケースにおいてチャネルのソース側で準静的近似のキャリア濃度に到達するためのチャージング遅延と呼ぶ遅延時間τ_chrgにより、電荷注入に起因する遅延をモデル化した。

図８は、０．５μｍｎＭＯＳＦＥＴ、および一例として２０ｐｓの立ち上がり時間に関するキャリア濃度の結果を示す。図８の挿入図のように、τ_chrgは、過渡シミュレーションにおけるキャリア密度が、ＱＳシミュレーションにより予測されるキャリア密度の値に到達するまでに要する時間遅延になるとする。

図９ａは、異なるｔ_rに対して求められたτ_chrgをまとめたものである。τ_chrgは、スイッチ−オンが早くなにつれ減少することが認められる。これは、キャリアはチャネルに入る時に、より大きな追加モーメントをもつ傾向があり、ゲート−ソース電圧（Ｖ_gs）の高速変化の下で、連続方程式を満足させるために要求されるキャリア密度に到達するために、早く注入されることを意味する。Ｖ_gsがさらに増加しＶ_gs,maxになると、追加モーメントは緩和し、チャネル中の速度分布は、定常状態に緩和する。図９（ｂ）〜（ｄ）は、ソース領域近くの速度分布における対応するコブが、スイッチ−オン時間の減少とともに増加することを示し、注入されたキャリアが上記のように振舞うことを証明している。

ＭＯＳＦＥＴに関する表面電位に基づいた回路シミュレーションモデルであるＨｉＳＩＭに過渡遅延モデルを実行した場合、ドレイン電流の計算におけるτ_chrgの影響を、図８は示す。τ_chrgは、ソースにおけるキャリア濃度を支配する遅延として含まれており、チャネル中の通過キャリア遅延は、式（２５）にしたがってτ_cndtにより決定される。両方の遅延の寄与が、ドレインにおけるキャリア濃度の遅延を引き起こす。τ_cndtは、さらに、チャネル中のキャリアの不足を防止する。図８における他の重要な観察は、τ_chrgが、特に短いｔ_rに関する全体のキャリアの輸送に影響することである。２０ｐｓのｔ_rは、既に早すぎるので、Ｖ_gs,maxが２０ｐｓに達した後でさえ、追加のチャージングモーメントがまだ緩和されない。これが、Ｖ_gs,maxにおいてスムースな電流移動をもたらす。対応する速度分布が、図７ｃに与えられている。

このように、ここで述べた回路シミュレーションに関する遅延モデルは、前記電流連続方程式（１）により実施されたように、正確な移動特性を再現する。

以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、τ_chrgのより適正な見積もり方法を得ることができた。さらに、シミュレーション結果に対するτ_cndtの重要度が確認された。

（第３の実施の形態）
次に、本発明に係る第３実施形態を図２３〜図３０を参照しつつ説明する。図２３は、本実施形態に係る遅延モデルとしての通過遅延、注入遅延、および２種類の伝導遅延のそれぞれと電圧との関係をグラフにして示す図である。図２４は、本実施形態に係る各キャリア走行時間の計算結果をそれぞれグラフにして示す図である。図２５は、本実施形態に係るシミュレーションモデルによる各過渡キャリア密度の計算結果をそれぞれグラフにして示す図である。図２６は、本実施形態に係るシミュレーションモデルおよび２次元デバイスシミュレーションによる伝導電流の計算結果をそれぞれグラフにして示す図である。図２７は、本実施形態に係るシミュレーションモデルおよび２次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図である。図２８は、本実施形態に係るシミュレーションモデルによる変位電流の注入遅延に対する依存性および２次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図である。図２９は、本実施形態に係るシミュレーションモデルによる伝導遅延のその最小値に対する特性をそれぞれグラフにして示す図である。図３０は、本実施形態に係るシミュレーションモデルによる変位電流の伝導遅延に対する依存性および２次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図である。

本実施形態においては、第１および第２の各実施形態で説明したＮＱＳシミュレーションモデルについて、本発明者らが行ったより具体的かつ詳細な研究および考察について説明する。以下、詳しく説明する。

先ず、注入遅延τ_chrgについて説明する。このτ_chrgには、キャリアがソースからチャネルに注入されることによって、キャリアがチャネルからドレインに向かって押し出される付加的な力が含まれなければならない。第２実施形態において用いた図１９に、２次元シミュレーションによるチャネルに沿った電界分布を示す。チャネルのソース側端部での最大電界がチャネルにキャリアを流入させる力を与えている。空乏領域ｌ_dを横切る走行時間は、前記式（２３）で概略説明できる。ここで、ゲート長０．５μｍ、Ｖ_ds＝１．０Ｖの場合について、２次元シミュレータＭＥＤＩＣＩによる解析からモデル化されたτ_chrgを、次に示す式（２６）のように表す。

この式（２６）において、τ_chrgはチャネルのソース側端部での過渡的なキャリア密度を決定する。このため、チャネルのソース側端部での過渡的なキャリア密度は、前記式（６）のように表される。

次に、第１の伝導遅延τ_cndt1について説明する。このτ_cndt1は、前述したように、チャネルのソース側端部とドレイン側端部がキャリアで満たされておらず、チャネルが形成されていない場合に、キャリアの先端位置ｙ_fがソースからドレインに到達するまでに要する時間を表す。本発明者らが行った研究によれば、キャリアの先端位置ｙ_fの移動速度は、時間に依らず略一定であることが分かった。それゆえキャリアの先端位置ｙ_fは、前記式（７）のように表される。

次に、第２の伝導遅延τ_cndt2について説明する。このτ_cndt2は、前述したように、チャネルのソース側端部とドレイン側端部がキャリアで満たされており、チャネルが形成されている場合の伝導遅延を表す。この第２の伝導遅延τ_cndt2は、チャネル内のキャリアの平均速度から計算され、表面電位の関数である。この第２の伝導遅延τ_cndt2は、前記式（２２）において、τ_cndtをτ_cndt2に置き換えた式で表すことができる。τ_cndt2は、ソースから出たキャリアがドレインに到達するまでに要する時間を表しており、ドレインの過渡キャリア密度に直接影響を与える。このため、ドレインの過渡キャリア密度を表す式は、前記式（１９）のτ（ｔ_i）をτ_cndt2に置き換えた式で表すことができる。

実際のキャリア密度の計算では、キャリアの先端がドレインに到達する前後でτ_cndt1からτ_cndt2に切り替わる。そこで、計算上滑らかな変化となるように、τ_cndt1とτ_cndt2とを次に示す式（２７）の関係で結合したτ_cndtで表すことにする。

したがって、前記式（２２）および前記式（１９）のτ（ｔ_i）およびτ_cndt2（ｔ_i）を、ともにτ_cndt1（ｔ_i）で置き換えて過渡キャリア密度を計算する。また、この式（２７）と前記式（２４）とを組み合わせることにより、本実施形態のＮＱＳシミュレーションモデルで用いるキャリアの３種類の遅延モデルは、次に示す式（２８）のように表すことができる。

このような本実施形態のＮＱＳシミュレーションモデルで用いるキャリアの３種類の遅延モデルの関係を、図２３にグラフで示す。

次に、本実施形態のＮＱＳシミュレーションモデルを用いた、伝導電流による過渡キャリア密度分布モデルの妥当性の検証について説明する。

前記式（４ａ）の変位電流を無視し、かつ、前記式（１４）の伝導電流を過渡キャリア密度分布モデルで記述する。すると、ＭＯＳＦＥＴ内のキャリアの先端の状態に応じて、次に示す式（２９）および式（３０）を得ることができる。

式（２９）は、キャリア先端がドレインに到達していない状態に適用される。また、式（３０）は、キャリア先端がドレインに到達している状態に適用される。なお、今回の検証における計算においては、定常状態のキャリア密度Ｑ_n（０，ｔ_i）およびＱ_n（Ｌ，ｔ_i）や、表面ポテンシャルψ_s0（ｔ_i）、ψ_sL（ｔ_i）、およびψ_sp（ｔ_i）は、ＨｉＳＩＭの時刻ｔ_iでの定常状態の計算結果を使うことを前提とする。

先ず、キャリア先端がドレインに到達していない状態、すなわち、ｑ_n（Ｌ，ｔ_i）＝０の場合について説明する。この場合、前記式（１４）積分は、第２実施形態において用いた図１５（ａ）の縦軸をキャリア密度、横軸をポテンシャルとする三角形の面積に相当する。これは、前記式（２９）で表される。前記式（２９）において、ψ（ｔ_i）は前記式（１７）により計算される。

次に、キャリア先端がドレインに到達している状態、すなわち、ｑ_n（Ｌ，ｔ_i）＞０の場合について説明する。この場合、前記式（１４）積分は、第２実施形態において用いた図１５（ｂ）の縦軸をキャリア密度、横軸をポテンシャルとして、左側の台形の面積と右側の三角形の面積の和に相当する。これは、前記式（３０）で表される。

本検証において、Charging遅延τ_chrgは、前記式（２６）により計算された。また、第１のConductive遅延τ_cndt1は、本発明者らが行った研究によれば、キャリア先端ｙ_fがｔ＝２．５ｐｓに移動を開始し、ｔ＝１３．５ｐｓにドレインに到達していることが分かった。これにより、本検証では、τ_cndt1＝（１３．５−２．５）ｐｓ＝１１．０ｐｓで略一定とした。また、第２のConductive遅延τ_cndt2は、前記式（２２）においてτ_cndtをτ_cndt2に置き換えた場合に従って計算した。

図２４に、以上説明したキャリア走行遅延の計算結果を示す。また、図２４に示すキャリア走行時間を用いるとともに、前記各式（６）、（７）、および（１９）により、過渡ソースキャリア密度ｑ_n（０，ｔ）、キャリア先端位置ｙ_f（ｔ）、および過渡ドレインキャリア密度ｑ_n（Ｌ，ｔ）をそれぞれ計算した。この結果を図２５に示す。比較のために、定常状態のソースキャリア密度Ｑ_n（０，ｔ）と定常状態のドレインキャリア密度Ｑ_n（Ｌ，ｔ）も、併せて図２５にプロットした。キャリア先端位置ｙ_fは期待通り直線的に増加し、１３ｐｓ近辺でドレインに到達している。また、ｑ_n（Ｌ，ｔ）の値は、約１３ｐｓまでは０であるが、これ以降は増加しており、チャネルが形成されていない状態を良く表している。Ｑ_n（Ｌ，ｔ）との比較において、モデル化したｑ_n（０，ｔ）およびｑ_n（Ｌ，ｔ）は明確な応答遅延を示している。ゲート電圧Ｖ_gsが定常状態に達した後でさえ、ｑ_n（０，ｔ）およびｑ_n（Ｌ，ｔ）は期待される最終値に向かって滑らかに収敏している。

また、図２６には、前記２つの式（２９）および式（３０）によって計算された伝導電流を示す。なお、図２６には、比較のために、２次元シミュレーションによるソース電流、ドレイン電流、および伝導電流も併せて示した。３５ｐｓの定常状態に近い時点で電流値が異なるのは、２次元デバイスシミュレータのチューニングが完全でないためである。本実施形態のＮＱＳシミュレーションモデルは、２次元シミュレーションによる伝導電流Ｉ_doに対してキャリア遅延を考慮した分、電流に遅れが生じていることが分かる。ただし、全体の傾向としては、本実施形態のＮＱＳシミュレーションモデルは２次元シミュレーションを良く再現していることが分かる。図２５に示すＱ_n（０，ｔ_i）とｑ_n（０，ｔ_i）との違いは、Charging遅延τ_chrgの影響を表している。その効果は、図２６中の太い一点鎖線で示したτ_chrg無しと太い実線で示したτ_chrg有りとの違いで表されている。図２５から明らかなように、ゲート電圧が大きくなるにつれてｑ_n（０，ｔ_i）に対するτ_chrgの効果は大きくなる。この効果は、図２６において、１３ｐｓ以降に伝導電流の遅延が大きくなることに現れている。

次に、本実施形態のＮＱＳシミュレーションモデルを用いた、変位電流による過渡キャリア密度分布モデルの妥当性の検証について説明する。

前記式（４ｂ）を、変位電流のみについて記述する。すると、次に示す式（３１）を得ることができる。

この式（３１）において、ｑ_c（ｔ）は、時刻ｔにおけるＭＯＳＦＥＴ内のキャリア電荷量を表す。この式（３１）のｑ_c（ｔ）を過渡キャリア密度分布モデルで計算することは、図１５（ａ）および図１５（ｂ）の縦軸をキャリア密度、横軸をチャネル方向の距離として、三角形または台形の面積を求めることに相当する。時刻ｔ_iでのｑ_c（ｔ_i）を過渡キャリア密度分布モデルで記述すると、ＭＯＳＦＥＴ内のキャリア先端の状態に応じて、次に示す２つの式（３２）および式（３３）を得る。

式（３２）は、キャリア先端がドレインに到達していない状態に適用される。また、式（３３）は、キャリア先端がドレインに到達している状態に適用される。

先ず、キャリア先端がドレインに到達していない状態、すなわち、ｑ_n（Ｌ，ｔ_i）＝０の場合について説明する。この場合、ｑ_c（ｔ_i）は、第２実施形態において用いた図１５（ａ）の幅をキャリア密度ｑ_n（０，ｔ_i）、高さをキャリア先端ｙ_f（ｔ_i）とする三角形の面積に相当する。これは、前記式（３２）で表される。

次に、キャリア先端がドレインに到達している状態、すなわち、ｑ_n（Ｌ，ｔ_i）＞０の場合について説明する。この場合、ｑ_c（ｔ_i）は、第２実施形態において用いた図１５（ａ）の下辺をキャリア密度ｑ_n（０，ｔ_i）、上辺をキャリア密度ｑ_n（Ｌ，ｔ_i）、高さをピンチ・オフ距離ｙ_p（ｔ_i）とする左側の台形の面積と、下辺をキャリア密度ｑ_n（Ｌ，ｔ_i）、高さを（Ｌ−ｙ_p（ｔ_i））とする右側の三角形の面積の和に相当する。これは、前記式（３３）で表される。

なお、今回の検証において、前記式（３１）の最終式を次に示す式（３４）のように計算した。

この式（３４）において、ｔ_i-1はｔ_iよりも前の時刻を表す。

図２７に、ドレイン電圧Ｖ_ds＝１．０Ｖ（一定）として、ゲート電圧Ｖ_gsを０Ｖから１．５Ｖまで２０ｐｓかけて印加した場合の変位電流の計算結果を示す。Charging遅延τ_chrgおよびConductive遅延τ_cndt1，τ_cndt2は、図２４に示される条件とする。図２７には、比較のために、２次元シミュレータによる計算結果も併せてプロットした。ゲート電圧印加開始後約３ｐｓの間で、本実施形態のＮＱＳシミュレーションモデルと２次元シミュレーションとで電流値とが違うのは、ＨｉＳＩＭのモデルパラメータと２次元シミュレータでオーバーラップ容量が異なるためである。

１３ｐｓまでは、キャリア先端がドレインに到達していない状態では、ともに直線的に変位電流が増加している。ただし、本実施形態のＮＱＳシミュレーションモデルの傾斜が、２次元シミュレータの傾斜に比べて若干緩い。キャリア先端がドレインに到達した１３ｐｓ以降、ゲート電圧の増加が終了するまでの２０ｐｓでは、本実施形態のＮＱＳシミュレーションモデルの電流値が２次元シミュレーションの電流値より小さい値となっている。これは、本発明者らが行った研究によれば、１４ｐｓ以降の電子密度分布が２次元シミュレーションでは上に丸みを帯びてくるのに対して、本実施形態のＮＱＳシミュレーションモデルでは直線で近似していることによる。これにより、本実施形態のＮＱＳシミュレーションモデルでは、２次元シミュレーションよりも電荷変化量が小さく計算される。ゲート電圧が一定となる２０ｐｓ以降では、本実施形態のＮＱＳシミュレーションモデルは２次元シミュレーションと非常に良く一致している。すなわち、本実施形態のＮＱＳシミュレーションモデルにおけるConductive遅延τ_cndt1，τ_cndt2の導入の妥当性が裏付けられている。

図２８には、変位電流へのCharging遅延τ_chrgの影響の結果を、２次元シミュレーションの結果とともに示した。τ_chrgの値を変えるため、τ_chrgの値を変えるパラメータｍをτ_chrgのモデル式（２６）に追加した。これは、次に示す式（３５）のように表すことができる。

この式（３５）において、ｍの値として、１／３，１，２としたが、これはゲート電圧Ｖ_gs＝１．５Ｖでτ_chrgの値がそれぞれ約０．９ｐｓ，２．６ｐｓ，５．２ｐｓに対応している。τ_chrgが小さいと、ゲート電圧Ｖ_gsに対応して瞬時にチャネルヘのキャリア注入が行われるので、ゲート電圧Ｖ_gsが上昇している間は大きな変位電流が流れている。ゲート電圧Ｖ_gsの上昇が止まると、チャネル内のキャリア注入はそれ以上増加することはなく、ドレインからのキャリア流出が効いてくるので、変位電流は急激に小さくなる。他方、τ_chrgが大きい場合は、ゲート電圧Ｖ_gsの上昇中はゲート電圧Ｖ_gsの上昇より遅れてキャリアが注入されるため変位電流は小さくなる。ところが、ゲート電圧Ｖ_gsの上昇が止まっても、まだチャネルにキャリアが注入され続けるため、変位電流の減少は緩やかになることが分かる。

次に、本発明者らは、変位電流へのConductive遅延τ_cndt2の影響を調べた。この際、ドレイン電圧Ｖ_ds＝１．０Ｖに対する前記式（２２）を、次に示す式（３６）で近似した。

この式（３６）において、ゲート電圧Ｖ_gs＝１．５Ｖでのτ_cndt2の最小値τ_minを変化させることができるようにした。本実施形態においては、τ_minの値として、前記式（２２）で得られる本来の４．５ｐｓの他に、２ｐｓ、１０ｐｓの値も用いた。図２９に、今回用いたτ_minの値に対するτ_cndt2の変化をグラフで示す。

図３０には、τ_minをパラメータとした場合の変位電流を示す。τ_cndt2は、チャネルが形成された後のドレインのキャリア密度の応答を決める役割を有する。このため、意図したようにチャネル形成前の１３ｐｓ以前では、τ_cndt2の変化による変位電流への影響は見られない。τ_minが大きい、すなわちτ_cndt2が大きいということは、前記式（１９）から分かるように、チャネルのドレイン側端部のキャリア密度の増加が小さいことを意味している。このことは、ゲート電圧Ｖ_gsが上昇中であればチャネル内への電荷量の流入によるチャネルのドレイン側端部でのキャリア密度の増加と、キャリアがチャネル外に流出することによるチャネルのドレイン側端部でのキャリア密度の減少が略等しいことを意味している。この結果、チャネル内のキャリア全体の電荷量の変化は小さくなる。したがって、図３０中、１３ｐｓから２０ｐｓの間の破線のグラフで見られるように、τ_min＝１０ｐｓの場合は、他の場合に比べて変位電流が小さくなっている。

他方、ゲート電圧Ｖ_gsに変化が殆ど無く、略一定になると、チャネル内への電荷量の流入は一定となり、ドレインからのキャリアの流出のみが全体のキャリアの変化量となって現れる。この場合、τ_cndt2が大きい、すなわちチャネルのドレイン側端部のキャリア密度の変化を小さく抑えるということは、キャリアの流出が抑制されている、あるいはチャネル内にキャリアが長く留まっていることを意味している。図３０中、２０ｐｓ以降の破線のグラフで見られるように、τ_min＝１０ｐｓの場合のグラフが略一定値になるのに時間が掛かるのはこのためである。

以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、図２３および式（２８）で示されるように、本実施形態のＮＱＳシミュレーションモデルで用いるCharging遅延τ_chrgおよびConductive遅延τ_cndt1，τ_cndt2は、それらの妥当性が十分に確認された。そして、本実施形態のＮＱＳシミュレーションモデルを用いた伝導電流による過渡キャリア密度分布モデル、および変位電流による過渡キャリア密度分布モデルの、それぞれの妥当性が十分に検証された。

（第４の実施の形態）
次に、本発明に係る第４実施形態を図３１〜３７を参照しつつ説明する。図３１は、本実施形態に係る半導体装置設計用シミュレーションモデルを組み込んだ半導体装置設計用シミュレーション装置および半導体装置設計用シミュレーション方法を模式的に示すブロ
ック図である。図３２は、本実施形態に係る半導体装置設計用シミュレーション装置による過渡解析用回路とそのターン・オン入力電圧を示す図である。図３３は、本実施形態に係る半導体装置設計用シミュレーション装置によるターン・オン・ドレイン電流の注入遅延に対する依存性および２次元デバイスシミュレーションによるターン・オン・ドレイン電流の計算結果をそれぞれグラフにして示す図である。図３４は、本実施形態に係る半導体装置設計用シミュレーション装置によるターン・オン・ドレイン電流の伝導遅延に対する依存性および２次元デバイスシミュレーションによるターン・オン・ドレイン電流の計算結果をそれぞれグラフにして示す図である。図３５は、本実施形態に係る半導体装置設計用シミュレーション装置による過渡解析用回路とそのターン・オフ入力電圧を示す図である。図３６は、本実施形態に係る半導体装置設計用シミュレーション装置および２次元デバイスシミュレーションによるターン・オフ・ドレイン電流の計算結果をそれぞれグラフにして示す図である。図３７は、本実施形態に係る半導体装置設計用シミュレーション装置および２次元デバイスシミュレーションによるターン・オフにおける変位電流の計算結果をそれぞれグラフにして示す図である。

本実施形態においては、第１〜第３の各実施形態において説明したＮＱＳシミュレーションモデルを用いた半導体装置設計用シミュレーション装置および半導体装置設計用シミュレーション方法について説明する。以下、詳しく説明する。

先ず、前述したＮＱＳシミュレーションモデルであるＨｉＳＩＭを、代表的な回路シミュレータであるＳＰＩＣＥ３に組み込んだ場合について説明する。また、ＳＰＩＣＥ３に対するＮＱＳシミュレーションモデルＨｉＳＩＭの入出力情報について説明する。図３１に、本発明者らが開発したＮＱＳシミュレーションモデルＨｉＳＩＭと回路シミュレータＳＰＩＣＥ３との関係を示す。破線の枠で囲んで示す部分がＨｉＳＩＭ１（ＭＯＳＦＥＴモデルＨｉＳＩＭ１）である。このＨｉＳＩＭ１を回路シミュレータＳＰＩＣＥ３と組み合わせることにより、本実施形態に係る半導体装置設計用シミュレーション装置としての回路シミュレータ２が構成されている。そして、この回路シミュレータ２により、本実施形態に係る半導体装置設計用シミュレーション方法が実施される。

回路シミュレータＳＰＩＣＥ３の過渡解析では、時間ステップ毎に電圧条件を設定しその条件に対するＭＯＳＦＥＴモデルの計算結果を求める。ＭＯＳＦＥＴモデルＨｉＳＩＭ１は、その電圧条件とともに時間間隔および前回の回路シミュレータでの収束状態を示すフラグがＳＰＩＣＥ３から入力される。ＨｉＳＩＭ１では、先ず入力された電圧条件のもとで定常状態の計算を行う。次いで、前回収束したフラグをチェックする。このフラグは、回路シミュレータでの前回の回路行列計算が正常に収束したか否かを示すフラグであり、異常収束を示している場合は前回の計算が無効であることを意味している。フラグが異常収束を示している場合は、前々回の電圧条件と過渡電荷密度の状態とが前回の状態として使えるよう設定し直す。前回の過渡電荷密度を使って現在の過渡電荷密度を計算するが、前回の計算が無効であれば前回の状態も無効であり、使うことができない。このため、前々回の状態を前回の状態として設定する必要がある。フラグが正常収束を示していれば、ＮＱＳの計算を行う。次いで、前回の状態を前々回の状態として、また新しく計算された状態を前回の状態として設定し、次回の計算に使うための待避を行う。ＮＱＳの計算の後、伝導電流と各電極の持つ過渡電荷を回路シミュレータに返す。回路シミュレータＳＰＩＣＥ３では、ＭＯＳＦＥＴモデルＨｉＳＩＭ１から得られた情報を用いて、行列計算により回路全体の電流および電圧を求める。次いで、収束フラグの設定、回路特性の待避を行い、次の時間ステップの計算に移る。

次に、トランジスタの電極が持つ電荷量とCharge partitioningについて説明する。本実施形態の回路シミュレータ２の過渡解析では、トランジスタモデルで計算される各電極の持っている電荷量Ｑ_a0と伝導電流Ｉ_a0とを受け取り、所定の式に従って各電極に流れる電流を計算する。ゲート電荷Ｑ_Gは、チャネル電荷Ｑ_cと基板電荷Ｑ_Bとの和で表される。ところが、チャネル電荷Ｑ_cは、前述した本実施形態のＮＱＳシミュレーションモデルの式（３２）および式（３３）で計算されたチャネル電荷ｑ_cに対応する。したがって、ゲート電荷Ｑ_Gは、次に示す式（３７）のように表すことができる。

また、チャネル電荷ｑ_cは、ソース電荷ｑ_sとドレイン電荷ｑ_Dとの和であり、次に示す式（３８）のように表すことができる。

したがって、本実施形態のＮＱＳシミュレーションモデルで得られたチャネル電荷ｑ_cをソース電荷ｑ_sとドレイン電荷ｑ_Dとに分割して回路シミュレータＳＰＩＣＥ３に渡す必要がある。背景技術において説明した回路シミュレータＢＳＩＭ３では、ＭＯＳＦＥＴのデフォルトの設定として、その分割を６０／４０に設定して回路シミュレータに渡している。本実施形態では、簡単化のために分割比を６０／４０として計算した。また基板電荷Ｑ_Bがゲート電圧Ｖ_gsに対して過渡的な影響が少ないと仮定して、定常状態で計算された電荷をそのまま回路シミュレータに渡すことにした。

次に、本実施形態のＮＱＳシミュレーションモデルＨｉＳＩＭ１を用いたＳＰＩＣＥ３によるＮＭＯＳＦＥＴのturn-on過渡計算について説明する。

本実施形態のＮＱＳシミュレーションモデルを用いて、図３２（ａ）および（ｂ）に示す回路の過渡解析をＳＰＩＣＥ３によって行った。この際、ＭＯＳＦＥＴのゲート長を約０．５μｍに、ドレイン電圧Ｖ_DS＝１．０Ｖ（一定）に、またソース電圧Ｖ_S＝バルク電圧Ｖ_B＝０Ｖ（一定）に設定した。そして、ゲート電圧Ｖ_GSを０Ｖから約１．５Ｖまで約２０ｐｓかけて上昇させた場合のturn-on特性を計算した。

図３３に、ＳＰＩＣＥ３によるドレイン電流の出力結果を示す。図３３には、Charging遅延τ_chrgのドレイン電流に対する影響をみるため、前記式（３５）で定義したｍをパラメータとしたドレイン電流、および２次元シミュレータによるドレイン電流も併せて示す。２次元シミュレータによる電流が約１４ｐｓまで負になっているのはオーバーラップ容量を通じてドレインからＭＯＳＦＥＴに電流が流れ込んでいることを示している。ＮＱＳシミュレーションモデルＨｉＳＩＭ１も約１４ｐｓまで負の電流が流れているが、その特性は下に丸みを帯びている。これは、ＨｉＳＩＭ１に組み込まれている接合容量モデルが、ゲート電圧依存性を有しているためと考えられる。ＮＱＳシミュレーションモデルＨｉＳＩＭ１では約２０ｐｓで電流がジャンプしている。ジャンプ幅はτ_chrgが小さいと大きくなっている。これは、第３実施形態において用いた図３０に示す変位電流でも見られるジャンプに対応している。このジャンプの起きる原因はまだ解明できていないが、回路シミュレータＳＰＩＣＥ３の計算上の問題によるものと考えられる。このような急激な変化は、回路シミュレーションの収束に影響を与える恐れがあるが、一般的には回路シミュレーションに影響が出ないことが認識されている。

また、図３３において。約１４ｐｓまではチャネルが形成されておらず、トランジスタにキャリアが貯まるのみの状態であり、τ_chrgが大きいほどドレイン電流が大きい。約１４ｐｓ以降約２０ｐｓまでは、チャネルが形成され、ソースからのキャリア流入とドレインからのキャリア流出が同時に起きている状態である。この結果、τ_chrgのドレイン電流に与える影響が小さいことが分かる。ゲート電圧Ｖ_GSの上昇が停止した約２０ｐｓ以降は、τ_chrgが大きいほどソースからのキャリア供給が遅れるため、各シミュレーション結果が定常状態に達するまで時間を要していることがわかる。図３３から明らかなように、ＮＱＳシミュレーションモデルＨｉＳＩＭ１のシミュレーション結果は、全体的にはｍ＝１の場合が２次元シミュレーションと良く一致していることが分かる。

次に、図３４に、Conductive遅延τ_cndt2のドレイン電流に対する影響をみるため、前記式（３６）で定義したτ_minをパラメータとしたＮＱＳシミュレーションモデルＨｉＳＩＭ１によるドレイン電流と、２次元シミュレータによるドレイン電流とを重ねて示す。τ_cndt2は、チャネルが形成された領域で効く遅延であるため、約１４ｐｓ以降にτ_minの違いが現れている。特に、約２０ｐｓ直前においてその違いが大きく現れている。このときのτ_minが小さい場合には、第３実施形態で用いた図３０で見られるように、チャネルに蓄積されるキャリアの変化が大きい場合に相当しており、他の場合に比べてドレインから流れ出るキャリアが少ないことを意味している。ゲート電圧Ｖ_GSの上昇が停止した約２０ｐｓ以降は、前記式（１９）でみられるように、τ_minが小さい程ドレイン端の過渡電荷密度がより定常状態に近くなるように設定されるので、ドレイン電流もτ_minが小さい程早く定常状態に近づいている。

次に、本実施形態のＮＱＳシミュレーションモデルＨｉＳＩＭ１を用いたＳＰＩＣＥ３によるＮＭＯＳＦＥＴのturn-off過渡計算について説明する。

先に述べたturn-on特性とともにturn-off特性を見ておくことは、モデル評価において重要なことである。ここでは、本実施形態のＮＱＳシミュレーションモデルＨｉＳＩＭ１を用いて、図３５（ａ）および（ｂ）に示す回路の過渡解析をＳＰＩＣＥ３によって行った。この際、ＭＯＳＦＥＴのゲート長を約０．５μｍに、ドレイン電圧Ｖ_DS＝１．０Ｖ（一定）に、またソース電圧Ｖ_S＝バルク電圧Ｖ_B＝０Ｖ（一定）に設定した。そして、ゲート電圧Ｖ_GSを約１．５Ｖから０Ｖまで約２０ｐｓかけて下降させた場合のturn-off特性を計算した。

図３６に、本実施形態のＮＱＳシミュレーションモデルＨｉＳＩＭ１によるドレイン電流のturn-off特性を、ＱＳモデルおよび２次元シミュレーションの結果と併せて示す。約５ｐｓでゲート電圧Ｖ_GSが下降し始めると同時に、ＮＱＳモデルＨｉＳＩＭ１およびＱＳモデルのドレイン電流にジャンプが見られる。このようなジャンプは２次元シミュレーションにも見られるが、ＨｉＳＩＭ１およびＱＳモデルに比べて小さい。また、ゲート電圧Ｖ_GSの下降が停止する約２５ｐｓでも同様にジャンプが生じている。このような現象は一般的に知られている。いずれの場合もジャンプが生じているので、数値計算上特有の問題によるものと考えられる。ＮＱＳモデルＨｉＳＩＭ１と２次元シミュレーションとの比較において、ゲート電圧Ｖ_GSが下降し始めた約７ｐｓ近辺でピークが現れている。この際、ＮＱＳモデルＨｉＳＩＭ１の値が大きい程、約１７ｐｓから約２５ｐｓにかけて２次元シミュレーションでは滑らかに電流が減少している。これに対して、ＮＱＳモデルＨｉＳＩＭ１では、一旦電流の減少が緩まった後に急激に減少している。図３７には、この時間帯の様子を変位電流と対応してみるために、ＮＱＳモデルＨｉＳＩＭ１のturn-onにおける変位電流を２次元シミュレーションの結果に重ねて示す。

図３７から明らかなように、ＮＱＳモデルＨｉＳＩＭ１が約７ｐｓ近傍で急激な増加から一定に、また約１７ｐｓ近傍では一定から急激な減少となっている。ところが、２次元シミュレーションは、それぞれの時刻において滑らかな増加と滑らかな減少を示している。この原因は次のように考えられる。一般に、２次元シミュレーションによるturn-off時のキャリア密度分布は、上に丸みをもった分布に設定されている。これに対して、本実施形態のＮＱＳモデルＨｉＳＩＭ１は、ソース端とドレイン端の電荷密度を直線で結んだ分布として近似した。これにより、上に丸みをもった分布のチャネル電荷量は、直線近似したチャネル電荷量より大きな値を持っていることになる。それゆえ、次の時間ステップとのチャネル電荷の変化量は、直線近似した方、すなわち本実施形態のＮＱＳモデルＨｉＳＩＭ１の変化量が大きく現れ、また急激な変化を示していると考えられる。以上の考察から、turn-offに対して現れる様々なキャリア密度分布が直線近似から外れる場合には、それに応じた適正な近似を施せばよいことが分かった。

以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、本実施形態のＮＱＳシミュレーションモデルＨｉＳＩＭ１、およびこのＨｉＳＩＭ１を用いるシミュレーション装置２およびシミュレーション方法によれば、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることができる。それとともに、半導体装置の動作の予測または再現に掛かる時間が増大するおそれを殆ど無くすことができる。したがって、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度でシミュレートできる。

また、本実施形態のＮＱＳシミュレーションモデルＨｉＳＩＭ１は、そのシミュレーション結果が精度が高い数値シミュレーションである２次元シミュレーションのシミュレーション結果と非常に良く一致することを確認した。特に、本実施形態のＮＱＳシミュレーションモデルＨｉＳＩＭ１は、そのような高精度のシミュレーション結果を、実用上十分許容できる時間内で解析的に導き出すことができる。

このように、本実施形態のＮＱＳシミュレーションモデルＨｉＳＩＭ１によれば、電流連続方程式および電流密度式を満足するキャリア密度分布をモデル化し、かつ、キャリア走行遅延と組み合わせることにより、ＭＯＳＦＥＴの過渡的な現象を解析的な式で表現できることを初めて明らかにすることができた。また、ＭＯＳＦＥＴのキャリア走行に関して考慮すべきキャリア遅延を解明することができた。これは今後の微細デバイス設計や回路設計の指針として極めて有効に利用することが期待される。さらに、本実施形態のＮＱＳシミュレーションモデルＨｉＳＩＭ１を、一般的な汎用回路シミュレータＳＰＩＣＥ３に組み込むことにより、高速回路の過渡解析にも十分に使えることが確認できた。

（第５の実施の形態）
次に、本発明に係る第５実施形態を図示を省略して説明する。

本実施形態においては、本発明に係る半導体装置および半導体装置の製造方法を、それらの図示を省略して説明する。

本実施形態の半導体装置は、前述した半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方が行われる。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上されている。それとともに、そのような解析が実用上許容される時間内で行われている。

また、本実施形態の半導体装置の製造方法は、前述した半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方を行う。これにより、定常状態のみならず過渡状態も含めたトランジスタのソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上できる。それとともに、そのような解析が実用上許容される時間内で行うことができる。

以上説明したように、この第５実施形態によれば、前述した第１〜第４の各実施形態と同様の効果を得ることができる。また、本実施形態の半導体装置は、前述した半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方が行われる。これにより、略所望通りの性能を発揮し得る。また、このような半導体装置は、性能、品質、信頼性が向上されているとともに、歩留まりが向上されている。ひいては、生産効率が向上されており、低コストで生産できる。

同様に、本実施形態の半導体装置の製造方法は、前述した半導体装置設計用シミュレーションモデル、半導体装置設計用シミュレーション装置、あるいは半導体装置設計用シミュレーション方法のいずれかを用いて設計および検査の少なくとも一方を行う。これにより、略所望通りの性能を発揮し得る半導体装置を容易に製造できる。

以上説明したように、本発明に係るＮＱＳシミュレーションモデルを考慮しなければならない理由として、従来のＮＱＳシミュレーションモデルやＱＳシミュレーションモデルでは、高速動作するＭＯＳＦＥＴの電圧動作に対してキャリアの応答が殆ど追従していないことが挙げられる。所望通りの性能を発揮し得る半導体装置を設計するためには、そのような状況を避けてデバイス設計する必要がある。そのためには、本発明者らが行った研究によれば、例えばチャネル長を短くすることによって迅速かつ良好なキャリア応答を実現できることが分かっている。しかし、単純にチャネル長を短くすることは、実際には極めて困難である。チャネル長は半導体装置の性能に大きな影響を及ぼすため、その長さの設定には極めて慎重な検討が要求される。半導体装置を設計するに当たり、本発明に係るＮＱＳシミュレーションモデルを用いてシミュレーションを行うことにより、そのような困難を克服することができる。すなわち、実際に半導体装置を製造する前に、本発明に係るＮＱＳシミュレーションモデルを用いてシミュレーションを行うことにより、所望通りの性能を発揮し得る半導体装置を設計するためには、チャネル長をどの程度短くすれば迅速かつ良好なキャリア応答を実現できるかを知ることができる。これにより、略所望通りの性能を発揮し得る適正なチャネル長を有するトランジスタを備えた半導体装置を容易に製造することが可能となる。

なお、本発明に係る半導体装置は、前述した第１〜第５の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。

例えば、本発明の一態様に係るＮＱＳシミュレーションモデルＨｉＳＩＭ１を組み込み可能な回路シミュレータは、第４実施形態において説明したＳＰＩＣＥ３には限られない。本発明の一態様に係るＮＱＳシミュレーションモデルＨｉＳＩＭ１は、他の様々な回路シミュレータと併用することができる。また、ＭＯＳＦＥＴのturn-off過渡計算においては、キャリア密度分布を必ずしも直線近似する必要はない。turn-offに対して現れる様々なキャリア密度分布が直線近似から外れる場合には、それに応じた適正な近似を適宜施せばよい。

第１実施形態に係る半導体装置設計用シミュレーションモデルのＮＱＳ効果の起源を模式的に示す図。 第１実施形態に係るシミュレーションモデルおよび２次元デバイスシミュレーション装置のそれぞれの電圧印加のシミュレーション結果をグラフにして示す図。 第１実施形態に係るシミュレーションモデルおよび２次元デバイスシミュレーション装置のそれぞれの変位電流のシミュレーション結果をグラフにして示す図。 第１実施形態に係るシミュレーションモデルおよび２次元デバイスシミュレーション装置のそれぞれの過渡ドレイン電流のシミュレーション結果をグラフにして示す図。 第１実施形態に係るシミュレーションモデルにおいて過渡キャリア輸送における各遅延モデルの働きをグラフにして示す図。 過渡状態および準静的近似のそれぞれのキャリア濃度の計算結果をグラフにして示す図。 高速のスイッチ−オン時の過渡状態および準静的近似のそれぞれのラテラル方向のキャリアの速度をグラフにして示す図。 デザインルールが０．５μｍのＭＯＳＦＥＴのソース側における過渡状態および準静的近似のそれぞれのキャリア濃度をグラフにして示す図。 異なる複数の立ち上がり時間に対するキャリアの注入遅延ならびに異なる複数の立ち上がり時間における過渡状態および準静的近似のそれぞれのキャリアの速度分布をグラフにして示す図。 第２実施形態に係るシミュレーションモデルにおいてキャリアの注入遅延の効果を含める場合と含めない場合とをそれぞれグラフにして示す図。 第２実施形態に対する比較例としてのＭＯＳＦＥＴの遅延メカニズムの準静的状態における解析を模式的に示す図。 ゲート電圧と伝導遅延との関係をグラフにして示す図。 ２次元デバイスシミュレーションおよび準静的状態近似を用いた回路シミュレーションのそれぞれによるキャリア密度分布をグラフにして示す図。 異なる複数のゲート電圧の立ち上がり時間に対する２種類のスイッチング・スピードのポテンシャルの応答をそれぞれグラフにして示す図。 チャネルのドレイン側端部における過渡キャリア密度が０の場合と０でない場合とのそれぞれの場合における過渡キャリア密度分布を模式的に示す図。 第２実施形態に対する比較例としてのＮＱＳ効果の起源を伝導遅延および注入遅延の２つのモデルを用いて模式的に示す図。 通過時間、伝導遅延、および注入遅延のそれぞれの計算結果をグラフにして示す図。 異なる複数の立ち上がり時間に対する電荷密度の３種類のシミュレーション結果をグラフにして示す図。 チャネルに沿った方向の電界分布の２次元デバイスシミュレーションの結果を示す図。 伝導遅延および２次元デバイスシミュレーションから推定される遅延時間をそれぞれグラフにして示す図。 チャネルのドレイン側端部における電荷密度の計算結果を示す図。 準静的な状態とする近似および非準静的な状態とする近似によるドレイン電流のシミュレーション結果をそれぞれグラフにして示す図。 第３実施形態に係る遅延モデルとしての通過遅延、注入遅延、および２種類の伝導遅延のそれぞれと電圧との関係をグラフにして示す図。 第３実施形態に係る各キャリア走行時間の計算結果をそれぞれグラフにして示す図。 第３実施形態に係るシミュレーションモデルによる各過渡キャリア密度の計算結果をそれぞれグラフにして示す図。 第３実施形態に係るシミュレーションモデルおよび２次元デバイスシミュレーションによる伝導電流の計算結果をそれぞれグラフにして示す図。 第３実施形態に係るシミュレーションモデルおよび２次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図。 第３実施形態に係るシミュレーションモデルによる変位電流の注入遅延に対する依存性および２次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図。 第３実施形態に係るシミュレーションモデルによる伝導遅延のその最小値に対する特性をそれぞれグラフにして示す図。 第３実施形態に係るシミュレーションモデルによる変位電流の伝導遅延に対する依存性および２次元デバイスシミュレーションによる変位電流の計算結果をそれぞれグラフにして示す図。 第４実施形態に係る半導体装置設計用シミュレーションモデルを組み込んだ半導体装置設計用シミュレーション装置および半導体装置設計用シミュレーション方法を模式的に示すブロック図。 第４実施形態に係る半導体装置設計用シミュレーション装置による過渡解析用回路とそのターン・オン入力電圧を示す図。 第４実施形態に係る半導体装置設計用シミュレーション装置によるターン・オン・ドレイン電流の注入遅延に対する依存性および２次元デバイスシミュレーションによるターン・オン・ドレイン電流の計算結果をそれぞれグラフにして示す図。 第４実施形態に係る半導体装置設計用シミュレーション装置によるターン・オン・ドレイン電流の伝導遅延に対する依存性および２次元デバイスシミュレーションによるターン・オン・ドレイン電流の計算結果をそれぞれグラフにして示す図。 第４実施形態に係る半導体装置設計用シミュレーション装置による過渡解析用回路とそのターン・オフ入力電圧を示す図。 第４実施形態に係る半導体装置設計用シミュレーション装置および２次元デバイスシミュレーションによるターン・オフ・ドレイン電流の計算結果をそれぞれグラフにして示す図。 第４実施形態に係る半導体装置設計用シミュレーション装置および２次元デバイスシミュレーションによるターン・オフにおける変位電流の計算結果をそれぞれグラフにして示す図。

符号の説明

１…ＮＱＳシミュレーションモデルＨｉＳＩＭ（半導体装置設計用シミュレーションモデル）、２…半導体回路設計用シミュレータ（半導体装置設計用シミュレーション装置）

Claims (12)

1. 半導体装置設計用シミュレーション装置に用いられる半導体装置設計用シミュレーション方法であって、
   前記半導体装置設計用シミュレーション装置によって、回路シミュレータから時間ステップ毎の電圧条件、時間間隔、前回の回路シミュレータでの収束状態を示すフラグを入力し、
   前記半導体装置設計用シミュレーション装置によって、入力された前記電圧条件に基づく定常状態の計算を行い、
   前記半導体装置設計用シミュレーション装置によって、入力された前記フラグをチェックし、
   前記半導体装置設計用シミュレーション装置によって、前記フラグが異常収束を示している場合、前々回の電圧条件と過渡電荷密度の状態とが前回の電圧条件と過渡電荷密度の状態として設定され、
   前記半導体装置設計用シミュレーション装置によって、前記フラグが正常収束を示していれば、非準静的なモデルの計算を行い、
   前記半導体装置設計用シミュレーション装置によって、前回の電圧条件と過渡電荷密度の状態を前々回の電圧条件と過渡電荷密度の状態として設定し、前記非準静的なモデルによって新しく計算された電圧条件と過渡電荷密度の状態を前回の電圧条件と過渡電荷密度の状態として設定し、
   前記半導体装置設計用シミュレーション装置によって、前記非準静的なモデルの計算の後、伝導電流と各電極の持つ過渡電荷を前記回路シミュレータに返す
   ことを含み、
   前記非準静的なモデルは、
   トランジスタのソースとドレインとの間を走行するキャリアの所定の時刻ｔ_iにおける過渡的な密度をｑ（ｔ_i）とし、前記時刻ｔ_iより前の所定の時刻ｔ_i-1における前記キャリアの過渡的な密度をｑ（ｔ_i-1）とし、前記時刻ｔ_iにおいて準静的な状態を仮定した定常状態での前記ソースおよび前記ドレイン間の前記キャリアの密度をＱ（ｔ_i）とし、さらに前記キャリアが前記ソースから前記ドレインに達するのに掛かる時間をτとし、前記ｑ（ｔ_i）、前記ｑ（ｔ_i-1）、前記Ｑ（ｔ_i）、および前記τが前記時刻ｔ_i-1から前記ｔ_i時刻までの時間（ｔ_i−ｔ_i-1）において満たす第１の式を、ｑ（ｔ_i）＝ｑ（ｔ_i-1）＋（ｔ_i−ｔ_i-1）／τ［Ｑ（ｔ_i）−ｑ（ｔ_i-1）］とし、
   前記時刻ｔ_iにおいて前記ソースおよび前記ドレイン間に流れる電流をＩ（ｔ_i）とし、前記ソースおよび前記ドレイン間を定常的に流れる伝導電流をＩ_DCとし、さらに前記ソースおよび前記ドレイン間を流れる変位電流をｄＱ（ｔ_i）／ｄｔとし、前記Ｉ（ｔ_i）、前記Ｉ_DC、および前記ｄＱ（ｔ_i）／ｄｔが前記ｔ_i時刻において満たす第２の式を、Ｉ（ｔ_i）＝Ｉ_DC＋ｄＱ（ｔ_i）／ｄｔをとし、
   前記第１の式から求められる前記Ｑ（ｔ_i）を前記第２の式に代入して得られる
   ことを特徴とする半導体装置設計用シミュレーション方法。
2. 前記キャリアの先頭が前記ソースから前記ドレインに達するのに掛かる時間をτ_cndtとし、前記キャリアが前記ソースから前記ソースおよび前記ドレイン間に注入されるのに掛かる時間τ_chrgとして、前記τ、前記τ_cndt、および前記τ_chrgが次に示す第３の式、１／τ＝１／τ_cndt＋１／τ_chrgを満たすことを特徴とする請求項１に記載の半導体装置設計用シミュレーション方法。
3. 前記ソースと前記ドレインとの間にチャネルが形成されていない状態において、前記ソースから前記ソースおよび前記ドレイン間に注入された前記キャリアの先頭が前記ドレインに達するのに掛かる時間をτ_cndt1とし、前記ソースと前記ドレインとの間が前記キャリアで満たされてチャネルが形成された状態において、前記ソースから前記ソースおよび前記ドレイン間に注入された前記キャリアが前記ソースから前記ドレインまで移動するのに掛かる時間をτ_cndt2として、前記τ _cndt 、前記τ_cndt1、および前記τ_cndt2が次に示す第４の式、１／τ_cndt＝１／τ_cndt1＋１／τ_cndt2を満たすことを特徴とする請求項２に記載の半導体装置設計用シミュレーション方法。
4. 前記半導体装置設計用シミュレーション装置によって、パルス信号としてのゲート電圧の立ち上がり時間ｔ_rに追従するように前記τ_chrgを設定することを特徴とする請求項２または３に記載の半導体装置設計用シミュレーション方法。
5. 請求項１〜４のいずれかに記載の半導体装置設計用シミュレーション方法に基づくシミュレーションモデルが組み込まれたことを特徴とする半導体装置設計用シミュレーション装置。
6. 請求項１〜４のいずれかに記載の半導体装置設計用シミュレーション方法により、半導体装置の電気的特性を解析する工程を含むことを特徴とする半導体装置設計用シミュレーション方法。
7. 請求項１〜４のいずれかに記載の半導体装置設計用シミュレーション方法を用いてトランジスタの設計および検査の少なくとも一方が行われたことを特徴とする半導体装置。
8. 請求項５に記載の半導体装置設計用シミュレーション装置によりトランジスタの設計および検査の少なくとも一方が行われたことを特徴とする半導体装置。
9. 請求項６に記載の半導体装置設計用シミュレーション方法によりトランジスタの設計および検査の少なくとも一方が行われたことを特徴とする半導体装置。
10. 請求項１〜４のいずれかに記載の半導体装置設計用シミュレーション方法を用いてトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とする半導体装置の製造方法。
11. 請求項５に記載の半導体装置設計用シミュレーション装置によりトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とする半導体装置の製造方法。
12. 請求項６に記載の半導体装置設計用シミュレーション方法によりトランジスタの設計および検査の少なくとも一方を行う工程を含むことを特徴とする半導体装置の製造方法。

Images