JPH03104138A - 階層設計処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 要求仕様から回路構成を階層的に設計する階層設計処理
方式に関し、 再設計時の記憶領域の縮小及び設計時間の短縮を目的と
し、 専門家の設計知識をプロダクションルールやフレームで
記述したデータを格納する知識ベースのデータを使用し
、与えられた設計目的および設計の制約条件に基づいて
ルールインタプリ夕で解を求め、仮説データ生戊部によ
りルールインタプリ夕で新たに求められた解、選択され
た仮の解を指すポインタ及び選択された仮の解の設計要
素を指すポインタをワーキングメモリに格納し、同時に
、解のデータに基づいて信号経路を表現したパスのグラ
フを作威してワーキングメモリに格納する。

そして、パスのグラフに沿って計算されたオペレーショ
ンパスの遅延時間が制約条件に違反したとき、パスのグ
ラフに対応したポインタを辿り、ポインタで指している
設計要素のみを再設計及び再度計算の対象となるように
構或する。

［産業上の利用分野コ 本発明は、ＬＳＩ設計支援システムに使用される階層設
計処理方式に関し、特に要求仕様から各部分の回路の構
成を決める設計を扱う設計支援システムにおいて遅延時
間に関する制約を考慮して階層的に設計する階層設計処
理方式に関する。

ＬＳＩ設計において、回路の分解、詳細化を繰り返す階
層設計の場合、あるレベルの詳細化の部分問題の解は複
数存在する。このとき、ある解を選択し、設計を進めて
行く。しかし、回路の全体を考慮することは不可能であ
り、設計に失敗することがある。このとき、ある部分回
路を再設計、つまり、現在とは異なる回路の構成にする
。この再設計の処理は、頻繁に起こる。

このシステムの自動設計を実用的な時間で行なうには、
再設計の処理を効率良く行うことが望まれる。

［従来の技術コ 従来、ＬＳＩ自動設計における遅延時間の計算は、実際
の回路のレベルで配置が決定し、配線長が分からなけれ
ば計算できない。実際の設計工程においては、レイアウ
トは膨大な時間を費やす。

そのため、レイアウト前に遅延時間の制約を満たすかど
うか調べたい。例えば、スタンダードセルを用いた設計
方法では、論理設計を終えたレベル、すなわち、レイア
ウトを行なう前に回路規模（ベーシックセル数）を用い
て回路を分割し、仮の配線長を決めて、遅延計算を行な
う方法が知られている。

［発明が解決しようとする課題コ しかしながら、計算された遅延時間が制約条件に違反し
て再設計の処理を行なうとき、回路のレベルの情報、例
えば各セルのあるパスの遅延時間をこれより上の階層で
認識することはできない。

何故なら、信号経路を示すパスの情報が階層構造上の上
位と下位で対応していないからである。

そのため、再設計により変更に伴う部分の遅延時間の計
算のみで済ますことができず、全ての設計要素の遅延計
算を行なわなければならない。

従って、従来の再設計のために解の選択を変更するとき
、すべてのデータを元に戻し改めて階層設計をやり直し
ていた。そのため、変更の必要の無いデータも新たに生
成するので、無駄なメモリ領域を必要とし、計算時間も
長くなり、更に遅延時間についても再設計後に改めて計
算をやり直さなければならない煩雑さがあった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、記憶領域の縮小及び計算時間を短縮して再設計を
効率良く行なう階層設計処理方式を提供することを目的
とする。

［課題を解決するための手段コ 第１図は本発明の原理説明図である。

まず本発明は、専門家の設計知識をプロダクションルー
ルやフレームで記述したデータを格納する知識ベース１
と、与えられた設計目的と設計の制約条件に基づいて知
識ベース１のデータを使用して設計結果、即ち解を求め
る設計計算部２と、設計の制約条件である回路の遅延時
間を計算して格納する遅延時間計算部３と、設計作業中
の必要なデータを格納する記憶部４とを備え、要求仕様
から回路構成を階層的に設計する設計支援システムを対
象とする。

このような設計支援システムにつき本発明にあっては、
新たに仮説データ生成部５を設け、設計計算部２で新た
に設計要素の解が生成される毎に、設計要素の解のデー
タを格納する領域４０を記憶部４に割り当て、この領域
４０に、仮の解のデータ、選択された仮の解を指すポイ
ンタ及び選択された仮の解の設計要素を指すポインタの
・各々を設計データ４１１として格納し、更に仮の解に
基づき設計要素毎の信号経路をグラフ表現したパスのグ
ラフ４１２を作成して格納する。そして、パスのグラフ
に沿って計算されたオペレーションパスの遅延時間が制
約条件に違反することを違反検出部６で検出した時には
、違反対象となったオペレーションパスのポインタを辿
り、ポンイタで指している設計要素のみを再設計及び遅
延時間の再計算の対象となるように構成する。

［作用コ このような構成を備えた本発明の階層設計処理方式によ
れば、信号経路をグラフ表現したパスのグラフ情報を作
成し、計算した遅延時間をグラフのノードに保持するこ
とで、オペレーションパスの遅延時間を計算することが
できる。そして遅延時間の制約条件に違反した再設計時
には、設計変更により影響を受けた必要な箇所だけの遅
延時間計算を行なえばよい。その結果、影響を受けてい
ない古いデータはそのまま保持し、新しく生成するデー
タは影響を受けた必要なものだけなので、記憶領域の縮
小、処理時間の短縮ができる。

［実施例］ 第２図はＶＬＳＩ設計支援システムを対象とした本発明
の一実施例を示した実施例構成図である。

第１図において、１は知識ベースであり、専門家の設計
知識をプロダクションルールやフレームで記述したデー
タが格納される。２は設計計算部としてのルールインタ
プリ夕であり、具体的には階層設計処理プログラムによ
り実現される。ルールインタプリタ２は、与えられた設
計目的及び設計の制約条件に基づいて知識ベース１のデ
ータを使用して解を求める。３は遅延時間計算部であり
、設計の制約条件の１つである遅延時間を計算する。

尚、遅延時間の計算には例えばセル単位で予め定められ
た遅延時間を使用する。

４は記憶部を構或するワーキングメモリであり、設計作
業中に必要な各種のデータを記憶する。５は仮説データ
生戊部であり、ルールインタプリタ２で新たな設計要素
の解が生成される毎にワークメモリ４内に設計データ格
納領域４０を確保し、設計データ４１１として仮の解答
を示すデータ、選択された仮の解を指すポインタ、及び
選択された仮の解の設計要素を指すポインタを格納し、
更に、後の説明で明らかにする設計要素毎の信号経路を
グラフで表現したパスのグラフ４１２を作成して格納す
る。

更に６は違反検出部であり、選択された仮の解の組合わ
せで或るある単位の回路構戊の設計終了時に、この設計
回路のオペレーションパスの遅延時間が予め設定した遅
延時間の制約条件に違反するか否か判定し、違反を検出
した際には、再設計を行なわせる。この場合の再設計は
、違反対象となったオレーションパスを構威するパスの
グラフ４１２のポインタを設計データ４１１を参照して
辿り、ポインタで指している設計要素のみを再設計及び
遅延時間の再計算の対象とするものである。

第３図は本発明の処理の流れを示した処理フロー図であ
り、ステップＳＬ（以下ステップは省略）で入力段から
出力段に向う前向き設計を実行し、Ｓ２で遅延時間を計
算し、Ｓ３で違反検出がなければ処理を終了する。Ｓ３
で遅延時間の違反が検出されると８４に進んで再設計処
理を行なう、この再設計処理は、違反対象となった設計
要素の一部変更、及び設計変更に伴い影響を受けた遅延
計算のみを行い、再びＳ３で変更部分と変更なし部分と
の合計遅延時間が違反するか否か再度判断し、違反検出
が無くなるまでＳ３，Ｓ４の処理を繰り返す。

次に第４図に示す最大公約数を求める回路を例にとり、
第５〜２２図を参照して本発明による階層設計処理を詳
細に説明する。

まず階層設計とは、構成物をそれぞれ１レベルずつ分解
、詳細化していくことである。第５図は第４図の回路を
対象とした階層設計の概念図であり、データバスはマル
チプレクサＭＵＸ．　Ｉ　ＳＭＵＸ．　２、レジスタＲ
ＥＧ，　Ｘ　，　ＲＥＧ．　Ｙ　，　・・・で構成され
、更にマルチプレクサＭＵＸ．　１はＡＮＤゲート、Ｏ
Ｒゲートで構成されることを意味する。

まず第４図に示した回路上でオペレーションパスを定義
する。

例えば、 （Ｉ）入カバッファＩＯ．ＸｌからレジスタＸへの転送
のオペレーションパス； （ｎ）入カバッファＩＯ．ＹＩからレジスタＹへの転送
のオペレーションパス； （１１［）レジスタＸから出力バッファｔｏ，ｏｔ＋　
ヘ（７）転送のオペレーションパス： （ＩＶ）レジスタＹとレジスタＸの差をレジスタＹへ格
納するオペレーションパス； （Ｖ）レジスタＸとレジスタＹの差をレジスタＸへ格納
するオペレーションパス； を各々定義する。

これら５つのオペレーションパスに沿った信号の経路で
の遅延時間が、設計での遅延制約となる。

本発明では、個々の設計要素にオペレーションパスの信
号の経路を一致させる有向グラフを作成して格納する領
域をワーキングメモリ４に設ける。

即ち、第２図のワーキングメモリ４の設計データ格納領
域４０の中にパスのグラフ４１２の格納領域を確保し、
オペレーションパスの信号経路を示す有効グラフを作成
して格納する。

第６〜１０図は各オペレーション（Ｉ）〜（Ｖ）に対応
する有向グラフの概念図である。

この有効グラフにおいて○、●印がノード、←印がアー
クである。ノードは設計要素相互間の接続に相当し、ア
ークは設計要素を通る信号の経路に相当する。ノードに
記述した（Ａ，Ｂ）は、前後のアーク（設計要素）のＡ
端子（出力）とＢ端子（入力）が接続していることを示
している。アークに添えた記号は、第４図の各設計要素
の記号に対応している。

例えばオペレーションパス（Ｉ）の有効グラフを示した
第６図を参照すると、オペレーションパス（Ｉ）は第４
図の入カバッファＩＯ．ＸＩからレジス９Ｘへの転送オ
ペレーションであり、４つの設計要素、 ・入力レジスタＩＯ．ＸＩ ●マルチプレクサＭＵＸ．　１ ・制御回路ＣＴＲＬ．　１ ・レジスタＲＥＧ．Ｘ 相互間の各パスの有効グラフが形成される。

一方、第４図に示した回路を階層設計して詳細化する。

第ｌ１図は第４図に示した入カバッファ１０．１Ｋから
レジスタＸへの転送のオペレーションパス（Ｉ）に関係
する５つの設計要素、即ち、入カバッファｉｏ．ＸＩ、
マルチプレクサＭＵＸ．　１　、レジスタｘ１人カバッ
７　ｙ　１０．　ＲＳＴ，制御回路ＣＴＲＬ．　Ｉを詳
細化した回路の一例を示す。

このオペレーションパス（Ｉ）に関係する回路で、パス
のグラフの階層間での対応は、接続を表すノードによっ
て対応させることができる第１１〜１５図は、オペレー
ションパス（Ｉ）を構成する５つの設計要素のパスのグ
ラフを、トップレベルのパスとセルレベルのパスに分け
て対応関係を示したパスグラフ説明図である。

例えば第１２図の入カバッファＩＱ，ＸＩのパスグラフ
は、第６図に対応した第１２図（ａ）のトップレベルの
パスと、第１１図に対応した第１２図（ｂ）のセルレベ
ルのパスが各々示される。

第１７図は第１２図（ｂ）〜第１６図（ｂ）に示したセ
ルレベルのパスに相当するグラフを一つにまとめたもの
、即ち、セルレベルでのオペレーションパスに相当する
グラフを示す。

このセルレベルのオペレーションパスでは、各アークに
対応する遅延時間が計算できる。

更に、一つ上のレベルの各アークの遅延時間は、上位ア
ークの両側のノードに対応している一つ下のレベルのノ
ードをソースノード（始点ノード）、シンクノード（終
点ノード）とするアーク、あるいはグラフから求まる。

このようにしてオペレーションパスの遅延時間が求まる
。

次にオペレーションパスの遅延時間が設計条件を満足せ
ずに再設計するときの処理は、設計データとグラフの置
き換えで実現する。

第工８図は、第１１図のマルチプレクサＭＵＸ．　１に
ついて再設計して構成を変更した回路を示し、第１９図
に再設計された第１８図のマルチプレクサＭＵＸ．　Ｉ
のトップレベルのパスのグラフを示し、第２０図にセル
レベルのパスのグラフを示す。

一方、設計変更前の第１１図に示したマルチプレクサＭ
ＵＸ．　Ｉのセルレベルのグラフを第２■図に示す。

トップレベルのパスとセルレベルのパスの階層上でのグ
ラフの対応は、ノードで行なう。いま、再設計で変更し
たのがマルチプレクサＭＵＸ．　Ｉだけであったとする
と、遅延時間が変わる可能性はマルチプレクサＭＵＸ．
　１のパスと入カバッファＩＯ．ＸＩだけである。従っ
てパスのグラフを用いて計算すれば、マルチプレクサＭ
ＵＸ．　Ｉ及び入カバッファ１０．ＸＩの部分だけの遅
延時間の再計算で済む。

第２２図は第４図のマルチプレクサＭＵＸ．　１を対象
とした第２図のワーキングメモリ４に格納される設計デ
ータ４１１のデータ構造を示す。

設計要素、即ちマルチプレクサＭＵＸ．　１のデータ構
造は、その設計要素Ｄｏがルールインタプリタ２で生成
されたとき仮説データ生成部５により生成される。設計
方法のデータ構造Ｄ１は、設計要素Ｄｏを■レベル詳細
化するとき生成され、１レベル下の構或を示している。

端子のデータ構造Ｄ２は、その端子を持つ設計要素を生
成した時に生成される。パスのグラフのデータ構造Ｄ３
もそのパスを持つ設計要素を生成したときに生成される
。

ノードのデータ構造Ｄ４−１，Ｄ４−２は、設計要素の
接続に伴って生成される。アークのデータ構造Ｄ５は、
パスが設計要素により既知であるので、そのパスを持つ
設計要素を生成したとき、生成される。各々のポインタ
を格納する領域は、ポインタが指し示す情報のデータ構
造を生成したときポインタをつなぐ。

［発明の効果］ 以上に説明したように、本発明によれば、信号経路を示
すパスのグラフ情報を持つことにより、既に計算済みの
遅延情報を生かし、再設計のために変更するデータを必
要なものだけに絞ることができるので、メモリ容量を低
減し、処理時間が速くなり、設計効率を大幅に向上でき
る。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明の処理の流れを示した処理フロー図； 第４図は本発明の設計対象となる最大公約数を求める回
路のデータバス説明図； 第５図は階層設計の基本概念説明図； 第６図は第４図のオペレーションパス（Ｉ）のグラフ説
明図； 第７図は第４図のオペレーションパス（ｎ）のグラフ説
明図； 第８図は第４図のオペレーションパス（ｍ）のグラフ説
明図； 第９図は第４図のオペレーションパス（ＩＶ）のグラフ
説明図； 第１０図は第４図のオペレーションパス（Ｖ）のグラフ
説明図； 第１１図は第４図のオペレーションパス（Ｉ）の対応回
路を詳細化したセルレベルの回路構成図：第１２図はオ
ペレーションパス（Ｉ）の構成部分となる入カバッファ
ＩＯ．ＸＩのトップレベルとセルレベルのパスグラフ説
明図； 第１３図はオペレーションパス（Ｉ）の構或部分となる
マルチプレクサＭＵＸ．１｝ップレベルとセルレベルの
パスグラフ説明図； 第１４図はオペレーションパス（Ｉ）の構戊部分となる
レジスタＲＥＧ，Ｘのトップレベルとセルレベルのパス
グラフ説明図； 第１５図はオペレーションパス（Ｉ）の構或部分となる
入カバッファＩＱ．ＲＳＴのトップレベルとセルレベル
のパスグラフ説明図； 第ｌ６図はオペレーションパス（Ｉ）の構成部分となる
制御回路ＣＴＲＬ．　Ｉのトップレベルとセルレベルの
パスグラフ説明図； 第１７図は第１１〜１５図を取りまとめてオペレーショ
ンパス（Ｉ）を構成する回路のセルレベルのパスグラフ
説明図； 第１８図は再設計により第１１図のマルチプレクサをマ
ルチプレクサを変更したセルレベルの回路構威図； 第１９図は第１８図のマルチプレクサのトップレベルの
パスグラフ説明図； 第２１図は第１１図のマルチプレクサのセルレベルのパ
スグラフ説明図； 第２０図は第１８図のマルチプレクサのセルレベルのパ
スグラフ説明図； 第２２図は第４図のオペレーションバス（Ｉ）のマルチ
プレクサＭυＸ．Ｉを対象とした第２図のワーキングメ
モリのデータ構造説明図である。 ３：遅延時間計算部 ４：記憶部（ワーキングメモリ） ４１：設計データ格納領域 ４１１：設計データ ４１２：パスのグラフ ５：仮説データ生成部 ６：違反検出部

Claims (1)

【特許請求の範囲】
1. （１）専門家の設計知識をプロダクションルールやフレ
   ームで記述したデータを格納する知識ベース（１）と、
   与えられた設計目的および設計の制約条件に基づいて前
   記知識ベース（１）のデータを使用して解を求める設計
   計算部（２）と、設計の制約条件である遅延時間を計算
   する遅延時間計算部（３）と、設計作業中の必要なデー
   タを格納する記憶部（４）を備え、要求仕様から回路構
   成を階層的に設計する設計支援システムに於いて、 前記設計計算部（２）で新たに設計要素の解が生成され
   る毎に該設計要素の解のデータを格納する領域（４０）
   を前記記憶手段（４）に割り当て、該領域（４０）に仮
   の解のデータ、選択した仮の解を指すポンインタ及び選
   択した仮の解の設計要素を指すポインタの各々を設計デ
   ータ（４１１）として格納すると共に、前記仮の解に基
   づき設計要素毎の信号経路をグラフで表現したパスのグ
   ラフ（４１２）を作成して格納する仮説データ生成部（
   ５）を備え、前記パスのグラフ（４１２）に沿って計算
   されたオペレーションパスの遅延時間が制約条件に違反
   することを違反検出部（６）で検出した際に、違反対象
   となったオペレーションパスのポインタを辿り、該ポイ
   ンタで指している設計要素のみを再設計及び遅延時間の
   再計算の対象となるように構成したことを特徴とする階
   層設計処理方式。