KR970008026B1 - 논리 계산용 데이타 발생 방법, 논리 계산 방법 및 논리 계산기 - Google Patents

논리 계산용 데이타 발생 방법, 논리 계산 방법 및 논리 계산기 Download PDF

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KR970008026B1
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Abstract

없음

Description

논리 계산용 데이타 발생 방법, 논리 계산 방법 및 논리 계산기
제1도는 본 발명의 관련 기술에 따라 논리 셀의 지연 시간을 표시한 회로 계산 모델의 블럭도.
제2도는 제1도에 도시된 회로 계산 모델의 지연시간 Tgate 대 부하 용량 CL의 관계를 설명하는 특성도.
제3도는 제1도에 도시된 회로 계산 모델의 문제점을 설명하는 신호 파형도.
제4A도는 제1도에 도시된 회로 계산 모델의 문제점을 설명하는 Tgate 대 CL의 특성도.
제4B도는 제1도에 도시된 회로 계산 모델의 문제점을 설명하는 Tgate 대 CL의 또다른 특성도.
제5도는 본 발명의 원리에 따라서 데이타를 발생시키는 방법을 설명하는 흐름도.
제6도는 제5도에 도시된 데이타 처리 방법을 설명하는 T 대 CL의 특성도.
제7도는 제6도에 도시된 데이타의 셀 라이브러리 구조를 설명하기 위한 도면.
제8도는 본 발명의 원리에 따라서 논리 계산 방법을 설명하는 흐름도.
제9도는 본 발명의 원리에 따라서 논리 계산기를 설명하는 블록도.
제10도는 본 발명의 제1바람직한 실시예에 따라서 논리 셀의 지연 시간을 표시하는 회로 계산 모델의 블럭도.
제11도는 본 발명의 제1바람직한 실시예에 따라서 논리 계산용 데이타를 발생시키는 방법을 설명하는 흐름도.
제12A도는 제10도에 도시된 회로 계산 모델의 Tgate 대 CL의 특성도.
제12B도는 제10도에 도시된 회로 계산 모델의 셀 라이브러리 구조를 설명하기 위한 도면.
제13도는 본 발명의 각각의 바람직한 실시예에 따른 논리 계산기의 블록도.
제14도는 본 발명의 각각의 바람직한 실시예에 따른 논리 계산 방법을 설명하는 흐름도.
제15도는 본 발명의 제2바람직한 실시예에 따른 논리 계산용 데이타를 발생시키는 방법을 설명하는 흐름도.
제16A도는 제15도에 도시된 흐름도를 부연하기 위한 회로 계산 모델(인버터)의 블록도.
제16B도는 제15도에 도시된 흐름도를 부연하기 위한 회로 계산 모델(2 입력 NAND 회로)의 블록도.
제16C도는 제15도에 도시된 흐름도를 부연하기 위한 회로 계산 모델(2 입력 NOR 회로)의 블록도.
제17A도는 제15도에 도시된 회로 계산 모델의 Tout 대 CL의 특성도.
제17B도는 제15도에 도시된 회로 계산 모델의 셀 라이브러리 구조를 설명하기 위한 도면.
제17C도는 제16A도 내지 제16C도에 도시된 회로 계산 모델이 처리되는 셀 라이브러리 구조를 설명하기 위한 도면.
제18도는 본 발명의 제3바람직한 실시예에 따른 논리 계산용 데이타를 발생시키는 방법을 설명하기 위한 회로 계산 모델의 블록도.
제19A도는 제18도에 도시된 회로 계산 모델의 TSO 대 CL의 특성도.
제19B도는 제18도에 도시된 회로 계산 모델의 데이타 처리후의 Tout 대 CL의 특성도.
제19C도는 제18도에 도시된 회로 계산 모델의 데이타 처리후의 셀 라이브러리 구조를 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 논리 셀 12 : 셀 라이브러리
13 : 반도체 집적회로14 : 저장 수단
15 : 산술 수단16 : 제어 수단
24 : 메모리 디스크 유닛25 : 동작 검증 편집기
26 : 중앙 연산 처리 유닛27 : 키보드
28 : 디스플레이
본 발명은 논리 계산용 데이타를 발생시키는 방법과, 논리 계산 방법 및 논리 계산기에 관한 것으로, 특히 셀 라이브러리에 기억될 데이타 구조와 이들 데이타에 근거한 반도체 집적 회로의 동작을 검증하기 위한 개선된 방법 및 장치에 관한 것이다.
반도체 집적회로(이하 LSI라고 칭함)는 LSI 소자의 정밀 기술의 개발에 의해 최근에 고속화 및 대규모화 되어가고 있는 추세이다. 상술한 것처럼 LSI 소자의 고속 동작이 요구될 경우, 소자의 구성요소인 LSI 칩들간에 타이밍을 위한 매우 엄격한 상태가 존재한다. 따라서, 각 LSI 칩을 설계할 때 마스크 공정 이전에 높은 정확도를가진 논리 계산기에 의해 동작을 검증할 필요가 있다.
특히, 논리 셀의 전파 지연 시간(이하 간단히 지연시간이라고 칭함)은 입력 회전율(slew rate), 배선 저항 및 트랜지스터 경로, 환경 요인등(온도, 전원 전압 및 공정)으로 인한 지연차 때문에 영향을 받는다. 따라서, 논리 계산의 정확도를 보다 높이기 위해서는 계산을 충분히 표현할 수 있는 셀 라이브러리를 발생시킬 필요가 있다.
이제 본 발명과 관련된 기술에 대해 설명하기로 한다. 예를들어, 새로운 LSI 소자의 동작을 검증하기 위한 논리 계산용 데이타와 회로 계산 모델의 논리 셀(1)의 지연 시간 Tgate이 제1도와 같이 표시될 경우, 제2도에 도시된 것처럼 다각형 라인 그래프의 라인을 갖는 지연 시간을 시뮬레이션하는 방법이 보편적이다.
회로 계산 모델에 있어서, 예를들어 제1도의 도시된 것처럼 논리 셀(1)은 논리 셀(2)과 직렬 접속되고 부하 커패시터(CL)는 논리 셀(1)의 출력부에 접속된다. 또한, 논리 셀(1)의 부하 커패시터(CL)는 가변 가능하게 제조될 수 있기 때문에 회로 계산시 논리 계산용 데이타를 발생시킬 수 있다.
제2도의 다각형 라인 그래프는 지연 시간 대 부하 용량 특성을 도시하고 있다. 종좌표축은 논리 셀의 지연 시간 Tgate을 나타내고 횡 좌표축은 부하 용량(CL)을 나타낸다. 또한, 논리 셀(1)의 지연 시간 Tgate은 시간 방정식(1)으로 표시된다. 즉,
Tgate=TO×K×CL …………………………………………………………… (1)
여기서, TO는 부하가 없을때의 논리 셀(1)의 지연 시간을 나타내며 제1파라미터가 된다. K는 지연시간을 부하 의존 계수를 나타내며 제2파라미터가 된다. 계수 K는 식(2)으로 표시된다. 즉,
K=△Tgate/△CL ………………………………………………………………… (2)
여기서, △Tgate는 논리 셀(1)의 지연 시간 변화량을 나타내고, △CL은 부하 용량의 변화량을 나타낸다. △Tgate 및 △CL은 입력 회전율, 배선 저항 및 트랜지스터 경로, 주변 환경등(온도, 전원 전압 및 공정)과 같은 회로 계산 조건에 따라 달라진다. 또한, 부하 용량 CL은 제3파라미터가 된다. CDR1및 CDR2는 절곡점에서의 용량값을 나타내며 제4파라미터가 된다.
또한, 지연 시간 대 부하 용량 특성이 다각형 라인 그래프로 도시되는 이유는 그 기울기가 제2도에 도시된 것처럼 계수 K1,K2,K3…에서 제공된 것이기 때문이다. 큰 부하 커패시터(CL)가 논리 셀(1)의 출력단에 접속될 경우, 파형은 논리 셀(1)의 출력단에서 둔화되며, 출력 파형의 회전율은 입력 파형에 비해 증가된다. 따라서, 논리 셀(2)의 회전율에 의한 지연 시간의 증분값을 논리 셀(1)의 지연 시간에 포함시킴으로써 논리 셀(1)의 지연 시간을 보정할 수 있다.
구체적으로 설명하면, 부하 용량 대 계수 K1,K2,K3…에 대한 기울기를 변화시킴으로써 보정이 이루어진다. 여기서, 회전율이란 파형의 상승 시간을 의미한다. 예를들어, 회전율은 신호의 "L"(로우) 레벨의 상승 시작 시간으로부터 관련 회로의 임계 레벨을 교차하는 시간까지의 시간 주기 또는 신호의 "L" 레벨의 상승 시작 시간으로부터 신호 파형의 "L" 레벨에서 "H" 레벨로의 전이 상태에 있는 신호의 "H"(하이) 레벨에 도달하는 시간까지의 시간 주기로 한정된다.
상술한 바와같이, 회로 계산 모델의 논리 셀(1)의 지연시간 Tgate이 제1도와 같이 표시될 경우, LSI 소자의 지연 시간 Tgate은 시간 방정식(1)으로 표시된 것처럼 근사 표현식과 각 논리 셀(1,2)에 포함된 4개의 파라미터를 이용한 다각형 라인 그래프로부터 계산된다.
본 발명의 제1목적은 다각형 라인 그래프의 한 라인을 갖는 부하 용량 대 지연 시간의 관계 특성들을 복수의 특성 그래프로 형성함으로써 이들 관계 특성들을 표시하지 않고도 논리 계산용 데이타를 발생시켜 논리 계산을 아주 정확히 실행하는데 있다.
본 발명의 제2목적은 셀 라이브러리에 저장될 논리 계산용 데이타를 처리하여 메모리 용량을 감축시키는 데에 있다.
본 발명의 제3목적은 직접 회로 계산으로 얻어진 논리 계산용 데이타를 이용함으로써 반도체 집적 회로의 동작을 검증하는데에 있다.
즉, 본 발명에 따른 데이타 발생 방법의 바람직한 실시예는 제5도에 도시되어 있다. 본 발명에 따른 데이타 발생 방법은 신호가 입력되어 출력될 때까지의 지연시간, 부하 용량 및/또는 입력 신호의 전이 시간을 변경함으로써 상이한 내부 회로 구조를 갖는 복수 유형의 논리 셀에 대해 복수의 점들로 이루어진 그래프 데이타를 입수하기 위한 시뮬레이션을 행하는 단계와 ; 각 논리 셀에 대한 입수된 그래프 데이타를 공통값을 원점으로 하는 데이타로 처리하는 단계와 ; 처리된 복수의 그래프 데이타를 서로 비교함으로써 일반적으로 사용되는 그래프 데이타로서 근사치 데이타를 추출하는 단계를 포함한다.
그래프 데이타를 얻기 위한 시뮬레이션은 논리 셀들로 구성되는 능동 소자 및/또는 수동 소자의 정보에 기초하여 행해진다. 시뮬레이션으로부터 얻어진 그래프 데이타는 논리 셀의 동작 시간과 수동 소자와의 관계를 도시하고 있다. 또한, 시뮬레이션으로부터 얻어진 그래프 데이타는 능동 소자의 동작 시간과 수동 소자와의 관계와, 논리 셀의 동작 시간과 능동 소자와의 관계를 도시하고 있다.
다음에, 본 발명에 따른 논리 계산 방법의 바람직한 실시예는 제8도에 도시되어 있다. 본 발명에 따른 논리 계산 방법은 복수의 논리 셀 각각에 대해 원점을 공통으로 하는 표준 지연 시간의 그래프 데이타를 갖는 라이브러리로부터 계산의 대상인 논리 셀의 그래프 데이타를 입수하는 단계와, 계산의 대상인 논리 셀의 고유한 조건을 설정하는 단계와, 설정된 고유한 조건을 입수된 그래프 데이타에 부가함으로써 계산 대상인 실제 논리 셀의 지연 시간을 계산하는 단계를 포함한다.
계산 대상인 논리 셀은 다른 논리 셀에 접속된 일반적 회로로 구성되며, 일반적 회로를 동작시키는데 필요한 지연 시간은 다음단에 있는 논리 셀에 대한 고유한 조건으로서 각 논리 셀의 출력 정보를 이용하여 계산된다. 고유한 조건이란 계산 대상인 논리 셀의 이전단으로부터 입력된 신호의 전이 시간 정보를 말한다. 일반적 회로로부터 출력되는 정보는 소정의 입력 정보가 일반적 회로에 입력될 때 이 일반적 회로를 동작시키는데 필요한 계산된 지연 시간을 참조하여 계산된다.
또한, 표준 지연 시간의 그래프 데이타용 라이브러리는, 신호가 입력되어 출력될 때까지의 지연시간, 부하 용량 및/또는 입력된 신호의 전이 시간을 변경함으로써 상이한 내부 회로 구조를 복수 유형의 논리 셀에 대해 복수의 점들로 이루어진 그래프 데이타를 입수하기 위한 시뮬레이션을 행하는 단계와 ; 각 논리 셀에 대한 입수된 그래프 데이타를 공통값을 원점으로 하는 데이타로 처리하는 단계와 ; 처리된 복수의 그래프 데이타를 서로 비교함으로써 일반적으로 사용되는 그래프 데이타로서 근사치 데이타를 추출하는 단계를 포함하여 발생된다.
본 발명에 따른 논리 계산기의 바람직한 실시예는 제9도에 도시되어 있다. 논리 계산기는 복수의 논리 셀 각각에 대해 원점을 공통으로 하는 표준 지연 시간의 그래프 데이타를 갖는 라이브러리와, 상기 라이브러리로부터 계산 대상인 논리 셀의 그래프 데이타를 입수하기 위한 선택기와, 계산 대상인 논리 셀의 고유한 조건을 설정하기 위한 메모리와, 설정된 고유한 조건을 입수된 그래프 데이타에 부가함으로써 계산 대상인 실제 논리 셀의 지연 시간을 계산하기 위한 산술 논리 유닛을 구비한다.
이러한 방법 및 구조를 채택함으로써, 메모리 용량의 증가를 억제하면서 여러가지 반도체 집적 회로를 아주 정확히 논리 계산할 수 있게 되어 관련 논리 계산기의 성능 및 신뢰도를 크게 향상시킬 수 있다.
본 발명의 관련 기술에 따라서, 논리 계산용 데이타가 발생될 때, 입력 회전율 Tsin, 배선 저항 및 트랜지스터 경로, 및 환경 요인(온도, 전원 전압 및 공정)으로 인한 지연차와 같은 통상의 조건하에서 회로 계산이 행해지고, 다각형 라인 그래프의 한 라인은 무부하시의 셀의 지연시간 TO, 지연시간의 부하 의존계수 K 등을 파라미터로 하여 계산 결과로부터 형성된다.
또한, 설계될 LSI의 논리 계산이 행해질 때, 시간 방정식(1)과 다각형 그래프로부터 얻어진 논리 계산기용 데이타를 이용하여 설계될 LSI의 지연 시간 Tgate을 산출하여 이것을 근사화시키고 있다.
그 결과, 고집적화 및 고밀도화의 요구에 따라 새로운 LSI가 초미세 및 고밀도로 설계될 경우, 제12도에 도시된 바와 같은 부하 용량 CL에 의한 다음단의 논리 셀(2)에 미치는 회전을 Tsin의 영향이 다각형 라인 그래프의 한 라인으로부터 얻어진 논리 계산용 데이타와 시간 방정식(1)을 이용하여 얻어진 지연시간 Tgate의 근사치로서는 부정확해지고 따라서 아주 정확한 논리 계산에 방해가 되는 문제점이 있었다.
여기서, 논리 셀(2)의 입력 회전율 Tsin에 의한 영향에 대해 설명하기로 한다. 예를들어, 부하 용량 CL의 증가로 인해 입력 회전율 Tsin이 증가되면 다음과 같은 효과로 인해 지연 시간이 증가된다. 또한, 새로 설계된 LSI의 지연시간 Tgate은 다음단에 있는 논리 셀(2)의 종류와 부하 용량 CL에 따라서 다르게 된다.
① LSI가 초미세 및 고밀도로 설계될 경우, 입력 전압이 논리 셀(2)의 회로 임계치 Vth에 도달하는데 필요한 시간은 부하 용량 CL에 의해 길어진다. 즉, 부하 용량의 증가로 인하여 입력 회전율 Tsin이 변화될때, 신호 "L" 레벨의 상승 개시 시간으로부터 회로 임계치 Vth에 도달하는데 필요한 시간 주기는 제3도에 도시된 것처럼 T1에서 T2(T1<T2)로 길어진다. 또한, 회로 임계치 Vth는 제1도에 도시된 것처럼 다음단에 있는 논리 셀(2)의 종류에 따라 다르다.
② 또한, LSI가 초미세 및 고밀도로 설계될 경우, 입력 전압이 "L" 레벨 V1L에서 "H" 레벨 V1H로 도달하는데 필요한 파형 상승 시간은 부하 용량 CL에 의해 길어진다. 즉, 논리 셀(1)의 부하 용량 CL이 제1도에 도시된 것처럼 작을 경우, 게이트는 논리 셀(1)이 완전히 턴온되지 않은 상태(구동 임피던스가 하이인 상태)로 반전된다. 따라서, 지연 시간은 증가된다.
이와같이 제4A도에 도시된 지연시간 Tgate 대 부하 용량 CL의 상대적인 특성도에 표시된 것처럼, 입력 회전율 Tsin이 비선형으로 변화되는 A 영역과 선형으로 변화되는 B 영역이 나타난다. 이들 영역 A와 B 간의 경계는 논리 셀(1,2)의 종류와 입력 회전율 Tsin에 따라 다르고, A와 B 영역간에 구별이 없는 특성은 논리 셀(1,2)에 따라 제4B도에 도시된 것처럼 나타난다.
상술한 것으로부터, 부하 의존 계수 K와 관련된 파라미터의 광범위한 증가는 지연시간 Tgate 대 부하 용량 CL(이하 동작 시간 대 수동 소자라 칭함)의 상관관계가 다각형 라인 그래프의 한 라인으로 표현될 수 밖에 없고 이를 막기란 불가능하다.
본 발명과 관련된 원리에서 논리 계산용 데이타를 발생시키는 제1방법에 따라서, 먼저 논리 셀(11)과 수동 소자(CL)의 입출력 회전율은 제5도의 흐름도에 도시된 것처럼 단계 P1에서 논리 셀(11)과 수동 소자(CL)를 이용하여 회로계산을 할 수 있도록 가변될 수 있다. 다음에 단계 P2에서, 회로 계산에 따라 얻어진 논리 셀(11)의 동작 시간 대 수동 소자(CL)의 복수의 관계 특성은 그래프로 표시되도록 처리된다. 다음에 단계 P3에서, 그래프로 표시되도록 처리된 논리 계산용 데이타 DLS가 셀 라이브러리(12)에 저장된다.
또한, 본 발명의 원리에서 논리 계산용 데이타를 발생시키는 제2방법에 따라서, 셀라이브러리(12)에 저장될 논리 계산용 데이타 DLS는 제5도에 도시된 공정 흐름도의 단계 P3A에서 제1데이타 발생 방법으로 처리된다.
본 발명에 따른 제2데이타 발생 방법에 있어서, 논리 셀(11)의 고유한 동작 시간이 논리 셀(11)의 동작 시간 T 대 구동 소자(CL)의 관계 특성으로부터 감산되는 그래프 표시 처리는 논리 계산용 데이타 DLS가 처리될 때 제6도에 도시된 것처럼 실행된다.
또한, 본 발명에 따른 제1 및 제2데이타 발생 방법에 있어서, 논리 셀(11)의 동작 시간 T 대 수동 소자(CL)의 관계 특성의 그래프로 표시되도록 처리된 논리 계산용 데이타 DLS는 복수의 계산점에 대해 제7도에 도시된 것처럼 논리 셀(11)의 동작시간 T 대 수동 소자(CL)의 관계 그래프 데이타[Tij,CLij]를 갖는다.
본 발명의 논리 계산 방법에 따라서, 반도체 집적 회로(13)는 처음에 단계 P1에서 제8도의 공정 흐름도와 같이 설계된다. 다음에, 반도체 집적회로(13)의 논리 계산은 단계 P2에서의 설계에 근거하여 행해진다.
다음에, 반도체 집적회로(13)의 동작이 단계 P3에서 논리 계산에 따라 검증될 경우, 본 발명의 제1 및 제2데이타 발생 방법에 따른 논리 계산에 기초하여 얻어진 논리 셀(11)의 동작 시간 T 대 수동 소자(CL)의 관계 특성의 그래프로 표시되도록 처리된 논리 계산용 데이타 DLS가 사용된다.
또한, 본 발명의 논리 계산기에는 제9도에 도시된 것처럼 반도체 집적회로(13)의 동작을 검증하기 위한 논리 계산용 데이타 DLS가 저장되는 저장 수단(14), 논리 계산용 데이타 DLS에 기초하여 반도체 집적회로(13)의 동작을 검증하기 위한 산술수단(15), 및 저장수단(14)과 산술수단(15)의 입출력을 제어하기 위한 제어 수단(16)이 제공된다.
여기서, 제1 및 제2데이타 발생 방법에 따른 회로 계산에 기초하여 얻어진 논리 셀(1)의 동작 시간 T 대 수동 소자(CL)의 관계 특성의 그래프로 표시되도록 처리함으로써 얻어진 논리 계산용 데이타 DLS가 저장 수단(14)에 저장된다.
상술한 바와같이, 본 발명의 논리 계산용 데이타를 발생시키는 제1방법에 따라서, 논리 셀(11)의 동작 시간 T 대 수동 소자(CL)의 관계 특성은 제5도의 공정 흐름도에 도시된 것처럼 단계 P2에서 복수의 그래프로 표시되도록 처리된다.
즉, 회전율 값 SLEW1, SLEW2 및 SLEW3이 비선형으로 변화되는 A 영역과 이들이 선형으로 변화되는 B 영역이 존재하는 동작 시간 T 대 논리 계산 소자 CL의 관계 특성도는 제6도에 도시된 것처럼 얻어진다. 또한, 영역 A와 B 간의 경계가 구분되지 않은 특성을 보여주는 동작 시간 T 대 논리 계산 소자 CL의 관계 특성도는 논리 셀(11)의 종류와 입력 회전율 값 SLEW1,SLEW2,SLEW3…에 따라 얻어진다.
그 결과, 단계 P3에서 그래프로 표시되도록 처리된 논리 계산용 데이타 DLS를 저장할 수 있게 된다. 예를들어, 일반적으로 사용하는 그래프 데이타[Tij,CLij]는 복수의 계산점에 대해 셀 라이브러리(12)에서 제7도에 도시된 것처럼 논리 셀(11)의 동작 시간 T 대 수동 소자 CL 간의 관계를 보여준다.
이와같이, 동작 시간 T 대 수동 소자 CL의 관계 특성은 더이상 본 발명의 관련 기술에서처럼 다각형 라인 그래프의 한 라인으로만 표시되지 않으며, 복수의 관계 특성 그래프로 특성을 표시함으로써 논리 셀(11)의 동작 시간 T을 보다 정확히 표현할 수 있게 된다.
또한, 동작 시간 T에서 직접 부하 의존 계수 K를 포함하는 논리 계산용 데이타 DLS를 발생시킬 수 있게 된다.
본 발명의 데이타를 발생시키는 제2방법에 따라서, 예를들어 제6도에 도시된 것처럼, 논리 셀(11)의 고유한 동작 시간은 논리 계산용 데이타 DLS를 처리하도록 논리 셀(11)의 동작 시간 T 대 수동 소자 CL의 관계 특성으로부터 감산되고, 이 데이타는 제5도에 도시된 공정 흐름도의 단계 P3A에서 그래프로 표시되도록 처리된다.
따라서, 각 논리 셀(11) 및 각 트랜지스터 경로에서 얻어진 논리 계산 결과를 수동 소자 CL 및 회전율값 SLEW1,SLEW2,SLEW3…의 조건을 설정함으로써 논리 셀(11)의 공통 부분 및 논리 셀(11)의 고유한 동작 시간 부분으로 나눌 수 있게 된다.
예를들어, 논리 셀(11)의 고유한 동작 시간의 인터셉트 점(동작 시간 T 대 수동 소자 CL의 관계 특성이 동작 시간 T 축을 교차하는 점)은 복수의 회전율 값 SLEW1,SLEW2,SLEW3…에 대한 동작 시간 T으로부터 감산된다. 이렇게 하여, 각 계산점에 대한 부하 용량 CLij 및 동작 시간 Tij이 묘사되는 부분과 논리 셀(11)의 명칭, 복수의 회전율값 SLEW1,SLEW2,SLEW3…에 대한 고유한 동작 시간의 인터셉트값 및 그래프 선택을 용이하게 하는 그래프 파트 이름이 각 논리 셀(11)의 고유한 묘사 부분으로서 묘사되는 부분으로 데이타를 나눌 수 있다. 그 결과, 상이한 조건을 갖는 복수의 논리 셀(11)의 동작 시간 T 대 수동 소자 CL의 관계 특성을 서로 공통으로 된다.
이렇게 하여, 회로 계산 결과가 셀 라이브러리(12)에 저장되는 제1데이타 발생 방법과 비교할 때 셀 라이브러리(12)의 메모리 용량을 감축시킬 수 있게 된다.
또한, 본 발명의 논리 계산 방법에 따라서, 본 발명의 제1 및 제2데이타 발생 방법에 따라 얻어진 논리 계산용 데이타 DLS는 제8도의 공정 흐름도에 도시된 것처럼 단계 P2에서 사용된다.
따라서, 새로운 LSI가 LSI 소자의 고집적화 및 고밀도화의 요구에 따라 초미세 및 고밀도로 설계될 때 조차도, 회로 계산에 기초하여 얻어진 논리 셀(11)의 동작 시간 T 대 수동 소자 CL의 관계 특성에 기초한 논리 계산용 데이타 DLS를 직접 이용함으로써 반도체 집적 회로(13)의 동작을 단계 P3에서의 논리 계산용 데이타 DLS에 따라 정확히 검증할 수 있게 된다.
이렇게하여, 논리 계산 소자 CL에 의해 다음단에 있는 논리 셀에 미치는 회전율 값 SLEW1,SLEW2,SLEW3…에 의한 영향을 정확히 논리 계산할 수 있으므로 고정밀 반도체 집적회로(13)를 설계할 수 있다.
여기서, 본 발명의 원리에 따른 계산기의 동작에 대해 설명하기로 한다. 예를들어, 제9도에 도시된 것처럼 논리 계산용 데이타 DLS가 제어수단(16)을 통해 저장 수단(14)으로부터 판독될 경우, 반도체 집적 회로(13)의 동작은 논리 계산용 데이타 DLS에 기초하여 산술 수단(15)에 의해 검증된다.
따라서, 회로 계산에 기초하여 얻어진 논리 계산용 데이타 DLS를 새로운 개발에 수반하는 반도체 집적 회로(13)의 동작 시간 T 대 수동 소자 CL의 관계 특성의 참조 데이타로서 이용할 수 있다.
이렇게 하여, 논리 계산용 데이타 DLS를 논리 계산기에서 직접 이용함으로써 여러가지 반도체 집적회로(13)의 논리 계산을 아주 정확히 할 수 있게 되어 관련 계산기의 성능 및 신뢰도를 크게 향상시킬 수 있다.
다음에, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하기로 한다.
(1) 제1바람직한 실시예의 설명
예를들어, 제10도에 도시된 회로 계산 모델을 이용하여 논리 계산용 데이타 DLS가 발생될 경우, 제11도에 도시된 공정 흐름도의 단계 P1에서 논리 셀(11)의 부하 용량 CL 및 입력 회전율을 변화시켜 회로 계산이 실행된다.
여기서, 회로 계산 모델은 제10도에 도시된 것처럼 논리 셀(11) 및 부하 커패시터(CL)를 갖는다. 부하 커패시터(CL)는 논리 셀(11)의 출력부(OUT)에 접속된다. 또한, 입력 회전율의 신호 Tsin1, Tsin2 및 Tsin3는 논리 셀(11)의 입력부(IN)에 공급된다. 이렇게 하여, 회전율 값 SLEW1, SLEW2 및 SLEW3에 대해 부하 용량 CL이 변화될 때 지연 시간의 회로 계산이 실행된다.
다음에, 회로 계산으로부터 얻어진 논리 셀(11)의 지연 시간 Tgate 대 부하 용량 CL의 복수의 관계 특성은 단계 P2에서 그래프로 표시되도록 처리된다. 여기서, 논리 셀(11)의 지연 시간 Tgate이 부하 용량 CL의 값 및 회전율 값 SLEW1, SLEW2 및 SLEW3에 따라 다르기 때문에, 이들 조건을 설정함으로써 회로 계산이 실행된다. 그리고나서, 제12A도에 도시된 관계 특성 그래프(이하 구분적 그래프로 칭함)가 얻어진다.
제12A도에서, 종 좌표축은 지연 시간 Tgate을 나타내고 횡 좌표축은 부하 용량 CL을 나타낸다. 또한, 입력 회전율 Tsin은 회전율 값 SLEW1, SLEW2 및 SLEW3을 나타내고 검정 원표시는 계산점을 나타낸다.
다음에, 그래프로 표시되도록 처리된 논리 계산용 데이타 DLS1는 단계 P3에서 셀 라이브러리(12)에 저장된다. 이때, 논리 셀(11)의 지연 시간 Tgate 대 부하 용량 CL은 본 발명의 그래프 형태의 셀 라이브러리 구조에 적합화된다. 다음에, 데이타가 제12B도에 도시된 것과 같은 논리 계산용 데이타 DLS1로서 발생된다. 이들 데이타 DLS1는 일반적으로 사용하는 그래프 데이타[Tij,CLij]로서 논리 셀(11)의 지연 시간 Tgateij과 부하 용량 CL 간의 관계를 보여주고 있으며 구분적 그래프상에 있는 복수의 계산점에 대응한다.
셀 라이브러리(12)의 데이타 내용에서, 각 계산점에서의 부하 용량 CLij 및 지연시간 Tgateij은 제12B도에 도시된 것처럼 회전율 값 SLEW1, SLEW2 및 SLEW3에서 추출되는데, 예를들어 회전율 값 SLEW1에 대해 [CL11,Tgate11], [CL12,Tgate12], [CL13,Tgate13],…과, 회전율값 SLEW2에 대해 [CL21,Tgate21], [CL22,Tgate22], [CL23,Tgate23]…과, 회전율값 SLEW3에 대해 [CL31,Tgate31], [CL32,Tgate32], [CL33,Tgate33]…이 설명되어 있다.
또한, 그래프의 적당한 명칭, 입력 회전율값 SLEW1, SLEW2, SLEW3,…, 부하 용량 CL, 논리 셀(11)의 지연 시간 Tgate 등이 그곳에 설명되어 있다. 이외에도, 구분적 그래프가 각 업/다운 동작시에 그리고 논리 셀의 경로에서 존재하며, 그래프의 명칭을 변화시킴으로써 그 수만큼 증가될 수 있다.
이러한 시스템은 논리 셀(11)의 지연 시간뿐만 아니라 모든 비선형 데이타를 라이브러리 형태로 어셈블링할 수 있으며, 각 계산점들간의 데이타는 보간에 의해 산출될 수 있다. 따라서, 논리 계산용 데이타 DLS1의 정확도를 만족시키는 라이브러리 형태로 하기 위해 충분히 계산점을 설정할 수 있다.
이러한 방식으로, 본 발명의 제1실시예와 관련된 논리 계산용 데이타를 발생시키는 방법에 따라서, 논리 셀(11)의 지연 시간 Tgate 대 부하 용량 CL은 제11도의 공정 흐름도에 도시된 것처럼 단계 P2에서 논리 셀(11)의 입출력 회전율과 부하 용량 CL을 변화시켜 얻어진 논리 계산에 기초하여 구분적 그래프로 표시되도록 처리된다.
그 결과, 제12A도에 도시된 것처럼 회전율값 SLEW1, SLEW2 및 SLEW3 이 비선형으로 변하는 A 영역과 선형으로 변하는 B 영역이 존재하는 지연 시간 Tgate 대 부하 용량 CL의 구분적 그래프를 얻을 수 있게 된다. 이러한 사실로 인해, 예를들어 복수의 계산점에 대해 제12B도에 도시된 논리 셀(11)의 지연 시간 Tgate과 부하 용량 CL간의 관계를 보여주는 그래프 데이타[Tij,clij]로서 단계 P3에서 그래프로 표시되도록 처리된 논리 계산용 데이타 DLS1를 셀 라이브러리(12)에 저장할 수 있다.
이렇게 하여, 지연 시간 Tgate 대 부하 용량 CL의 관계 특성은 더 이상 본 발명의 관련 기술에서처럼 다각형 라인 그래프의 한 라인으로만 표시되지 않으며, 이 관계 특성을 복수의 구분적 그래프로 표시함으로써 논리 셀(11)의 지연 시간 Tgate을 보다 정확히 표시할 수 있게 된다. 또한, 본 발명의 관련 기술에서처럼 부하 의존 계수 K를 포함하는 논리 계산용 데이타 DLS1를 지연 시간 Tgate에 발생시킬 수 있게 한다.
다음에, 논리 계산용 데이타 DLS1를 이용하는 논리 계산기의 구조 및 동작에 대해 설명하기로 한다.
예를들어, 논리 계산용 데이타 DLS1를 이용하는 논리 계산기에는 제13도에 도시된 것처럼 메모리 디스크 유닛(24), 동작 검증 편집기(25), 중앙 연산 처리 유닛(이하 CPU라고 칭함)(26), 키보드(27) 및 디스플레이(28)가 제공된다.
즉, 메모리 디스크 유닛(24)은 저장 수단(14)의 한 예이며 새로운 반도체 집적 회로(13)(이하 LSI(23)라 칭함)의 동작을 검증하기 위한 논리 계산용 데이타 DLS1를 저장한다. 예를들어, 자기 디스크 유닛 또는 반도체 메모리 디스크 유닛이 메모리 디스크 유닛(24)으로서 사용된다.
또한, 제1실시예에 따른 데이타 발생 방법에 의해 얻어진 논리 계산용 데이타 DLS1는 메모리 디스크 유닛(24)에 저장된다. 관련 데이타 DLS1는 논리 셀(11)의 지연 시간 Tgate 대 부하 용량 CL의 관계 특성을 그래프로 표시하도록 처리함으로써 얻어진다.
동작 검증 편집기(25)는 산술 수단(15)의 한 예이며, 논리 계산용 데이타 DLS1에 기초하여 LSI(23)의 동작을 검증한다. 예를들어, 동작 검증 편집기(25)는 LSI(23)에 미리 지정된 논리 셀의 입출력간의 지연시간을 논리 계산용 데이타 DLS1를 이용하여 산출한다. LSI(23)는 복수의 논리 셀을 조합하여 형성된다.
CPU(26)는 제어 수단(16)의 한 예이며, 메모리 디스크 유닛(24), 동작 검증 편집기(25), 키보드(27) 및 디스플레이(28)의 입출력을 제어한다. 예를들어, CPU(26)는 메모리 디스크 유닛(24)으로부터의 논리 계산용 데이타 DLS1의 판독을 제어한다.
키보드(27)는 CPU(26)의 보조 장치로서 제어 문장 또는 여러가지 외부 데이타를 입력시키고, 디스플레이(28)는 LSI(23)의 회로도와 논리 계산용 데이타 DLS1의 내용을 디스플레이 한다.
이러한 방식으로, 본 발명의 각 실시예와 관련된 논리 계산기에 따라서, 여기에는 제13도에 도시된 것처럼 메모리 디스크 유닛(24), 동작 검증 편집기(25), CPU(26), 키보드(27)및 디스플레이(28)가 제공되며, 본 발명의 제1데이타 발생 방법에 의해 얻어진 논리 계산용 데이타 DLS1가 메모리 디스크 유닛(24)에 저장된다.
그 결과, 사용자가 제어 문장과 같은 외부 데이타를 키보드(27)를 통해 입력할 경우, 논리 계산용 데이타 DLS1는 CPU(26)를 통해 메모리 디스크 유닛(24)으로부터 판독되고, LSI(23)의 동작은 논리 계산용 데이타 DLS1를 이용하는 동작 검증 편집기(25)에 의해 검증된다. 따라서, 회로 계산으로부터 얻어진 논리 계산용 데이타 DLS1를 새로운 개발시에 수반되는 LSI(23)의 지연시간 Tgate 대 부하 용량 CL의 관계 특성의 참조 데이타로서 이용할 수 있다.
이렇게 하여, 논리 계산기에서 직접 논리 계산용 데이타 DLS1를 이용함으로써 검증된 LSI(23)를 아주 정확하게 논리 계산할 수 있으므로 관련 논리 계산기의 성능 및 신뢰도를 크게 향상시킬 수 있다.
다음에, 본 발명의 각 실시예에 따른 논리 계산 방법에 대해 관련 유닛의 동작을 보충 설명하면서 제14도의 공정 흐름도를 참조하여 설명하기로 한다.
예를들어, 제13도에서 절선 원으로 표시된 LSI(23)의 동작이 검증될 때, LSI(23)는 먼저 제14도의 단계 P1에서 설계된다. 이때, 사용자는 소정의 설계 조건에 따라 논리 셀(11)들을 조립함으로써 새로운 LSI(23)를 설계한다.
다음에, 단계 P2에서 LSI(23)의 논리 계산이 행해진다. 이때, 예를들어 본 발명의 제1실시예에 따른 논리 계산용 데이타를 발생시키는 방법에 기초하여 얻어진 셀 라이브러리(논리 계산용 데이타 DLS1)가 사용된다. 구체적으로 설명하면, 논리 계산용 데이타 DLS1는 메모리 디스크 유닛(24)으로부터 CPU(26)를 통해 동작 검증 편집기(25)로 전송되도록 제어된다. 여기서, 논리 계산용 데이타 DLS1는 메모리 디스크 유닛(24)으로부터 판독된다.
또한, LSI(23)의 회로도 및 논리 계산용 데이타 DLS1의 내용은 디스플레이(28)상에 디스플레이 된다. 동작 검증 편집기(25)는 논리 계산용 데이타 DLS1를 이용하여 LSI(23)의 동작을 검증한다. 예를들어, 동작 검증 편집기(25)는 복수의 논리 셀을 조합하여 형성된 LSI(23)에서 미리 지정된 논리 셀의 입출력간의 지연 시간을 산출한다. 이외에도, 셀 라이브러리(12)의 설명값의 중간점에 대응하는 경우, 동작 검증 편집기(25)는 중간점에서 보간에 의해 지연 시간을 산출한다. 여기서, 셀 라이브러리(12)의 설명값이란 논리 계산시 지연을 산출하는데 필요한 입력 회전율값 SLEW1, SLEW2 및 SLEW3과 부하 용량 CL이다.
다음에, 단계 P3에서 논리 계산에 의해 LSI(23)의 동작이 검증된다. 여기서, 사용자는 키보드(27)를 통해 논리 셀(11)의 입력망과 출력망을 지정하고 그 동작을 검증한다.
이러한 방식으로, 본 발명의 각 실시예와 관련된 논리 계산 방법에 따라서, 본 발명의 제1데이타 발생 방법에 의해 얻어진 논리 계산용 데이타 DLS1는 제14도의 공정 흐름도에 도시된 것처럼 단계 P2에서 LSI(23)의 논리 계산이 행해질 때 사용된다.
따라서, LSI 유닛의 고집적화 및 고밀도화의 요구에 따라 새로운 LSI가 초미세 및 고밀도로 설계될 때조차도, 직접 회로 계산에 기초하여 얻어진 논리 계산용 데이타 DLS1를 이용함으로써 단계 P3에서 관련 데이타 DLS1를 이용하여 LSI(23)의 동작을 정확히 검증할 수 있게 된다.
이렇게 하여, 부하 용량 CL의 다음단에 있는 논리 셀에 미치는 회전율값 SLEW1, SLEW2 및 SLEW3에 의한 영향을 정확히 논리 계산될 수 있으며 고정밀 반도체 집적 회로를 설계할 수 있다.
(2) 제2바람직한 실시예의 설명
이것이 제1실시예와 다른 점은 셀 라이브러리(12)에 저장될 논리 계산용 데이타 DLS1가 제2실시예에서 처리된다는 점이다.
이제, 제16A도 내지 제16C도에 도시된 인버터 회로, 2 입력 NAND 회로 및 2 입력 NOR 회로의 동작을 검증하기 위한 논리 계산용 데이타 DLS를 처리하는 방법에 대해 설명하기로 한다.
즉, 먼저 제15도의 흐름도에 도시된 단계 P1에서 인버터 회로의 입출력 회전율과 부하 용량 CL을 변화시킴으로써 논리 계산이 행해진다. 여기서 제1실시예와 유사하게, 제16A도에 도시된 인버터 회로의 입력부 A에 회전율 Tsin1, Tsin2 및 Tsin3의 신호가 제공되며, 부하 용량 CL이 회전율값 SLEW1, SLEW2 및 SLEW3에 대해 변화될 때 지연 시간에 대한 회로 계산이 실행된다. 구체적으로 설명하면, 두개의 특성 그래프 G1 및 G2가 얻어진다. 특성 그래프 G1는 트랜지스터(TP)가 부하 커패시터를 충전시키는 경우를 보여주고 있고 특성 그래프 G2는 트랜지스터(TN)가 부하 커패시터로부터 전하를 추출하는 경우를 보여주고 있다.
4개의 특성 그래프 G3 내지 G6는 제16B도에 도시된 것처럼 2 입력 NAND 회로에서 얻어질 수 있다. 그래프 G3는 트랜지스터(TP1)가 부하 커패시터를 충전시키는 경우를, 그래프 G4는 트랜지스터(TP2)가 유사한 방식으로 부하 커패시터를 충전시키는 경우를 보여주고 있다. 그래프 G5는 트랜지스터(TN1)가 부하 커패시터로부터 전하를 추출하는 경우를, 그래프 G6는 트랜지스터(TN2)가 유사한 방식으로 부하 커패시터로부터 전하를 추출하는 경우를 보여주고 있다.
4개의 특성 그래프 G7내지 G10는 또한 제16C도에 도시된 것처럼 2 입력 NOR 게이트에서 얻어질 수 있다. 그래프 G7는 트랜지스터(TP1)가 부하 커패시터를 충전시키는 경우를, 이와 유사하게 그래프 G8는 트랜지스터(TP2)가 부하 커패시터를 충전시키는 경우를 보여주고 있다. 그래프 G9는 트랜지스터(TN1)가 부하 커패시터로부터 전하를 추출하는 경우를, 그래프 G10는 유사한 방식으로 트랜지스터(TN2)가 부하 커패시터로부터 전하를 추출하는 경우를 보여주고 있다.
다음에, 회로 계산에 의해 얻어진 2 입력 NOR 회로, 2 입력 NAND 회로 및 인버터 회로의 부하로 인한 지연 시간의 증분 Tout 대 부하 용량 CL의 복수의 관계 특성은 단계 P2에서 그래프로 표시되도록 처리된다. 여기서, 제1실시예의 회로 계산 결과는 인버터 회로의 지연 시간 Tgate에 가장 충실히 미치는 부하 용량 CL 및 입력 회전율값 SLEW1, SLEW2 및 SLEW3의 영향을 재현하기 위해 셀 라이브러리(12)에 보유되도록 되어 있다.
그러나, 부하 용량 CL 및 입력 회전율값 SLEW1, SLEW2 및 SLEW3의 조건이 설정되고 각 셀 및 각 경로에서의 계산 결과가 제1실시예에서처럼 셀 라이브러리(12)에 저장될 경우, 셀 라이브러리(12)의 메모리 용량은 증가된다. 따라서, 셀 라이브러리(12)의 보다 큰 메모리 용량이 수백 종류의 인버터 회로를 갖는 주문형 LSI에 요구된다.
따라서, 셀 라이브러리(12)에 저장될 논리 계산용 데이타 DLS는 제2실시예의 단계 P3에서 처리된다. 이때, 인버터 회로의 고유한 부하로 인한 지연 시간의 증분 Tout이 인버터 회로의 부하로 인한 지연 시간의 증분 Tout 대 부하 용량 CL의 관계 특성으로부터 감산되는 그래프 표시 처리가 행해진다. 이외에도, 제16A도에 도시된 것처럼 인버터 회로의 지연 시간 Tgate은 식(1)을 수정한 시간 방정식(3)으로 표시된다. 즉,
Tgate=TO+Tout
여기서, Tgate는 논리 셀의 부하로 인한 시간 지연의 증분을 나타낸다. TO는 무부하시의 셀의 지연 시간을 나타내며 각 셀 및 각 경로에서 다르다. Tout는 부하로 인한 증분을 나타내며 그 출력단에서의 트랜지스터 구성 및 셀의 구조에 따라 어느 정도까지 결정되는 요소이다.
구체적으로 말하면, 인버터 회로의 부하로 인한 지연 시간의 증분 Tout이 부하 용량 CL 및 회전율값 SLEW1, SLEW2 및 SLEW3에 따라 다르기 때문에, 이들 조건을 설정함으로써 회로 계산이 행해진다.
제17A도에 도시된 것처럼, 인버터 회로의 부하로 인한 시간 지연의 증분 Tout 대 부하 용량 CL이 본 발명의 그래프 형태의 셀 라이브러리 구조에 적용될 경우, 논리 계산용 데이타 DLS22가 발생된다. 이들 데이타 DLS22는 일반적으로 사용되는 그래프 데이타[Tij,CLij]로서 인버터 회로의 부하로 인한 지연 시간의 증분 Tout과 부하 용량 CL간의 관계를 보여주고 있으며 구분적 그래프상의 복수의 계산점에 대응한다.
제17A도에서, 종좌표축은 부하로 인한 시간 지연의 증분 Tout을 나타내며, 횡좌표축은 부하 용량 CL을 나타낸다. 또한, 입력 회전율 Tsin은 회전율값 SLEW2 및 SLEW3을 나타내고 검정 원표시는 계산점을 나타낸다.
즉, 본 발명의 제2실시예에 있어서, 데이타 DLS22는 인버터 회로의 논리 계산용 데이타 DLS22와 관련된 고유한 부분과 공유 부분으로 나누어진다. 제12A도에 도시된 특성 그래프는 제17A도에 도시된 회전율값 SLEW1, SLEW2 및 SLEW3의 경우에 시간 변화 부분을 나타내는 Y 인터셉트 예컨대, (TO1,TO2,TO3,…)가 감산되는 구분적 그래프로 변경된다.
여기서, Y 인터셉트란 부하로 인한 시간 지연의 증분 Tout 대 부하 용량 CL의 관계 특성이 Tout 축을 교차하는 점을 의미하며 논리 셀, 능동 소자등의 시간 변화 부분을 보여주기 위한 것이다. 또한, 셀 라이브러리(12)의 데이타 내용은 제17A도에 도시된 것처럼 회전율값 SLEW1, SLEW2 및 SLEW3에 대해 각 계산점에서의 부하로 인한 지연 시간의 증분 Toutij 및 부하 용량 CLij을 추출함으로써 얻어진다.
이들 그래프 데이타가 셀 라이브러리에서 형성되는 예가 제17B도에 도시되어 있다. 예를들어, 제17B도에 도시된 것처럼, 회전율값 SLEW1에 대한 [CL11,0], [CL12,Tout11], [CL13,Tout12], 회전율값 SLEW2에 대한 [CL21,0], [CL22,Tout21], [CL23,Tout22], 및 회전율값 SLEW3에 대한 [CL31,0], [CL32,Tout31], [CL33,Tout32]가 각각 기술되어 있다.
또한, 입력 회전율값 SLEW1, SLEW2, SLEW3,…, 부하 용량 CL, 및 인버터 회로의 부하로 인한 시간 지연의 증분 Tout이 셀 라이브러리에 기술되어 있으며, 인버터 회로, 2 입력 NAND 회로, 2 입력 NOR 회로등의 유형 분류를 갖는 그래프 데이타를 처리하거나 상술한 것처럼 라이브러리 구조를 형성함으로써 각 점등을 비교하기 위한 소프트웨어를 처리할 수 있다.
본 발명의 실시예에서, 인버터 회로에 대한 특성 그래프 G1과 2 입력 NAND 회로에 대한 특성 그래프 G3및 G4는 하나로 처리되고, 특성 그래프 G2와 2 입력 NOR 게이트에 대한 특성 그래프 G9및 G10도 하나로 처리된다. 또한, 2 입력 NAND 회로의특성그래프 G5 및 G6는 하나로 처리되고 2 입력 NOR 회로의 특성 그래프 G7및 G8도 하나로 처리된다.
그후, 제15도의 공정 흐름도에 도시된 단계 P4에 처리된 논리 계산용 데이타 DLS22가 셀 라이브러리(12)에 저장된다. 이때, 데이타 처리후에는 각 셀에 어떤 그래프 데이타도 존재하지 않으므로, 그래프에 인버터 회로, 2 입력 NAND 회로 및 2 입력 NOR 회로와 같은 명칭을 부여할 필요가 있으며 각 셀의 어느 그래프가 파라미터로서 셀 라이브러리(12)에서 언급되어야 하는지를 기술할 필요가 있다.
제17C도는 관련 라이브러리 구조를 갖는 논리 계산용 데이타 DLS22의 내용을 도시하고 있다. 셀 라이브러리의 데이타 내용은 제17C도에 도시된 것처럼 구분적 그래프 데이타 부분과 셀의 고유한 설명 부분을 포함한다. 회전율값 SLEW1, SLEW2, SLEW3,…에 대해 부가 용량 CLij과 지연 시간의 증분 Toutij에 대해서는 파트 부분에 기술되어 있다. 지연 시간의 증분 Toutij은 Y 인터셉트(TO1,TO2,TO3,…)를 감산한 후에 공유화 된다. 부하 용량 CLij은 각 계산점에 기술되어 있다. 지연 시간의 증분 Toutij은 부하에 의존한다.
또한, TO1=0000, TO2=1111, TO3=3333,…은 셀의 고유한 설명 부분에서 회전율값 SLEW1, SLEW2, SLEW3,…에 대해 고유한 Y 인터셉트값으로서 기술되어 있다. 그래프 파트 이름은 그래프 선택을 용이하게 하기 위해서 기술된 것이다. 구체적으로 설명하면, 인버터 회로, 2 입력 NAND 회로, 2 입력 NOR 회로등은 셀 명칭 부분에 기술되어 있으며, 각 회로의 회전율값 SLEW1, SLEW2, SLEW3,…에 대해 그래프 파트 이름 및 고유한 Y 인터셉트(TO1,TO2,TO3,…)는 명칭의 하부에 기술되어 있다.
본 발명의 제2바람직한 실시예와 관련된 논리 계산용 데이타를 발생시키는 방법에 따라서, 셀 라이브러리(12)에 저장될 논리 계산용 데이타 PLS22가 제15도의 공정 흐름도에 도시된 단계 P3에서 처리된다.
따라서, 각 인버터 회로, 2 입력 NAND 회로 및 2 입력 NOR 회로의 각 트랜지스터 경로에서 얻어진 회로 계산 결과를 부하 용량 CL 및 입력 회전율값 SLEW1, SLEW2, SLEW3,…의 조건을 설정함으로써 각 회로의 고유한 부하로 인한 지연 시간의 증분 Tout 요소 부분과 이들 회로의 공통부분으로 나눌 수 있다.
이렇게 하여, 특성 그래프는 제1실시예와 비교해 볼 때 제2실시예에서 4개의 시트로 처리된다. 즉, 제1실시예에서는 특성 그래프 G1내지 G3의 10개의 시트가 인버터 회로, 2 입력 NAND 회로 및 2 입력 NOR 회로를 논리적으로 검증하는데 필요하다. 이와는 달리 제2실시예에서는, 특성 그래프 G1=G3=G4가 하나로 처리되며 특성 그래프G2=G9=G10 또한 하나로 처리된다. 또한, 특성 그래프 G5=G6가 하나로 처리되고 특성 그래프 G7=G8도 하나로 처리된다.
이렇게 하여, 회로 계산 결과가 셀 라이브러리(12)에 저장되는 제1데이타 발생 방법과 비교해 볼 때 셀 라이브러리(12)의 메모리 용량을 감축시킬 수 있다.
(3) 제3바람직한 실시예의 설명
제2실시예와는 달리, 입력 회전율을 고려한 논리 계산용 데이타가 발생되는데, 이는 본 발명의 제3실시예에서 셀 라이브러리 구조로 형성된다.
예를들어, 제18도에 도시된 회로 계산 모델의 입력 회전율값 SLEW11, SLEW12 및 SLEW13을 고려하여 논리 계산이 행해질 경우, 논리 셀(11)로 입력되는 회전율값 SLEW11, SLEW12 및 SLEW13을 산출할 필요가 있다. 그러나, 이는 관련 셀(11)의 부하 의존 회전율값 SLEW01, SLEW02 및 SLEW03의 회로 계산에 의해 가능하다.
또한, 이러한 파라미터(출력 회전율 TSO)는 논리 셀(11)의 부하로 인한 지연 시간의 증분 Tsout 대 부하 용량 CL과 유사하게 처리된다. 즉, 논리 셀(11)의 출력 회전율값 SLEW01, SLEW02 및 SLEW03은 출력 용량 및 입력 회전율값 SLEW11, SLEW12 및 SLEW13에 따라 변한다.
제18도에 도시된 회로 모델의 회로 계산이 행해지므로써 각 회전율값 SLEW11, SLEW12 및 SLEW13에 대해 부하에 의존하는 출력 회전율값 SLEW01, SLEW02 및 SLEW03을 얻을 수 있다. 이렇게 하여, 부하로 인한 지연 시간의 부하 의존 증분과 유사하게 출력회전율 TSO을 얻을 수 있게 된다.
계산 결과는 제19도에 도시되어 있는데, 종좌표축은 출력 회전을 TSO을 나태내고 횡좌표축은 부하 용량 CL을 나타내고 있다. 또한, 입력 회전율 Tsin은 회전율값 SLEW1, SLEW2 및 SLEW3을 표시하고 검정 원표시로 계산점을 표시하고 있다.
이러한 결과로 본 발명의 그래프 형태의 셀 라이브러리 구조에 적용시키기 위하여, 데이타는 논리 셀(11)의 고유한 부분과 공유 가능한 부분으로 나누어진다. 예를들어, 각 회전율값 SLEW1, SLEW2 및 SLEW3의 경우에, 그 구조는 출력회전을 TSO로부터 출력 회전을 TSO의 인터셉트(TSO1,TSO2,TSO3,…)값을 감산함으로써 형성된 모양으로 변형된다.
그 결과는 제19B도에 도시되어 있다. 여기서, 종좌표축은 부하로 인한 출력 회전율의 증분 Tsout을 표시하고 횡좌표축은 부하 용량 CL을 표시하고 있다. 또한, 입력 회전율 Tsin은 회전율값 SLEW1, SLEW2 및 SLEW3을 나타내고 검정 원표시는 계산점을 나타낸다.
이러한 결과가 그래프 형태의 라이브러리 구조에 적용될 경우, 제19C도에 도시된 것처럼 나타난다. 셀 라이브러리(12)의 논리 계산용 데이타 DLS23의 내용은 구분적 그래프 데이타 부분과 셀의 고유한 설명 부분을 포함한다. 파트 부분에는 회전율값 SLEW1, SLEW2 및 SLEW3에 공유된 각 계산점에서의 부하 용량 CLij과 부하로 인한 출력 회전율의 증분 Tsoutij이 각각 기술되어 있다.
예를들어 제19c도에 도시된 것처럼, 회전율값 SLEW1에 대한 [CL11,0], [CL12,Tsout11], [CL13,Tsout12]…, 회전율값 SLEW2에 대한 [CL21,0], [CL22,Tsout21], [CL23,Tsout22]…, 및 회전율값 SLEW3에 대한 [CL31,0], [CL32,Tsout31], [CL33,Tsout32]이 각각 기술되어 있다.
또한, 셀의 고유한 설명 부분에는 예를들어 입력 회전율값 SLEW1, SLEW2, SLEW3 등이 기술되어 있고, 부하로 인한 출력 회전율의 증분 Tout과 부하 용량 CL이 기술되어 있다. 이외에도, TO1, TO2, TO3,…이 회전율값 SLEW1,SLEW2, SLEW3,…에 대한 고유한 Y 인터셉트값으로서 기술되어 있다.
이러한 데이타 처리를 실행함으로써 제2실시예와 유사하게 논리 계산용 데이타 DLS23를 처리할 수 있다.
이렇게 하여, 회로 계산 결과가 셀 라이브러리(12)에 저장되는 제1실시예와 비교해 볼 때 제2 및 제3실시예와 유사한 셀 라이브러리(12)의 메모리 용량을 감축시킬 수 있게 된다.

Claims (11)

  1. 신호가 입력되어 출력될 때까지의 지연 시간, 부하 용량 및/또는 입력 신호의 전이 시간을 변경함으로써 상이한 내부 회로 구조를 갖는 복수 유형의 논리 셀에 대해 복수의 점들로 이루어진 그래프 데이타를 입수하기 위한 시뮬레이션을 행하는 단계와 ; 각 논리 셀에 대한 상기 입수된 그래프 데이타를 공통값을 원점으로 하는 데이타로 처리하는 단계와 ; 상기 처리된 복수의 그래프 데이타를 서로 비교함으로써 일반적으로 사용되는 그래프 데이타로서 근사치 데이타를 추출하는 단계를 포함하는 것을 특징으로 하는 데이타 발생 방법.
  2. 제1항에 있어서, 상기 그래프 데이타를 입수하기 위한 시뮬레이션은 상기 논리 셀들로 구성된 능동 소자 및/또는 수동 소자의 정보에 기초하여 실행되는 것을 특징으로 하는 데이타 발생 방법.
  3. 제1항에 있어서, 상기 시뮬레이션으로부터 입수된 그래프 데이타는 논리 셀의 동작 시간과 수동 소자와의 관계를 표시하는 것을 특징으로 하는 데이타 발생 방법.
  4. 제1항에 있어서, 상기 시뮬레이션으로부터 입수된 그래프 데이타는 능동 소자의 동작 시간과 상기 수동 소자와의 관계를 표시하는 것을 특징으로 하는 데이타 발생방법.
  5. 제1항에 있어서, 상기 시뮬레이션으로부터 입수된 그래프 데이타는 논리 셀의 동작 시간과 상기 능동 소자와의 관계를 표시하는 것을 특징으로 하는 데이타 발생 방법.
  6. 복수의 논리 셀 각각에 대해 원점을 공통으로 하는 표준 지연 시간의 그래프 데이타를 갖는 라이브러리로부터 계산의 대상인 논리 셀의 그래프 데이타를 입수하는 단계와 ; 계산 대상인 상기 논리 셀의 고유한 조건을 설정하는 단계와 ; 설정된 고유한 조건을 입수된 그래프 데이타에 부가함으로써 계산 대상인 실제 논리 셀의 지연 시간을 계산하는 단계를 포함하는 것을 특징으로 하는 논리 계산 방법.
  7. 제6항에 있어서, 상기 계산 대상인 논리 셀을 다른 논리 셀에 접속된 일반적 회로로 구성되며, 상기 일반적 회로를 동작시키는 필요한 지연 시간은 다음단에 있는 논리 셀에 대한 상기 고유한 조건으로서 각 논리 셀의 출력정보를 이용하여 계산되는 것을 특징으로 하는 논리 계산 방법.
  8. 제6항에 있어서, 상기 고유한 조건은 계산 대상인 논리 셀의 이전 단으로부터 입력된 신호의 전이 시간 정보인 것을 특징으로 하는 논리 계산 방법.
  9. 제6항에 있어서, 상기 일반적 회로로부터 출력되는 정보는 소정의 입력 정보가 상기 일반적 회로에 입력될 때 상기 일반적 회로룰 동작시키는데 필요한 상기 계산된 지연 시간을 참조하여 계산되는 것을 특징으로 하는 논리 계산 방법.
  10. 제6항에 있어서, 상기 표준 지연 시간의 그래프 데이타용 라이브러리는, 신호가 입력되어 출력될 때까지의 지연 시간, 부하 용량 및/또는 입력된 신호의 전이 시간을 변경함으로써 상이한 내부 회로 구조를 복수 유형의 논리 셀에 대해 복수의 점들로 이루어진 그래프 데이타를 입수하기 위한 시뮬레이션을 행하는 단계와 ; 각 논리 셀에 대한 상기 입수된 그래프 데이타를 공통값을 원점으로 하는 데이타로 처리하는 단계와 ; 상기 처리된 복수의 그래프 데이타를 서로 비교함으로써 일반적으로 사용되는 그래프 데이타로서 근사치 데이타를 추출하는 단계를 포함하여 발생되는 것을 특징으로 하는 논리 계산 방법.
  11. 복수의 논리 셀 각각에 대해 원점을 공통으로 하는 표준 지연 시간의 그래프 데이타를 갖는 라이브러리와 ; 상기 라이브러리로부터 계산 대상인 논리 셀의 그래프 데이타를 입수하기 위한 선택기와 ; 상기 계산 대상인 논리 셀의 고유한 조건을 설정하기 위한 메모리와 ; 상기 설정된 고유한 조건을 상기 입수된 그래프 데이타에 부가함으로써 계산 대상인 실제 논리 셀의 지연 시간을 계산하기 위한 산술 논리 유닛을 구비하는 것을 특징으로 하는 논리 계산기.
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