JPH11296575A - 回路デ―タ縮約方法及び回路シミュレ―ション方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路シミュレーションの結果に影響を与える
回路データのみを抽出して、回路シミュレーションに使
用する回路データを縮約することにより、回路シミュレ
ーションの精度は確保しつつ、回路シミュレーション処
理時間を短縮する。 【解決手段】 入力信号伝播ルートを活性化させる１ま
たは複数の入力ベクトルおよび観測点情報に基づいて、
入力された回路データから、入力信号の状態変動の伝播
に影響を与えるノードで、かつ該状態変動が観測点に影
響を与えるノードに対応する素子情報のみを抽出するこ
とにより、回路シミュレーションに必要な素子情報の抽
出を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路データ縮約方
法及び回路シミュレーション方法に関する。特に、集積
回路の設計自動化技術において、回路シミュレーション
の入力回路データのうちから、回路シミュレーションの
結果に影響を与える回路データのみを抽出して、回路シ
ミュレーションに使用する回路データを自動的に縮約す
ることによって、回路シミュレーションの精度は確保し
つつ、回路シミュレーション処理時間を短縮するための
技術に関する。

【０００２】

【従来の技術】一般に、ＬＳＩの設計においては、その
各段階において、回路設計自動化のための各種のＥＤＡ
（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａ
ｔｉｏｎ）ツールが多用されている。特に、かかるツー
ルによる設計自動化は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉ
ｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔ）のＳＲＡＭ等に代表されるメモリー分野の
設計において不可欠である。この自動化は、これらメモ
リーの回路規模が大であること、および製品化までのＴ
ＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の短縮化の
要請による。

【０００３】図２８に、メモリーなどに代表される、Ｌ
ＳＩの設計のフローを示す。回路設計においては、設計
の各段階において、回路上の各素子の設計特性値の抽
出、検証を行うために、ＳＰＩＣＥに代表されるよう
な、回路シミュレーションが行われる。かかる回路シミ
ュレーションでは、ＳＰＩＣＥの場合、各素子特性やそ
の接続関係をテキスト表現したネットリストを入力とし
て、タイミング解析、機能解析、消費電力解析などの各
種解析、検証が行われる。こうしたシミュレーション
は、図２８に示すように、回路設計における複数段階で
繰り返し行われる。すなわち、回路設計後の、回路図エ
ディタ等から入力されたスケマティックデータや、レイ
アウト設計後の、抵抗や容量が付加されたデータなど、
各段階において、必要に応じてそれぞれネットリストが
生成され、シミュレーションに供されるのである。そし
て、かかるタイミング解析等のシミュレーションは、設
計に要する全体時間のうちの相当部分を占める処理であ
る。

【０００４】ＡＳＩＣ設計において、かかる回路シミュ
レータに求められる要件は、以下のとおりである。すな
わち、第一に、解析の精度は維持しつつも、実用的な時
間内においてシミュレーションを終了することが必要と
なる。また、第二に、大規模回路を対象として解析が行
えることが必要となる。かかる要件を満たすことによ
り、はじめて、ＴＡＴ短縮や大規模回路への対応といっ
た要請に応えることとなるのである。

【０００５】しかるに、従来においては、特に、ＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの
ＡＳＩＣメモリにおけるコンパイラブルセルの回路シミ
ュレーションは、上記要件を満たすものではなかった。
すなわち、ＡＳＩＣライブラリ開発におけるメモリ回路
の特徴として、第一に、回路規模が大きく１タイプ毎の
シミュレーションに時間がかかるのに加え、第二に、ワ
ードとビットの組み合わせが非常に多く、さらに、微細
化の進展で精密な寄生素子の抽出も必要なことから、ト
ータルでは膨大な計算時間を要していた。また、特に大
規模なメモリの場合には、ＳＰＩＣＥが扱える素子数
（６０００〜７０００素子程度）の限界を超えており、
全体回路を対象としたシミュレーションを行うことがで
きず、シミュレーションの精度も低下させていた。この
ことは、メモリ回路設計における大きなボトルネックと
なっていた。

【０００６】そこで、こうした回路シミュレーション時
間短縮、換言すれば実用的時間内での回路シミュレーシ
ョンのために、シミュレーションの対象を、全体回路の
うち、シミュレーションに必要となる範囲に限定して、
回路サイズを削減すること、即ち、縮約の手法が従来よ
り行われていた。

【０００７】特にＡＳＩＣメモリーに代表されるような
大規模回路の場合、この縮約されたネットリストなどの
回路データが、従来よりの回路シミュレータの入力とさ
れることとなる。かかる縮約においても、また、精度を
維持しつつ、十分に縮約度を上げて回路規模を削減する
ことが求められるのである。

【０００８】以下に、従来における縮約の方法を説明す
る。

【０００９】従来においては、ＲＡＭなどのコンパイラ
ブルセルの縮約は、一般に手作業で行なわれていた。す
なわち、ＳＰＩＣＥ等の回路シミュレーションが可能な
程度の等価回路を作って、回路全体のシミュレーション
をしていた。具体的には、ＲＡＭ等のコンパイラブルセ
ルでは、回路に規則性が高いため、この規則性のある部
分（図２９（ａ））を一つの容量素子で近似することに
より、等価容量の形でシミュレーションしていた（図２
９（ｂ））。

【００１０】しかしながら、こうした従来の手作業によ
る縮約方法には、以下の問題点があった。すなわち、こ
のようにＲＡＭを等価回路で近似する方法では、一つ
に、手作業により縮約を行うため、トータルでの設計期
間が非常にかかること、さらには、十分小さな回路に縮
約できなかった。また、前述したように、回路シミュレ
ーションは、所望する設計特性値が得られるまで、何回
も繰り返し行われるものである。従って、かかる手作業
による縮約は、それだけ大きなボトルネックを構成して
いたのである。

【００１１】又、かかる縮約を自動的に行なうツールと
しては、第１に、ソニー（株）セミコンダクターカンパ
ニーのＰＡＳＴＥＬ（Ａ Ｐａｒａｍｅｔｅｒｉｚｅｄ
Ｍｅｍｏｒｙ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ
Ｓｙｓｔｅｍ）（第１０回回路とシステム軽井沢ワーク
ショップ、１９９７・４）がある。図３０は、ＰＡＳＴ
ＥＬの機能構成及び処理手順を示す図である。

【００１２】以下に、ＰＡＳＴＥＬを用いた、回路縮約
の手順につき説明する。尚、図３０における縮退とは、
本発明における縮約と同義である。

【００１３】図３０に示すように、まず、ＳＲＡＭのメ
モリー回路を、繰り返しと接続の単位となる、リーフセ
ルと呼ばれる基本セルに分解する。そして、各リーフセ
ルのレイアウト情報に基づいて、各リーフセル上のトラ
ンジスタ、寄生抵抗、寄生容量について、図中のＳｙｎ
ｏｐｓｙｓ社のＡｒｃａｄｉａ（ＴＭ）という寄生素子
抽出用ソフトウエアにより抽出し、ＳＰＩＣＥネットリ
ストを出力する。

【００１４】そして、各リーフセルについて、抽出され
たネットリストを、さらに、ＳＲＡＭセルが負荷になる
場合の、その規則的な構造や設計上の特徴に基づいて構
成された、所定の縮約（縮退）モデルを用いて、パター
ンマッチング処理により、回路サイズの縮約を行い、縮
約後のネットリストを出力する。

【００１５】ここにおける、メモリーセル用の縮約モデ
ルは、図３１に示すように、図３１（ａ）の回路を、図
３１（ｂ）の回路のような等価回路にし、さらにこれを
ビットの数だけ太らせたトランジスタにより、モデル化
を行ったものである。

【００１６】そして最後に、こうして各リーフセルごと
に縮約されたネットリストを合成することにより、ＳＲ
ＡＭ回路全体の、縮約されたネットリストが得られるの
である。

【００１７】しかしながら、前述した従来の第１のツー
ルによる縮約方法には、以下の問題点があった。即ち、
ＳＲＡＭメモリー用の縮約（縮退）モデルに従って、縮
約を行うため、ＳＲＡＭのネットリストについての縮約
においては、精度を維持しつつ十分小さな回路に縮約す
ることが可能であった。しかしながら、このように、所
定のメモリーセルのパターンを認識して、これに基づき
縮約を行う方法であるため、これ以外のロジック回路な
どについては、適用することができず、適用対象が限定
された、汎用性を欠く方式にとどまるものであった。以
下にその理由を説明する。

【００１８】従来の第１のツールによる縮約方法には、
入力ＳＰＩＣＥネットリスト以外に縮約パターンを定義
する縮約パターンファイルが必要となる。即ち、従来の
第１のツールの縮約はパターンマッチングによる縮約で
ある。第１のツールは、メモリー回路の一部と定義され
たパターンとの照合を行って、一致したメモリー回路の
部分を縮約パターンに置き換える処理を行う。このパタ
ーンマッチングによる縮約方法の第１のデメリットは、
ユーザーが予め手作業で必要な回路縮約パターンを数十
種類容易しておく必要がある点にある。第１のツールの
場合用意すべき回路縮約パターンは、メモリーセルに関
してだけでも１２種類である。また、メモリーの周辺の
制御ロジック用に数十種類の回路縮約パターンを用意す
る必要がある。さらに、第１のツールが対象とするPara
meteraisez Memoryは、ＡＳＩＣの中で用いられるブロ
ックであるＳＲＡＭである。各社ごとにアーキテクチャ
の異なる数タイプのブロックが用意される。第１のツー
ルは、このタイプごとに回路縮約パターンを定義する必
要がある。従って、第１のツールでは、上記の多量の回
路縮約パターンを予め用意する必要があるので、ユーザ
ーの労力が多大である。また、第２のデメリットは、パ
ターンマッチング処理は、逐一パターンの照合を行うの
で、パターンの種類の増加に伴い、マッチングに要する
時間が増大する点にある。

【００１９】次に、第２には、配線モデルの寄生素子部
分である抵抗や容量を縮約するツールとして、例えば、
ＵＬＴＩＭＡ社のＵＬＴＩＭＡ−ＰＲ（ＴＭ）や、ＡＶ
ＡＮＴＩ！社のＳＴＡＲ−ＲＣ（ＴＭ）があった。

【００２０】しかしながら、これら第２のツールは、あ
くまで寄生素子である抵抗や容量のみを縮約の対象とす
るもので、トランジスタを縮約することはできなかっ
た。従って、大規模回路の場合、実用的な時間内で回路
シミュレーションを行うのには、縮約後のＳＰＩＣＥネ
ットリストのサイズがまだ大きすぎた。

【００２１】このためこのサイズのネットリストはコン
ピュータ資源を膨大に要してＳＰＩＣＥ等でのシミュレ
ーションが実行できないか、あるいは実行できたとして
も一週間以上など長大な処理時間を必要としていた。

【００２２】以上のように、従来の集積回路の縮約方法
には、以下の問題点があった。

【００２３】すなわち、従来の縮約においては、長時間
を要する上に、回路シミュレータに対する十分小さな回
路への縮約がなされていなかった。また、ツールによる
縮約においても、適用できる回路や素子の種類が限定さ
れており、汎用性を欠くものであった。さらに、回路規
模によっては、シミュレーション時に使用するコンピュ
ータ資源がハードウエア搭載量を上回り、回路シミュレ
ーション自体を実行できない場合も生じていた。

【００２４】

【発明が解決しようとする課題】以上のように、本発明
は、従来技術における、集積回路の設計検証を行うため
の回路データの縮約に、長時間を要する上に精度も十分
に維持できず、さらに全体回路を対象とした回路シミュ
レーションを行うために十分な程度には回路の縮約度が
上げられず、また、汎用的に回路データの縮約が行えな
かったという問題点を解決するためになされたものであ
る。

【００２５】そして、その目的とするところは、与えら
れた回路データのうちで、回路シミュレーションの結果
に影響を与える回路データのみを抽出し、回路シミュレ
ーションに使用する回路データを縮約することにより、
回路シミュレーションの精度は確保しつつ、回路シミュ
レーション処理時間を短縮することを可能とする回路デ
ータ縮約方法を提供することにある。

【００２６】また、他の目的は、ＭＯＳトランジスタの
素子特性のみを利用した縮約を行うことにより、適用対
象を限定せず、汎用的な回路データ縮約方法を提供する
ことにある。

【００２７】また、他の目的は、与えられた回路データ
のうちで、回路シミュレーションの結果に影響を与える
回路データのみを抽出し、回路シミュレーションに使用
する回路データを縮約することにより、回路シミュレー
ションの精度は確保しつつ、回路シミュレーション処理
時間を短縮することを可能とする回路シミュレーション
方法を提供することにある。

【００２８】更に、他の目的は、与えられた回路データ
のうちで、回路シミュレーションの結果に影響を与える
回路データのみを抽出し、回路シミュレーションに使用
する回路データを縮約することにより、回路シミュレー
ションの精度は確保しつつ、回路シミュレーション処理
時間を短縮することを可能とする回路縮約プログラムを
格納したコンピュータ読み取り可能な記録媒体および回
路シミュレーションプログラムを格納したコンピュータ
読み取り可能な記録媒体を提供することにある。

【００２９】

【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、ＭＯＳトランジスタの特性に基づい
て回路上で入力信号が伝播し、かつ、かかる伝播が出力
観測点に到達する範囲を求め、かかる範囲内にあるノー
ドを抽出することにより素子を縮約する点にある。

【００３０】ここで、素子とはＭＯＳトランジスタの
他、抵抗、容量、インダクタンス、制御電源、およびダ
イオードなどを含む。又、回路データとは、素子、ノー
ド、およびこれらの接続状態のデータを含む。

【００３１】この機能を実現する構成として、本発明方
法（請求項１）は、与えられた回路データから、入力ベ
クトルの状態に基づいた回路シミュレーションの結果に
影響を与える素子情報の抽出である回路データの縮約方
法であって、シミュレーションすべき回路データの１ま
たは複数の入力ベクトル及び／または観測点情報を入力
するステップと、前記入力ベクトル及び／または観測点
情報に基づいて、前記回路データ中から、入力信号の状
態変動の伝播に影響を受けるノードで、かつ該ノードの
前記状態変動が観測点に影響を与えるノードに対応する
素子情報を抽出するステップとを含むことを特徴とす
る。

【００３２】上記構成によれば、与えられた回路データ
のうちで、回路シミュレーションの結果に影響を与える
回路データのみを抽出することが可能となる。つまり、
回路シミュレーションの精度は確保しつつ、回路規模が
削減されることにより、回路シミュレーション処理時間
を短縮することが可能となるのである。

【００３３】尚、ここで、回路シミュレーションとは、
回路のタイミング・機能・消費電力・ノイズ等の特性の
シミュレーションをいう。

【００３４】また、請求項２の発明は、前記抽出ステッ
プは更に、前記入力ベクトルに従いシミュレーション期
間中に電位が固定されるノードを探索してゲート入力が
固定電位であるＭＯＳトランジスタのスイッチ状態を決
定するステップと、前記スイッチ状態に基づいて前記ノ
ードをグループ化し、ＭＯＳトランジスタのゲート側の
ノードグループからチャネル側のゲートグループへの入
力信号伝播の経路上にあるノードを抽出するステップと
を含むことを特徴とする。

【００３５】上記構成によれば、ＭＯＳトランジスタの
特性のみに基づいて、汎用的なトランジスタの縮約が可
能となる。つまり、ＳＲＡＭメモリの他、データパスや
ＡＬＵ等のロジック回路など各種回路データの規模を削
減することが可能となる。

【００３６】また、請求項３の発明は、与えられた回路
データから、入力ベクトルの状態に基づいた回路シミュ
レーションの結果に影響を与える素子情報の抽出である
回路データの縮約方法であって、入力信号伝播ルートを
活性化させる入力ベクトル中の固定電位ノード情報及び
／または回路データ中のノードの初期値に従って、前記
回路データ中の電位状態を固定すべき各ノードに対して
固定電位状態を順次展開する固定状態展開ステップと、
ＭＯＳトランジスタのチャネルで接続される前記回路デ
ータ中のノードをグループ化して、ゲート側のノードグ
ループからチャネル側のノードグループに対する有向グ
ラフを作成するノードグループ化ステップと、前記有向
グラフに従って、前記ノードグループ中から、前記入力
ベクトル中の状態が変動する入力ノードと出力観測ノー
ドとの経路上にあるグループを抽出する経路探索ステッ
プと、前記抽出されたノードグループの各ノード及び該
ノードに属する素子を抽出する縮約情報出力ステップと
を含むことを特徴とする。

【００３７】上記構成によれば、固定状態の展開および
ノードのグループ化に基づいた経路探索により、ＭＯＳ
トランジスタの素子特性のみを利用して、回路シミュレ
ーションの結果に影響を与える回路データのみを抽出す
ることが可能となる。つまり、回路シミュレーションの
精度は確保しつつ、汎用性を持って回路規模が削減され
ることにより、回路シミュレーション処理時間を短縮す
ることが可能となる。

【００３８】また、請求項４の発明は、上記回路データ
縮約方法は更に、前記抽出のされないＭＯＳトランジス
タに接続される、少なくとも抵抗、容量、インダクタン
ス、制御電圧及びダイオードのいずれか１つ以上を削除
するステップを含むことにより、トランジスタの他、縮
約されるトランジスタに接続される抵抗、容量、インダ
クタンス、制御電圧、ダイオードなどの各素子を併せて
縮約することが可能となる。

【００３９】また、請求項５の発明は、前記回路データ
は、レイアウト前の回路データ、レイアウト後の回路デ
ータおよびプリント基板データのいずれか１つであるこ
とにより、回路設計の各段階において、回路シミュレー
ション時間を削減することが可能となる。

【００４０】また、請求項６の発明は、上記回路データ
縮約方法はさらに、前記回路データ中で、縮約対象外と
すべき任意のサブ回路を指示入力させるステップを含む
ことにより、回路の性質上縮約による誤差が大きくなる
回路部分を縮約の対象外と指定することが可能となる。
つまり、より精度の高い回路シミュレーションを選択的
に行うことが可能となる。

【００４１】また、請求項７の発明は、前記入力ベクト
ル及び／または観測点情報は、表示画面上の回路図上の
ノードに対して指示されることにより、可視的な回路図
のグラフィック表示上から簡易に回路データを入力する
ことが可能となる。つまり、本発明へのデータ入力を迅
速化するとともに、入力時のミスを低減することが可能
となる。

【００４２】また、請求項８の発明は、上記回路データ
縮約方法はさらに、前記回路データ中で抽出された部分
と抽出されない部分を、回路図上で識別可能に出力する
ステップを含むことにより、入力回路データがどのよう
に縮約されたかを視覚的に判別させることが可能とな
る。

【００４３】また、請求項９の発明は、上記回路データ
縮約方法はさらに、前記回路データ上の内部の任意のノ
ードに対して、該ノードの電位状態を指示させるステッ
プを含むことにより、回路データの電位状態の固定をよ
り確実に行って、縮約率を向上を向上させることが可能
となる。

【００４４】また、請求項１０の発明は、上記回路デー
タ縮約方法はさらに、前記経路上にあるノードからの負
荷容量の任意の抽出段数を指示入力させるステップを含
むことにより、回路規模や回路特性に応じて縮約率とシ
ミュレーション精度を設計者に比較考量させることが可
能となる。

【００４５】また、請求項１１の発明は、上記回路デー
タ縮約方法はさらに、並列に接続されている複数の素子
を併合し、前記複数の素子の幅を加算した幅を持つ併合
素子を生成するステップとを含むことにより、さらに縮
約率を向上させることが可能となる。

【００４６】更に、請求項１２の発明は、与えられた回
路データからの入力ベクトルの状態に基づいた集積回路
の動的な回路シミュレーション方法であって、シミュレ
ーションすべき回路データの１または複数の入力ベクト
ル及び／または観測点情報を入力するステップと、前記
入力ベクトル及び／または観測点情報に基づいて、前記
回路データ中から、入力信号の状態変動の伝播に影響を
受けるノードで、かつ該ノードの前記状態変動が観測点
に影響を与えるノードに対応する素子情報を抽出するス
テップとを含むことを特徴とする。

【００４７】上記構成によれば、与えられた回路データ
のうちで、回路シミュレーションの結果に影響を与える
回路データのみを抽出することが可能となる。つまり、
回路シミュレーションの精度は確保しつつ、回路規模が
削減されることにより、かかる縮約された回路データを
用いて行う回路シミュレーション処理時間を短縮するこ
とが可能となる。

【００４８】更に、請求項１３の発明は、与えられた回
路データから、入力ベクトルの状態に基づいた回路シミ
ュレーションの結果に影響を与える素子情報の抽出であ
る回路データの縮約プログラムを格納するコンピュータ
読み取り可能な記録媒体であって、シミュレーションす
べき回路データの１または複数の入力ベクトル及び／ま
たは観測点情報を入力するモジュールと、前記入力ベク
トル及び／または観測点情報に基づいて、前記回路デー
タ中から、入力信号の状態変動の伝播に影響を受けるノ
ードで、かつ該ノードの前記状態変動が観測点に影響を
与えるノードに対応する素子情報を抽出するモジュール
とを含むことを特徴とする。

【００４９】かかる記録媒体によれば、与えられた回路
データのうちで、回路シミュレーションの結果に影響を
与える回路データのみを抽出することが可能となる。つ
まり、回路シミュレーションの精度は確保しつつ、回路
規模が削減されることにより、かかる縮約された回路デ
ータを用いて行う回路シミュレーション処理時間を短縮
することが可能となる。

【００５０】

【発明の実施の形態】第１の実施の形態以下、本発明の
第１の実施形態について、図面を参照しながら詳細に説
明する。

【００５１】ここでは、第一に、ＡＳＩＣメモリの読み
出し時間のタイミング特性をシミュレーションする場合
に、ＡＳＩＣのコンパイラブルセルに第１の実施形態の
回路データ縮約方法を適用した例に沿って説明する。

【００５２】まず、本発明の第１の実施形態における縮
約の処理手順の概略について、図１に基づき説明する。

【００５３】図１に示すように、第１の実施形態におい
ては、まず縮約の対象となるＳＰＩＣＥネットリスト等
の回路データの入力に基づき、必要となる回路データの
取り込みが行われる（Ｓ１０）。次に、入力ノードのう
ち、独立電源電圧で設定された、状態が固定電位である
ノードから、さらに状態の固定できるノードを探索し
て、そのＨＩＧＨまたはＬＯＷいずれかの固定状態の展
開が順次行われる（Ｓ２０）。

【００５４】尚、Ｓ１０で入力される回路データは、レ
イアウト前の集積回路でもよく、レイアウト後の集積回
路でもよい。更にはプリント基板の回路データが用いら
れてもよい。

【００５５】次に、入力されたネットリスト上のノード
のグループ化を行う（Ｓ３０）。これらのグループを単
位として、回路上において、経路探索、即ち、変動入力
ノードから観測指定ノードへの経路上にあるグループの
探索が行わる（Ｓ４０）。最後に以上の探索結果に基づ
いて抽出されたノードおよび素子のみを含んだ、縮約後
の回路情報が出力される（Ｓ５０）。

【００５６】ここでまず、第１の実施形態の具体的内容
に言及する前に、本実施形態が基礎とする縮約の原理の
概要につき、以下に説明する。

【００５７】ここでは、前述したように、ＡＳＩＣメモ
リの読み出し時間のタイミング特性をシミュレーション
を行うとすると、図２に示すように、例えばアドレス入
力の１ビットを変化させて、出力データ線のあるビット
に変化が観測されるまでの時間を評価することとなる。

【００５８】尚、この場合に、通常の動的シミュレーシ
ョンの実行の際と同様に、予め、適切な入力ベクトル、
および、適切な観測指定ノードを与える必要がある。即
ち、クリティカルパスが予め明らかになっていることが
前提となる。通常は、最もアクセス時間が長くなると考
えられるアドレスにアクセスするように入力アドレスが
選択され、最も出力が遅くなると考えられるビットのデ
ータ出力を観測することとなる。

【００５９】縮約において、全体回路のうちで、当該シ
ミュレーションに必要な範囲に回路データを削減するこ
とは、以下の２つの手順により行われる。

【００６０】第一に、入力信号の変化が伝播する範囲に
限定することである。すなわち、入力信号の変化が伝播
しない部分のノード電位は、決して変化しないので、改
めてシミュレーションを行う必要はない。従って、これ
を回路データ上から削除しても、シミュレーション結果
には影響がないこととなる。つまり、図３（ａ）上の斜
線部分は削除してもよいということになる。尚、これ
は、シミュレーションをスタートする時に、回路が安定
状態となっていることが前提となる。例えば、発振回路
等の安定状態にない回路が含まれている場合について
は、Ｓ２０の処理の説明において後述する。

【００６１】第二に、回路が動作していても、観測点の
ノードに影響を与えなければ、その部分を削除しても結
果に変化は生じない。即ち、図３（ｂ）上の斜線部分も
削除してよいということになる。

【００６２】この縮約原理に基づいて第１の実施形態
は、シミュレーションすべき各種回路データの縮約を行
う。

【００６３】次に、第１の実施形態のハードウエア構成
を説明する。

【００６４】本発明に係る回路データ縮約方法は、いわ
ゆる汎用機、ワークステーション、ＰＣ、ネットワーク
端末などの各種コンピュータシステムで実施される。

【００６５】本発明の実施形態で用いるコンピュータシ
ステムのハードウエアは、各種処理を行うためのＣＰＵ
と、プログラムメモリ−データメモリ等のメモリと、Ｆ
Ｄ、ＣＤなどの外部記憶装置と、キーボード、マウス等
の入力装置と、ディスプレー、プリンタ等の出力装置と
を備える。

【００６６】尚、本発明の回路データ縮約を実現するた
めのプログラムは、各種記録媒体に保存することができ
る。かかる記録媒体を上記ハードウエアを具備するコン
ピュータにより読み出し、当該プログラムを実行するこ
とにより、本発明が実施できる。ここで記録媒体とは例
えば、メモリ、磁気ディスク、光ディスクなど、プログ
ラムを記録することができる記録全般を含む。

【００６７】次に、上記の縮約原理に基づいた、本実施
形態のアルゴリズムを、図１に示す各処理ごとに詳述す
る。

【００６８】まず、回路情報の取り込み（Ｓ１０）にお
いては、ＳＰＩＣＥネットリストが第１の実施形態に係
る回路縮約方法に対して読み込まれる。ここで、第１の
実施形態に係る回路データ縮約方法に対する入出力は、
図４に示すように、ＳＰＩＣＥネットリストが入力とな
り、縮約されたネットリストが出力となる。ただし、こ
こにおける入力ネットリストは、外部入力の記述（電圧
源等）と、観測点の記述（．ＰＲＩＮＴ文等）とが含ま
れた、シミュレーション可能なものでなければならな
い。

【００６９】尚、これら外部入力および観測点の記述
は、通常の回路シミュレーション実行の際と同様、何ら
かの手段によりユーザーが指示する。通常、最もアクセ
ス時間が長くなると想定されるアドレスが入力アドレス
として選択される。一方、出力が最も遅くなると想定さ
れるビットのデータ出力が観測点として選択される。

【００７０】尚、第１の実施形態に係る回路縮約方法
は、回路設計の単一の段階のみで用いられるものではな
く、設計のいくつかの段階で各々用いられるものであ
る。例えば、図２３に示すように、回路図エディタ等か
らの入力により、スケマティックデータが作成された段
階で、ＳＰＩＣＥネットリストを出力して（Ｓ１１
０）、ＳＰＩＣＥ等により回路シミュレーションが行わ
れる（Ｓ１２０）。また、レイアウト設計が行われ、容
量や抵抗が付加されたレイアウト後のＳＰＩＣＥネット
リストに対してもＳＰＩＣＥ等で回路シミュレーション
が行われる（Ｓ１６０）。ＳＰＩＣＥや、Ｓｙｎｏｐｓ
ｙｓ社のＰｏｗｅｒＭｉｌｌ（ＴＭ）等の回路シミュレ
ータは、このように設計のいくつかの段階で使われる。

【００７１】従って、いわばプリプロセッサとして、か
かる回路シミュレータの入力ネットリストの縮約を行う
第１の実施形態に係る回路データ縮約方法もまた、こう
した設計の各フェーズにおいて用いることができるので
ある。

【００７２】そして、本実施形態に係る回路データ縮約
方法は、通常の回路シミュレーションの入力となるＳＰ
ＩＣＥなどのネットリストから必要な情報を用いて、回
路の縮約を行う。従って、前述したように、シミュレー
ション用に外部入力の記述と、観測点の記述とが含まれ
ていれば、本実施形態のために新たな入力を必要とする
ことなく、従来の回路シミュレータで用いる既存のデー
タ（例えば、ＳＰＩＣＥネットリストなど）のみを用い
て縮約を実現することができるのである。

【００７３】次に、固定状態の展開（Ｓ２０）とは、回
路シミュレーションの期間中に、常に電位がＶＤＤある
いはＶＳＳレベルに固定されているノードの探索を行う
処理である。具体的には、ＳＰＩＣＥネットリストに記
述された初期状態の指定、あるいは、入力ノードで値が
固定されているものから、シミュレーション期間中電位
の変化しないノードを順次探索（抽出）し、各ノードに
その状態（ＨＩＧＨまたはＬＯＷ）のラベル付けを行
う。

【００７４】最後の出力段階では、電位固定ノードを、
直接ＧＮＤに接続するか、直流電圧源（ＤＣ電源）に接
続する。そして、すべての端子が固定電位に接続されて
いる素子は、シミュレーションに関係ないため、削除さ
れる。

【００７５】かかる処理により削除された部分以外が、
図３（ａ）の「入力信号変化が伝播する範囲」であると
解釈できる。

【００７６】尚、ここで、発振回路など不安定な回路、
基準電位生成回路など安定状態で中間電位を生成する回
路などの場合、本処理においては状態固定とは扱われ
ず、そのまま出力対象となる。

【００７７】さらに、ここで与えられる状態は、ＶＤ
Ｄ、ＶＳＳの他、中間電位であってもよい。これらの中
間電位は、入力回路データに対する制御コマンドとして
与えられてもよい。これにより、メモリーのセンスアン
プなどのアナログ回路が混在する回路であっても精度を
維持して縮約することができる。

【００７８】具体的には、状態の展開は、以下のルール
を適宜の順序で適用することにより行われる。 （ａ）直流電圧源に直接接続しているノード（外部入力
及び電源端子）に、ＶＤＤあるいはＶＳＳとラベル付け
する。 （ｂ）ゲート入力がＶＳＳのＮＭＯＳにＯＦＦとラベル
付けする。 （ｃ）ゲート入力がＶＤＤのＰＭＯＳにＯＦＦとラベル
付けする。 （ｄ）ソースがＶＤＤかつゲートがＶＳＳであるＰＭＯ
Ｓを検出する。そして、そのＰＭＯＳのドレインノード
からＶＳＳに至るすべての直流パスの途中にＯＦＦのト
ランジスタがあれば、そのノードにＶＤＤとラベル付け
する。 （ｅ）ソースがＶＳＳかつゲートがＶＤＤであるＮＭＯ
Ｓを検出する。そして、そのＮＭＯＳのドレインノード
からＶＤＤに至るすべての直流パスの途中にＯＦＦのト
ランジスタがあれば、そのノードにＶＳＳとラベル付け
する。

【００７９】図５を用いて、一例を説明する。図５
（ａ）に示す回路においては、入力がＶＤＤに固定され
ていれば、その後順次ＶＳＳ、ＶＤＤ、・・・とラベル
付けが行われていく。また、図５（ｂ）のような場合に
は、たとえ入力ＩＮ１が変動しても、入力ＩＮ２がＶＳ
Ｓに固定されていれば、ノードＯＵＴ３がＶＤＤに固定
される。尚、抵抗素子は、常にＯＮのトランジスタと同
様に扱われる。

【００８０】次に、ノードのグループ化（Ｓ３０）が行
われる。ここでグループとは、ＭＯＳのチャネルでつな
がれているノードの集合と定義される。回路データ中に
抵抗・インダクタンス等が含まれている場合には、これ
らも含めてノードのグループが構成される。Ｓ２０の状
態展開の結果、スイッチがＯＦＦとなったＭＯＳのとこ
ろにグループの切れ目ができることとなる。グループ化
とは、ノードのグループ間の関係を有向枝を用いたグラ
フに表現することである。グループ間の関係は、以下の
ように設定される。すなわち、ゲート側グループから、
チャネル側グループに対して、グラフ上に有向枝が張ら
れる。オフとなったＭＯＳの両側は、シミュレーション
に関係のないノードの集合であるので、枝は張られな
い。グループ間は、ＭＯＳのチャネル側とゲート側で分
割され、有向グラフにより、ゲートからチャネル側のグ
ループをたどることができる。

【００８１】次に、Ｓ３０で作成されたノードのグルー
プの有向グラフ上で、経路探索（Ｓ４０）が行われる。
即ち、入力が変動する入力ノードから、観測が指定され
た出力ノードまでの経路上にあるグループの探索が行わ
れる。

【００８２】経路探索とは、観測が指定されたノード
に、シミュレーション上影響を与えるノードだけを探索
（抽出）することを目的として行われる。かかる探索
は、ＭＯＳのゲートからソース、ドレインに影響は与え
られるが、その逆には影響は与えられないという仮定に
基づいてなされる。

【００８３】その後、「経路探索」は、このグループの
グラフ上で行なわれ、入力が変動する入力から、観測が
指定された出力までの経路上にあるグループの抽出が行
なわれる。

【００８４】経路探索の処理手順につき、図６に示すフ
ローチャートに基づき説明する。

【００８５】まず、出力の観測が指定されたノードを含
むグループは、「到達可能」とする（Ｓ４１）。次に、
あるグループから、「到達可能」グループに対して、有
向枝が張られているか、判断を行い（Ｓ４２）、有向枝
が張られていた場合には、そのグループも「到達可能」
であるとする（Ｓ４３）。以上の処理を、全てのグルー
プに対して行い、かつ新たに「到達可能」になるグルー
プが存在しなくなるまで繰り返す（Ｓ４４）。こうし
て、「到達可能」であるグループに含まれるノードを、
出力の対象とする（Ｓ４５）。また、併せて、出力対象
となったノードに接続する素子も出力の対象とする（Ｓ
４６）。

【００８６】最後に、出力対象となった素子に接続する
ノードで、「到達可能」グループに含まれないノードに
ついて、素子がＮＭＯＳの場合ＶＳＳに、素子がＰＭＯ
Ｓの場合ＶＤＤに接続する（Ｓ４７）。そして、出力対
象となった素子およびノードが、出力ネットリストに記
載されることとなるのである。

【００８７】ここで出力対象とされなかったＭＯＳトラ
ンジスタ素子が、すなわち縮約されたＭＯＳトランジス
タ素子となる。

【００８８】このトランジスタの縮約の際には、縮約さ
れたトランジスタに接続される抵抗、容量、インダクタ
ンス、制御電源、ダイオードなどの各素子も同時に縮約
される。

【００８９】尚、かかる経路探索は、出力観測点を起点
とし、入力変動ノードに向かう逆方向の探索とすること
も可能である。また、入力変動ノードを起点とし、出力
観測点に向かう順方向の探索とすることも可能である。

【００９０】次に、かかる経路探索を、図７及び図８の
例を用いて具体的に説明する。

【００９１】図７において、ノードＯＵＴが、観測指定
ノードであったとすると、まず、グループ３が到達可能
とされる（図６、Ｓ４１）。次に、グループ２、１が、
それぞれ到達可能とされる（Ｓ４２、Ｓ４３）。そし
て、これら到達可能なグループに含まれるノードである
ＯＵＴ、Ｎ２１、Ｎ２２、Ｎ１、ＩＮ２が出力対象とな
る（Ｓ４５）。また、これらのノードに接続する素子Ｍ
Ｐ３、ＭＮ３、ＭＰ４、ＭＮ４、ＭＰ２１、ＭＰ２２、
ＭＮ２１、ＭＮ２２、ＭＰ１、ＭＮ１が出力対象となる
（Ｓ４６）。ここで、ＭＰ４とＭＮ４のドレインは出力
対象となっていなかったので、それぞれＶＤＤ、ＶＳＳ
に接続する（Ｓ４７）。そして、結果として、図８の回
路が出力される。

【００９２】図９に、縮約されるＳＲＡＭ回路の例を示
す。図９（ａ）は、２×２メモリセルのコアの部分を取
り出したものである。第１の実施形態により、縮約され
た結果を図９（ｂ）に示す。図９（ａ）において、ワー
ド線に対しては、インバータを通して入力信号ＩＮ１，
ＩＮ２が入ってくる。いま、ＩＮ１には、ＨＩＧＨから
ＬＯＷに遷移する信号を与えて、メモリセルからの読み
出しを行なう。もう一つの入力ＩＮ２は、一定値ＨＩＧ
Ｈに固定してある。観測ノードは、ＢＩＴ１，ＢＩＴＮ
１と設定してある。

【００９３】図９（ａ）に示すように、ＳＲＡＭの場合
であれば、選択されないアドレスのワード線には入力信
号が伝播しない。このため、これらのワード線と、これ
につながるメモリセルは削除できることとなる。また、
観測しないビットのビット線も観測点に影響を与えな
い。このため、これらのビット線と、これにつながるメ
モリセルおよびセンスアンプも削除できることとなる。

【００９４】図９（ａ）において、変動するワード線は
Ｗ１、観測するビットはｂ１、ｂｎ１であるとすると、
図９（ｂ）の鎖線で囲まれたノードと、これに接続する
素子のみが抽出され、他は削除されることとなる。かか
る手順に則れば、図９のように、規則的に並んでいるメ
モリセルのみならず、プリデコーダ等の周辺回路も、同
様のルールに従い縮約することができる。

【００９５】図９に示した回路の場合、前述した縮約手
順により、素子の数は、２８トランジスタから１２トラ
ンジスタに縮約された。そして、素子ＭＮ０，ＭＮ１と
インバータＩＮＶ００，ＩＮＶ０１は、ＳＲＡＭの６ト
ランジスタの基本セルとして抽出された。また、ＭＮ
４，ＭＮ５では、ゲート入力端子がＶＳＳに固定され
る。また、ＭＮ２は、そのソース・ドレインがＶＳＳに
固定される。ＭＮ３では、ソース・ドレインのそれぞれ
が、ＶＤＤまたはＶＳＳに固定された。

【００９６】次に、図９に示したＳＲＡＭ回路の縮約に
ついて、入力および出力ネットリストに基づき説明す
る。

【００９７】まず、図１０に、本実施形態に係る回路縮
約方法に対する入力ネットリストを示す。入力ベクトル
は、独立電源電圧の指定により与えられる。ここでは、
ＩＮ１とＩＮ２が、独立電源電圧である（Ｌ１）。この
うち、ＩＮ１は、時刻０では３．３ボルト、時刻２ｎで
も３．３ボルト、時刻２．３８ｎでは０ボルト、時刻５
では０ボルトと、状態が時刻と供に変動する独立電源電
圧入力である。一方、ＩＮ２は、時刻が変化しても３．
３ボルトに固定された独立電源電圧入力である。このＩ
Ｎ２のように、状態がＬＯＷかＨＩＧＨに固定されてい
るものは、前述した状態の展開の対象となる（図１のＳ
２０）。また、ＩＮ１のように、状態が時刻に伴って変
動する独立電源電圧の入力は、ＰＷＬ（Ｐｉｅｃｅ Ｗ
ｉｓｅＬｉｎｅａｒ）、ＰＵＬＳＥ等により指定され
る。

【００９８】．ＳＵＢＣＫＴは、サブ回路の定義を示す
（Ｌ２）。ここでは、ＩＶという回路が定義されてお
り、その入力端子が、Ａ、Ｚであることを示している。
ここで、例えば、ＸＩＶ００とは、ＩＶという回路であ
り、端子がＮ１、Ｎ２、１であることを示している。

【００９９】また、ＭＮ０からＭＮ７までは、トランジ
スタのＭＯＳＦＥＴである（Ｌ３）。ここでは、ＮＭＯ
Ｓのトランジスタとなっている。ＭＮ０等のラベルに続
く第２カラムから第４カラムまでは、それぞれ、信号の
ドレイン端子、信号のゲート端子、信号のソース端子を
示す。また、その後に続く、Ｌ、Ｗは、それぞれ、トラ
ンジスタの長さ、幅を表している。

【０１００】また、．ＩＣは、そのノードの時刻０の際
の値を示している（Ｌ４）。

【０１０１】ここで、ユーザーが観測したいノード
は、．ＰＲＩＮＴで指定される。ここでは、ノードＷ
１、ノードＢＩＴ１、ノードＢＩＴＮ１が観測ノードと
して指定されている（Ｌ５）。

【０１０２】．ＭＯＤＥＬ文では、それぞれＮＭＯＳ、
ＰＭＯＳについて、トランジスタの特性に関する記述が
なされている（Ｌ６、Ｌ７）。

【０１０３】こうして図１０に示す入力ネットリストを
縮約した結果の出力ネットリストが、図１１に示すネッ
トリストである。縮約処理を行った後も残るノードであ
れば、そのノードについての、．ＩＣ、．ＳＡＶＥ、．
ＰＲＩＮＴなどが出力される（Ｌ８）。また、その際、
トランジスタは、Ｌ９に示すように、フラットに展開さ
れて出力される。

【０１０４】尚、ここで、回路データ中の任意のサブ回
路をユーザーに指定させ、指定されたサブ回路について
は縮約の対象外とすることもできる。

【０１０５】例えば、図１３に示すようにユーザーは、
縮約対象外としたいサブ回路ＳＵＢＣＫＴ３を、ネット
リスト上で、あるいは回路図上で指示して印（図１３
中、「ＤＯ ＮＯＴ ＴＯＵＣＨ」で示される）をつけ
る。この印の付けられたサブ回路ＳＵＢＣＫＴ３の回路
データは縮約対象から除外される。即ち、第１の実施形
態によりそのまま抽出され、縮約後のネットリストの一
部として出力される。この縮約対象外のサブ回路の指定
情報は、図１のフローチャート上、回路情報取り込みス
テップ（Ｓ１０）の実行前或いは実行とともに入力され
る。

【０１０６】例えば、定電流回路などのアナログ回路部
分のサブ回路を縮約対象外として指示することにより、
アナログ回路を縮約することに起因するシミュレーショ
ンの誤差の増大を抑制して、精度の高いシミュレーショ
ンを実現することができる。また、その他、あるサブ回
路は必ず回路データに含まれているという前提で回路シ
ミュレーションを実行したい場合に、このサブ回路の縮
約除外指定は有効である。

【０１０７】また、第１の実施形態においては、図１２
に示す出力ログファイルに、回路縮約の状況が記録され
る。具体的には、入力ノード数、出力観測ノード数（Ｌ
１０、Ｌ１１）、また、縮約前後のノード数（Ｌ１２）
が出力される。また、ＭＯＳＦＥＴや抵抗、容量につい
ても、縮約前後の数が、各々出力される（Ｌ１３）。最
後に、処理時間や、処理の際のメモリ使用量なども併せ
て出力される（Ｌ１４、Ｌ１５）。

【０１０８】第１の実施形態によれば、以下のような効
果を奏する。すなわち、そもそもＡＳＩＣのコンパイラ
ブルセルの作り方は、ユーザーがワード数・ビット数を
入力すれば、所望の構成のＲＡＭ／ＲＯＭのレイアウト
結果を出力するものである。しかし、任意のワード数・
ビット数のコンパイラブルセルが自動的にモジュールジ
ェネレータで作成されても、そのパフォーマンス等の特
性を得るには、作成されたそれぞれの回路のシミュレー
ションを行なう必要がある。しかしながら、従来は、最
大規模のコンパイラブルセルとなると、ＳＰＩＣＥ等の
回路シミュレーションを実用的な時間で行なうことがで
きないか、又は、計算機のメモリを多量に使用するた
め、回路シミュレーションが不可能であった。

【０１０９】ここで、第１の実施形態を用いれば、大規
模なコンパイラブルセルであっても、精度を落とすこと
なく、ＳＰＩＣＥネットリストを縮約（圧縮）する。縮
約することにより、ＳＰＩＣＥネットリストは、回路の
特性抽出に必要最小限のトランジスタ・容量・抵抗に削
減されることとなる。すなわち、メモリは、規則的な構
造を持つ部分があり、あらかじめ設計者がクリティカル
パスを活性化させる入力ベクトルを与えることができ
る。このため、本実施形態は、かかる入力ベクトルおよ
び観測指定ノードに基づいて、各種の動的な回路シミュ
レーションに必要となる情報のみを探索・抽出すること
ができるのである。

【０１１０】その縮約のＳＲＡＭについての定量的効果
の一例として、以下の数値が得られた。

【０１１１】まず、ＳＰＩＣＥネットリストの縮約率と
しては、本実施形態により、約１／３から約１／２００
０に素子数が削減された。

【０１１２】また、かかる縮約に伴って、ＳＰＩＣＥシ
ミュレーションの処理時間が、数分の一から約百分の一
に短縮された。また、ＡＳＩＣコンパイラブルセルの最
大構成のＳＲＡＭ回路は、従来ＳＰＩＣＥでの処理がで
きなかったのであるが、本実施形態で縮約を行うことに
より、全体回路のシミュレーションが可能となったた
め、かかる大規模回路におけるトータルシミュレーショ
ン時間の効率は飛躍的に向上した。

【０１１３】また、精度に関しても、本実施形態によ
り、縮約を行った場合と行わない場合との、ＳＰＩＣＥ
シミュレーションの誤差は、３．５％以内で、高精度が
維持された。

【０１１４】但し、本発明のもたらす縮約の定量的効果
は上記数値には限定されないことは言うまでもない。

【０１１５】尚、本発明の適用対象は、以上説明した以
外にも、以下に示すように、他の種々の回路に拡張可能
である。

【０１１６】また、上記においては主にＳＲＡＭを用い
て説明したが、第１の実施形態はＤＲＡＭコンパイラブ
ルセルに対しても、同様に適用可能である。従来は、コ
ンパイラブルセルとしては、ＳＲＡＭが中心的に使われ
ていた。しかし、最近ではＤＲＡＭを混載したシステム
チップが登場しており、かかるＤＲＡＭもコンパイラブ
ルセルとして、作成することができる。これらＤＲＡＭ
の回路抽出や検証も、第１の実施形態に係る回路縮約方
法を同様に適用することにより、効率的に行なうことが
できる。特に、ＤＲＡＭの場合は、ＳＲＡＭに比べて、
さらに回路規模が大きいため、第１の実施形態に係る回
路縮約方法の適用によるその効率化の程度も、より多く
享受することが可能となる。

【０１１７】第２の実施形態 以下、本発明の第２の実施形態を、第１の実施形態と異
なる点についてのみ、図面を用いて詳細に説明する。

【０１１８】第２の実施形態は、第１の実施形態に加え
て、回路データ中の任意のノードの状態を指示させる機
能を追加した実施形態である。

【０１１９】第１の実施形態では、図１の回路情報の取
り込みステップ（Ｓ１０）で入力されるネットリスト上
の電源電圧等の外部入力の中で、状態が電源またはグラ
ンドに固定されているノードから順次回路データ中の各
ノードの固定状態を付与していく。一方、図１６に示す
ように、第２の実施形態は、ユーザー指定内部ノード情
報読み込みステップ（Ｓ２０）で、外部入力の他に回路
中の任意のノードの状態を指定入力可能とする。

【０１２０】図１６の状態の展開・ノードのグループ化
・経路探索・縮約回路情報出力ステップ（Ｓ３０乃至Ｓ
６０）の処理内容は、図１のＳ２０乃至Ｓ５０の処理と
同様であるため、説明は省略する。

【０１２１】以下、この内部ノードの状態指定入力（Ｓ
２０）およびこの状態指定に基づく状態展開（Ｓ３０）
の処理内容を、ラッチの内部ノードの状態指定を例にと
って具体的に説明する。

【０１２２】図１４は、ラッチを含む回路の一例であ
る。この回路はメモリーに用いられてもよく、ロジック
回路に用いられてもよい。図１４中、Ｌ１乃至Ｌ８はそ
れぞれラッチを示す。ＩＮ１、ＩＮ２・・・ＩＮｎはプ
ライマリー入力ノードを示す。ＯＵＴ１、ＯＵＴ２、・
・・ＯＵＴｎはプライマリー出力ノードを示す。例えば
図１５（ａ）では、ノードＰの電位が指定される。図１
５（ｂ）では、ノードＱの電位が指定される。尚、ここ
で与えられる状態は、Ｈｉｇｈ（ＶＤＤ）またはＬｏｗ
（ＶＳＳ，Ｇｒｏｕｎｄ）のいずれかである。あるい
は、第１の実施形態と同様、ＨｉｇｈとＬｏｗの中間電
位を与えることもできる。

【０１２３】図１７は、図１４の回路の一部を示す。図
１７中の破線の領域は図１４の１つのラッチ（Ｌ１乃至
Ｌ８）の内部回路を示す。

【０１２４】図１７に示すように、外部入力指定による
状態の展開は、ＩＮ＝ＶＤＤ→ＶＳＳ→ＶＤＤまで進行
する。しかし、ノードＮ１にはクロック信号ＣＬＫ・Ｃ
ＬＫＢが入力される。このクロック入力がノードＮ１の
状態を変動させる。このため、ノードＮ１の状態を固定
することができない。

【０１２５】第２の実施形態は、図１６のＳ１０の入力
ネットリストに対して、内部ノードＮ１の状態指定を可
能とする。具体的には、図１７のノードＮ１の場合、例
えば、以下の行を挿入することにより、ノードＮ１をＶ
ＤＤと指定することができる。

【０１２６】＊Ｓ ｓｅｔ ＮＯＤＥ Ｎ１ ＶＤＤ あるいは、入力ネットリストとは別にＳ３０の状態展開
の前に、第２の実施形態に対して制御コマンドなどによ
り上記の内容を指示入力してもよい。あるいはこの制御
コマンドを予めファイル化して第２の実施形態に読み込
ませてもよい。

【０１２７】上記の指示入力により、図１７での状態の
展開は、ＩＮ＝ＶＤＤ→ＶＳＳ→ＶＤＤ→Ｎ１＝ＶＤＤ
→ＶＳＳ→ＶＤＤ→ＶＳＳと進行する。

【０１２８】第２の実施形態によれば、以下の効果が得
られる。

【０１２９】すなわち、回路データの任意の内部ノード
への状態の指示が可能となる。このため、外部入力だけ
では状態が固定できないノードに対しても固定状態を付
与して縮約の対象候補とすることが可能となる。特に、
ラッチの内部ノード等に対して状態指定を行うことがで
きるので、クロック入力により変動する状態を固定して
後続のノードに状態を伝播することが可能となる。この
ため、より縮約の対象範囲を広げて縮約率を向上させる
ことが可能となる。

【０１３０】第３の実施形態 以下、本発明の第３の実施形態を、第１の実施形態およ
び第２の実施形態と異なる点についてのみ、図面を用い
て詳細に説明する。

【０１３１】第３の実施形態は、第１の実施形態および
第２の実施形態と比較して、回路データの縮約される範
囲を制御する機能を付加した実施形態である。

【０１３２】第３の実施形態は、この所望する縮約範囲
の制御を、探索された経路上にない縮約の対象候補領域
の中で、縮約対象外として抽出したい負荷容量を、経路
上にあり抽出されるノードからの任意の段数を指定入力
することにより実現する。

【０１３３】尚、ここで負荷容量とは、トランジスタの
ゲート容量、トランジスタジャンクション容量、配線寄
生容量等を含む。

【０１３４】第１の実施形態では、図１の経路探索ステ
ップ（Ｓ４０）および縮約後の回路データ抽出ステップ
（Ｓ５０）において、経路探索により到達可能とされた
グループに含まれるノードおよび該ノードに接続される
素子を出力対象とする（図６のＳ４５、Ｓ４６）。同時
にＳ４６で出力対象とされた素子に接続するノードで到
達可能なグループに含まれないノードはＶＳＳあるいは
ＶＤＤに接続する（Ｓ４７）。

【０１３５】第３の実施形態は、ここで任意の段数の負
荷容量をさらに出力対象とする。この段数の指定入力は
図１の回路情報の取り込みステップ（Ｓ１０）で入力ネ
ットリストの一部として与えられてもよい。また、制御
コマンドなどで第３の実施形態に入力されてもよい。

【０１３６】図１に示すＳ１０乃至Ｓ５０が行うその他
の処理内容は、第１の実施形態と同様であるため、説明
を省略する。

【０１３７】図１８に、第３の実施形態が行う経路探索
ステップ（図１のＳ４０）の処理の詳細を示す。

【０１３８】ここでは、負荷の段数がＮ段（Ｎはユーザ
ーが与える自然数）であるとする。第３の実施形態は、
段数のカウントのため、カウンタｉを用いる。まず、カ
ウンタｉが初期設定される（Ｓ４００）。Ｓ４０１乃至
Ｓ４０６の処理内容は、第１の実施形態の場合の図６に
示すＳ４１乃至Ｓ４６の処理と同様であるため、説明は
省略する。

【０１３９】第３の実施形態は、Ｓ４０５およびＳ４０
６で抽出されたノードおよび該ノードに接続される素子
を基準として、さらに有向枝上でＮ段分に対応するノー
ドおよび該ノードに接続される素子をも抽出対象とす
る。まず、Ｓ４０６により出力対象となった素子に接続
するノードで、かつ到達可能グループに含まれないノー
ドから有向枝が張られているノードを出力対象とする
（Ｓ４０７）。次にＳ４０７で出力対象となったノード
に接続する素子を出力対象とする（Ｓ４０８）。Ｓ４０
７およびＳ４０８の処理が、カウンタｉが指定されたＮ
段に至るまで繰り返し行われる（Ｓ４０９、Ｓ４１
０）。尚、この有向枝がある処理対象ノードを基準に複
数の（ｍ本の）枝を有する場合は、ｍ本の枝についてＮ
段までの処理（Ｓ４０７、Ｓ４０８）がそれぞれ繰り返
し行われる。

【０１４０】最後に、第１の実施形態の場合の図６中の
Ｓ４７の処理と同様、出力対象となった素子に接続する
ノードで、到達可能グループに含まれないノードに接続
する素子がＮＭＯＳであればＶＳＳに、ＰＭＯＳであれ
ばＶＤＤに接続する（Ｓ４１１）。

【０１４１】以下、この負荷容量の段数の指示入力に従
った回路データの縮約を、具体的に説明する。

【０１４２】図１９は、縮約前の入力回路データの一例
である。ＩＮは入力ノード、ＯＵＴ１、ＯＵＴ２は出力
ノードを示す。ＭＰ１〜ＭＰ８はＰＭＯＳトランジスタ
を示す。ＭＮ１〜ＭＮ８はＮＭＯＳトランジスタを示
す。ここで、入力ＳＰＩＣＥネットリスト上では、ＩＮ
が時間変動する入力信号として与えられ、ＯＵＴ１が観
測指定された出力ノードとして与えられたとする。

【０１４３】図１９の回路データの場合、図１の状態展
開ステップ（Ｓ２０）、ノードグループ化ステップ（Ｓ
３０）、および経路探索ステップ（Ｓ４０）を経て抽出
される経路は、ＩＮ→Ｎ１→Ｎ２→Ｎ３→Ｎ４→ＯＵＴ
１である。これらの経路上に存在して抽出対象となるノ
ードは、ＩＮ、Ｎ１、Ｎ２、Ｎ３、Ｎ４、ＯＵＴ１であ
る。これらのノードに接続する抽出対象となる素子は、
ＭＰ１、ＭＮ１、・・・ＭＰ５、ＭＮ５である。

【０１４４】図２０（ａ）に抽出対象ノードから１段の
負荷容量までを抽出する指示入力がされた場合の縮約後
の出力回路データを示す。図２０（ａ）に示すように、
抽出されるノードＮ１に接続される負荷ＭＰ６、ＭＮ６
が抽出されることが理解される。

【０１４５】図２０（ｂ）に抽出対象ノードから２段の
負荷容量までを抽出する指示入力がされた場合の縮約後
の出力回路データを示す。図２０（ｂ）に示すように、
抽出されるノードＮ１に接続される負荷ＭＰ６、ＭＮ６
が抽出され、さらに２段目の負荷ＭＰ７、ＭＮ７が抽出
されることが理解される。

【０１４６】第３の実施形態で指示される負荷の段数に
より、縮約されたネットリストを用いた回路シミュレー
ションの精度が変動する。基本的には、負荷を考慮すべ
き段数と回路データの縮約率は、相互にトレードオフの
関係にある。従って、シミュレーション可能な回路デー
タの規模内でシミュレーションの精度を向上させること
が可能となる。

【０１４７】第３の実施形態によれば、以下の効果が得
られる。

【０１４８】負荷を考慮すべき任意の段数を指示入力さ
せ、この段数に基づいて縮約される範囲を制御すること
が可能となる。これにより、回路規模やシミュレーショ
ンの目的に応じて、縮約率（すなわち、どの程度素子数
が減少したかの割合）とシミュレーションの精度をユー
ザー（設計者）が任意に選択することが可能となる。

【０１４９】第４の実施の形態 以下、第４の実施形態に係る回路データ縮約方法及び回
路シミュレーション方法の実施形態を、第１の実施形態
乃至第３の実施形態と異なる点についてのみ、図面に基
づいて詳細に説明する。

【０１５０】第４の実施形態は、上記の実施形態に、さ
らに、回路図上でのグラフィカルな入出力機能を加えた
実施形態である。第４の実施形態の内部的な処理の概要
は第１の実施形態と同様であるため説明を省略する。

【０１５１】第１に、回路データ入力時の処理を説明す
る。

【０１５２】図１のＳ１０を行なう回路データの入力の
際に、第１の実施形態では、ユーザーは図２１に示すよ
うにテキストエディタなどを用いてネットリストを編集
し、入力ベクトルや観測点を指示するためのステートメ
ント（図２１中、太字で表示されているステートメン
ト）を追加する。

【０１５３】一方、第４の実施形態は、ユーザーにこの
入力ベクトルや観測点の指示を、図２２に示すように、
例えばスケマティックエディタなどを用いて、回路図上
で視覚的に指示させる。

【０１５４】以下に、第４の実施形態における具体的な
入力手順を説明する。

【０１５５】図２２に示す回路図エディタの編集画面に
おいて、ユーザーは、ＶＤＤ又はＶＳＳに固定するノー
ド（ＩＮ２）には、例えばマウス操作などにより当該ノ
ードを指示して印を付ける。一方、ユーザーは、入力ベ
クトルが時間に従って変動するノード（ＩＮ１）には、
当該ノードを指示して印をつけ、更に入力波形をマウス
等で描いて指示する。この入力ベクトルは、クリティカ
ルパスを活性化させる入力ベクトル、セットアップ時間
・ホールド時間を指示する入力ベクトル等、自由に設定
することができる。一方、観測ノード（ＢＴ１、ＢＴＮ
１）にも、当該ノードを指示して印を付ける。

【０１５６】図１のＳ２０以降の処理では、上記の回路
図上からの指示内容を処理すべきネットリストに付加し
て、縮約処理が行われる。

【０１５７】第２に、縮約後の回路データ出力時の処理
を説明する。

【０１５８】図１のＳ５０の行なう縮約後の回路データ
の出力の際に、第１の実施形態では、縮約後のネットリ
ストや出力ログを出力する。ユーザーはどのように回路
が縮約されたかを識別するためには、出力されたネット
リストや出力ログを、入力ネットリストと比較参照する
必要がある。

【０１５９】一方、第４の実施形態は、図２３の回路図
データが入力された場合を例とすると、ネットリストお
よび出力ログとともにまたはこれに替えて、図２４に示
す縮約後の回路図を出力する。

【０１６０】出力される回路図上では縮約された部分と
抽出された部分が、識別可能に区別して表示される。

【０１６１】例えば、図２４に示すように、回路データ
中の縮約された部分は破線で表示されてもよい。他にも
ハイライト、ブリンク、カラーリングなど何らかの識別
可能な強調表示を用いて表示されてよい。

【０１６２】第４の実施形態によれば、以下の効果が奏
される。

【０１６３】即ち、回路図上で視覚的に入力ベクトルや
観測ノードを入力させる。又、回路図上で縮約された部
分を抽出された部分と区別して出力する。

【０１６４】これにより、縮約に必要なデータを容易か
つ迅速に指示することが可能となる。又、回路図上で縮
約された部分を抽出された部分（ネットリスト上で残さ
れた部分）と容易に判別することが可能となる。従っ
て、回路データの縮約に係るユーザーインタフェースが
大幅に向上する。

【０１６５】尚、第４の実施形態は、単独で実施されて
もよく、また、上述の第１の実施形態乃至第３の実施形
態と任意に組み合わせて実施されてもよい。

【０１６６】第５の実施の形態 以下、第５の実施形態に係る回路データ縮約方法及び回
路シミュレーション方法の実施形態を、第１の実施形態
乃至第４の実施形態と異なる点についてのみ、図面に基
づいて詳細に説明する。

【０１６７】第５の実施形態は、上記の実施形態に、さ
らに、縮約後の回路データに対して、並列に接続されて
いる複数の素子をマージする機能を加えた実施形態であ
る。

【０１６８】第５の実施形態の内部的な処理の概要は第
１の実施形態と同様であるため説明を省略する。第５の
実施形態の行う素子のマージ処理を説明する。

【０１６９】図１のＳ５０が行なう縮約回路情報出力の
際に、第５の実施形態では、並列に接続されている複数
のトランジスタをマージして新たなトランジスタを生成
する。

【０１７０】以下に、第５の実施形態における具体的な
トランジスタのマージ手順を説明する。

【０１７１】図２５は、ＳＲＡＭのメモリーコアの回路
図を示す。Ｍ１１からＭｎＭＮまではトランジスタを示
す。Ｗ１からＷＭは、ワード線の信号を示す。ｂｉｔ１
からｂｉｔｎＮまではビット線の信号を示す。ＳＰＩＣ
Ｅネットリスト上ではＷ１，ｂｉｔ１，ｂｉｔｎ１が観
測ノードとして記述されているとする。

【０１７２】図２６は、上記の実施形態に係る縮約方法
で縮約された回路図である。図２７は、第５の実施形態
が、図２６の縮約後の回路データ上の並列なトランジス
タをマージした結果の回路図を示す。図２６では、Ｍ２
１からＭＭ１までの（Ｍ−１）個のトランジスタのドレ
インノードはすべてビット線ｂｉｔ１に接続されてい
る。これらの並列接続のトランジスタをマージすること
により、さらに縮約率が向上する。具体的には、並列接
続された（Ｍ−１）個のトランジスタは、この（Ｍ−
１）個分のトランジスタの幅のそれぞれを合計した幅を
持つトランジスタＭＳＵＭＢ１で置き換えられる。さら
に、図２６では、Ｍ１２からＭｎ１Ｎまでの（２Ｎ−
２）個のトランジスタのゲート端子はすべてワード線Ｗ
１に接続されている。またこれらのトランジスタのソー
スドレインはすべてＧＮＤ（Ｇｒｏｕｎｄ）に接続され
ている。従って、並列接続された（２Ｎ−２）個のトラ
ンジスタは、この（２Ｎ−２）個分のトランジスタの幅
のそれぞれを合計した幅を持つトランジスタＭＳＵＭＷ
１で置き換えられる。尚、この置き換えはＭＯＳ等のト
ランジスタで行われてもよく、容量で行われてもよい。

【０１７３】第５の実施形態によれば、以下の効果が奏
される。

【０１７４】即ち、メモリーセルなどの規則的な回路デ
ータ中で並列接続された複数の素子をマージして新たな
素子を生成し、元の複数の素子を生成した素子で置き換
える。

【０１７５】これにより、さらに縮約率を向上させるこ
とが可能となる。

【０１７６】尚、第５の実施形態は、単独で実施されて
もよく、また、上述の第１の実施形態乃至第４の実施形
態と任意に組み合わせて実施されてもよい。

【０１７７】

【発明の効果】以上説明したように、本発明によれば、
以下に記載されたような効果を奏する。

【０１７８】即ち、本発明においては、入力信号が伝播
し、かつ観測指定ノードに影響を与えるノードのみを抽
出することで、与えられた回路データのうちで、回路シ
ミュレーション結果に影響を与える回路データのみを抽
出して、縮約された回路データを用いた回路シミュレー
ションが行う機能を提供するので、回路シミュレーショ
ンにおける精度は確保しつつ、回路シミュレーション処
理時間を大幅に短縮することが可能となる。従って、大
規模なコンパイラブルセルであっても、シミュレーショ
ンの精度は維持しつつも、実用的な時間内で集積回路の
特性抽出を行うことができるという効果が得られる。

【０１７９】従来は、人手により縮約回路を作っていた
が、これを自動化し、回路設計における特性抽出の一貫
した自動化が実現されることにより、手作業に伴う誤り
がなくなり、迅速に、正確なデータを採取することがで
きる。

【０１８０】また、ＭＯＳトランジスタの素子特性のみ
を利用した縮約を行うことにより、適用対象を限定しな
い、汎用性の高い回路規模の縮約が実現されている。す
なわち、予め、経験値またはツールによる分析等によっ
て得られたクリティカルパス情報（クリティカルパスを
活性化させる入力ベクトル）を与えることができれば、
その適用対象も、単にＡＳＩＣにおけるＳＲＡＭのメモ
リセルのみならず、ＤＲＡＭやＳＲＡＭメモリーの周辺
回路のコントロール部やマイクロプロセッサのロジック
回路、データパス、さらには汎用ＳＲＡＭ、汎用ＤＲＡ
Ｍやフラッシュメモリーなど、各種ＭＯＳ回路全般に
幅広く適用することが可能である。

【０１８１】このように、本発明を用いれば、従来ボト
ルネックとなっていた回路データの縮約、シミュレーシ
ョンの自動化を実現することによって、集積回路の規模
を問わずに、設計の一貫した自動化環境を提供すること
となる。従って、ＩＣ製品の精度は維持しつつも、その
ＴＡＴの大幅な短縮・製品コストの低減がもたらされ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る回路縮約方法の
処理アルゴリズムを示すフローチャートである。

【図２】メモリーのタイミング特性抽出についてのシミ
ュレーション上の設定を説明する図である。

【図３】回路縮約における原理（入力信号変化が伝播す
る範囲と観測点に影響を与える範囲）を説明する図であ
る。

【図４】本発明の実施形態に係る回路縮約方法に対する
入力および出力の内容を示す図である。

【図５】本発明の実施形態に係る固定電位状態の展開を
説明する図である。

【図６】本発明の実施形態の経路探索ステップの処理ア
ルゴリズムを示すフローチャートである。

【図７】ノードのグループ化の一例を示す図である。

【図８】経路探索の結果を説明する図である。

【図９】ＳＲＡＭにおける回路縮約の例を示す図であ
る。

【図１０】本発明の実施形態に係る回路縮約方法に対す
る入力ＳＰＩＣＥネットリストを示す図である。

【図１１】縮約後の出力ＳＰＩＣＥネットリストを示す
図である。

【図１２】本発明の実施形態に係る回路縮約方法の出力
ログファイルの内容を示す図である。

【図１３】本発明の第１の実施形態のサブ回路単位の縮
約除外機能を説明する図である。

【図１４】ラッチを含む回路データの一例を示す図であ
る。

【図１５】本発明の第２の実施形態における内部ノード
の状態指定を説明する図である。

【図１６】本発明の第２の実施形態に係る回路縮約方法
の処理アルゴリズムを示すフローチャートである。

【図１７】本発明の第２の実施形態において、状態指定
された内部ノードからの電位状態の展開を説明する図で
ある。

【図１８】本発明の第３の実施形態に係る経路探索処理
のアルゴリズムを示すフローチャートである。

【図１９】本発明の第３の実施形態に入力される回路デ
ータの一例を示す図である。

【図２０】図１７の回路データに対して負荷を考慮する
段数を指示した場合の出力回路データを示す図である。

【図２１】本発明の第１の実施形態に係る回路縮約方法
への入力ネットリストの一例を示す図である。

【図２２】本発明の第４の実施形態に係る回路縮約方法
への入力回路図データの一例を示す図である。

【図２３】本発明の第４の実施形態に係る回路縮約方法
の縮約前の回路図データの一例を示す図である。

【図２４】本発明の第４の実施形態が出力する、図２１
の回路図データに対応する縮約後の回路図データを示す
図である。

【図２５】本発明の第５の実施形態に係る回路縮約方法
への入力回路図データの一例を示す図である。

【図２６】第５の実施形態で中間的に抽出される、図２
５の回路図データに対応する縮約後の回路図データを示
す図である。

【図２７】第５の実施形態が出力する、図２６の回路図
データに対応する並列トランジスタをマージした回路図
データを示す図である。

【図２８】メモリーの設計手順を説明するフローチャー
トである。

【図２９】従来技術の人手による回路縮約の例を示す図
である。

【図３０】従来技術の回路縮約ツールにおける回路縮約
の手順を説明する図である。

【図３１】従来の回路縮約ツールにおけるメモリーセル
用縮約モデルを示す図である。

【符号の説明】

ＩＮ１〜ＩＮ８ 信号の入力端子 ｗ１，ｗ２ ワードライン ｂｉｔ１，ｂｉｔｎ１，ｂｉｔ２，ｂｉｔｎ２ ｂｉｔ
線 ＭＮ０〜ＭＮ２２ ＮＭＯＳのトランジスタ ＭＰ０〜ＭＰ２２ ＰＭＯＳのトランジスタ ＩＶ００〜ＩＶ１３ インバータ Ｎ１〜Ｎ８ ノード名

Claims (13)

【特許請求の範囲】
1. 【請求項１】 与えられた回路データから、入力ベクト
   ルの状態に基づいた回路シミュレーションの結果に影響
   を与える素子情報の抽出である回路データの縮約方法で
   あって、 シミュレーションすべき回路データの１または複数の入
   力ベクトル及び／または観測点情報を入力するステップ
   と、 前記入力ベクトル及び／または観測点情報に基づいて、
   前記回路データ中から、入力信号の状態変動の伝播に影
   響を受けるノードで、かつ該ノードの前記状態変動が観
   測点に影響を与えるノードに対応する素子情報を抽出す
   るステップとを含むことを特徴とする回路データ縮約方
   法。
2. 【請求項２】 前記抽出ステップは更に、 前記入力ベクトルに従いシミュレーション期間中に電位
   が固定されるノードを探索してゲート入力が固定電位で
   あるＭＯＳトランジスタのスイッチ状態を決定するステ
   ップと、 前記スイッチ状態に基づいて前記ノードをグループ化
   し、ＭＯＳトランジスタのゲート側のノードグループか
   らチャネル側のゲートグループへの入力信号伝播の経路
   上にあるノードを抽出するステップとを含むことを特徴
   とする請求項１に記載の回路データ縮約方法。
3. 【請求項３】 与えられた回路データから、入力ベクト
   ルの状態に基づいた回路シミュレーションの結果に影響
   を与える素子情報の抽出である回路データの縮約方法で
   あって、 入力信号伝播ルートを活性化させる入力ベクトル中の固
   定電位ノード情報及び／または回路データ中のノードの
   初期値に従って、前記回路データ中の電位状態を固定す
   べき各ノードに対して固定電位状態を順次展開する固定
   状態展開ステップと、 ＭＯＳトランジスタのチャネルで接続される前記回路デ
   ータ中のノードをグループ化して、ゲート側のノードグ
   ループからチャネル側のノードグループに対する有向グ
   ラフを作成するノードグループ化ステップと、 前記有向グラフに従って、前記ノードグループ中から、
   前記入力ベクトル中の状態が変動する入力ノードと出力
   観測ノードとの経路上にあるグループを抽出する経路探
   索ステップと、 前記抽出されたノードグループの各ノード及び該ノード
   に属する素子を抽出する縮約情報出力ステップとを含む
   ことを特徴とする回路データ縮約方法。
4. 【請求項４】 上記回路データ縮約方法は更に、 前記抽出のされないＭＯＳトランジスタに接続される、
   少なくとも抵抗、容量、インダクタンス、制御電圧及び
   ダイオードのいずれか１つ以上を削除するステップを含
   むことを特徴とする請求項３に記載の回路データ縮約方
   法。
5. 【請求項５】 前記回路データは、レイアウト前の回路
   データ、レイアウト後の回路データおよびプリント基板
   データのいずれか１つであることを特徴とする請求項１
   乃至４のいずれか記載の回路データ縮約方法。
6. 【請求項６】 上記回路データ縮約方法はさらに、 前記回路データ中で、縮約対象外とすべき任意のサブ回
   路を指示入力させるステップを含むことを特徴とする請
   求項３に記載の回路データ縮約方法。
7. 【請求項７】 前記入力ベクトル及び／または観測点情
   報は、表示画面上の回路図上のノードに対して指示され
   ることを特徴とする請求項１乃至６のいずれか記載の回
   路データ縮約方法。
8. 【請求項８】 上記回路データ縮約方法はさらに、 前記回路データ中で抽出された部分と抽出されない部分
   を、回路図上で識別可能に出力するステップを含むこと
   を特徴とする請求項３に記載の回路データ縮約方法。
9. 【請求項９】 上記回路データ縮約方法はさらに、 前記回路データ上の内部の任意のノードに対して、該ノ
   ードの電位状態を指示させるステップを含むことを特徴
   とする請求項３に記載の回路データ縮約方法。
10. 【請求項１０】 上記回路データ縮約方法はさらに、 前記経路上にあるノードからの負荷容量の任意の抽出段
    数を指示入力させるステップを含むことを特徴とする請
    求項１乃至９のいずれか記載の回路データ縮約方法。
11. 【請求項１１】 上記回路データ縮約方法はさらに、 並列に接続されている複数の素子を併合し、前記複数の
    素子の幅を加算した幅を持つ併合素子を生成するステッ
    プとを含むことを特徴とする請求項３に記載の回路デー
    タ縮約方法。
12. 【請求項１２】 与えられた回路データからの入力ベク
    トルの状態に基づいた集積回路の動的な回路シミュレー
    ション方法であって、 シミュレーションすべき回路データの１または複数の入
    力ベクトル及び／または観測点情報を入力するステップ
    と、 前記入力ベクトル及び／または観測点情報に基づいて、
    前記回路データ中から、入力信号の状態変動の伝播に影
    響を受けるノードで、かつ該ノードの前記状態変動が観
    測点に影響を与えるノードに対応する素子情報を抽出す
    るステップとを含むことを特徴とする回路シミュレーシ
    ョン方法。
13. 【請求項１３】 与えられた回路データから、入力ベク
    トルの状態に基づいた回路シミュレーションの結果に影
    響を与える素子情報の抽出である回路データの縮約プロ
    グラムを格納するコンピュータ読み取り可能な記録媒体
    であって、 シミュレーションすべき回路データの１または複数の入
    力ベクトル及び／または観測点情報を入力するモジュー
    ルと、 前記入力ベクトル及び／または観測点情報に基づいて、
    前記回路データ中から、入力信号の状態変動の伝播に影
    響を受けるノードで、かつ該ノードの前記状態変動が観
    測点に影響を与えるノードに対応する素子情報を抽出す
    るモジュールとを含むことを特徴とするコンピュータ読
    み取り可能な記録媒体。