CN113569510A - 通过考虑单元间时序进行的单元感知缺陷特性化 - Google Patents

通过考虑单元间时序进行的单元感知缺陷特性化 Download PDF

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CN113569510A CN202110473203.2A CN202110473203A CN113569510A CN 113569510 A CN113569510 A CN 113569510A CN 202110473203 A CN202110473203 A CN 202110473203A CN 113569510 A CN113569510 A CN 113569510A
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Abstract

公开通过考虑单元间时序进行的单元感知缺陷特性化。还公开一种确定是否可在用于设计集成电路的标准库单元中检测到缺陷的方法及设备。生成缺陷检测表，其指示是否可使用输入逻辑状态的特定组合且在不同的负载条件下检测到特定缺陷。合并结果以针对输入及输出逻辑状态的每一组合提供单个度量，其指示每一缺陷的三种可能结果中的一者：(1)是否可在所有负载条件下检测到所述缺陷，(2)是否仅可在一些负载条件下检测到所述缺陷；或(3)是否无论所述负载条件为何，都无法针对输入逻辑状态的所述特定组合检测到所述缺陷。

Description

通过考虑单元间时序进行的单元感知缺陷特性化
技术领域
本公开涉及用于验证集成电路设计的操作的系统及方法，且更特定来说，涉及通过考虑单元间时序进行的单元感知缺陷特性化。
背景技术
由于在整个设计内存在非常大数目的单元，所以测试复杂集成电路(IC)的操作是很难的。复杂IC的使用一直在增长，且有迹象表明在可预见的未来其将继续增长。当前存在用于协助测试此类IC的许多工具，包含用于确保此类设计满足可靠性及操作要求的工具。用于协助测试复杂IC的一个重要工具是单元感知缺陷模型。单元感知缺陷模型标定标准库单元内部的缺陷以实现更好的缺陷覆盖及更准确的缺陷诊断。行业已针对使用最新制造技术制造的设计广泛采用单元感知缺陷模型。
发明内容
公开一种方法，其中使用多个输入、至少一个输出、及至少一个经建模缺陷对集成电路设计的单元进行建模。基于所述多个输入中的至少一者的逻辑状态的组合与所述输出中的至少一者的状态所基于的强加在所述输入中的至少一者上的第一负载条件确定模型的所述输出中的所述至少一者的所述逻辑状态。基于所述输入中的至少一者的所述逻辑状态与所述输出中的所述至少一者的所述状态所基于的强加在所述输入中的至少一者上的第二负载条件确定所述模型的所述输出中的所述至少一者的所述逻辑状态。当所述经建模缺陷中的至少一者针对输入逻辑状态的所述组合存在于所述模型中时，处理器确定所述输出中的所述至少一者的所述逻辑状态在强加所述第一负载条件的情况下是否与在强加所述第二负载条件的情况下不同。
另外，将一种系统公开为包括存储器，所述存储器用于存储在施加输入逻辑状态的预定组合的情况下是否可检测到集成电路的单元中的经建模缺陷。另外，所述系统包括处理器，所述处理器耦合到所述存储器以：(1)存储关于是否可检测到所述经建模缺陷的所述确定；(2)使用多个输入及至少一个输出对集成电路设计的单元进行建模；(3)使用至少一个经建模缺陷对所述单元进行建模；(4)基于所述多个输入中的至少一者的逻辑状态的组合与所述输出的状态所基于的强加在所述输入中的至少一者上的第一负载条件确定模型的所述输出中的至少一者的逻辑状态、基于所述输入中的至少一者的所述逻辑状态与所述输出的所述状态所基于的强加在所述输入中的至少一者上的第二负载条件确定所述模型的所述输出中的至少一者的所述逻辑状态；及(5)当所述经建模缺陷中的至少一者针对输入逻辑状态的所述组合存在于所述模型中时，确定在强加所述第二负载条件的情况下的所述输出的所述逻辑状态是否与在强加所述第一负载条件的情况下的所述输出的所述逻辑状态不同。
又另外，公开一种非暂时性计算机可读媒体，其包括当由处理器执行时致使所述处理器进行以下操作的经存储指令：(1)存储关于是否可检测到经建模缺陷的确定；(2)使用多个输入及至少一个输出对集成电路设计的单元进行建模；(3)使用至少一个经建模缺陷对所述单元进行建模；(4)基于所述多个输入中的至少一者的逻辑状态的组合与所述输出的状态所基于的强加在所述输入中的至少一者上的第一负载条件确定模型的所述输出中的至少一者的逻辑状态；(5)基于所述输入中的至少一者的所述逻辑状态与所述输出的所述状态所基于的强加在所述输入中的至少一者上的第二负载条件确定所述模型的所述输出中的至少一者的所述逻辑状态；及(6)当所述经建模缺陷中的至少一者针对输入逻辑状态的所述组合存在于所述模型中时，确定在强加所述第二负载条件的情况下的所述输出的所述逻辑状态是否与在强加所述第一负载条件的情况下的所述输出的所述逻辑状态不同。
附图说明
从下文给出的详细描述及从本公开的实施例的附图将更加完全地理解本公开。图用于提供对本公开的实施例的了解及理解且不会将本公开的范围限于这些特定实施例。此外，图不一定是按比例绘制的。
图1是具有四个输入及一个输出的标准库单元的简化说明。
图2是已针对其对缺陷进行建模的单元的实例的说明。
图3是静态缺陷检测表的说明。
图4说明D-DDT，其中针对施加到输入中的每一者的输入逻辑状态的各种组合记载缺陷且其中输出具有所展示的逻辑电平。
图5是根据所公开的方法及设备的DDT的说明。
图6是用于记录针对逻辑状态的每一组合及弧的行为的动态缺陷检测记录的说明。
图7是所公开方法的一个实施例的流程图。
图8说明在制品(例如集成电路)的设计、验证及制造期间用于变换及验证表示集成电路的设计数据及指令的实例过程集。
图9说明用于致使机器执行本文论述的方法论中的任一者或多者的一组指令可在其内执行的计算机系统900的实例机器。
具体实施方式
所公开方法及设备提供一种用于对复杂集成电路(IC)的单元中的故障进行建模的高效且相对准确的方法及设备。
针对具有成千上万个标准库单元的设计，施加到单元中的每一者的单元引脚的信号受邻近单元的信号影响，从而导致在试图对连接到每一引脚的电阻性/电容性(RC)网络进行建模时必须考虑的因素。而且，单元引脚处的RC负载量可取决于用于实施单元的技术的类型。不同RC负载可在IC的单元的输入引脚中的每一者处导致不同波形。这些不同的波形可对由单元中的特定类型的缺陷所引起的行为具有显著影响。
测试标准库单元的一种方式依赖于检测针对可施加到单元的输入状态的每一特定组合的适当输出状态。图1是具有四个输入A0、A1、B0、B1及一个输出的标准库单元的简化说明，所述四个输入A0、A1、B0、B1及一个输出各自使用红叉来说明以指示其是测试点。通过施加输入逻辑状态的特定组合并观察输出处的逻辑状态，确认单元的功能性。此过分简单化的测试对简单单元是足够的。然而，随着标准库单元的复杂性增加，此过分简单化的方法检测故障的能力会崩溃。特定来说，仅仅通过将已知逻辑状态施加到输入并检测输出的逻辑状态很难确定复杂单元中的故障的来源。
为了允许进行更全面的分析，使用常规单元感知缺陷模型对单元在特定缺陷条件下的行为进行建模。所述行为被记载于缺陷检测表中。使用“单元感知测试模型生成工具(CTMGT)”生成库单元的单元感知缺陷模型。CTMGT针对特定缺陷组合模拟特定库单元的输入引脚处的输入逻辑状态的许多(如果并非全部)可能输入组合，且还模拟输出在特定输入及缺陷条件下的逻辑状态以便准确地捕获单元的缺陷行为。
通常考虑两种类型的缺陷；静态缺陷及动态缺陷。静态缺陷导致无论将什么输入值施加到单元的输入，信号都被卡在逻辑0状态下或被卡在逻辑1状态下。动态缺陷引起信号从0逻辑状态到1逻辑状态(或从1到0)的转变的延迟。通常，缺陷检测表(DDT)包括静态缺陷检测表(S-DDT)及动态缺陷检测表(D-DDT)。
图2是已针对其对缺陷进行建模的单元的实例的说明。举例来说，第一缺陷D1是第一场效晶体管(FET)204a与第二FET 204b之间的开路。第二缺陷D2是第三FET 204c的栅极与源极之间的电阻性短路。第三缺陷D3是第四FET 204d的栅极与源极之间的电阻性短路。第四缺陷D4是第五FET 204e的漏极与源极之间的电阻性短路。展示了一组输入A0、A1、B0、B1，还展示了输出节点206。还展示额外缺陷202f、202g、202h。应注意，当图中展示的元件与具有后接字母部分的数字部分的参考标示(例如FET 204a)相关联时，具有相同数字部分的所有元件都可共同地通过数字部分来引用，例如FET 204。
图3是S-DDT 300的说明。S-DDT 300的前四列指示输入逻辑状态的组合。标记为“A0”的第一列中的“1”指示具有逻辑状态“1”的信号被施加到输入A0。应注意，单元200中的若干节点可经连接到输入A0，如同在单元200中展示的实例中的情况。类似地，标记为“A1”的第二列中的“0”指示具有逻辑状态“0”的信号被施加到输入A1。这针对标记为“B0”及“B1”的列也成立。
标记为“输出”的列中的“1”或“0”指示在单元中无任何缺陷的情况下由输入信号状态的特定组合引起的输出。最后五列指示使用输入逻辑状态的特定组合是否可检测到每一特定缺陷(即，将导致所得输出发生变化)。标记为“Dx”的列中的“1”指示可检测到相关联缺陷，其中x等于1、3、5或7。举例来说，标记为“D5”及“D7”的列中的“1”指示如果缺陷D5或缺陷D7存在于电路中且输入逻辑状态0、0、0、1分别被施加到输入“A0”、“A1”、“B0”、及“B1”，那么输出将是“1”(与行1的输出列中所指示的“0”相反)。此外，缺陷D1、D3及D4将不会影响输出的状态(即，此类缺陷不能从输入逻辑状态的此组合检测到)。应注意，不针对此表中的输入逻辑状态与输出逻辑状态的组合对缺陷D2、D6及D8进行建模。因此，此表不指示此类缺陷是否是可检测的。还应注意，特定逻辑状态不一定在逻辑上与此实例中提及的特定缺陷相关，而是输入状态与缺陷的位置不相关以实际上导致能够以本文中呈现的DDT中记载的方式检测这些特定缺陷。仅仅出于说明根据所公开的方法及设备的DDT的期望操作方式的目的任意地选择了这些DDT值。
图4说明D-DDT 400，其中针对施加到输入A0、A1、B0、B1中的每一者的输入逻辑状态的各种组合记载缺陷D2、D6及D8且其中输出具有D-DDT 400中展示的逻辑状态。在D-DDT400中，输入列中的一者中的“0”指示施加到那个输入的信号处于逻辑“0”状态。输入列中的一者中的“R”指示施加到对应输入的信号从“0”逻辑状态上升到“1”逻辑状态。输入列中的“F”指示施加到相关联输入的信号从逻辑“1”状态下降到逻辑“0”状态。
因此，当缺陷被给定输入向量(即，施加到单元输入节点的输入逻辑状态集)检测到时，在检测表中记录“1”，而当缺陷未被给定输入向量检测到时，在检测表中记录“0”。
另外，对低功耗的要求已压低芯片操作电压，此又致使模拟效应以及过程相关时序变化显著增加。这些效应导致了时序弧(即，IC中的特定节点处的信号归因于传播通过电路的特定部分的上升时间及/或下降时间)的长度的变化量增加。此增加使得更难以准确地检测动态故障，这是由于一些动态故障是取决于沿着IC的电路的特定时序。
因此，将为有利的是，提供一种可高效且更准确地对在其下将发生故障的条件进行建模的系统。
本文中呈现的所公开的方法及设备提供一种单元感知故障模型，其将由单元间电容或负载电容引起的不同时序(即，所得波形)考虑在内。通过在对故障条件进行建模时将RC负载的不同例子考虑在内，可使用更现实的模型对缺陷的行为进行建模。接着，可将此模型施加到IC设计。在IC设计的建模中取决于用于制造IC的特定制造技术使用一系列RC值。因此，可作出关于缺陷是否针对不同时序弧展现不同“检测状态”(即，在一些RC负载条件下可以检测到，但在不同RC负载条件下不能检测到)的确定。在其中确定缺陷对施加到输入的波形时序敏感(例如可由不同单元间电容引起)的情况中，将灵活的检测状态“x”放置于S-DDT的列中以指示单元感知测试模型已经确定缺陷的状态是非确定性的(即，可随各种输入引脚上的不同RC负载而变化)。
单元感知缺陷模型标定标准库单元内部的缺陷且实现更有效的缺陷建模及因此更准确的缺陷诊断。单元感知缺陷建模捕获缺陷检测表(DDT)中的缺陷行为。类似于先前使用的DDT(例如图4中展示)，目前公开的方法及设备中使用的DDT具有若干行，其中每一者与输入的逻辑状态的特定组合、输出相关联且指示被建模的一群组缺陷内的每一缺陷的影响。在一些实施例中，可通过确定单元的输出的逻辑状态在有缺陷的情况下是否与在无缺陷的情况下不同而作出关于所述缺陷是否可检测的确定。
然而，根据目前公开的方法及设备，使用高级CTMGT生成库单元的单元感知缺陷模型。对输入引脚的若干可能输入组合进行建模。针对输入信号的每一组合，假定在每一输入处施加特定时序弧(即，基于信号上的负载条件的信号上升或下降时间)。施加输入信号逻辑状态(即，输入上升、下降或处于稳态)的相同组合，但在输入中的每一者处施加不同时序弧。将具有不同时序弧的信号施加到正在上升或下降的那些输入允许更准确地捕获在不同条件下的缺陷行为。接着，针对输入信号逻辑状态的每一组合重复此过程。类似地，改变输出处的负载条件。针对每一组合，确定输出的逻辑状态。在展示的实例中，仅存在一个输出，但其它实施例可具有多个输出。通过确定输出的逻辑状态是否在不同负载条件下不同，可确定针对输入逻辑状态的每一此组合及负载条件的单元的行为。因此，在一些实施例中，处理器将基于输入处的逻辑状态的预定组合与输出的状态所基于的强加在输入中的至少一者上的第一负载条件确定单元的模型的输出中的至少一者的逻辑状态。接着，处理器基于输入中的至少一者的逻辑状态与输出的状态所基于的强加在输入上的第二负载条件确定单元模型的输出的逻辑状态。接着，当缺陷中的至少一者针对输入逻辑状态的组合存在于单元模型中时，处理器确定输出中的至少一者的逻辑状态在强加第一负载条件的情况下是否与在强加第二负载条件的情况下不同。
类似地，确定针对输入逻辑状态的组合与施加到输出的不同负载条件的输出的逻辑状态。即，控制过程的处理器基于逻辑状态的预定组合与强加在输出中的一或多者上的特定负载条件确定单元模型的输出中的至少一者的逻辑状态。接着，处理器基于逻辑状态的预定组合与强加在输出上的不同负载条件确定单元模型的输出的逻辑状态。接着，当缺陷中的至少一者针对输入逻辑状态的组合存在于模型中时，处理器作出关于输出的逻辑状态在强加初始负载条件的情况下是否与在强加后续负载状态的情况下不同的确定。
针对被建模的每一缺陷，模型可具有针对输入逻辑状态的每一组合的三种不同结果中的一者。第一结果是，无论针对所有输出负载条件施加到输入的时序弧为何，在其中施加了逻辑状态的特定组合的所有情况中都可检测到经建模的缺陷。在此情况中，缺陷在DDT中用“1”标记。第二结果是，无论施加到各个输入的时序弧为何且无论输出上的负载条件为何，使用逻辑状态的此组合都不能检测到缺陷。在此情况中，缺陷在DDT中在与输入逻辑状态的此组合相关联的行中被指派“0”。第三结果是，可检测到针对一些时序弧及/或输出负载条件集的缺陷，但不能检测到针对其它时序弧及/或输出负载条件集的缺陷。在此情况中，针对与输入信号状态的此组合相关联的行将“x”放置于与那个缺陷相关联的列中。将用以下实例使这更加清楚。
通过在DDT中指示缺陷是否在所有负载条件下都可检测、在任何负载条件下都不可检测或仅在一些负载条件下可检测，可识别原本可能难以检测或特性化的缺陷。
图5是根据所公开的方法及设备的DDT 500的说明。如同针对图4中展示的DDT400的情况，每一输入在DDT 500的列502中的对应者的头部处指示。另外，每一输出(在展示的实例中仅存在一个输出)在DDT 500的列504中的对应者的头部处指示。又进一步，被建模的每一缺陷在DDT 500的列506中的对应者的头部处指示。在DDT 500中的每一列的头部处指示的输入、输出及缺陷与图4的DDT 400中所展示且关于图4的DDT 400所描述的输入、输出及缺陷相同。
然而，与图4中展示的DDT 400相比，DDT 500的每一列是来自一系列经建模行为的“合并结果”。合并结果是合并了若干结果的结果，每一此合并结果具有相同输入，但具有不同时序弧及/或输出负载条件集，如将从下文描述的实例可见。
图6是用于记录针对逻辑状态的每一组合及弧的行为的动态缺陷检测记录600的说明。动态缺陷检测记录600的经记录缺陷行为用于创建DDT 500中展示的合并结果。针对每一缺陷606，与输入逻辑状态602的每一唯一组合及输入负载条件609相关联地制作缺陷条目608。在一些实施例中，动态缺陷检测记录还具有与若干输出负载条件604中的每一者相关联的唯一缺陷条目608。即，针对输入602及输入负载条件609，存在与所有相同值相关联的唯一缺陷条目608，但针对输出负载条件604，存在与不同值相关联的唯一缺陷条目608。
观察动态缺陷检测记录600的前六行，输入及输出的逻辑状态保持相同。即，针对前六行607中的每一者，输入A0的逻辑状态是“0”，输入A1的逻辑状态是“0”、输入B0的逻辑状态是“0”且输入B1的逻辑状态是“R”(上升)。前六行中的每一者的输出是“0”。除了指示每一输入、输出的特定逻辑状态及缺陷的状态的列之外，还存在与每一输入相关联的列609及与输出相关联的列605，其指示与每一特定输入及输出相关联的负载(即，弧)。在图6中展示的实例中，负载由从1到3的整数指示以指示将针对其对缺陷D2、D6、D8进行建模的三个相异负载中的一者。应注意，负载条件可包含针对输入及输出中的每一者的不同数目个唯一负载条件。举例来说，可存在与输入A0相关联的3个唯一负载条件609a及与输入A1相关联的五个不同唯一负载条件609b。另外，应注意，图6中展示的记录600仅展示输入逻辑状态的一些组合、所得输出逻辑状态及针对每一者的负载条件，这是由于组合的数目太大而无法说明所有可能组合。
第一行607a展示，针对施加到输入的逻辑状态的特定组合，当负载条件1(行607a,列609a)被施加到输入A0、负载条件1(行607a,列609b)被施加到输入A1、负载条件1(行607a,列609c)被施加到输入B0、负载条件1(行607a,列609d)被施加到输入B1、且输出负载条件1(行607a,列605)存在于输出处时，输出(行607a,列604)将是0且三个缺陷D2、D6、D8中的任何一者都不会被检测到。然而，当输入A0上的负载条件(行607b,列609a)变为负载条件2时，如记录600的第二行607b中展示，缺陷D8被检测到，如由第二行607b的D8列617中的“1”指示。因此，在所有其它条件都相同的情况下，施加到输入A0的输入信号上的负载条件发生变化将改变缺陷D8是否被检测到。类似地，在负载条件3被施加到输入A0处的信号的情况下(行607c,列609a)，缺陷D8被检测到，如由第三行607c及D8列617中的“1”记录。应注意，在展示的实例动态缺陷检测记录600中，输出负载条件列605中的值针对所展示的所有行都保持恒定。然而，输出负载条件通常将是变量，类似于每一输入上的输入负载条件且将被改变以测试在不同输出负载条件下检测缺陷的能力。
可见，相同逻辑状态被施加到记录600的前六行607中的输入中的每一者，但前两个输入A0、A1的负载609a、609b在这些行607中的每一者中发生变化。此外，随着这两个输入的负载609a、609b改变，可检测的特定缺陷606a、606b、606c也改变。由于前六行607中的每一者都具有相同逻辑状态，所以其将被“合并”到具有DDT 500的第一行508中展示的相同逻辑状态(即，针对四个输入A0、A1、B0、B1分别为0、0、0、R)的DDT 500的行508中。针对强加于动态缺陷检测记录600的前六行607中的所有经测试输入及输出负载条件都未检测到缺陷D2。因此，具有值“0”的缺陷条目被放置于DDT 500的第一行508的D2列506a中。由于针对输入处的逻辑状态的此组合缺陷D6及D8可在一些负载条件下被检测到，但在其它负载条件下不能被检测到，所以具有值“x”的缺陷条目被放置于第一行508(即，与输入逻辑状态0、0、0、R的特定组合相关联的行)中的D6列506b及D8列506c中。
接下来观察记录600的行611，输入具有逻辑状态R、0、0、R的组合。高级CTMGT针对缺陷生成模型，其中列609a中的输入A0的负载条件在第7行611a中被设置到负载条件1，在第8行611b中被设置到负载条件2等等。输入A1的负载条件609b针对第7、第8、及第9行611a到611c被保持为负载条件1，但针对第10行611d及第11行611e被设置到负载条件2。在第7到第十一行611，未检测到缺陷D8。然而，在这些行中的一些行中检测到缺陷D2及D6两者，但在这些行中的其它行中未检测到D2及D6两者。因此，在针对输入状态R、0、0、R的组合合并模型之后，列506a、506b中的缺陷D2及D6的缺陷列506a、506b使用“x”被标记于DDT 500的行510中，且列506c中的缺陷D8使用“0”被标记于行510中，从而指示使用DDT的第二行中展示的输入逻辑状态的组合且在一些但并非其它负载条件下，检测到缺陷D2及D6。然而，针对输入逻辑状态的此特定组合在任何负载条件下都未检测到缺陷D8。
现在观察其中输入逻辑状态的组合是列502中展示的0、0、R、R的DDT 500的第三行512，可见，缺陷D2及D6在任何负载条件下都从未被检测到，而缺陷D8在任何负载条件下都始终被检测到，如由DDT 500的第三行512的D2列506a及D6列506b中的“0”及由DDT 500的第三行512的D8列506c中的“1”指示。
在一些实施例中，记录600被维持。然而，在其它实施例中，未明确创建记录600，而是编译了结果以便使DDT 500完整。即，经生成记录600的说明在一些实施例中仅仅是为了说明目的，但在其它实施例中可明确地生成。
在一些实施例中，确定输入及输出处的弧的特定负载条件可基于静态时序分析(STA)及动态时序分析(DTA)的结果确定。用于执行此时序分析的方法在所属领域中是众所周知的。即，通过使用由潜在电容负载造成的一系列转换速率来特性化很可能被施加到输入或在被测试设计中作为输出信号出现的输入信号的特定性质，可对高级CTMGT在其下生成DDT中的合并值的特定负载条件进行建模。替代地，指示无功负载(例如电容负载)范围的模型可用于确定应被高级CTMGT用来针对输入逻辑状态的每一组合生成一系列模型的一系列转换速率。
图7是所公开方法的一个实施例的流程图。最初，使用多个输入、至少一个输出及至少一个经建模缺陷对集成电路设计的单元进行建模(步骤702)。基于多个输入中的至少一者的逻辑状态的组合与强加在输入上的确定输出的状态的第一负载条件作出关于模型的输出中的至少一者的逻辑状态的确定(步骤704)。接着，基于输入中的至少一者的逻辑状态与强加在输入中的至少一者上的第二负载条件确定输出中的至少一者的逻辑状态(步骤706)。最后，当经建模缺陷中的至少一者针对输入逻辑状态的组合存在于模型中时，处理器确定输出中的至少一者的逻辑状态在将第一负载条件强加在输入上的情况下是否与在强加第二负载条件的情况下不同(步骤708)。
用于实施所公开的方法的设备
图8说明在制品(例如集成电路)的设计、验证及制造期间用于变换及验证表示集成电路的设计数据及指令的实例过程集800。这些过程中的每一者可被构造及实现为多个模块或操作。术语‘EDA’表示术语‘电子设计自动化’。这些过程以使用由设计者供应的信息创建产品理念810开始。所述信息经变换以创建使用一组EDA过程812的制品。当完成时，设计下线834，且集成电路的原图(例如几何图案)被发送到制造设施以制造掩模集。接着，将掩模集用于制造集成电路。在下线之后，制造836半导体裸片，且执行封装及组装过程838以生产最终集成电路840。
电路或电子结构的规范的范围可从低级晶体管材料布局到高级描述语言。高抽象级别可用于使用硬件描述语言(‘HDL’)设计电路及系统，所述硬件描述语言例如VHDL、Verilog、SystemVerilog、SystemC、MyHDL或OpenVera。HDL描述可被变换成逻辑级寄存器传送级(‘RTL’)描述、门级描述、布局级描述、或掩模级描述。作为不太抽象的描述的每一较低抽象级别都会在设计描述中添加更多有用的细节，例如，包含所述描述的模块的更多细节。作为不太抽象的描述的较低抽象级别可由计算机生成、从设计库导出、或由另一设计自动化过程创建。处于较低抽象语言级别下的用于指定更详细描述的规范语言的实例是SPICE，其用于详细描述具有许多模拟组件的电路。每一抽象级别下的描述经启用以被那个层的对应工具使用(例如，正式验证工具)。设计过程可使用图7中描述的序列。所描述的过程可通过EDA产品(或工具)启用。
在系统设计814期间，指定将制造的集成电路的功能性。设计可针对所期望特性而优化，所期望特性例如功耗、性能、区域(物理及/或代码行数)、及成本降低等。将设计分成不同类型的模块或组件可在此阶段发生。
在逻辑设计及功能验证816期间，以一或多种描述语言指定电路中的模块或组件，且检查规范的功能准确度。举例来说，电路的组件可经验证以生成匹配被设计的电路或系统的规范的要求的输出。功能验证可使用模拟器及其它程序(例如测试平台生成器、静态HDL检查器、及形式验证器)。在一些实施例中，称为‘仿真器’或‘原型系统’的特殊组件系统用于加速功能验证。
在用于测试的合成及设计818期间，将HDL代码变换成网表。在一些实施例中，网表可为一种图形结构，其中图形结构的边缘表示电路的组件且其中图形结构的节点表示组件的互连方式。HDL代码及网表两者都是分层制品，其可由EDA产品用来验证集成电路在被制造时根据指定设计来运行。网表可针对目标半导体制造技术进行优化。另外，完成的集成电路可经测试以验证集成电路满足规范的要求。
在网表验证820期间，检查网表与时序约束的依从性及与HDL代码的对应性。在设计规划822期间，构造集成电路的整体平面图且针对时序及顶级布线对其进行分析。
在布局或物理实施824期间，物理放置(例如晶体管或电容器的电路组件的定位)及布线(电路组件通过多个导体的连接)发生，且可执行从库选择用以启用特定逻辑功能的单元。如贯穿本公开使用，术语“单元”指定提供布尔逻辑函数(例如AND、OR、NOT、XOR)或存储功能(例如触发器或锁存器)的一组晶体管、其它组件、及互连。如本文中使用，电路“块”可可指代两个或更多个单元。单元及电路块两者都可称为模块或组件且经启用作为物理结构及在模拟时启用。指定所选择的单元(基于‘标准单元’)的参数，例如大小，且使其可在数据库中存取以供EDA产品使用。
在分析及提取826期间，在布局级下验证电路功能，此准许改善布局设计。在物理验证828期间，检查布局设计以确保制造约束是正确的，所述制造约束例如DRC约束、电约束、光刻约束，且电路系统功能匹配HDL设计规范。在分辨率增强830期间，变换布局的几何结构以改进电路设计的制造方式。
在下线期间，将创建用于(在适当情况下在应用了光刻增强之后)生产光刻掩模的数据。在掩模数据准备830期间，将‘下线’数据用于生产用于生产完成的集成电路的光刻掩模。
计算机系统(例如图9的计算机系统900)的存储子系统可用于存储由本文中描述的一些或全部EDA产品、及用于开发用于库及使用所述库的物理及逻辑设计的单元的产品的程序及数据结构。
图9说明用于致使机器执行本文论述的方法论中的任一者或多者的一组指令可在其内执行的计算机系统900的实例机器。在替代实施方案中，机器可连接(例如，联网)到LAN、内部网、外部网及/或因特网中的其它机器。机器可在客户端-服务器网络环境中以服务器或客户端机器的身份操作，在对等(或分布式)网络环境中作为对等机器操作，或在云计算基础设施或环境中作为服务器或客户端机器操作。
机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络设备、服务器、网络路由器、交换机或网桥或能够(循序或以其它方式)执行指定将由所述机器所采取的动作的一组指令的任何机器。此外，虽然说明了单个机器，但术语“机器”还应被视为包含个别或联合执行一组(或多组)指令以执行本文中论述的方法论中的任一或多者的机器的任何集合。
实例计算机系统900包含处理装置902、主存储器904(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)(例如同步DRAM(SDRAM)、静态存储器906(例如，快闪存储器、静态随机存取存储器(SRAM)等)及数据存储系统918，其经由总线930彼此通信。
处理装置902表示一或多个处理器，例如微处理器、中央处理部件或类似物。更特定来说，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的一处理器或实施指令集组合的多个处理器。处理装置902也可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器或类似物。处理装置902可经配置以执行用于执行本文中描述的操作及步骤的指令926。
计算机系统900可进一步包含网络接口装置908以通过网络920通信。计算机系统900还可包含视频显示器部件910(例如液晶显示器(LCD)或阴极射线管(CRT))、字母数字输入装置912(例如键盘)、光标控制装置914(例如鼠标)、图形处理部件922、信号生成装置916(例如扬声器)、视频处理部件928、及音频处理部件932。
数据存储装置918可包含其上存储一或多组指令926或体现本文中描述的方法论或功能中的任一或多者的软件的机器可读存储媒体924(也称为非暂时性计算机可读媒体)。指令926还可在其由计算机系统900执行期间完全或至少部分驻存于主存储器904内及/或处理装置902内，主存储器904及处理装置902也构成机器可读存储媒体。
在一些实施方案中，指令926包含用于实施对应于本公开的功能性的指令。虽然在实例实施例方案中将机器可读存储媒体924展示为单个媒体，但术语“机器可读存储媒体”应理解为包含单个媒体或存储一或多个指令集的多个媒体(例如，集中式或分布式数据库及/或相关联高速缓存及服务器)。术语“机器可读存储媒体”还应理解为包含能够存储或编码由机器执行的一组指令且致使机器及处理装置902执行本公开的方法论中的任一或多者的任何媒体。术语“机器可读存储媒体”应相应地理解为包含(但不限于)固态存储器、光学媒体及磁性媒体。
已依据对计算机存储器内的数据位的操作的算法及符号表示呈现前述详细描述的一些部分。这些算法描述及表示是由数据处理领域的技术人员用以向所属领域的其它技术人员最有效地表达其工作实质的方式。算法可为导致所期望结果的操作序列。操作是需要物理操纵物理量的操作。此类量可采取能够被存储、组合、比较及以其它方式操纵的电信号或磁信号的形式。此类信号可称为位、值、元件、符号、字符、项、数字、或类似物。
然而，应记住，所有这些及类似术语都应与适当物理量相关联，且仅仅是应用于这些量的方便标签。除非如从本公开明白那样另外明确指出，否则，应了解，在整个描述中，特定术语指代计算机系统或类似电子计算装置的动作及过程，所述计算机系统或类似电子计算装置操纵表示为计算机系统的寄存器及存储器内的物理(电子)量的数据并将所述数据转换成类似地表示为计算机系统存储器或寄存器或其它此类信息存储装置内的物理量的其它数据。
本公开还涉及用于执行本文中的操作的设备。此设备可出于预期目的经专门构造，或其可包含由存储于计算机中的计算机程序选择性地激活或重新配置的计算机。此计算机程序可经存储于计算机可读存储媒体中，例如(但不限于)任何类型的磁盘(包含软盘、光盘、CD-ROM及磁光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
本文中呈现的算法及显示器并不固有地涉及任何特定计算机或其它设备。各种其它系统可结合根据本文中的教示的程序使用，或可证明构造更专门的设备来执行方法是方便的。另外，本公开不参考任何特定编程语言进行描述。应了解，多种编程语言可用于实施本文中所描述的本公开的教示。
本公开可经提供作为计算机程序产品或软件，其可包含具有其上存储有指令的机器可读媒体，所述指令可用于编程计算机系统(或其它电子装置)以执行根据本公开的过程。机器可读媒体包含用于存储呈可由机器(例如计算机)读取的形式的信息的任何机构。举例来说，机器可读(例如计算机可读)媒体包含机器(例如计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
在前述公开内容中，已参考本公开的特定实例实施方案描述了其实施方案。将为明显的是，在不背离以下权利要求书中所陈述的本公开的实施方案的更宽精神及范围的情况下，可对所述实施方案做出各种修改。在本公开以单数形式参考一些元件的情况下，在图式中可描绘一个以上元件，且相似元件用相似编号标记。本公开及图式应相应地以说明性意义而非限制性意义来看待。

Claims (20)

1.一种方法，其包括：
使用多个输入、至少一个输出、及至少一个经建模缺陷对集成电路设计的单元进行建模；
基于所述多个输入中的至少一者的逻辑状态的组合与所述输出中的至少一者的状态所基于的强加在所述输入中的至少一者上的第一负载条件确定模型的所述输出中的所述至少一者的所述逻辑状态；
基于所述输入中的至少一者的所述逻辑状态与所述输出中的所述至少一者的所述状态所基于的强加在所述输入中的至少一者上的第二负载条件确定所述模型的所述输出中的所述至少一者的所述逻辑状态；及
当所述经建模缺陷中的至少一者针对输入逻辑状态的所述组合存在于所述模型中时，由处理器确定所述输出中的所述至少一者的所述逻辑状态在强加所述第一负载条件的情况下是否与在强加所述第二负载条件的情况下不同。
2.根据权利要求1所述的方法，其进一步包括：
基于逻辑状态的所述组合与强加在所述至少一个输出上的第三负载条件确定所述模型的所述输出中的所述至少一者的所述逻辑状态；
基于逻辑状态的所述组合与强加在所述至少一个输出上的第四负载条件确定所述模型的所述输出中的所述至少一者的所述逻辑状态；及
当所述经建模缺陷中的至少一者针对输入逻辑状态的所述组合存在于所述模型中时，确定所述输出中的所述至少一者的所述逻辑状态在强加所述第三负载条件的情况下是否与在强加所述第四负载条件的情况下不同。
3.根据权利要求1所述的方法，从所述至少一个输出的所述逻辑状态确定所述经建模缺陷是否是可检测的。
4.根据权利要求3所述的方法，从所述多个输入的所述逻辑状态、及所述至少输出的所述逻辑状态确定所述经建模缺陷是否是可检测的。
5.根据权利要求4所述的方法，其进一步包含：
使用所述多个输入及所述至少一个输出且在没有所述至少一个经建模缺陷的情况下对所述单元进行建模；
针对具有所述经建模缺陷的所述模型，基于所述多个输入中的至少一者的逻辑状态的所述预定组合确定所述模型的所述输出中的至少一者的所述逻辑状态；
针对不具有所述经建模缺陷的所述模型，基于所述多个输入中的至少一者的逻辑状态的所述预定组合确定所述模型的所述输出中的至少一者的所述逻辑状态；及
基于针对具有所述经建模缺陷的所述模型的所述至少一个输出的所述逻辑状态是否与针对不具有所述经建模缺陷的所述模型的所述至少一个输出的所述逻辑状态相同，确定所述经建模缺陷是否是可检测的。
6.根据权利要求1所述的方法，其进一步包括在缺陷检测表中指示所述经建模缺陷是否：
在所有输入负载条件下都可检测；
在一些输入负载条件下可检测，但在其它负载条件下不可检测；或
在所述输入负载条件中的任一者下都不可检测。
7.根据权利要求6所述的方法，其进一步包括在动态缺陷检测记录中指示所述经建模缺陷是否是可检测的，所述动态缺陷检测记录具有针对输入逻辑状态的每一唯一组合、输入负载条件及输出负载条件的缺陷条目。
8.一种系统，其包括：
存储器，其用于存储在施加输入逻辑状态的预定组合的情况下是否能够检测到集成电路的单元中的经建模缺陷；
处理器，其耦合到所述存储器以：
存储关于是否能够检测到所述经建模缺陷的确定；
使用多个输入及至少一个输出对集成电路设计的单元进行建模；
使用至少一个经建模缺陷对所述单元进行建模；
基于所述多个输入中的至少一者的逻辑状态的组合与所述输出的状态所基于的强加在所述输入中的至少一者上的第一负载条件确定模型的所述输出中的至少一者的所述逻辑状态；
基于所述输入中的至少一者的所述逻辑状态与所述输出的所述状态所基于的强加在所述输入中的至少一者上的第二负载条件确定所述模型的所述输出中的至少一者的所述逻辑状态；
当所述经建模缺陷中的至少一者针对输入逻辑状态的所述组合存在于所述模型中时，确定在强加所述第二负载条件的情况下的所述输出的所述逻辑状态是否与在强加所述第一负载条件的情况下的所述输出的所述逻辑状态不同。
9.根据权利要求8所述的系统，其中所述处理器进一步用于：
基于逻辑状态的所述组合与强加在所述至少一个输出上的第三负载条件确定所述模型的所述输出中的所述至少一者的所述逻辑状态；
基于逻辑状态的所述组合与强加在所述至少一个输出上的第四负载条件确定所述模型的所述输出中的所述至少一者的所述逻辑状态；及
当所述经建模缺陷中的所述至少一者针对输入逻辑状态的所述组合存在于所述模型中时，确定所述输出中的所述至少一者的所述逻辑状态在强加所述第三负载条件的情况下是否与在强加所述第四负载条件的情况下不同。
10.根据权利要求8所述的系统，其中所述处理器进一步用于从所述至少一个输出的所述逻辑状态确定所述经建模缺陷是否是可检测的。
11.根据权利要求10所述的系统，其中所述处理器进一步用于从所述多个输入的所述逻辑状态、及所述至少输出的所述逻辑状态确定所述经建模缺陷是否是可检测的。
12.根据权利要求11所述的系统，其中所述处理器进一步用于：
使用所述多个输入及所述至少一个输出且在没有所述至少一个经建模缺陷的情况下对所述单元进行建模；
针对具有所述经建模缺陷的所述模型，基于所述多个输入中的至少一者的逻辑状态的所述预定组合确定所述模型的所述输出中的至少一者的所述逻辑状态；
针对不具有所述经建模缺陷的所述模型，基于所述多个输入中的至少一者的逻辑状态的所述预定组合确定所述模型的所述输出中的至少一者的所述逻辑状态；及
基于针对具有所述经建模缺陷的所述模型的所述至少一个输出的所述逻辑状态是否与针对不具有所述经建模缺陷的所述模型的所述至少一个输出的所述逻辑状态相同，确定所述经建模缺陷是否是可检测的。
13.根据权利要求8所述的系统，其中所述处理器进一步用于在缺陷检测表中指示所述经建模缺陷是否：
在所有输入负载条件下都可检测；
在一些输入负载条件下可检测，但在其它负载条件下不可检测；或
在所述输入负载条件中的任一者下都不可检测。
14.根据权利要求13所述的系统，其中所述处理器进一步用于在动态缺陷检测记录中指示所述经建模缺陷是否是可检测的，所述动态缺陷检测记录具有针对输入逻辑状态的每一唯一组合、输入负载条件及输出负载条件的缺陷条目。
15.一种非暂时性计算机可读媒体，其包括当由处理器执行时致使所述处理器进行以下操作的经存储指令：
存储关于是否能够检测到经建模缺陷的确定；
使用多个输入及至少一个输出对集成电路设计的单元进行建模；
使用至少一个经建模缺陷对所述单元进行建模；
基于所述多个输入中的至少一者的逻辑状态的组合与所述输出的状态所基于的强加在所述输入中的至少一者上的第一负载条件确定模型的所述输出中的至少一者的所述逻辑状态；
基于所述输入中的至少一者的所述逻辑状态与所述输出的所述状态所基于的强加在所述输入中的至少一者上的第二负载条件确定所述模型的所述输出中的至少一者的所述逻辑状态；
当所述经建模缺陷中的至少一者针对输入逻辑状态的所述组合存在于所述模型中时，确定在强加所述第二负载条件的情况下的所述输出的所述逻辑状态是否与在强加所述第一负载条件的情况下的所述输出的所述逻辑状态不同。
16.根据权利要求15所述的非暂时性计算机可读媒体，其进一步致使所述处理器：
基于逻辑状态的所述组合与强加在所述至少一个输出上的第三负载条件确定所述模型的所述输出中的所述至少一者的所述逻辑状态；
基于逻辑状态的所述组合与强加在所述至少一个输出上的第四负载条件确定所述模型的所述输出中的所述至少一者的所述逻辑状态；及
当所述经建模缺陷中的所述至少一者针对输入逻辑状态的所述组合存在于所述模型中时，确定所述输出中的所述至少一者的所述逻辑状态在强加所述第三负载条件的情况下是否与在强加所述第四负载条件的情况下不同。
17.根据权利要求15所述的非暂时性计算机可读媒体，其进一步致使所述处理器从所述至少一个输出的所述逻辑状态确定所述经建模缺陷是否是可检测的。
18.根据权利要求17所述的非暂时性计算机可读媒体，其进一步致使所述处理器从所述多个输入的所述逻辑状态、及所述至少输出的所述逻辑状态确定所述经建模缺陷是否是可检测的。
19.根据权利要求18所述的非暂时性计算机可读媒体，其进一步致使所述处理器：
使用所述多个输入及所述至少一个输出且在没有所述至少一个经建模缺陷的情况下对所述单元进行建模；
针对具有所述经建模缺陷的所述模型，基于所述多个输入中的至少一者的逻辑状态的所述预定组合确定所述模型的所述输出中的至少一者的所述逻辑状态；
针对不具有所述经建模缺陷的所述模型，基于所述多个输入中的至少一者的逻辑状态的所述预定组合确定所述模型的所述输出中的至少一者的所述逻辑状态；及
基于针对具有所述经建模缺陷的所述模型的所述至少一个输出的所述逻辑状态是否与针对不具有所述经建模缺陷的所述模型的所述至少一个输出的所述逻辑状态相同，确定所述经建模缺陷是否是可检测的。
20.根据权利要求19所述的非暂时性计算机可读媒体，其进一步致使所述处理器在缺陷检测表中指示所述经建模缺陷是否：
在所有输入负载条件下都可检测；
在一些输入负载条件下可检测，但在其它负载条件下不可检测；或
在所述输入负载条件中的任一者下都不可检测。
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