JP5940711B2 - スタンダードセルのアーキテクチャと関連付けられるデバイスの製造方法 - Google Patents

Description

実施形態は、半導体デバイスを対象とし、より具体的には、スタンダードセルのライブラリを用いて設計されたアーキテクチャを有し異なる閾値電圧で動作するように構成された、デバイスのグループを対象とする。

半導体設計において、スタンダードセルによる方法は通常、標準的な構成要素および相互接続構造を用いて、様々な機能を有する集積回路を設計するステップを伴う。これらの作業は通常、コンピュータ支援設計環境において容易にされる。スタンダードセルによる方法は抽象化を用い、このとき低水準の集積回路の集合体は、より抽象的で高水準な機能を表すものによって置き換えられる。セルに基づく方法によって、設計者は、設計の高水準な側面に注目できるようになる。スタンダードセルは、トランジスタ構造と、受動的な構造と、論理機能、記憶機能などのような不可分な（ａｔｏｍｉｃ）機能を構成する相互接続構造との、グループにより構成され得る。セルの設計が完了すると、物理的な実装を実行するために製作が実施され得る。

ポリラインは、従来のコンピュータ支援設計のパッケージソフトウェアの一部として提供される、グラフィカルなオブジェクトである。ポリラインは、半導体上にパターニングされるデバイスと関連付けられる形状（ｆｅａｔｕｒｅｓ）を定義するために、設計段階において用いられ得る。製作中、ポリラインは半導体上に形成され、その後、デバイスを実現する過程中の様々な段階において変更され得る。

ポリラインの幅は通常、セル内のデバイスのチャネル長を決定するので、デバイスの閾値電圧値ＶＴに影響を与える。従来のフォトリソグラフィ機器に関連する分解能の問題に一部起因して、集積されたトランジスタデバイスのような何らかのデバイスを設計する際、ある特定のパターンのデバイスにおいては、同一のチャネル長を有する均一なサイズのポリラインを使うことが一般的になっている。ポリラインと関連付けられるデバイスは、同一の電圧ＶＴで動作するように設計されるので、また、分解能は歴史的に、従来の手法からの逸脱を許容するには不十分であったので、従来のスタンダードセルのライブラリ設計に対して疑問が呈されることはほとんどなかった。

いくつかの例では、共通の半導体基板上で異なるチャネル長（よって異なる閾値電圧）を有するデバイスを製作するのが有利であり得る。この試みには、別個のアクティブ領域にわたって異なるライン幅を有する、ポリラインをパターニングすることを伴う。そのようなデバイスを実現するのに既存のパターニング技法を使うこともできるが、そうすると、チャネル長が変化する領域において、先細りの特性を有するポリラインが生じ得る。そのような先細りは、望ましくないプロセスのばらつきにつながることがあり、アクティブ領域間の間隔が１７０ｎｍよりも大きくなり得る。このことで、製造が非効率になり、プロセスの歩留まりが下がることがある。

異なる電圧閾値を有するデバイスを含むスタンダードセルのアーキテクチャを用いて製作される装置が、提示される。

一実施形態では、装置は、第１のチャネル長と関連するポリラインの第１のセットを含んでよく、ポリラインの第１のセット内の各ポリラインは、実質的に一定の間隔だけ離される。装置はさらに、第２のチャネル長と関連しポリラインの第１のセットと揃えられるポリラインの第２のセットを含んでよく、ポリラインの第２のセット内の各ポリラインは、実質的に一定の間隔だけ横方向に離される。装置はさらに、ポリラインの第１のセットの下の第１のアクティブ領域と、ポリラインの第２のセットの下の第２のアクティブ領域とを含んでよく、第１のアクティブ領域および第２のアクティブ領域は、１７０ｎｍ未満の距離だけ離される。

別の実施形態では、スタンダードセルのアーキテクチャと関連付けられプロセスによって製作される、複数のデバイスが提示される。プロセスは、第１のアクティブ領域および第２のアクティブ領域にわたって複数のポリラインを提供するステップを含んでよく、各ポリラインは、実質的に一定の間隔だけ離され、さらに、第１のアクティブ領域および第２のアクティブ領域は、１７０ｎｍ未満の距離だけ離される。プロセスはさらに、各ポリラインが第１のチャネル長および第２のチャネル長と関連付けられるように複数のポリラインを形成するステップと、ポリラインの第１のセットおよびポリラインの第２のセットへとポリラインを分離するステップとを含んでよく、ポリラインの第１のセットは第１のチャネル長と関連付けられ、ポリラインの第２のセットは第２のチャネル長と関連付けられる。

添付の図面は、実施形態の説明を助けるために提示される。図面は、実施形態を限定するためではなく、実施形態を例示するためにのみ提供される。

チャネル長が異なり一定の間隔だけ離されるポリラインを有する、スタンダードセルのライブラリ設計を用いた、半導体を示す図である。 図１に示される半導体の製作のある段階を示す図である。 図１に示される半導体の製作のある段階を示す図である。 図１に示される半導体の製作のある段階を示す図である。 図１に示される半導体を製作するための、ある例示的なプロセスを示すフローチャートである。 本開示の実施形態が利用され得る、ある例示的なワイヤレス通信システムを示すブロック図である。

特定の実施形態を対象とする以下の説明および関連する図面において、態様が開示される。本発明の範囲から逸脱することなく、代替的な実施形態を考案することができる。さらに、関連する詳細を不明瞭にしないように、よく知られている要素については詳細には説明しないか、または省略する。

「例示的な」という語は、「例、実例、または具体例としての役割を果たすこと」を意味するように本明細書において用いられている。「例示的」として本明細書で説明される任意の実施形態は、他の実施形態よりも好ましいと、または有利であると必ずしも解釈されない。同様に、「本発明の実施形態」という用語は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。

本明細書で用いられる用語は、特定の実施形態の説明のみを目的とするものであり、本発明の実施形態を限定することは意図されない。本明細書で使用する単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈により別段明確に示されない限り、複数形をも含むものとする。さらに、本明細書で使用する「含む（ｃｏｍｐｒｉｓｅｓ）」、「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことを理解されたい。

本開示に関して、「ポリライン」という用語は、ラインを表すための（開ポリライン）、かつ／または、トランジスタゲート、回路配線などのような多角形のオブジェクト（閉ポリライン）のための、コンピュータ支援設計（ＣＡＤ）システムにおいて利用可能なグラフィカルなオブジェクトを指し得る。「二重の（ｄｏｕｂｌｅ）ポリラインパターニング」という語句は、連続したポリラインを使って、製作中の対応する連続したパターニングステップを規定し、不規則な形状、あるいは現在の製作またはリソグラフィの規模で通常可能なものよりも高い分解能を有する形状を形成することを指し得る。様々な手段が、限定はされないが、フリーウェアソフトウェア設計システム、たとえば、Ｍａｇｉｃ設計システム、Ｅｌｅｃｔｒｉｃ ＶＬＳＩ設計システム、ならびに市販のシステム、たとえば、Ｄｅｓｉｇｎ Ａｒｃｈｉｔｅｃｔ ＩＣ、ＩＣ Ｓｔａｔｉｏｎ、Ｑｕｉｃｋｓｉｍ ＩＩ、Ｍａｃｈ ＴＡ／Ａｃｃｕｓｉｍ ＩＩのような、Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ， Ｉｎｃ．により提供されるＩＣ設計システムの一群、Ｃｏｍｐｏｓｅｒ、Ｖｅｒｉｌｏｇ−ＸＬ、Ｖｉｒｔｕｏｓｏ、Ｓｉｌｉｃｏｎ Ｅｎｓｅｍｂｌｅ、ＳｐｅｃｔｒｅのようなＣａｄｅｎｃｅ（登録商標）Ｄｅｓｉｇｎ Ｓｙｓｔｅｍｓにより提供されるシステム、およびＳ−Ｅｄｉｔ、Ｌ−Ｅｄｉｔ、ＬＶＳ、Ｔ−ＳｐｉｃｅのようなＴａｎｎｅｒ Ｒｅｓｅａｒｃｈ， Ｉｎｃ．により提供されるシステムを含む、本明細書で説明されるような出力ファイルフォーマットを生成し、セルのライブラリを規定するための手段として、理解され得る。

図１は、スタンダードセルのライブラリ設計に基づいて、二重のポリラインプロセスを用いて製作され得る、半導体デバイス１００を示す図である。デバイス１００は、第１のアクティブ領域１０２、第２のアクティブ領域１０４、ポリラインの第１のセット１０６、およびポリラインの第２のセット１０８を含み得る。ポリラインの第１のセット１０６およびポリラインの第２のセット１０８は、本明細書ではチャネル長Ｌｃと表される異なる幅を有する。上で述べられたように、チャネル長は通常、半導体デバイスのアクティブ領域の中／上に形成される、デバイスの閾値電圧（Ｖ_Ｔ）に比例する。ポリラインの第１のセット１０６は、第１のチャネル長（Ｌｃ１）を有する。ポリラインの第２のセット１０８は、第２のチャネル長（Ｌｃ２）を有し得る。図１に例示されるように、ポリライン１０６は、ポリライン１０８のチャネル長Ｌｃ２よりも短いチャネル長Ｌｃ１を有し得る。したがって、アクティブ領域１０２に関連するデバイスは、アクティブ領域１０４に関連するデバイスとは異なる閾値電圧を有し得る。

ポリラインの第１のセット１０６内の各ポリラインは、一定の距離または間隔（Ｐｃ）だけ横方向に離され得る。ポリラインの第２のセット１０８内の各ポリラインはまた、同じ間隔（Ｐｃ）だけ横方向に離され得る。一実施形態では、ポリラインの第２のセット１０８はポリラインの第１のセット１０６と揃えられ得るので、各セットのポリラインの中心が揃う。しかし、他の実施形態では、ポリラインの２つのセットの間での異なる整列を考慮してよく、たとえば、ポリラインが左端または右端において揃えられ得る。さらに、他の実施形態では、ポリラインの第１の部分および第２の部分は、互いにポリラインごとに揃えられ得る。

第１のアクティブ領域１０２は、ポリラインの第１のセット１０６の下に位置してよく、第２のアクティブ領域１０４は、ポリラインの第２のセット１０８の下に位置してよい。第１のアクティブ領域１０２と第２のアクティブ領域１０４との間の距離（Ｄ_ＯＤ）は１７０ｎｍ未満であり、好ましくは１３５ｎｍである。図１に明示的には示されないが、各アクティブ領域には、スタンダードセルのライブラリに基づく回路の実現に対応するセルが形成されていてよいことを理解されたい。

一実施形態では、第１のチャネル長（Ｌｃ１）は、２０ｎｍと３０ｎｍとの間の範囲にあり得る。第２のチャネル長（Ｌｃ２）は、３０ｎｍと４０ｎｍとの間の範囲にあり得る。ポリラインの第１のセットの端と第１のアクティブ領域の端との間の距離は、３１．５ｎｍであり得る。セル間隔Ｐｃは、約１４０ｎｍであり得る。

図２Ａ〜図２Ｃは、二重のパターニングプロセスを用いた、図１に示される半導体の製作における例示的な段階を示す図である。図２Ａは、ポリラインパターニングの前のデバイスの段階２０１を示す。段階２０１においては、ポリライン２１０のすべてが単一のチャネル長を有していてよく、このチャネル長は、図１に示されるポリライン１０８のより太いセットに対応する長さＬ_ｃ２であり得る。しかし、他の実施形態では、ポリラインの初期チャネル長は、Ｌ_ｃ２よりも太い長さから始まってもよい。ポリライン２１０は、アクティブ領域２０２と２０４の両方にまたがり得る。

図２Ｂは、半導体デバイスの第１のポリラインパターニングが行われる、例示的な段階２０３を示す。ここで、ポリライン２１０の上側部分は、チャネル長がＬ_ｃ１に低減されるようにパターニングされる。ポリラインの下側部分は、チャネル長がＬ_ｃ２に低減されるようにパターニングされ得る。ポリラインのチャネル長がすでに所望の第２の長さであった実施形態では、ポリラインの下側部分はこの段階では変えられないままであってよいことに留意されたい。ある実施形態では、第１のパターニングを実行する適切な階段状の（ｓｔｅｐｐｅｄ）マスク２１２を用いた１つの初期パターニングステップにおいて、階段状の構成（Ｌ_ｃ１およびＬ_ｃ２）が形成されてよい。

図２Ｃは、第２のパターニングがポリラインをポリライン２０６および２０８という２つの別個のセットに分離する、例示的な段階２０５を示す。第２のパターニングは、この分離をきれいに実行するために、第２のマスク２１４によって実施され得る。第１のマスク２１２および第２のマスク２１４を用いることは、二重のパターニングプロセスの１つの例示的な実施形態である。二重のパターニングプロセスによって、２つのアクティブ領域の間の空間の領域において、ポリラインのセット２０６および２０８の各々の端が鋭利なままになり得る。言い換えれば、マスキングによって、ポリラインの先細りを弱めることができる。これによって、第１のアクティブ領域２０２と第２のアクティブ領域２０４との間隔を比較的近いままにできるので、プロセスのばらつきが減ると同時に、（アクティブ領域のエリアをより利用することを通じて）製造効率が改善する。したがって、スタンダードセルを形成するのに使われる二重のパターニングは、アクティブ領域のエリアの利用率を最大にする。いくつかの実施形態では、第１のアクティブ領域２０２と第２のアクティブ領域２０４との間の距離は、１７０ｎｍ未満であり得る。

図３は、図１に示される半導体を製作するための、ある例示的なプロセス３００を示すフローチャートである。ブロック３１０において、ポリラインが、フォトリソグラフィプロセスを用いてパターニングされ得る。他の実施形態では、ポリラインの形成は、任意の適切な種類の半導体プロセスを用いて実行され得る。マスキングステップの間、ポリラインの単一のセット２１０が、第１のアクティブ領域２０２と第２のアクティブ領域２０４の両方にわたって形成され得る。最終的な寸法は、エッチングプロセスによって設定され得る。図２Ａに示されるように、各ポリラインは、実質的に一定の間隔（Ｐ_ｃ）だけ離され得る。さらに、第１のアクティブ領域２０２および第２のアクティブ領域２０４は、１７０ｎｍ未満の距離だけ離され得る。

次のブロック３２０では、各ポリラインが第１のチャネル長と第２のチャネル長の両方と関連付けられるように、ポリライン２１０が形成され得る。一実施形態では、これは、マスク２１２と連携して実行され得る。その後、ポリライン２１０は、別個のマスク２１４を用いて、ポリラインの第１のセット２０６およびポリラインの第２のセット２０８へと分離され得る（ブロック３３０）。第２のマスクは、スタンダードセルのライブラリにおいて規定されてよく、ポリライン２０６および２０８を別々のセットに分離しつつ、重複するエリアのそれぞれの形状を精緻化する調節器であってよい。したがって、様々な例示的な実施形態によれば、有利なことに、二重のポリラインパターニングを規定するセルのライブラリを使って、同じ製造プロセスおよび仕様プロセスにおいて、異なる長さを有する、したがって異なる電圧要件を有するデバイスの構造を規定することができ、これによりさらに、アクティブ領域２０２および２０４の間隔を狭くできる。

前述の開示されたスタンダードセルのライブラリは、Ｃａｌｔｅｃｈ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｏｒｍａｔ（ＣＩＦ）、Ｃａｌｍａ ＧＤＳ ｉｎｔｅｒｃｈａｎｇｅ ｆｏｒｍａｔ（ＧＤＳ ＩＩ）、Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ｉｎｔｅｒｃｈａｎｇｅ Ｆｏｒｍａｔ（ＥＤＩＦ）、Ｓｃｈｅｍａｔｉｃ Ｕｓｅｒ Ｅｎｖｉｒｏｎｍｅｎｔ（ＳＵＥ）、ＡｕｔｏＣＡＤ ｍｅｃｈａｎｉｃａｌ ｆｏｒｍａｔ（ＤＸＦ）、ＶＨＳＩＣハードウェア記述言語ＶＨＤＬ、ハードウェア記述言語（Ｖｅｒｉｌｏｇ）、Ｃａｄｅｎｃｅ（登録商標）回路記述言語（ＣＤＬ）、ＥＡＧＬＥ回路図キャプチャインターフェースフォーマット、ＥＣＡＤ回路図キャプチャインターフェースフォーマット、ＨＰＧＬプロット言語フォーマット、Ｐｏｓｔｓｃｒｉｐｔプロット言語フォーマットなどのような出力フォーマットに従ったＩＣレイアウトの仕様を有する、コンピュータファイルへと構成され得ることに留意されたい。仕様ファイルは、コンピュータ可読媒体に記憶される。次いでこれらのファイルは、これらのファイルに基づいてデバイスを製作する製作担当者に与えられる。得られる製品は半導体ウェハであり、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。そして、このチップが、上で説明されたデバイスで利用される。

図４は、本開示の実施形態が利用され得る、ある例示的なワイヤレス通信システム４００を示すブロック図である。図４は、説明のために、３つの遠隔ユニット４２０、４３０、および４５０、ならびに、２つの基地局４４０を示す。従来のワイヤレス通信システムは、より多くの遠隔ユニットおよび基地局を有し得ることに留意されたい。遠隔ユニット４２０、４３０および４５０は、上で論じられたような本開示の実施形態である、デバイス４２５Ａ、４２５Ｂ、および４２５Ｃを含み得る。図４はさらに、基地局４４０から遠隔ユニット４２０、４４０、４５０への順方向リンク信号４８０、および遠隔ユニット４２０、４３０、４５０から基地局４４０への逆方向リンク信号４９０を示す。

図４では、遠隔ユニット４２０は携帯電話として示され、遠隔ユニット４３０はポータブルコンピュータとして示され、遠隔ユニット４５０は、ワイヤレスローカルループシステムにおける固定位置遠隔ユニットとして示されている。たとえば、遠隔ユニットは、携帯電話、手持ち式パーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末のような携帯用データユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せであってもよい。図４は、本開示における教示による遠隔ユニットを示しているが、本開示は、これらの例示的な示されたユニットに限定されない。本開示の実施形態は、試験および特性評価のための、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。

上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。本明細書で説明した本発明の実施形態による方法クレームの機能、ステップおよび／または動作は、特定の順序で実行されなくてもよい。さらに、本発明の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。

１００ 半導体デバイス
１０２ 第１のアクティブ領域
１０４ 第２のアクティブ領域
１０６ ポリラインの第１のセット
１０８ ポリラインの第２のセット
２０２ 第１のアクティブ領域
２０４ 第２のアクティブ領域
２０６ ポリライン
２０８ ポリライン
２１０ ポリライン
２１２ 第１のマスク
２１４ 第２のマスク

Claims (9)

1. 互いに離隔される第１のアクティブ領域及び第２のアクティブ領域を提供するステップと、
   前記第１のアクティブ領域及び前記第２のアクティブ領域にわたって複数のポリラインを提供するステップであって、前記複数のポリラインが、一定の間隔だけ離隔されるステップと、
   第１マスクを用いて前記複数のポリラインをパターニングして前記第１のアクティブ領域に形成される第１のセットのポリライン及び前記第２のアクティブ領域に形成される第２のセットのポリラインを形成するステップであって、前記第１のセットのポリラインの幅が前記第１のアクティブ領域の第１のチャネル長に対応し、前記第２のセットのポリラインの幅が前記第２のアクティブ領域の第２のチャネル長に対応するステップと、
   第２マスクを用いて前記複数のポリラインを前記第１のセットのポリラインと前記第２のセットのポリラインに分割するステップと、
   含む、スタンダードセルのアーキテクチャと関連付けられるデバイスの製造方法。
2. 前記第１のアクティブ領域及び前記第２のアクティブ領域が離隔される距離が、１３５ｎｍである、請求項１に記載の製造方法。
3. 前記第１のチャネル長が、２０ｎｍと３０ｎｍである、請求項１又は２に記載の製造方法。
4. 前記第２のチャネル長が、３０ｎｍと４０ｎｍである、請求項１から３の何れか一項に記載の製造方法。
5. セルの間隔が１４０ｎｍである、請求項１から４の何れか一項に記載の製造方法。
6. 前記第１のセットのポリラインの各々の中心が、前記第２のセットのポリラインの各々の中心に揃うように配置される、請求項１から５の何れか一項に記載の製造方法。
7. 前記第１のセットのポリラインの端と前記第１のアクティブ領域の端との間の距離が、３１．５ｎｍである、請求項１から６の何れか一項に記載の製造方法。
8. 前記第２のセットのポリラインの端と前記第２のアクティブ領域の端との間の距離が、３１．５ｎｍである、請求項１から７の何れか一項に記載の製造方法。
9. 前記第１のセットのポリラインの両端が、互いに揃えられる、請求項１から８の何れか一項に記載の製造方法。

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