CN105048998A - 冗余时钟转变容限锁存电路 - Google Patents

Abstract

描述了一种锁存电路和一种操作锁存电路的方法的实施例。在一个实施例中，锁存电路包括：输入端子，配置为接收输入数据信号；开关单元，配置为控制输入数据信号的施加；第一反相器电路，与所述开关单元相连，其中所述第一反相器电路包括第一交叉耦合反相器对；以及第二反相器电路，通过所述开关单元与所述第一反相器电路相连。第二反相器电路包括第二交叉耦合反相器对和两个晶体管装置。第二交叉耦合反相器对的每一个反相器通过相应的晶体管装置与电压轨相连。两个晶体管装置各自与位于开关单元和第一反相器电路或第二反相器电路之间的节点相连。还描述了其他实施例。

Description

冗余时钟转变容限锁存电路

本申请要求2014年4月29日递交的美国专利申请US12/265,097的优先权，将其全部合并在此作为参考。

技术领域

本发明的实施例总体上涉及电子硬件和操作电子硬件的方法，更具体地涉及一种锁存电路和操作锁存电路的方法。

背景技术

电路中的功耗是重要的性能度量。例如，对于诸如微处理器和智能卡之类的低功率嵌入式设备，减小功耗对于设备的性能是重要的。数字设备的冗余时钟转变(redundantclocktransition)引起的动态功耗可能占数字设备的总功耗的主要部分。具体地，锁存电路的内部节点的充电和放电导致了不必要的功耗，其中对于连续时钟周期，锁存电路中的输入数据具有相同的状态。例如，由冗余时钟转变引起的动态功耗可能占锁存电路功耗的约50％。冗余时钟转变对功耗的减小可以减小锁存电路的总功耗，并且改进锁存电路的功率效率。因此，需要减小由锁存电路中的冗余时钟转变引起的功耗。

发明内容

描述了锁存电路和操作锁存电路的方法的实施例。在一个实施例中，一种锁存电路包括：输入端子，配置为接收输入数据信号；开关单元，配置为控制输入数据信号的施加；第一反相器电路，与所述开关单元相连，其中所述第一反相器电路包括第一交叉耦合反相器对；以及第二反相器电路，通过所述开关单元与所述第一反相器电路相连。所述第二反相器电路包括第二交叉耦合反相器对和两个晶体管装置。第二交叉耦合反相器对的每一个反相器通过相应晶体管装置与电压轨相连。两个晶体管装置各自与位于开关单元和第一反相器电路或第二反相器电路之间的节点相连。锁存电路实现了数据相关功率门控(gating)，以减小或消除由锁存电路内的冗余时钟转变引起的动态功耗。还描述了其他实施例。

在实施例中，一种锁存电路包括：输入端子，配置为接收输入数据信号；开关单元，配置为控制输入数据信号的施加；第一反相器电路，与所述开关单元相连，其中所述第一反相器电路包括第一交叉耦合反相器对；以及第二反相器电路，通过所述开关单元与所述第一反相器电路相连。所述第二反相器电路包括第二交叉耦合反相器对和两个晶体管装置。第二交叉耦合反相器对的每一个反相器通过相应晶体管装置与电压轨相连。两个晶体管装置各自与位于开关单元和第一反相器电路或第二反相器电路之间的节点相连。

在实施例中，锁存电路包括配置为接收输入数据信号的输入端子、开关单元、第一反相器电路和第二反相器电路。开关单元包括：第一反相器，配置为根据输入数据信号产生输入数据信号的反相信号；与第一反相器相连的第二反相器，配置为产生输入数据信号的非反相信号；第一极性的第一组开关晶体管，其中第一组晶体管与第一和第二反相器相连；以及相反的第二极性的第二组开关晶体管。第一反相器电路与第一组和第二组开关晶体管相连，并且包括第一交叉耦合反相器对。第二反相器电路通过第二组开关晶体管与第一反相器电路相连。第二反相器电路包括第二交叉耦合反相器对和两个晶体管装置。第二交叉耦合反相器对的每一个反相器与低电压轨相连，并且通过相应晶体管装置与高电压轨相连。两个晶体管装置的栅极端子交叉连接至第二组开关晶体管的漏极端子或源极端子。

在实施例中，一种操作锁存电路的方法包括：在锁存电路处接收输入数据；以及如果针对锁存电路的连续时钟周期输入数据是不同的，则对锁存电路的交叉耦合反相器对的输入节点进行放电或充电。

附图说明

根据结合附图的作为本发明远离的示例描述的以下详细描述，本发明实施例的其他方面和优势将变得清楚明白。

图1是根据本发明实施例的锁存电路的示意性方框图。

图2描述了图1所示的锁存电路的实施例。

图3描述了图1所示的锁存电路的另一个实施例。

图4描述了图1所示的锁存电路的另一个实施例。

图5示出了图4的锁存电路处于低相位时钟信号阶段。

图6示出了图4的锁存电路处于时钟信号的上升沿。

图7示出了图4的锁存电路处于活动保持状态。

图8示出了图3的锁存电路处于保持状态。

图9示出了图3和图4所示的锁存电路的信号的一些示例。

图10是说明了根据本发明实施例的操作锁存电路的方法的流程图。

贯穿说明书，类似的参考数字可以用于表示类似的元件。

具体实施方式

应该易于理解的是这里通常描述并且在附图中说明的实施例的部件可以按照多种不同的结构来设置和设计。因此，如在附图中所示的各种实施例的以下详细描述并非意欲限制本发明的范围，相反只是各种实施例的表示。尽管在附图中展示了实施例的各个方面，除非另有说明，附图不必按比例绘制。

认为所述实施例在所有方面都只是说明而非限制。因此，本发明的范围由所附权利要求而非详细描述限制。落在权利要求等价物的意思和范围内的所有改变都包括在本发明的范围内。

贯穿说明书对于特征、优势或类似语言的参考并非暗示可以利用本发明实现的所有特征和优势应该在任意单独的实施例中。相反，对于特征和优势的参考应该理解为意味着在至少一个实施例中包括结合实施例描述的特定特征、优势或特性。因此，贯穿该说明书，对于特征优势的讨论和类似语言可以但是也不必表示相同的实施例。

另外如上所述，本发明的所述特征、优势和特征可以在一个或多个实施例中按照任意合适的方式进行组合。本领域普通技术人员应该理解的是：根据这里的描述，可以在不包括具体实施例的一个或多个特定特征或优势的情况下实现本发明。在其他示例中，在特定的实施例中可以存在并非在本发明的所有实施例中存在的附加特征和优势。

贯穿该说明书对于“一个实施例”、“实施例”或类似语言的参考意味着在至少一个实施例中包括结合所示实施例描述的具体特征、结构或特点。因此，贯穿该说明书中的短语“在一个实施例中”、“在实施例中”和类似语言可以但并非必须指代相同的实施例。

图1是根据本发明示例的锁存电路100的示意性方框图。在图1所示的实施例中，锁存电路包括输入端子102、开关单元104、第一反相器电路106、第二反相器电路108和输出端子110。锁存电路可以在各种应用中使用，例如汽车应用、通信应用、工业应用、医疗应用、计算机应用和/或消费品或家电应用。锁存电路可以在基板中实现，例如半导体晶片或印刷电路板(PCB)。在实施例中，在低功率芯片上系统(SoC)中包括了锁存电路。例如，可以在低功率密码SoC中包括所述锁存电路。尽管在图1中示出了锁存电路包括一些部件，在一些实施例中锁存电路包括或多或少的部件来实现或多或少的功能。例如，锁存电路可以包括时钟源或电压源。

锁存电路100的输入端子102配置为接收输入数据信号。锁存电路的输出端子110配置为响应于所述输入数据信号来输出输出数据信号。

锁存电路100的开关单元104配置为控制输入数据信号的施加。在一些实施例中，开关单元控制将输入信号施加至第一反相器电路和第二反相器电路。开关单元可以包括：第一组开关，第一组开关包括第一极性的晶体管；以及第二组开关，第二组的开关包括相反的第二极性的晶体管。

锁存电路100的第一反相器电路106与开关单元104相连，并且包括反相器114、116的第一交叉耦合反相器对112。一对交叉耦合的反相器也称作交叉耦合反相器对(CCIP)。锁存电路的第二反相器电路108通过开关单元与第一反相器电路相连。第二反相器电路包括反相器124、126的第二交叉耦合反相器对122以及至少两个晶体管装置128、130。在一些实施例中，第二交叉耦合反相器对的每一个反相器通过相应晶体管装置128或130与电压轨132相连。电压轨可以具有正电压。替代地，所述电压轨可以接地。在这些实施例中，两个晶体管装置各自连接至开关单元与第一反相器电路或第二反相器电路之间的节点。在一些实施例中，第一反相器电路106是主反相器电路，而第二反相器电路108是从反相器电路。在这些实施例中，第一反相器电路的状态变化引起了第二反相器电路的状态变化。

锁存电路(例如，在欧洲专利申请No.EP13191288中所述的主从D类双稳态触发器、“时钟需求”双稳态触发器和主从双稳态触发器)使用时钟门控来关断锁存电路没有使用的部分的定时。然而，在例如两个连续的时钟周期由定时元件采样的数据是相同的情况下，时钟门控是无效的。当输入端子102处的输入数据对于连续的时钟周期处于相同的状态时，由时钟信号引起的锁存电路内部节点的冗余开关可能引起不必要的功率增加(例如，内部节点寄生电容的不必要充电和放电)。在图1所示的实施例中，可以通过将两个晶体管装置128、130各自与开关单元104与第一反相器电路112或第二反相器电路122之间的节点相连来实现输入数据相关功率门控。与其他保持锁存电路相比，图1所示的锁存电路100表现出减小的功耗，消除了额外的控制信号，并且减小了由于输入数据相关功率门控引起的用于切换导致的面积开销。此外，与其他锁存电路相比，图1所示的锁存电路可以使用单个相位时钟，因此不需要内部时钟信号反转。图1所示的锁存电路可以利用低功率来实现，不存在当输入数据信号和输出数据信号相同时用于冗余转变的动态功耗。

在一些实施例中，第二反相器电路108的两个晶体管装置128、130的栅极端子交叉连接至开关单元104和第二交叉耦合反相器对122之间的节点。图2示出了图1所示的锁存电路100的实施例，其中从反相器电路208的两个晶体管装置260、262的栅极端子“G”交叉连接至开关单元204与从反相器电路的交叉耦合反相器对(CCIP)222(称作从CCIP)之间的节点282、272。在图2所示的实施例中，锁存电路200包括输入端子“DIN”、开关单元204、具有交叉耦合反相器对(CCIP)222(称作主CCIP)的主反相器电路206、具有从CCIP222的从反相器电路208、反相器227和输出端子“DOUT”。主反相器电路的状态变化引起从反相器电路的状态变化。在图2所示的实施例中，针对从反相器电路208实现了输入数据相关功率门控。图2所示的锁存电路200是图1所示的锁存电路100的一种可能实施例。然而，图1所示的锁存电路100并非局限于图2所示的实施例。

在实施例中，输入端子“DIN”配置为接收输入数据信号。输出端子“DOUT”配置为响应于输入数据信号来输出输出数据信号。

开关单元204(包括反相器电路240和开关模块242)配置为将从输入端子“DIN”接收的输入数据信号施加至主CCIP212的反相器214、216以及从CCIP222的反相器224、226。反相器电路240配置为产生输入数据信号的反相信号“DBN”和输入数据信号的非反相信号“DB”。在图2所示的实施例中，反相器电路240包括反相器244、246。反相器244与输入端子“DIN”相连，并且配置为产生输入数据信号的反相信号“DBN”。反相器246配置为产生输入数据信号的非反相信号“DB”。开关模块242配置为将反相信号“DBN”或非反相信号“DB”切换至主CCIP212或从CCIP222的输入端子，并且将输入数据信号的反相信号和非反相信号的另一个切换至主CCIP212或从CCIP222的输出端子。在图2所示的实施例中，开关模块包括：第一组开关，将第一组开关实现为PMOS晶体管250、252；以及第二组开关，将第二组开关实现为NMOS晶体管256、258。晶体管250配置为将输入数据信号的反相信号“DBN”切换至主CCIP212的输入端子290。晶体管252配置为将输入数据信号的非反相信号“DB”切换至主CCIP212的输出端子292。晶体管256配置为将输入数据信号的反相信号“DBN”切换至从CCIP222的输入端子282。晶体管258配置为将输入数据信号的非反相信号“DB”切换至从CCIP222的输出端子272。

主反相器电路206包括主CCIP212，主CCIP212包括反相器214、216。反相器214、216背对背相连。如图2所示，反相器214的输出端子与反相器216的输入端子相连，而反相器216的输出端子与反相器214的输入端子相连。

从反相器电路208通过开关单元204与主反相器电路206相连。在图2所示的实施例中，从反相器电路包括具有反相器224、226的从CCIP222以及实现为PMOS晶体管的两个晶体管装置260、262。反相器224包括彼此串联相连的NMOS晶体管266和PMOS晶体管268。NMOS晶体管266和PMOS晶体管268的栅极端子“G”与NMOS晶体管258的源极端子或漏极端子相连。PMOS晶体管260与具有正电压“VDD”的高电压轨270以及反相器224相连。反相器226包括彼此串联连接的NMOS晶体管276和PMOS晶体管278。NMOS晶体管276和PMOS晶体管278的栅极端子“G”与NMOS晶体管256的源极端子或漏极端子相连。PMOS晶体管262与具有正电压“VDD的高电压轨270以及反相器226相连。晶体管266、276与接地的低电压轨280相连。在图2所示的实施例中，PMOS晶体管260、268堆叠在一起，而PMOS晶体管262、278堆叠在一起。从反相器电路中的堆叠PMOS晶体管有助于减轻泄露电流。在图2所示的实施例中，使用针对从反相器电路的浮置功率门控来实现输入功率相关功率门控。具体地，PMOS晶体管262的栅极端子“G”与和NMOS晶体管256相连的节点282相连，而PMOS晶体管260的栅极端子“G”与和NMOS晶体管258相连的节点272相连。因为依赖于锁存电路的输入数据的从CCIP至电压轨270的浮置连接可以便于并且加速从CCIP222的状态主导(overpowering)，锁存电路200能够缓解的晶体管尺寸。与其他锁存电路相比，图2所述的锁存电路并不要求内部时钟信号反转。不存在内部时钟反相器对减小了由冗余时钟转变引起的不必要功耗，其中由于在锁存电路200的输入数据改变时发生锁存电路200的电容的内部充电和放电，输入数据针对时钟信号“CK”的连续时钟周期保持相同。

回到图1，在一些实施例中，针对从反相器电路108实现了输入数据相关功率门控，其中两个晶体管装置128、130的栅极端子交叉连接至开关单元104的两个开关和第一交叉耦合反相器对112之间的节点。图3示出了图1所示的锁存电路100的实施例，其中从反相器电路308的两个晶体管装置260、262的栅极端子交叉连接至开关单元204和从反相器电路308的交叉耦合反相器对(CCIP)222(称作从CCIP)之间的节点。在图3所示的实施例中，锁存电路300包括输入端子“DIN”、开关单元204、具有主CCIP212的主反相器电路206和具有从CCIP222的从反相器电路308、反相器227以及输出端子“DOUT”。图3所示的锁存电路300与图2所示的锁存电路200之间的区别在于PMOS晶体管260、262的浮置栅极端子“G”的连接。在图3所示的实施例中，使用针对从CCIP222的浮置功率门控来实现输入数据相关功率门控。具体地，PMOS晶体管260的栅极端子“G”与和NMOS晶体管258以及主反相器电路的反相器214、216相连的节点372相连，而PMOS晶体管262的栅极端子“G”与和NMOS晶体管256以及主反相器电路的反相器214、216相连的节点382相连。由于从CCIP至电压轨270的依赖于锁存电路的输入数据的浮置连接可以便于和加速从CCIP222的状态主导，锁存电路300能够缓解晶体管尺寸。与其他锁存电路相比，图3所示的锁存电路不要求内部时钟信号反转，这减小了由冗余时钟转变引起的不必要的功耗。

回到图1，在一些实施例中，针对从反相器电路108和主反相器电路106两者实现了输入数据相关功率门控。图4描述了图1所示的锁存电路100的实施例，其中针对从反相器电路308和主反相器电路406实现了输入数据相关功率门控。在图4所示的实施例中，锁存电路400包括输入端子“DIN”、开关单元204、具有主CCIP412的主反相器电路406、具有从CCIP222的从反相器电路308、反相器227和输出端子“DOUT”。在图4所示的实施例中，主反相器电路406包括反相器414、416的交叉耦合对412以及实现为PMOS晶体管的两个晶体管装置460、462。反相器414包括彼此串联连接的NMOS晶体管466和PMOS晶体管468。NMOS晶体管466和PMOS晶体管468的栅极端子“G”与PMOS晶体管252的源极端子或漏极端子相连。PMOS晶体管460与具有正电压“VDD”的高电压轨以及反相器414相连。反相器416包括彼此串联连接的NMOS晶体管476和PMOS晶体管478。NMOS晶体管476和PMOS晶体管478的栅极端子“G”与PMOS晶体管250的源极端子和漏极端子相连。PMOS晶体管462与具有正电压“VDD”的高电压轨270和反相器416相连。晶体管466、476与和地相连的低电压轨280相连。在图4所示的实施例中，PMOS晶体管460、468堆叠在一起，而晶体管462、478堆叠在一起。从反相器电路和主反相器电路中的堆叠PMOS晶体管有助于减轻泄露电流。在图4所示的实施例中，使用针对从交叉耦合反相器和主交叉耦合反相器的浮置功率门控来实现输入数据相关功率门控。具体地，PMOS晶体管460的栅极端子“G”与反相器246的输出处与PMOS晶体管252相连的节点472相连，而PMOS晶体管462的栅极端子与反相器244的输出处与PMOS晶体管250相连的节点482相连。在图4所示的锁存电路中，只有当对于时钟信号“CK”的连续时钟周期，在输入端子“DIN”处接收的输入数据对于不同时才放电或充电。与其他锁存电路相比较，图4所示的锁存电路不要求内部时钟信号反转。不存在内部时钟反相器对减小了由冗余时钟转变引起的不必要的功耗，在所述冗余时钟转变时输入数据针对时钟信号“CK”的连续时钟周期保持相同。

相对于图5-7中标记的信号值转变描述了图4中所述的锁存电路400的操作的一些示例。具体地，图5示出了时钟信号“CK”低相位时图4的锁存电路。在图5所示的实施例中，输入端子“DIN”处的输入数据从“1”转变到“0”。由于反相器244、246，PMOS晶体管250、252处的信号分别是“1”和“0”。输入数据的转变使PMOS晶体管462(堆叠至反相器416，保持逻辑值“1”)截止，并且便于主CCIP数据的主导。

图6示出了时钟信号“CK”的上升沿时图4的锁存电路400。在图6所述的实施例中，输入数据的转变使PMOS晶体管262(堆叠至反相器226，保持“1”)截止，并且便于从CCIP数据的主导。

图7示出了处于活动保持状态的图4的锁存电路400。在图7所示的实施例中，输出端子“DOUT”处的输出数据是“0”。主CCIP和从CCIP中的堆叠PMOS晶体管限制了泄露电流。

图8示出了处于保持状态的图3的锁存电路300。在图8所示的实施例中，保持从CCIP222和主CCIP212的状态。在保持状态中，输出端子“DOUT”处的输出数据是“0”。时钟信号“CK”处于逻辑高，使得当PMOS晶体管250、252截止时来自输入端子“DIN”的内部锁存信息隔离。主CCIP和从CCIP中的尺寸状态的冗余(加倍)提供了额外的能力来抵抗保持期间数据翻转的风险。堆叠的截止晶体管(例如，从反相器电路308的晶体管262、278)有助于减轻泄露电流。锁存电路不需要如在气球锁存型保持双稳态电路中使用的额外控制信号。

图9示出了图3和图4所述的锁存电路300、400的信号的示例。在图9所示的实施例中示出了时钟输入“CLK”、端子“DIN”处数据输入、端子“DOUT”处的数据输出、从CCIP的节点“Q”处的输入以及节点“QB”处的反相输入、主CCIP的节点“GP”处的输入和节点“GN”处的反相输入。只有当在输入端子“DIN”处接收的输入数据对于时钟信号“CK”的连续时钟周期不同时才对锁存电路的内部节点(例如，GP、GN、QB、Q)进行放电或充电。

图10是说明了根据本发明另一个实施例的操作锁存电路的方法的流程图。例如，所述锁存电路可以与图1所示的锁存电路100、图2所示的锁存电路200、图3所示的锁存电路300和/或图4所示的锁存电路400相同或类似。在框1002，在锁存电路接收输入数据。在框1004，如果对于锁存电路的连续时钟周期输入数据不同，则对锁存电路的交叉耦合反相器对的输入节点进行放电或充电。

尽管按照具体的顺序示出和描述了所述方法的操作，可以更改所述方法的顺序，使得可以按照相反的顺序执行特定操作，或者使得可以至少部分地与其他操作同时地执行特定的操作。在另一个实施例中，可以按照间歇和/或交替的方式实现不同操作的指令或子操作。

此外，尽管已经描述或说明的本发明特定实施例包括这里所述或所示的几个部件，本发明的其他实施例可以包括更少或更多的部件来实现更少或更多的功能。

另外，尽管已经描述和说明了本发明的特定实施例，本发明并非局限于所述和所示的特定形式或结构。本发明的范围由所附权利要求及其等价物限定。

Claims (20)

1.一种锁存电路，包括：

输入端子，配置为接收输入数据信号；

开关单元，配置为控制输入数据信号的施加；

第一反相器电路，与所述开关单元相连，其中所述第一反相器电路包括第一交叉耦合反相器对；以及

第二反相器电路，通过所述开关单元与所述第一反相器电路相连，其中所述第二反相器电路包括：第二交叉耦合反相器对和两个晶体管装置，

其中第二交叉耦合反相器对的每一个反相器通过相应晶体管装置与电压轨相连，并且两个晶体管装置各自与位于开关单元和第一反相器电路或第二反相器电路之间的节点相连。

2.根据权利要求1所述的锁存电路，其中所述两个晶体管装置的栅极端子交叉连接至所述开关单元的两个开关与所述第二交叉耦合反相器对之间的节点。

3.根据权利要求1所述的锁存电路，其中所述两个晶体管装置的栅极端子交叉连接至所述开关单元的两个开关与所述第一交叉耦合反相器对之间的节点。

4.根据权利要求1所述的锁存电路，其中所述两个晶体管装置包括两个PMOS晶体管。

5.根据权利要求1所述的锁存电路，其中所述第一反相器电路还包括：

两个晶体管装置，其中所述第一交叉耦合反相器对的每一个反相器通过相应晶体管装置与电压轨相连，并且所述第一反相器电路的两个晶体管装置各自的栅极端子交叉连接至所述开关单元内的节点。

6.根据权利要求5所述的锁存电路，其中所述第一反相器电路的两个晶体管装置包括两个PMOS晶体管。

7.根据权利要求1所述的锁存电路，其中所述两个晶体管装置各自包括与高电压轨以及第二交叉耦合反相器对的相应反相器相连的PMOS晶体管。

8.根据权利要求1所述的锁存电路，其中所述第二反相器电路的每一个反相器包括彼此串联连接的NMOS晶体管和PMOS晶体管，并且其中所述NMOS晶体管的栅极端子和所述PMOS晶体管的栅极端子与所述开关单元相连。

9.根据权利要求1所述的锁存电路，其中所述开关单元配置为控制向所述第一交叉耦合反相器对和所述第二交叉耦合反相器对施加输入数据信号。

10.根据权利要求1所述的锁存电路，其中所述开关单元包括：

第三反相器电路，配置为产生所述输入数据信号的反相信号和所述输入数据信号的非反相信号；以及

开关模块，配置为将所述输入数据信号的反相信号和非反相信号中的一个切换至所述第一交叉耦合反相器对或所述第二交叉耦合反相器对的输入端子，并且将所述输入数据信号的反相信号和非反相信号中的另一个切换至所述第一交叉耦合反相器对或所述第二交叉耦合反相器对的输出端子。

11.根据权利要求10所述的锁存电路，其中所述第三反相器电路包括：

第一反相器，与所述输入端子相连，并且配置为产生所述输入数据信号的反相信号；以及

第二反相器，配置为产生所述输入数据信号的非反相信号。

12.根据权利要求10所述的锁存电路，其中所述开关模块包括：

第一组开关，配置为将所述输入数据信号的反相信号和非反相信号中的一个切换至所述第一交叉耦合反相器对的输入端子，并且将所述输入数据信号的反相信号和非反相信号中的另一个切换至所述第一交叉耦合反相器对的输出端子；以及

第二组开关，配置为将所述输入数据信号的反相信号和非反相信号中的一个切换至所述第二交叉耦合反相器对的输入端子，并且将所述输入数据信号的反相信号和非反相信号中的另一个切换至所述第二交叉耦合反相器对的输出端子。

13.根据权利要求12所述的锁存电路，其中所述第一组开关包括第一极性的晶体管，并且所述第二组开关包括相反的第二极性的晶体管。

14.根据权利要求12所述的锁存电路，其中所述第一组开关包括PMOS晶体管，并且所述第二组开关包括NMOS晶体管。

15.根据权利要求12所述的锁存电路，还包括输出端子，所述输出端子与所述开关单元和所述第二反相器电路相连，并且配置为响应于所述输入数据信号来输出输出数据信号。

16.一种锁存电路，包括：

输入端子，配置为接收输入数据信号；

开关单元，包括：

第一反相器，配置为根据所述输入数据信号产生所述输入数据信号的反相信号；

第二反相器，与所述第一反相器相连，并且配置为产生所述输入数据信号的非反相信号；

第一极性的第一组开关晶体管，其中所述第一组开关晶体管与所述第一反相器和所述第二反相器相连；和

相反的第二极性的第二组开关晶体管，

第一反相器电路，与所述第一组开关晶体管和所述第二组开关晶体管相连，其中所述第一反相器电路包括第一交叉耦合反相器对；以及

第二反相器电路，通过所述第二组开关晶体管与所述第一反相器电路相连，其中所述第二反相器电路包括：

第二交叉耦合反相器对；以及

两个晶体管装置，其中所述第二交叉耦合反相器对的每一个反相器通过相应晶体管装置与低电压轨和高电压轨相连，其中所述两个晶体管装置的栅极端子交叉连接至所述第二组开关晶体管的漏极端子或源极端子。

17.根据权利要求16所述的锁存电路，其中所述两个晶体管装置的栅极端子交叉连接至所述第二交叉耦合反相器对。

18.根据权利要求16所述的锁存电路，其中所述两个晶体管装置的栅极端子交叉连接至所述第一交叉耦合反相器对。

19.根据权利要求16所述的锁存电路，其中所述第一反相器电路还包括：

两个晶体管装置，用于将所述第一交叉耦合反相器对连接至高电压轨。

20.一种用于操作锁存电路的方法，所述方法包括：

在所述锁存电路处接收输入数据；以及

如果所述输入数据对于所述锁存电路的连续时钟周期是不同的，则对所述锁存电路的交叉耦合反相器对的输入节点进行放电或充电。