JP7062694B2 - 磁気シールドをともなう共振クロック回路 - Google Patents

磁気シールドをともなう共振クロック回路 Download PDF

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Description

本発明は、一般にクロック回路に関し、特に磁気シールドをともなう共振クロック回路に関する。
共振クロック回路を有する半導体デバイスは、共振クロック回路への入力をバッファリングするためのバッファを含むことができ、共振クロック回路により調整されたクロック信号をこのような半導体デバイスのいたるところに配置された他の回路へ配信するためのクロック配信システムをさらに含むことができる。メッシュ型クロック配信システムは、クロック配信のための１つまたは複数のクロック・メッシュを含むメッシュ型クロック配信システムであってもよい。
共振クロック回路の使用が、全体的なクロッキング・パワーおよびタイミングの不確定性を減少させるために示されてきている。大きな全体的なクロック容量とインダクタンスとを共振させることにより、各々の期間にクロック・ノードを充電するために使用するエネルギーを、共振クロック回路のＬＣ共振タンク・ネットワーク内でリサイクルすることができ、結果としてより小さなクロック・パワーをもたらすことができる。
典型的には、上に説明したようなこのような装置は、多数の大きなキャパシタ、ならびに多数のインダクタの使用を含む。その上、多数のインダクタを、異なる周波数に、おそらく互いに１桁またはそれ以上の違いで同調させることができる。
したがって、このような配置からもたらされることがありそして半導体デバイス性能に悪影響を及ぼすことがある望ましくない問題は、限定しないが、共振クロック回路素子（例えば、インダクタ）の真性容量ならびに共振クロック回路素子の寄生容量を含む。
加えて、共振クロック回路素子は、外部構成部品からの電磁妨害（ＥＭＩ）を受けやすいことがある。
このため、上に述べた問題を克服する共振クロック回路に対する必要性がある。
本発明のある態様によれば、半導体デバイスが提供される。半導体デバイスは、共振クロック回路を含む。半導体デバイスは、インダクタをさらに含む。半導体デバイスは、共振クロック回路の一部分とインダクタとの間に配置された磁性材料から形成される磁性層もまた含む。共振クロック回路のクロック信号が、磁性層により利用される。共振クロック回路の一部分とインダクタとの間に磁性層を有することにより、外部構成部品からのＥＭＩなどの望ましくない効果を回避するためのシールディングを与えながら、省面積化が、先行技術に比して実現される。
その上、前述の態様に関連するある実装形態では、磁性材料は、他のインダクタを含み、他のインダクタの真性容量がストレージのために使用される。このようにして、さらなる特徴／能力（すなわち、ストレージ）を実現することができる。
また、前述の態様に関連するある実装形態では、共振クロック回路のクロック信号を、共振クロック回路素子の寄生容量の効果を減少させるために磁性層により利用することができる。このようにして、総合的な回路性能が改善される。
加えて、前述の態様に関連するある実装形態では、共振クロック回路のクロック信号が、共振クロック回路素子の真性容量の効果を減少させるために磁性層により利用される。このようにして、総合的な回路性能が改善される。
本発明の他の態様によれば、方法が提供される。方法は、半導体デバイス内で共振クロック回路の共振クロック回路素子の一部分とインダクタとの間に磁性層を配置することを含む。共振クロック回路のクロック信号が、磁性層により利用される。前述の半導体デバイスと同様に、共振クロック回路の一部分とインダクタとの間に磁性層を有することにより、外部構成部品からのＥＭＩなどの望ましくない効果を回避するためのシールディングを与えながら、省面積化が、先行技術に比して実現される。
本発明のさらに他の態様によれば、半導体デバイスが提供される。半導体デバイスは、共振クロック回路素子を有する共振クロック回路を含む。半導体デバイスは、共振クロック回路の一部分の上方に配置された磁性材料から形成される磁性層をさらに含む。共振クロック回路のクロック信号が、磁性層により利用される。共振クロック回路の一部分の上方に磁性層を有することにより、外部構成部品からのＥＭＩなどの望ましくない効果を回避するためのシールディングを与えながら、省面積化が、先行技術に比して実現される。
本発明のさらに他の態様によれば、半導体デバイスが提供される。半導体デバイスは、共振クロック回路素子を有する共振クロック回路を含む。半導体デバイスは、共振クロック回路の一部分の下方に配置された磁性材料から形成される磁性層をさらに含む。共振クロック回路のクロック信号が、磁性層により利用される。共振クロック回路の一部分の下方に磁性層を有することにより、外部構成部品からのＥＭＩなどの望ましくない効果を回避するためのシールディングを与えながら、省面積化が、先行技術に比して実現される。
本発明のさらなる態様によれば、方法が提供される。方法は、半導体デバイス内で共振クロック回路の共振クロック回路素子の一部分の下方に磁性層を配置することを含む。共振クロック回路のクロック信号が、磁性層により利用される。前述の半導体デバイスと同様に、共振クロック回路の一部分の下方に磁性層を有することにより、外部構成部品からのＥＭＩなどの望ましくない効果を回避するためのシールディングを与えながら、省面積化が、先行技術に比して実現される。
これらのおよび他の特徴および利点は、添付の図面に関連して読まれるはずの例示的な実施形態の下記の詳細な説明から明らかになるだろう。
下記の説明は、下記の図を参照して好ましい実施形態の詳細を提供するだろう。
本発明のある実施形態による、例示的な半導体デバイスについての模式図である。 本発明のある実施形態による、半導体デバイスを形成するための例示的な方法についての流れ図である。 本発明のある実施形態による、例えば、半導体ＩＣ論理設計、シミュレーション、テスト、レイアウト、および製造に使用する例示的な設計フローのブロック図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示す図である。 本発明のある実施形態による、下に磁気シールドをともなう例示的な共振クロック回路を示す図である。
本発明は、磁気シールドをともなう共振クロック回路に向けられる。
図１は、本発明のある実施形態による、例示的な半導体デバイス１００についての模式図を示す。
半導体デバイス１００は、入力段１１０、プログラマブル・バッファ段１２０、共振クロック回路（「共振構造」とも本明細書においては互換的に呼ばれる）１３０、メッシュ・キャパシタ１４０、クロック・メッシュ１５０および、磁性材料１６０を含む。図１では、磁性材料１６０が、下にある構成部品および接続部を不明瞭にすることを避けるため、例示および明確さのために半透明に示されている。半導体デバイス１００は、コントローラ１７０をやはり含むことができる。
入力段１１０の出力部は、プログラマブル・バッファ段１２０の入力部に接続される。プログラマブル・バッファ段１２０の出力部は、共振クロック回路１３０の入力部に接続される。共振クロック回路の出力部は、クロック・メッシュ１５０の入力部に接続される。クロック・メッシュ１５０は、半導体デバイス１００の様々な部分／素子へクロック信号を供給するための複数のクロック信号線を含む。
入力段１１０は、クロック・ソース１１１（例えば、位相同期ループ（ＰＬＬ））、およびクロック・バッファの集合１１２を含むことができる。クロック・バッファの集合１１２は、クロック・ソース１１１からグローバル・クロック信号を受信する。クロック・バッファの集合１１２内のバッファは、直列構成に配列される。
プログラマブル・バッファ段１２０は、プログラマブル・バッファの集合１２１を含む。ある実施形態では、プログラマブル・バッファ１２１は、コントローラ１７０により制御される可変抵抗を有することができる。プログラマブル・バッファの集合１２１内のバッファは、並列構成に配列される。
共振クロック回路１３０は、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１３１、ＭＯＳＦＥＴ１３２、キャパシタ１３３、キャパシタ１３４、インダクタ１３５、およびインダクタ１３６を含むことができる。キャパシタ１３３と１３４およびインダクタ１３５と１３６を、「共振クロック回路素子」と考える（そして互換的に呼ぶ）ことができる。キャパシタ１３３と１３４およびインダクタ１３５と１３６は、ＬＣ共振タンク・ネットワーク１３９を形成する。ある実施形態では、キャパシタ１３３と１３４を、大きなキャパシタとすることができる。
ＭＯＳＦＥＴ１３１と１３２は、共振クロック回路１３０または共振クロック回路１３０の選択的モード（例えば、１つまたは複数の共振モード（例えば、低周波数共振モード、高周波数共振モード、等）および非共振モード）あるいはその両方を有効にする／無効にするために共振クロック回路１３０へ共振イネーブル／ディスエーブル信号を提供するために使用される。ある実施形態では、共振クロック回路素子のうちの少なくとも１つ（例えば、インダクタ１３５）が、共振クロック回路１３０に関する（例えば、低から高までの）広い周波数動作範囲を与えるために、共振クロック回路素子のうちの少なくとも１つの他の素子（例えば、インダクタ１３６）が同調される周波数よりも少なくとも１桁大きい周波数に同調される。高周波数共振クロック・モードは、（電圧が周波数でスケーリングされるので）低周波数共振クロック・モードより少ないクロック・パワーしか必要としないと推測される。ある実施形態では、高周波数共振クロック・モードを、２．５ＧＨｚから＞５ＧＨｚへ節電のために使用することができる。当然のことながら、当業者には容易に認識されるように、含まれる選択された構成部品に応じて、他の範囲をやはり使用することができる。
ある実施形態では、共振クロック回路１３０は、非共振モード（例えば、ＭＯＳＦＥＴ１３１と１３２が開であることをともなう）、低周波数共振モード（例えば、ＭＯＳＦＥＴ１３１と１３２のうちの１つが閉であることをともなう）、および高周波数共振モード（例えば、ＭＯＳＦＥＴ１３１と１３２の両方が閉であることをともなう）を可能にする。当然のことながら、モード・スイッチングのための他のスイッチ構成（例えば、示したものとは異なる数のスイッチを含むこと、または開であるもしくは閉である異なる数のスイッチを含むこと、あるいはその両方を含むこと、等）を、やはり使用することができる。共振クロック回路１３０のこれらのおよび他の変形形態は、本発明の思想を維持しながら、本明細書において提供される本発明の教示を与えられると当業者により容易に決定される。
共振クロック回路１３０は、各々の期間にクロック・ノードを充電するために使用するエネルギーが共振クロック回路１３０のＬＣ共振タンク・ネットワーク１３９内でリサイクルされ、より低いクロック・パワーに結果としてなるように、インダクタンスとグローバル・クロックの大きなキャパシタンスとを共振させる。
メッシュ・キャパシタ１４０は、共振クロック回路１３０の出力部に接続され、クロック・メッシュ１５０が動作するＤＣ電圧にほぼ近いＤＣ電圧を設定するために使用される。
クロック・メッシュ１５０は、クロック信号の局所的な配信のために１つまたは複数のクロック・グリッド１５１を含む。
磁性材料１６０は、共振クロック回路１３０の１つまたは複数の部分の上方に配置される。例えば、磁性材料を、共振クロック回路素子同士を相互接続する導電性材料の上方に（例えば、後工程（ＢＥＯＬ）層内の導電性配線の上方に）配置することができる、または共振クロック回路素子それ自体の上方に（ＢＥＯＬ層内に）配置することができる、あるいはその両方に配置することができる。磁性材料１６０を、半導体デバイス１００内に磁気シールドを形成するように考えることができる。
図１の例では、磁性材料１６０は、キャパシタ１３３と１３４とを接続している導電性材料の少なくとも一部分の上方に配置される。その上、図１の例では、磁性材料１６０は、インダクタ１３５と１３６とを接続している導電性材料の少なくとも一部分の上方に配置される。
磁性材料１６０を、任意の材料または、限定しないがインダクタを含め磁気的特性を有する回路素子、等、あるいはその両方から形成することができる。ある実施形態では、磁性材料１６０を、（例えば、コイル型インダクタに限定しない）インダクタから形成することができる。インダクタを、電気的エネルギーを蓄えるために使用することができる。蓄えられた電荷を、インダクタ１３５と１３６の寄生容量または真性容量、あるいはその両方などの望まれない効果を補償するために使用することができる。
ある実施形態では、バリア材料を、磁性材料１６０と磁性材料１６０が上方に配置される下にあるデバイスとの間に含むことができる。好ましくは、バリア材料は、下にあるデバイスから磁性材料１６０を物理的に分離し、電流に関連する電場および磁性材料１６０による磁気の利用を可能にする。
ある実施形態では、バリア材料を、同じ層上の磁性材料１６０の一部分（すなわち、磁性材料層１６１）を分離するために、磁性材料層１６１の磁性材料１６０の一部分同士の間に含むことができる。このようなケースでは、磁性材料層１６１は、共振クロック回路１３０の一部分を覆って配置されたＢＥＯＬ内の不連続な層であるはずである。
コントローラ１７０は、モード変更をオンザフライで実現するために、半導体デバイス１００の（バッファ、例えば、バッファ１２１の）バッファ強度および（スイッチ、例えば、ＭＯＳＦＥＴ１３１と１３２の）スイッチ抵抗を（例えば、細かにまたは任意の所望の粗さで）変えるように構成することができるオンチップ・コントローラである。
半導体１００の入力段１１０、プログラマブル・バッファ段１２０、共振クロック回路１３０、メッシュ・キャパシタ１４０、およびクロック・メッシュ１５０の各々１つが説明の目的で図１の実施形態に示されている一方で、他の実施形態では、これらの要素のうちのいずれかの１つまたは複数が、本明細書において提供される本発明の教示が与えられると当業者により容易に認識されるように、実装形態に応じて使用されてもよいことを認識されたい。
さらに、ＭＯＳＦＥＴが図１の実施形態には示されているが、他のスイッチング素子を、本発明の思想を維持しながら、やはり使用することができることを認識されたい。
その上、図１に示した要素が、互いに積み重ねられた２つ以上の電子集積回路チップ（ストラータ（strata）またはストラータム（stratum）と呼ばれる）を含む３次元積層型チップに適することがあることを認識されたい。ストラータを、Ｃ４または他の技術を使用することができるストラータ間インターコネクトを用いて相互に接続することができ、ストラータは、ストラータの表側から裏側へと接続するためにスルー・シリコン・ビア（ＴＳＶ）を使用してもよい。ストラータを、能動電子部品が特定のストラータムの「表」側または「裏」側のいずれの上にあってもよいフェース・ツー・フェースまたはフェース・ツー・バックで積層することができる。
示さないが、他の実施形態は、セクタ・バッファおよびマルチプレクサの使用を含むことができる。セクタ・バッファを、各々が１つまたは複数のそれぞれのクロック・メッシュを有する半導体デバイスの多数のセクタを駆動するために使用することができる。マルチプレクサを、クロック信号が与えられる種々のセクタを選択するために使用することができる。
半導体デバイス１００のこれらのおよび他の変形形態は、本発明の思想を維持しながら、本明細書において提供される本発明の教示を与えられると、当業者により容易に決定される。
図１の半導体デバイス１００への磁性材料１６０の組込みは、インダクタなどの共振クロック回路素子の寄生容量および真性容量の効果を減少させることができ、したがって半導体デバイス１００の総合的な性能を向上させることができることを認識されたい。その上、図１の半導体デバイス１００は、インダクタを実装するために必要な面積の大きさを減少させ、したがって半導体デバイス１００の改善をさらにもたらす。加えて、磁性材料１６０は、デバイス性能へのＥＭＩの効果を緩和するまたは取り除くため磁気シールドとして働くことができる。本発明のこれらのおよび他の利点は、本明細書において提供される本発明の教示を与えられると、当業者により容易に確認される。
図２は、本発明のある実施形態による、（図１の半導体デバイス１００などの）半導体デバイスを形成するための例示的な方法２００に関する流れ図を示している。
ステップ２１０において、半導体デバイスの形成を開始する。当業者により容易に認識されるように、ステップ２１０は、基板の形成、等を含むことができる。
ステップ２２０において、半導体デバイスを形成する前工程（ＦＥＯＬ）形成段階では、入力段、プログラマブル・バッファ段、共振クロック回路、（例えば、半導体デバイス内のローカル・クロック配信用の１つまたは複数のクロック・メッシュを有する）クロック配信段、およびロード段の形成を開始する。ロード段は、メッシュ型クロック配信段により供給されるクロックを使用する１つまたは複数の素子または回路あるいはその両方を含む。共振クロック回路は、共振クロック回路素子の集合を含む。共振クロック回路素子の集合は、例えば、インダクタ（例えば、コイル型インダクタ）およびキャパシタを含むことができる。共振クロック回路は、共振クロック回路またはそのモードあるいはその両方を有効にし、無効にするためのスイッチング素子（例えば、ＭＯＳＦＥＴ、等）をやはり含むことができる。ある実施形態では、共振クロック回路素子のうちの少なくとも１つを、共振クロック回路素子のうちの少なくとも１つの他の素子を同調させることができる周波数よりも少なくとも１桁大きい周波数に同調させることができる。このように多彩に同調させることは、異なる共振クロック・モード（例えば、高周波数共振クロック・モードおよび低周波数共振クロック・モード）をサポートする。
ステップ２３０において、半導体デバイスを形成する後工程（ＢＥＯＬ）形成段階では、インダクタと共振クロック回路の一部分との間に磁性材料を配置することを含めＦＥＯＬ形成段階において開始した複数の段の形成を完了する。磁性材料は、共振クロック回路のクロック信号が磁性材料により利用されるように配置される。磁気的特性を有する任意の材料を、磁性材料として使用することができることを認識されたい。ある実施形態では、磁性材料は、インダクタ（例えば、コイル型インダクタ）を含むことができる。
ある実施形態では、（例えば、インダクタとして実装された）磁性材料の真性容量をストレージ用に使用することができる。例えば、電気的エネルギーを、（例えば、インダクタとして実装された）磁性材料の磁場に蓄えることができる。ある実施形態では、磁性材料は、共振クロック回路を動作させるための共振クロック回路素子のうちの１つまたは複数の寄生容量を使用することができる。
ある実施形態では、磁性材料を、共振クロック回路素子のうちの１つまたは複数の寄生容量の効果（例えば、クロック・パワーの増加）を減少させるために使用することができる。ある実施形態では、磁性材料を、共振クロック回路素子のうちの１つまたは複数の真性容量の効果（例えば、クロック・パワーの増加）を減少させるために使用することができる。
ある実施形態では、磁性材料を、半導体デバイス上の（例えば、外部の）電磁妨害の効果を減少させるために使用することができる。
ある実施形態では、磁性材料を、共振クロック回路素子が形成されるＦＥＯＬ層の上方の半導体デバイスのＢＥＯＬ層内に配置することができる。
ある実施形態では、磁性材料が上方に配置される共振回路の一部分が、共振クロック回路の最上層を含む。
ある実施形態では、磁性材料を、共振クロック回路素子の上方に配置することができる。
ある実施形態では、磁性材料を、共振クロック回路素子上に配置することができる。
ある実施形態では、磁性材料を、共振クロック回路の２つ以上の素子を接続している導電性材料を覆って配置することができる。
磁気シールドをともなう共振クロック回路を、限定しないが、（オン・ボード・キャッシュありまたはなしの）マイクロプロセッサ、低電力機器学習アクセラレータ、低周波数モノのインターネット、等を含むアプリケーションに対して使用することができることを認識されたい。本発明を適用することができるこれらのおよび他のアプリケーションは、本発明の思想を維持しながら、本明細書において提供される本発明の教示を与えられると、当業者により容易に決定される。
図３は、本発明のある実施形態による、例えば、半導体ＩＣ論理設計、シミュレーション、テスト、レイアウト、および製造において使用される例示的な設計フロー３００のブロック図を示している。設計フロー３００は、上に説明し図１に示した設計構造またはデバイスあるいはその両方の論理的にまたは機能的に等価な表現を生成するために設計構造またはデバイスを処理するためのプロセスまたは装置またはメカニズムあるいはその組み合わせを含む。設計フロー３００により処理されたまたは生成されたあるいはその両方の設計構造を、データ処理システム上で実行されるまたはそうでなければ処理されるときに、ハードウェア構成部品、回路、デバイス、またはシステムの論理的に、構造的に、機械的にまたはそうでなければ機能的に等価な表現を生成するデータまたは命令あるいはその両方を含むように機械可読伝送媒体またはストレージ媒体上でエンコードすることができる。装置は、限定しないが、回路、構成部品、デバイス、またはシステムを設計すること、製造すること、またはシミュレーションすることなどのＩＣ設計プロセスにおいて使用される任意の装置を含む。例えば、装置は、リソグラフィ装置、マスクを生成するための装置もしくは機器あるいはその両方（例えば、電子線ライタ）、設計構造をシミュレーションするためのコンピュータもしくは機器、製造プロセスもしくはテスト・プロセスにおいて使用される任意の装置、または任意の媒体への設計構造の機能的に等価な表現をプログラミングするための任意の装置（例えば、プログラマブル・ゲート・アレイをプログラミングするための装置）を含むことができる。
設計フロー３００は、設計しようとする表現のタイプに応じて変わることがある。例えば、特定用途ＩＣ（ＡＳＩＣ）を造るための設計フロー３００は、標準部品を設計するための設計フロー３００とは、またはプログラマブル・アレイ、例えば、アルテラ（Altera）社もしくはザイリンクス（Xilinx）社により提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）もしくはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）へと設計をインスタンス化するための設計フロー３００とは異なることがある。
図３は、設計プロセス３１０により好ましくは処理される入力設計構造３２０を含め多数のこのような設計構造を図示している。入力設計構造３２０を、ハードウェア・デバイスの論理的に等価な機能的表現を作成するために設計プロセス３１０により生成されそして処理される論理シミュレーション設計構造とすることができる。入力設計構造３２０は、設計プロセス３１０により処理される時に、ハードウェア・デバイスの物理的構造の機能的表現を生成するデータまたはプログラム命令あるいはその両方をやはりまたは代わりに含むことができる。機能的または構造的あるいはその両方の設計特徴を表現するかどうかに拘わらず、入力設計構造３２０を、コア開発者／設計者により実施されるような電子的コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。機械可読データ伝送媒体、ゲート・アレイ、またはストレージ媒体上でエンコードされる時に、入力設計構造３２０を、図１および図４～図１６に示したものなどの、電子部品、回路、電子モジュールもしくは論理モジュール、装置、デバイス、またはシステムをシミュレーションするまたはそうでなければ機能的に表現するために、設計プロセス３１０内の１つまたは複数のハードウェア・モジュールまたはソフトウェア・モジュールあるいはその両方によりアクセスしそして処理することができる。したがって、入力設計構造３２０は、人間または機械あるいはその両方が可読なソース・コードを含んでいるファイルまたは他のデータ構造、コンパイルされた構造、および設計システムまたはシミュレーション・データ処理システムにより処理される時に回路もしくはハードウェア論理設計の他のレベルを機能的にシミュレーションするまたはそうでなければ表現するコンピュータ実行可能コード構造を含むことができる。このようなデータ構造は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、またはヴェリログ（Verilog）およびＶＨＤＬなどの下位レベルＨＤＬ設計言語またはＣもしくはＣ＋＋などの上位レベル設計言語あるいはその両方に適合するまたは互換性のあるあるいはその両方の他のデータ構造を含むことができる。
設計プロセス３１０は、入力設計構造３２０などの設計構造を含むことができるネットリスト（Netlist）３８０を生成するために、図１および図４～図１６に示した構成部品、回路、デバイス、または論理構造の設計／シミュレーション機能的等価物を合成する、変換する、またはそうでなければ処理するためのハードウェア・モジュールまたはソフトウェア・モジュールあるいはその両方を好ましくは利用しそして組み込む。ネットリスト３８０は、集積回路設計において他の素子および回路への接続を記述する配線、個別の構成部品、論理ゲート、制御回路、デバイス、モデル、等のリストを表している、例えば、コンパイルしたまたはそうでなければ処理したデータ構造を含むことができる。
ネットリスト３８０を、ネットリスト３８０がデバイスに関する設計仕様およびパラメータに応じて１回または複数回再合成される反復プロセスを使用して合成することができる。本明細書において説明した他の設計構造タイプと同様に、ネットリスト３８０を、機械可読データ・ストレージ媒体に記録することができる、またはプログラマブル・ゲート・アレイにプログラミングすることができる。媒体を、磁気ディスク・ドライブもしくは光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、または他のフラッシュ・メモリなどの不揮発性ストレージ媒体とすることができる。加えて、または代わりに、媒体は、システム・メモリもしくはキャッシュ・メモリ、バッファ・スペース、または電気的もしくは光学的伝導性デバイス、およびデータ・パケットを、インターネットまたは他のネットワークに適した手段を介して送信しそして中間的に記憶することができる材料であってもよい。
設計プロセス３１０は、ネットリスト３８０を含め様々な入力データ構造タイプを処理するためのハードウェア・モジュールおよびソフトウェア・モジュールを含むことができる。このようなデータ構造タイプは、例えば、ライブラリ要素３３０内に存在することができ、そして所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ、等）に関するモデル、レイアウト、および象徴的な表現を含め、一般に使用される素子の集合、回路、およびデバイスを含むことができる。データ構造タイプは、設計仕様３４０、特性評価データ３５０、検証データ３６０、設計ルール３７０および入力テスト・パターン、出力テスト結果、および他のテスト情報を含むことができるテスト・データ・ファイル３８５をさらに含む。設計プロセス３１０は、例えば、ストレス解析、熱解析、機械的イベント・シミュレーション、鋳込み成型、モールディング、およびダイ・プレス成型などの作業のためのプロセス・シミュレーション、等、などの標準的な機械的設計プロセスをさらに含むことができる。機械的設計の当業者は、発明の範囲および思想から逸脱せずに、設計プロセス３１０において使用される可能性のある機械的設計ツールおよびアプリケーションの範囲を認識することができる。設計プロセス３１０は、タイミング解析、検証、設計ルール・チェック、場所およびルート演算、等などの標準的な回路設計プロセスを実行するためのモジュールをやはり含むことができる。
設計プロセス３１０は、第２の設計構造３９０を生成するために、いずれかの追加の機械的設計または（利用可能であれば）データのほかに描かれたサポート・データ構造のうちの一部またはすべてとともに入力設計構造３２０を処理するため、ＨＤＬコンパイラなどの論理的および物理的設計ツールならびにシミュレーション・モデル構築ツールを利用しそして組み込む。設計構造３９０は、機械的デバイスおよび構造のデータの交換のために使用されるデータ・フォーマット（例えば、ＩＧＥＳ、ＤＸＦ、パラソリッド（Parasolid）ＸＴ、ＪＴ、ＤＲＧ、またはこのような機械的設計構造を記憶するためまたは表現するためのいずれかの他の適切なフォーマットで記憶された情報）でストレージ媒体またはプログラマブル・ゲート・アレイに存在する。入力設計構造３２０と同様に、設計構造３９０は、１つまたは複数のファイル、データ構造、または伝送媒体もしくはデータ・ストレージ媒体に存在し、そしてＥＣＡＤシステムにより処理されると図１および図４～図１６に示した本発明の実施形態のうちの１つまたは複数の論理的にもしくはそうでなければ機能的に等価な形態を生成する他のコンピュータがエンコードしたデータもしくは命令を好ましくは含む。１つの実施形態では、設計構造３９０は、図１および図４～図１６に示したデバイスを機能的にシミュレーションするコンパイルされ実行可能なＨＤＬシミュレーション・モデルを含むことができる。
設計構造３９０は、集積回路のレイアウト・データの交換のために使用されるデータ・フォーマットまたは記号的データ・フォーマット（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、もしくはこのような設計データ構造を記憶するためのいずれかの他の適したフォーマットで記憶された情報）をやはり利用することができる。設計構造３９０は、例えば、記号的データ、マップ・ファイル、テスト・データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属の階層、ビア、形状、製造ラインを通るルーティングのためのデータ、ならびに上に説明しそして図１および図４～図１６に示したようなデバイスまたは構造を作成する製造業者または他の設計者／開発者により必要とされるいずれかの他のデータを含むことができる。設計構造３９０は、次いで、例えば、設計構造３９０が、テープ・アウトへ進み、製造に開放され、マスク・ハウスに開放され、他の設計ハウスへ送られ、顧客へ送り返される、等のステージ３９５へ進むことができる。
図４～図１５は、本発明のある実施形態による、磁気シールドをともなう共振クロック回路を形成するための例示的な方法４００を示している。方法４００に関して、ある材料が説明の目的で指定されてきている。しかしながら、本発明が記述した材料だけに限定されず、したがって、本発明の思想を維持しながら、本明細書において提供される本発明の教示を与えられると当業者により容易に認識されるように、他の材料をやはり使用することができることを認識されたい。その上、図４～図１５が共振クロック回路の上方に磁気シールドを示している一方で、図１６は、共振クロック回路の下方に磁気シールドをともなう本発明の実施形態を示している。
図４を参照して、ステップ４０５において、ウェハ基板５０１を用意する。
図５を参照して、ステップ４１０において、回路用の前工程（ＦＥＯＬ）／後工程（ＢＥＯＬ）層５０２を形成し、そしてＦＥＯＬ／ＢＥＯＬ層５０２内に非共振クロック回路５０３および共振クロック回路５０４を形成する。
図６を参照して、ステップ４１５において、磁気シールドを付加するためのシーケンスを処理する。ある実施形態では、ステップ４１５は、例えば、ｌｏｗ－ｋまたはＳｉＯ２誘電体５０５の層を付加することを含むことができる。
図７を参照して、ステップ４２０において、磁性インダクタを付加するためのシーケンスを処理し続ける。ある実施形態では、ステップ４２０は、例えば、従来のフォトリソグラフィ、エッチング、およびメタライゼーション、ならびに化学機械研磨によりビア５０６を形成することを含むことができる。ある実施形態では、ステップ４２０に関連して、ビア５０６はシールドを貫通し、そしてインダクタ配線に接続する。
ステップ４２０および図７に関する代替の実施形態に関係する図８を参照して、ステップ４２０Ａにおいて、磁性インダクタを付加するためのシーケンスを処理し続ける。ある実施形態では、ステップ４２０Ａは、例えば、誘電体５０７Ａを堆積することを含むことができ、そして次いで従来のフォトリソグラフィ、エッチング、およびメタライゼーション、ならびに化学機械研磨により配線５０８Ａを形成することができる。
図９を参照して（そして図７に関係する実施形態を続けて）、ステップ４２５において、磁性インダクタを付加するためのシーケンスを処理し続ける。ある実施形態では、ステップ４２５は、例えば、誘電体５０７を堆積することを含むことができる。
図１０を参照して、ステップ４３０において、磁性インダクタを付加するためのシーケンスを処理し続ける。ある実施形態では、ステップ４３０は、例えば、磁気シールドを製造するために磁性材料５０９を堆積することを含むことができる。ある実施形態では、磁性材料５０９は、磁性材料ＦｅＴａＮまたはＦｅＮｉまたはＦｅＡｌＯまたはこれらの任意の組み合わせあるいはそれらの組み合わせを含むコバルト（Ｃｏ）から構成される。
図１１を参照して、ステップ４３５において、磁性インダクタを付加するためのシーケンスを処理し続ける。ある実施形態では、ステップ４３５は、例えば、磁性材料５０９をパターニングすることを含むことができる。ある実施形態では、磁性材料のパターニングは、例えば、（磁性材料５０９から）シールドを画定するためのレジスト像５１１を形成するために、酸化物ハード・マスク５１０およびフォトリソグラフィ・プロセスを使用することを含むことができる。
ステップ４３５および図１１に関する代替の実施形態に関係する図１２を参照して、ステップ４３５Ａにおいて、磁性インダクタを付加するためのシーケンスを処理し続ける。図１４の実施形態では、シールドは、連続的に残る（したがって、レジスト像５１１は使用されない）。
図１３を参照して、ステップ４４０において、磁性インダクタを付加するためのシーケンスを処理し続ける。ある実施形態では、ステップ４４０は、例えば、磁性材料をさらにパターニングすることを含むことができる。ある実施形態では、磁性材料をさらにパターニングすることは、例えば、フォトリソグラフィ・プロセスおよびレジスト像５１１をさらに使用することを含むことができる。
図１４を参照して、ステップ４４５において、磁性インダクタを付加するためのシーケンスを処理し続ける。ある実施形態では、ステップ４４５は、例えば、（例えば、溶剤剥離を使用して）レジスト像５１１を除去すること、誘電体５１２を堆積すること、そしてインダクタ用のビア５１３およびトレンチまたはスペース５１４を形成するためにフォトリソグラフィおよびエッチングを実行することを含むことができる。
図１５を参照して、ステップ４５０において、磁性インダクタを付加するためのシーケンスを処理し続ける。ある実施形態では、ステップ４５０は、例えば、インダクタ５１５を形成するためにメタライゼーションを付加することを含むことができる。ステップ４５０の後で、最終構造は、（共振および非共振）クロック回路をカバーしているシールドを有し、そしてインダクタ５１５がクロック回路の最上部に形成されることを可能にし、したがって先行技術に比して省面積化を可能にする。
図１６を参照して、本発明のある実施形態による、下に磁気シールドをともなう共振クロック回路を有する例示的な半導体デバイス１６００が示される。図４～図１５からの同じ図参照番号が図１６に描かれた要素に当てはまり、図１５と図１６との構造同士の間の違いは、磁気シールドがそれぞれ共振回路の上方に対して下であることを強調している。
本発明の態様を、与えられた例示のアーキテクチャに関して説明するが、他のアーキテクチャ、構造、基板材料、ならびにプロセス特徴およびステップを、本発明の態様の範囲内で変えてもよいことを理解されたい。
ある層、領域または基板などのある要素が他の要素の「上に（on）」または「覆って（over）」いると呼ばれるときには、その要素が他の要素の直接上にあってよいことも、介在する要素がやはり存在してもよいこともやはり理解されるだろう。対照的に、ある要素が他の要素の「直接上にある（directly on）」または「直接覆っている（directly over）」と呼ばれるときには、介在する要素は存在しない。ある要素が他の要素に「接続される（connected）」または「結合される（coupled）」と呼ばれるときには、その要素が他の要素に直接接続されるもしくは結合されてもよい、または介在する要素が存在してもよいことがやはり理解されるだろう。対照的に、ある要素が他の要素に「直接接続される（directly connected）」または「直接結合される（directly coupled）」と呼ばれるときには、介在する要素は存在しない。
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成することができ、（ディスク、テープ、物理的ハード・ドライブ、またはストレージ・アクセス・ネットワークのような仮想ハード・ドライブなどの）コンピュータ・ストレージ媒体に記憶することができる集積回路チップに関する設計を含むことができる。設計者がチップまたはチップを製造するために使用するフォト・マスクを製造しないのであれば、設計者は、直接的にまたは間接的に、このようなエンティティに物理的な手段により（例えば、設計を記憶しているストレージ媒体のコピーを提供することにより）または（例えば、インターネットを介して）電気的に得られた設計を送ることができる。記憶された設計は、次いで、ウェハ上に形成しようとする議論されているチップ設計の多数のコピーを典型的には含むフォト・マスクの製造のために適切なフォーマット（例えば、ＧＤＳＩＩ）へと変換される。フォト・マスクは、エッチしようとするまたはそうでなければ処理しようとするウェハ（またはウェハ上の層あるいはその両方）のエリアを画定するために利用される。
本明細書において説明したような方法を、集積回路チップの製造に使用することができる。得られた集積回路チップを、ベアのダイとして生ウェハの形態で（すなわち、多数のパッケージングしないチップを有する単一のウェハとして）、またはパッケージングした形態で製造業者により流通させることができる。後者のケースでは、チップは、（マザーボードもしくは他の高次レベルのキャリアに付けられるリードをともなうプラスチック・キャリアなどの）シングル・チップ・パッケージに、または（いずれか一方もしくは両方の表面にインターコネクトをもしくは埋め込みインターコネクトを有するセラミック・キャリアなどの）マルチチップ・パッケージにマウントされる。いずれにせよ、チップは、次いで、いずれか（ａ）マザーボードなどの中間製品、または（ｂ）最終製品の一部として他のチップ、個別回路素子、または他の信号処理デバイスあるいはその組み合わせと集積される。最終製品は、玩具および他のロー・エンド用途からディスプレイ、キーボードまたは他の入力デバイス、および中央処理装置を有する先端コンピュータ製品までの範囲にわたる集積回路チップ含む任意の製品であってもよい。
材料化合物が列挙した元素、例えば、ＳｉＧｅの観点から説明されるだろうことをやはり理解すべきである。これらの化合物は、化合物内に異なる割合の元素を含む、例えば、ＳｉＧｅは、ＳｉｘＧｅ１－ｘを含み、ここではｘが１以下である、等。加えて、他の元素が化合物に含まれてもよく、本原理にしたがって今まで通りに機能してもよい。追加の元素を有する化合物を、合金と本明細書では呼ぼう。
「１つの実施形態（one embodiment）」または「ある実施形態（an embodiment）」、ならびにこれらの他の変形に対する明細書における参照は、実施形態に関連して記述した特定の特徴、構造、特性、等が、少なくとも１つの実施形態に含まれることを意味する。したがって、明細書の全体を通して様々な場所で現れる「１つの実施形態では」または「ある実施形態では」、ならびにいずれかの他の変形の言い回しが現れることは、同じ実施形態をすべてが参照することを必ずしも必要としない。
下記の「／」、「または．．．あるいはその両方（and/or）」、および「…のうちの少なくとも１つ（at least one of）」のうちのいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方（A and/or B）」、および「ＡおよびＢのうちの少なくとも１つ」のケースでは、最初に記載された選択肢（Ａ）だけの選択、または２番目に記載された選択肢（Ｂ）だけの選択、または両方の選択肢（ＡおよびＢ）の選択を含むものであることを認識されたい。さらなる例として、「ＡまたはＢまたはＣあるいはその組み合わせ（A, B, and/or C）」ならびに「Ａ、Ｂ、およびＣのうちの少なくとも１つ（atleast one of A, B, and C）」のケースでは、このような言い回しは、最初に記載された選択肢（Ａ）だけの選択、または２番目に記載された選択肢（Ｂ）だけの選択、または３番目に記載された選択肢（Ｃ）だけの選択、または最初および２番目に記載された選択肢（ＡおよびＢ）だけの選択、または最初および３番目に記載された選択肢（ＡおよびＣ）だけの選択、または２番目および３番目に記載された選択肢（ＢおよびＣ）だけの選択、または３つすべての選択肢（ＡおよびＢおよびＣ）の選択を含むものである。このことを、この技術および関連する技術において当業者により容易に明らかになるので、記載した項目と同程度の数に、拡張することができる。
本明細書において使用する用語は、単に特定の実施形態を説明する目的のためであり、例の実施形態を限定するものではない。本明細書において使用されるように、「１つ（a）」、「１つ（an）」、および「その（the）」という単数形は、文脈が明らかに別なふうに指示しない限り、同様に複数形を含むものとする。「備える（comprises）」、「備えている（comprising）」、「含む（includes）」または「含んでいる（including）」あるいはその組み合わせは、本明細書において使用されるときに、述べた特徴、整数、ステップ、動作、要素、または構成部品あるいはその組み合わせの存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成部品またはそのグループあるいはその組み合わせの存在または追加を排除しないことが、さらに理解されるだろう。
「下方に（beneath）」、「下に（below）」、「下側に（lower）」、「上方に（above）」、「上側に（upper）」、等などの空間的に相対的な用語を、図に図示されたように、１つの要素のまたは特徴の他の要素または特徴に対する関係を説明するため説明の容易さのために本明細書において使用することができる。空間的に相対的な用語は、図に描かれた向きに加えて、使用中または動作中のデバイスの異なる向きを含むものであることが理解されるだろう。例えば、図のデバイスがひっくり返されるのであれば、他の要素または特徴の「下に」または「下方に」と記述された要素は、そのときには他の要素または特徴の「上方に」向くはずである。したがって、「下方に」という用語は、上方および下方の両方の向きを含むことができる。デバイスを、別なふうに（９０°回転させてまたは他の向きで）向けることができ、本明細書において使用した空間的に相対的な記述を、それに応じて解釈することができる。加えて、ある層が２つの層の「間に」あると呼ばれるときには、２つの層の間にその層だけがあることも、または１つもしくは複数の介在する層がやはり存在してもよいことがやはり理解されるだろう。
第１の、第２の、等という用語を、様々な要素を記述するために本明細書において使用することができるとは言え、これらの要素は、これらの用語により限定されるべきではないことが理解されるだろう。これらの用語は、１つの要素を他の要素とは区別するために使用されるに過ぎない。したがって、下記に論じられる第１の要素を、本概念の範囲から逸脱せずに第２の要素と名付けることができる。
（例示的であり限定するものではない）システムおよび方法の好ましい実施形態を説明してきており、修正形態および変形形態を、上記の教示を考慮して当業者なら行い得ることに留意されたい。したがって、変更を、別記の特許請求の範囲によって概要を示したように、本発明の範囲内である開示した特定の実施形態において行ってもよいことを、理解すべきである。特許法により要求される詳細および独自性とともに、本発明の態様をこのように説明してきたが、特許証によって何が権利を主張され、望ましくは保護されるかが、別記の特許請求の範囲に記載されている。

Claims (25)

  1. 半導体デバイス内で共振クロック回路の共振クロック回路素子の一部分とインダクタとの間に磁性層を配置することであって、前記共振クロック回路のクロック信号が、前記共振クロック回路素子の寄生容量または真性容量あるいは寄生容量および真性容量の効果を減少させるために前記磁性層により利用される、前記配置すること
    を含む、方法。
  2. 前記共振クロック回路素子が、前記インダクタを備える、請求項１に記載の方法。
  3. 前記インダクタが、前記半導体デバイスの前工程層内に形成される、請求項２に記載の方法。
  4. 磁性材料が、前記インダクタが形成される前記前工程層の上方の前記半導体デバイスの後工程層内に配置される、請求項３に記載の方法。
  5. 前記共振クロック回路素子が、キャパシタを備える、請求項１に記載の方法。
  6. 磁性材料が上方に配置される前記共振クロック回路の前記一部分が、前記共振クロック回路の最上層を含む、請求項１に記載の方法。
  7. 磁性材料が、前記共振クロック回路素子の上方に配置される、請求項１に記載の方法。
  8. 磁性材料が、前記共振クロック回路素子の下に配置される、請求項１に記載の方法。
  9. 磁性材料が、前記共振クロック回路素子上に配置される、請求項１に記載の方法。
  10. 磁性材料が、前記半導体デバイスの後工程層内に配置される、請求項１に記載の方法。
  11. 磁性材料が、他のインダクタを含む、請求項１に記載の方法。
  12. 前記他のインダクタの真性容量が、ストレージのために使用される、請求項１１に記載の方法。
  13. 前記共振クロック回路素子が、他の共振クロック回路素子に近接し、磁性材料が、前記共振クロック回路素子を前記他の共振クロック回路素子に接続している導電性材料の少なくとも一部分の上方に配置される、請求項１に記載の方法。
  14. 前記共振クロック回路素子は、前記他の共振クロック回路素子が同調される周波数よりも少なくとも１桁大きい周波数に同調される、請求項１３に記載の方法。
  15. 前記共振クロック回路が、前記共振クロック回路素子に結合されたバッファの集合を備え、磁性材料が、前記バッファの集合を前記共振クロック回路素子に接続している導電性材料の少なくとも一部分の上方に配置される、請求項１に記載の方法。
  16. 前記共振クロック回路素子が、導電性材料により他の共振クロック回路素子に電気的に接続され、磁性材料が、前記共振クロック回路素子および前記他の共振クロック回路素子の寄生容量を減少させるために前記導電性材料の上方に配置される、請求項１に記載の方法。
  17. 前記共振クロック回路素子が、導電性材料により他の共振クロック回路素子に電気的に接続され、磁性材料が、前記共振クロック回路を動作させるのに前記共振クロック回路素子および前記他の共振クロック回路素子の寄生容量を使用するために前記導電性材料の上方に配置される、請求項１に記載の方法。
  18. 前記共振クロック回路素子が、インダクタ－キャパシタ対を備える、請求項１に記載の方法。
  19. 前記共振クロック回路が、多数の共振モードを有する、請求項１に記載の方法。
  20. 共振クロック回路素子を有する共振クロック回路と、
    インダクタと、
    前記共振クロック回路の一部分と前記インダクタとの間に配置された磁性材料から形成される磁性層と
    を備え、
    前記共振クロック回路のクロック信号が、前記共振クロック回路素子の寄生容量または真性容量あるいは寄生容量および真性容量の効果を減少させるために前記磁性層により利用される、
    半導体デバイス。
  21. 磁性材料が、他のインダクタを含む、請求項２０に記載の半導体デバイス。
  22. 前記共振クロック回路素子が、他の共振クロック回路素子に近接し、磁性材料が、前記共振クロック回路素子を前記他の共振クロック回路素子に接続している導電性材料の少なくとも一部分の上方に配置される、請求項２０に記載の半導体デバイス。
  23. 前記共振クロック回路が、前記共振クロック回路素子に結合されたバッファの集合を備え、磁性材料が、前記バッファの集合を前記共振クロック回路素子に接続している導電性材料の少なくとも一部分の上方に配置される、請求項２０に記載の半導体デバイス。
  24. 前記共振クロック回路素子が、導電性材料により他の共振クロック回路素子に電気的に接続され、磁性材料が、前記共振クロック回路素子および前記他の共振クロック回路素子の寄生容量を減少させるために前記導電性材料の上方に配置される、請求項２０に記載の半導体デバイス。
  25. 前記共振クロック回路素子が、導電性材料により他の共振クロック回路素子に電気的に接続され、磁性材料が、前記共振クロック回路を動作させるのに前記共振クロック回路素子および前記他の共振クロック回路素子の寄生容量を使用するために前記導電性材料の上方に配置される、請求項２０に記載の半導体デバイス。
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