JP2014522561A - アイソレータおよびアイソレータの製造方法 - Google Patents

Abstract

【課題】小型化を図ることができ、かつ電気的特性を向上し、高耐圧化を実現することができるアイソレータおよびアイソレータの製造方法を提供する。
【解決手段】アイソレータは、受信回路、送信回路１２、トランス１３によって構成される。送信回路１２は、半導体基板２０のおもて面に設けられている。トランス１３は、半導体基板２０の裏面に設けられ、送信回路１２から入力された信号を電気的に絶縁した状態で受信回路に伝達する。トランス１３は、一次コイル３１−１および二次コイル３２−１で構成される。一次コイル３１−１は、コイル用トレンチ３１−２の内部の酸化膜２１−３の内側に埋め込まれた金属膜で構成される。二次コイル３２−１は、一次コイル３１−１を覆う絶縁膜２２の内部に、一次コイル３１−１と対向して設けられ、絶縁膜２２によって一次コイル３１−１と絶縁されている。
【選択図】図２

Description

この発明は、アイソレータおよびアイソレータの製造方法に関する。

産業用機器や医療用機器などの各種装置は、電気的絶縁性を必要とするものが多く存在する。例えば、高電圧で制御される電気機器には、電気機器に取り込まれた信号が外部に伝達されるときや、ユーザが操作盤を直接操作したときに電気ショックやその他の甚大な影響を人体に与えないように、信号絶縁器（アイソレータ）が搭載されている。アイソレータは、電気機器間や回路ブロック間の電位差が大きい場合に、高電圧部と低電圧部との間に大電流が流れないように電気的に絶縁した状態で、低電圧部から高電圧部、または高電圧部から低電圧部へ信号を伝達（以下、絶縁伝送とする）する機能を有する。

一方、電気機器間や回路ブロック間の電位差が小さい場合であっても、アイソレータが搭載される。例えば、アナログ回路とデジタル回路とが共通の基準電位に接続されている場合、アナログ回路はデジタルノイズの影響を受ける。このため、アイソレータによってアナログ回路とデジタル回路との基準電位を電気的に完全に分離することにより、アナログ回路へのデジタルノイズの混入を防止することができる。これにより、信号処理装置の性能が改善される。

従来、最も汎用性の高いアイソレータとして、信号の伝達手段に光を利用したフォトカプラが公知である。フォトカプラは、フォトダイオードとフォトトランジスタとを１つのパッケージに組み込んだ構造を備え、入力された電気信号をフォトダイオードによって光に変換し、この光の明暗変化をフォトトランジスタによって電圧に変換することにより電気的に絶縁した信号伝達を行う。このフォトカプラは、パッケージ構造が簡易であり、高い電気的絶縁性が得られるという利点を有する。一方、フォトカプラは、一般的なＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のプロセスで半導体基板上に作製（製造）することができない。このため、フォトカプラは、送信回路や受信回路などとともに集積化することができず、個別部品として信号処理装置に搭載される。したがって、信号処理装置の小型化を図ることが難しい。

また、フォトダイオードは、動作温度や順方向電流などの動作条件によって発光効率の時間劣化が決定されるという性質を有する。このため、フォトダイオードを搭載する装置の寿命を重視する場合、装置の動作温度や順方向電流の設定条件を十分に考慮する必要がある。さらに、フォトカプラは、応答速度が遅く、信号伝達にμｓオーダーの時間を要する。このため、フォトカプラを搭載した例えばインバータ駆動回路は、インバータを構成するデバイスのデッドタイムをμｓオーダーで確保する必要があり、高速化を図ることができない。

フォトカプラの次に汎用性の高いアイソレータとして、信号の伝達手段に容量性結合による電界変化を利用したカップリングキャパシタが公知である。カップリングキャパシタは、送信回路からの直流（ＤＣ）信号を遮断して交流（ＡＣ）信号のみを受信回路に伝達する。そのため、カップリングキャパシタは、送信回路と受信回路との間における回路網の直流電圧設定を分離する際に有効である。また、カップリングキャパシタは、高い絶縁耐性や低消費電力などの利点を有する。しかしながら、カップリングキャパシタは、ノイズの影響を受けやすい、また、外部電界の影響を受けやすいという問題がある。

その他のアイソレータとして、信号の伝達手段に誘導性結合に基づく磁界変化を利用したトランスが公知である。このようなトランスは、一般的に、２つのコイル間にフェライトなどの磁性体を配置した構成を有し、高い絶縁耐性および高いノイズ耐性を有するが、コストが高く、消費電力も大きい。また、トランスを構成するコイルが大きいため、トランス自体の小型化を図ることが難しい。さらに、カップリングキャパシタおよびトランスは、フォトカプラと同様に個別部品として信号処理装置に搭載されるため、信号処理装置の小型化を図ることが困難である。このように、フォトカプラ、カップリングキャパシタおよびトランスを搭載した信号処理装置は小型化を図ることが困難であるという問題がある。

このような問題を解消した信号処理装置として、ＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ ＩＣ：高耐圧ＩＣ）が公知である。ＨＶＩＣは、レベルシフト回路を介して電源電位の異なる回路間の信号伝達を行うことができるＩＣであり、一般的なＩＣのプロセスで送信回路および受信回路を集積化することができる。このため、低コスト、低消費電力および小型化を図ることができる。しかしながら、ＨＶＩＣは、信号の絶縁伝達を行うことができないため、高耐圧化を図ることが難しく、例えば１２００Ｖ程度の耐圧しか保証することができない。また、ＨＶＩＣは、ノイズ耐性が低く、破壊しやすいため、信頼性が要求される装置には適用することができない。

したがって、一般的なＩＣのプロセスで送信回路と受信回路とをともに同一の半導体基板に集積することができ、かつ、信号の絶縁伝達を行うことができるアイソレータが求められている。このようなアイソレータとして、デジタルアイソレータが公知である。デジタルアイソレータは、信号処理装置を作製するための一連のＩＣのプロセスにより、２つのコイルにより誘導性結合に基づく磁界変化を利用した信号伝達を行うトランスを送信回路および受信回路とともに集積化したものである。このため、今後、デジタルアイソレータは産業用や医療用の分野で用いるアイソレータとして広く適用されることが期待されており、その開発が積極的に進められている。

このようなデジタルアイソレータとして、半導体基板上にフェライトなどの磁性体を内包するソレノイドコイルを並列に配置した構成のトランスを備えたデジタルアイソレータが提案されている（例えば、下記非特許文献１，２参照。）。また、磁性体を有していないデジタルアイソレータとして、半導体基板上に絶縁膜を介して積み重ねられた２つの平面状コイルで構成されたトランスを備えたデジタルアイソレータが提案されている（例えば、下記特許文献１〜３および下記非特許文献３〜７参照。）。さらに、磁性体を有していない別のデジタルアイソレータとして、半導体基板の同一主面に形成された渦巻状の平面形状を有する２つのトレンチにそれぞれ埋め込まれた金属膜からなる２つのコイルで構成されたトランスを備えたデジタルアイソレータが提案されている（例えば、下記特許文献４および下記非特許文献８参照。）。

米国特許第７６８３６５４号明細書 米国特許第６９２７６６２号明細書 米国特許第７４１７３０１号明細書 米国特許出願公開第２０１２／００６８３０１号明細書

エヌ・ワング（Ｎ．Ｗａｎｇ）、外５名、スィン フィルム マイクロトランスフォーマー インテグレイティドゥ オン シリコン フォア シグナル アイソレイション（Ｔｈｉｎ Ｆｉｌｍ Ｍｉｃｒｏｔｒａｎｓｆｏｒｍｅｒ Ｉｎｔｅｇｒａｔｅｄ ｏｎ Ｓｉｌｉｃｏｎ ｆｏｒ Ｓｉｇｎａｌ Ｉｓｏｌａｔｉｏｎ）、（米国）、アイ・トリプル・イー トランザクションズ オン マグネティクス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍａｇｎｅｔｉｃｓ）、２００７年６月、第４３巻、第６号、ｐ．２７１９−２７２１ エム・スー（Ｍ．Ｘｕ）、外２名、ア マイクロファブリケイティドゥ トランスフォーマー フォア ハイ−フリークエンシー パワー オア シグナル コンバージョン（Ａ Ｍｉｃｒｏｆａｂｒｉｃａｔｅｄ Ｔｒａｎｓｆｏｒｍｅｒ ｆｏｒ Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ Ｐｏｗｅｒ ｏｒ Ｓｉｇｎａｌ Ｃｏｎｖｅｒｓｉｏｎ）、（米国）、アイ・トリプル・イー トランザクションズ オン マグネティクス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍａｇｎｅｔｉｃｓ）、１９９８年７月、第３４巻、第４号、ｐ．１３６９−１３７１ ビー・チェン（Ｂ．Ｃｈｅｎ）、アイソレイティドゥ ハーフ−ブリッジ ゲート ドライバー ウィズ インテグレイティドゥ ハイ−サイド サプライ（Ｉｓｏｌａｔｅｄ Ｈａｌｆ−Ｂｒｉｄｇｅ Ｇａｔｅ Ｄｒｉｖｅｒ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｈｉｇｈ−Ｓｉｄｅ Ｓｕｐｐｌｙ）、（ギリシャ）、アイ・トリプル・イー パワー エレクトロニクス スペシャリスツ カンファレンス ２００８（ＩＥＥＥ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｐｅｃｉａｌｉｓｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＰＥＳＣ） ２００８）、２００８年６月、ｐ．３６１５−３６１８ エス・カエリヤマ（Ｓ．Ｋａｅｒｉｙａｍａ）、外４名、ア ２．５ｋＶ アイソレイション ３５ｋＶ／ｕｓ ＣＭＲ ２５０Ｍｂｐｓ ０．１３ｍＡ／Ｍｂｐｓ デジタル アイソレータ イン スタンダード ＣＭＯＳ ウィズ アン オン−チップ スモール トランスフォーマー（Ａ ２．５ｋＶ ｉｓｏｌａｔｉｏｎ ３５ｋＶ／ｕｓ ＣＭＲ ２５０Ｍｂｐｓ ０．１３ｍＡ／Ｍｂｐｓ Ｄｉｇｉｔａｌ Ｉｓｏｌａｔｏｒ ｉｎ Ｓｔａｎｄａｒｄ ＣＭＯＳ ｗｉｔｈ ａｎ ｏｎ−ｃｈｉｐ ｓｍａｌｌ ｔｒａｎｓｆｏｒｍｅｒ）、（米国）、アイ・トリプル・イー シンポジウム オン ＶＬＳＩ サーキッツ ２０１０（ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ（ＶＬＳＩＣ） ２０１０）、２０１０年６月、ｐ．１９７−１９８ エム・ミュンツァー（Ｍ．Ｍｕｎｚｅｒ）、外３名、コアレス トランスフォーマー ア ニュー テクノロジー フォア ハーフ ブリッジ ドライバー ＩＣ’ｓ（Ｃｏｒｅｌｅｓｓ ｔｒａｎｓｆｏｒｍｅｒ ａ ｎｅｗ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｈａｌｆ ｂｒｉｄｇｅ ｄｒｉｖｅｒ ＩＣ’ｓ）、（ドイツ）、インターナショナル エキシビジョン アンド カンファレンス フォア パワー エレクトロニクス，インテリジェント モーション アンド パワー クオリティー（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｘｈｉｂｉｔｉｏｎ ａｎｄ Ｃｏｎｆｅｒｅｎｃｅ ｆｏｒ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｉｎｔｅｌｌｉｇｅｎｔ Ｍｏｔｉｏｎ ａｎｄ Ｐｏｗｅｒ Ｑｕａｌｉｔｙ（ＰＣＩＭ））、２００３年５月 「データシート オブ ＡＤｕＭ１２３４，アナログ デバイセズ アプリケーション ノート（Ｄａｔａｓｈｅｅｔ ｏｆ ＡＤｕＭ１２３４，Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅ）」、アナログ・デバイセズ株式会社（Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ）、２００７年、ｐ．１−１０ 「データシート オブ ２ＤＥ０２０Ｉ１２−ＦＩ，インフィニオン テクノロジーズ アプリケーション ノート（Ｄａｔａｓｈｅｅｔ ｏｆ ２ＤＥ０２０Ｉ１２−ＦＩ，Ｉｎｆｉｎｉｏｎ Ｔｅｃｎｏｌｏｇｉｅｓ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅ）」、インフィニオン（Ｉｎｆｉｎｅｏｎ）、２００６年 ロンシャン・ダブリュー（Ｒｏｎｇｘｉａｎｇ．Ｗ）、外２名、ア ノベル シリコン−エンベデッド コアレス トランフォーマー フォア アイソレイティドゥ ＤＣ−ＤＣ コンバーター アプリケーション（Ａ Ｎｏｖｅｌ Ｓｉｌｉｃｏｎ−Ｅｍｂｅｄｄｅｄ Ｃｏｒｅｌｅｓｓ Ｔｒａｎｓｆｏｒｍｅｒ ｆｏｒ Ｉｓｏｌａｔｅｄ ＤＣ−ＤＣ Ｃｏｎｖｅｒｔｅｒ Ａｐｐｌｉｃａｔｉｏｎ）、（米国）、アイ・トリプル・イー ２３ｒｄ インターナショナル シンポジウム オン パワー セミコンダクター デバイセズ アンド ＩＣｓ ２０１１（ＩＥＥＥ ２３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ（ＩＳＰＳＤ） ２０１１）、２０１１年５月、ｐ．３５２−３５５

しかしながら、上記非特許文献１，２に示すアイソレータでは、金属線をらせん状に巻いた円筒状のコイル（ソレノイドコイル）であること、および、コイルを構成する金属線の厚さを厚くすることができないことにより、コイルの直流抵抗が増加し、電圧ゲインが低下するという問題がある。また、過電流が発生し、コイルが発熱するため、損失が大きいという問題がある。上記特許文献１〜３および上記非特許文献３〜７に示すアイソレータでは、コイル（平面状コイル）を構成する金属膜の膜厚を厚くすることができない。このため、コイルの直流抵抗が高く、電圧ゲインが小さいという問題がある。

上記特許文献４および非特許文献８に示すアイソレータでは、２つのトレンチ内にそれぞれ埋め込まれた各コイルを電気的に絶縁するための絶縁膜は、コイルが埋め込まれたトレンチ側壁に沿って形成されるため、この絶縁膜を厚く形成することができない。したがって、高耐圧化が困難であるという問題がある。また、上記特許文献４および非特許文献８に示すアイソレータでは、２つのコイルがトレンチ側壁側で対向するため、２つのコイルが対向する部分の面積が他のアイソレータよりも大面積となる。このため、大きな寄生容量が発生し、ノイズの影響を受けやすいという問題がある。

この発明は、上述した従来技術による問題点を解消するため、小型化を図ることができるアイソレータおよびアイソレータの製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、電気的特性を向上することができるアイソレータおよびアイソレータの製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、高耐圧化を実現することができるアイソレータおよびアイソレータの製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかるアイソレータは、次の特徴を有する。第１半導体基板の第１主面には、送信回路が設けられている。トランスは、送信回路に電気的に接続された一次コイルと、受信回路に電気的に接続された二次コイルとが互いに電気的に絶縁された状態で対向する構成を有し、送信回路の信号を電気的に絶縁した状態で受信回路に伝送する。また、トランスは、第１半導体基板の、送信回路が設けられた領域の第２主面側に配置されている。

また、この発明にかかるアイソレータは、上述した発明において、さらに、次の特徴を有する。第１半導体基板の第２主面にトレンチが設けられており、トレンチの側壁および底面に沿って酸化膜が設けられている。そして、一次コイルは、トレンチの内部の酸化膜の内側に前記第１半導体基板の第２主面に露出するように埋め込まれた金属膜で構成されている。さらに、一次コイルは、絶縁膜で覆われている。そして、二次コイルは、絶縁膜の内部に一次コイルに対向して設けられ、かつ前記絶縁膜によって前記一次コイルと電気的に絶縁された金属膜で構成されている。

また、この発明にかかるアイソレータは、上述した発明において、第１半導体基板の第１主面から前記トレンチに達するビアホールをさらに備える。そして、ビアホールに埋め込まれた金属膜によって、送信回路と一次コイルとが電気的に接続されていることを特徴とする。

また、この発明にかかるアイソレータは、上述した発明において、二次コイルに設けられたバンプ電極をさらに備え、第１半導体基板はバンプ電極を介して実装されていることを特徴とする。

また、この発明にかかるアイソレータは、上述した発明において、送信回路からの信号を受信する受信回路をさらに備える。受信回路は、第１半導体基板と異なる第２半導体基板に設けられていることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかるアイソレータは、次の特徴を有する。第１半導体基板の第１主面には、第１送信回路および第１受信回路が設けられている。第２半導体基板の第１主面には、第２送信回路および第２受信回路が設けられている。第１受信回路は、前記第２送信回路からの信号を受信する。第２受信回路は、前記第１送信回路からの信号を受信する。第１トランスは、第１送信回路に電気的に接続された一次コイルと、第２受信回路に電気的に接続された二次コイルとが互いに電気的に絶縁された状態で対向する構成を有し、第１送信回路から第２受信回路への信号の電位レベルをシフトする。また、第１トランスは、第１半導体基板の、第１送信回路が設けられた領域の第２主面側に配置されている。第２トランスは、第２送信回路に電気的に接続された一次コイルと、第１受信回路に電気的に接続された二次コイルとが互いに電気的に絶縁された状態で対向する構成を有し、第２送信回路から第１受信回路への信号の電位レベルをシフトする。また、第２トランスは、第２半導体基板の、第２送信回路が設けられた領域の第２主面側に配置されている。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかるアイソレータの製造方法は、次の特徴を有する。まず、半導体基板の第１主面に送信回路を形成する送信回路形成工程を行う。次に、半導体基板の、送信回路が形成された領域の第２主面にトレンチを形成するトレンチ形成工程を行う。次に、トレンチの側壁および底面に沿って酸化膜を形成する酸化膜形成工程を行う。次に、トレンチの内部の酸化膜の内側に、前記半導体基板の第２主面に露出するように第１金属膜を埋め込む第１金属膜形成工程を行う。次に、半導体基板の第２主面に、第１金属膜を覆うように絶縁膜を形成する絶縁膜形成工程を行う。次に、絶縁膜の内部に、第１金属膜に対向し、かつ前記絶縁膜によって第１金属膜と電気的に絶縁された第２金属膜を形成する第２金属膜形成工程を行う。

また、この発明にかかるアイソレータの製造方法は、上述した発明において、トレンチ形成工程では、半導体基板の第１主面から前記トレンチに達するビアホールを形成する。また、酸化膜形成工程では、さらにビアホールの側壁に沿って酸化膜を形成する。そして、第１金属膜形成工程では、ビアホールの内部の酸化膜の内側にも前記第１金属膜を埋め込むことを特徴とする。

また、この発明にかかるアイソレータの製造方法は、上述した発明において、第１金属膜形成工程では、トレンチの内部に前記第１金属膜を埋め込むと同時に、ビアホールの内部に第１金属膜を埋め込むことを特徴とする。また、この発明にかかるアイソレータの製造方法は、上述した発明において、第１金属膜形成工程では、電解めっき処理によって第１金属膜を形成するのが好ましい。また、この発明にかかるアイソレータの製造方法は、上述した発明において、第２金属膜形成工程では、電解めっき処理によって第２金属膜を形成するのが好ましい。

上述した発明によれば、半導体基板の第１主面に送信回路を設け、半導体基板の第２主面の全面に一次コイルおよび二次コイルで構成されるトランスを設けることができる。このため、送信回路とトランスとを同一の半導体基板に設けた場合でも、トランスを構成するコイルの最外周がちょうど収まる程度の大きさにまで半導体基板を小型化することができる。

また、上述した発明によれば、半導体基板の第２主面にトランスを設けることにより、半導体基板の第１主面に設けた送信回路からの信号を半導体基板の第２主面側から取り出すことができる。このため、半導体基板の第１主面に設けた送信回路への、トランスを構成するコイルによる磁気的な影響を低減することができる。また、送信回路と受信回路とが異なる半導体基板に集積されていることにより、受信回路側で発生したｄＶ／ｄｔによる送信回路の誤作動の発生を抑制することができる。また、トランスは構成部に磁性体を必要としないため、磁性体のヒステリシスによる動作周波数特性に制限されない。

また、上述した発明によれば、トレンチの内部に埋め込まれた金属膜で一次コイルを構成するため、コイルの深さに応じて一次コイルの断面積を大きくすることができる。これにより、一次コイルの直流抵抗を低減することができ、大きな電圧ゲインを得ることができる。また、一次コイルをトレンチの内部に形成し、かつニ次コイルを絶縁膜の内部に形成することにより、２つのトレンチの内部にそれぞれコイルを形成した従来のトランスのようにコイルどうしがトレンチ側壁側で対向しない。このため、従来のトランスに比べて一次コイルと二次コイルとが対向する部分の面積を小さくすることができる。したがって、一次コイルと二次コイルとの間の寄生容量を小さくすることができる。これにより、送信回路から受信回路への信号伝達の遅延時間を短縮することができる。また、上述した発明によれば、絶縁膜の、一次コイルと二次コイルとに挟まれた部分の厚さを容易に厚くすることができるため、高耐圧化を図ることができる。

本発明にかかるアイソレータおよびアイソレータの製造方法によれば、小型化を図ることができるという効果を奏する。また、本発明にかかるアイソレータおよびアイソレータの製造方法によれば、電気的特性を向上することができるという効果を奏する。また、本発明にかかるアイソレータおよびアイソレータの製造方法によれば、高耐圧化を実現することができるという効果を奏する。

図１は、実施の形態１にかかるアイソレータを適用した半導体装置の全体構成の一例を示すブロック図である。 図２は、実施の形態１にかかるアイソレータの構成部の一部を模式的に示す断面図である。 図３は、図２の切断線Ａ−Ａ’におけるトランスの構造を模式的に示す斜視図である。 図４は、図２の切断線Ａ−Ａ’におけるトランスの構造を模式的に示す斜視図である。 図５は、実施の形態１にかかるトランスの平面形状を模式的に示す平面図である。 図６は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図７は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図８は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図９は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図１０は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図１１は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図１２は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図１３は、実施の形態１にかかるアイソレータを模式的に示す断面図である。 図１４は、図１３に示すアイソレータを模式的に示す平面図である。 図１５は、実施の形態２にかかるアイソレータを模式的に示す断面図である。 図１６は、実施の形態３にかかるアイソレータを適用した半導体装置の全体構成の一例を示すブロック図である。 図１７は、実施の形態３にかかるアイソレータを模式的に示す断面図である。 図１８は、図１７に示すアイソレータを模式的に示す平面図である。

以下に添付図面を参照して、この発明にかかるアイソレータおよびアイソレータの製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかるアイソレータを適用した半導体装置の全体構成の一例を示すブロック図である。まず、本発明にかかるアイソレータを適用した半導体装置の全体構成の一例について説明する。図１に示す半導体装置は、直列に接続された２つの第１，２ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）１，２で構成されたブリッジ回路３と、上側アームの第１ＭＯＳＦＥＴ１を駆動する第１駆動回路１１を備えたアイソレータ１０と、下側アームの第２ＭＯＳＦＥＴ２を駆動する第２駆動回路２１と、によって構成される。

ブリッジ回路３は、第１ＭＯＳＦＥＴ１のソースと第２ＭＯＳＦＥＴ２のドレインとの接続点４を経由して出力端子ＯＵＴから外部へ出力信号が出力する外部出力回路である。上側アームの第１ＭＯＳＦＥＴ１のドレインは、電源電圧Ｖｄｃに接続されている。第１ＭＯＳＦＥＴ１のソースは、下側アームの第２ＭＯＳＦＥＴ２のドレインと接続されている。第１ＭＯＳＦＥＴ１のゲートは、第１ＭＯＳＦＥＴ１の前段に配置された第１駆動回路１１に接続されている。第１ＭＯＳＦＥＴ１は、第１駆動回路１１から入力されるゲート信号により駆動する。

第２ＭＯＳＦＥＴ２のソースは、第１ＭＯＳＦＥＴ１のソースと第２ＭＯＳＦＥＴ２のドレインとの接続点４の電位よりも低い基準電位ＣＯＭに接続されている。基準電位ＣＯＭは、例えば接地電位である。第２ＭＯＳＦＥＴ２のゲートは、第２のＭＯＳＦＥＴ２の前段に配置された第２駆動回路２１に接続されている。第２ＭＯＳＦＥＴ２は、第２駆動回路２１から入力されるゲート信号により駆動する。

アイソレータ１０は、第１駆動回路１１、信号制御回路１２、トランス１３によって構成される。信号制御回路１２は、第１駆動回路１１および第２駆動回路２１の前段に配置され、入力端子ＩＮからの入力信号に基づいて第１駆動回路１１および第２駆動回路２１へ出力する出力信号を制御する。トランス１３は、信号制御回路１２と第１駆動回路１１との間に配置され、信号制御回路１２から入力された信号を電気的に絶縁した状態で第１駆動回路１１に伝達する絶縁機能を実現する。具体的には、トランス１３は、一次コイル（不図示）および二次コイル（不図示）で構成され、信号の伝達手段に誘導性結合に基づく磁界変化を利用して信号制御回路１２からの信号を電気的に絶縁した状態で第１駆動回路１１へ伝達（絶縁伝達）する。

より具体的には、信号制御回路１２は、基準電圧ライン５を介して基準電位ＣＯＭに接続されている。信号制御回路１２は、基準電位ＣＯＭを基準とする電源電圧Ｌ−ＶＤＤに接続されている。第１駆動回路１１は、第１ＭＯＳＦＥＴ１のソースと第２ＭＯＳＦＥＴ２のドレインとの接続点４を基準電位とする電源電圧Ｈ−ＶＤＤに接続されている。このため、トランス１３は、信号制御回路１２から第１駆動回路１１への信号の電位レベルをシフトするレベルシフト（レベルアップ）機能を実現する。一方、第２駆動回路２１は、基準電圧ライン５を介して基準電位ＣＯＭに接続され、信号制御回路１２と同じ基準電位ＣＯＭとなっている。このため、信号制御回路１２と第２駆動回路２１との間にレベルシフト機能は必要としない。

アイソレータ１０の構成部のうち、信号制御回路１２およびトランス１３は、半導体基板２０に集積されている。一方、アイソレータ１０の構成部のうち、上アーム側の第１駆動回路１１は、信号制御回路１２およびトランス１３が集積された半導体基板２０と異なる半導体基板に集積されている。その理由は、後述する断面構造を有する信号制御回路１２およびトランス１３を、一般的なＩＣのプロセスにより半導体基板２０に容易に形成することができるからである。第１，２ＭＯＳＦＥＴ１，２は、例えば、第１駆動回路１１と同一の半導体基板に形成されていてもよいし、さらに異なる半導体基板に形成されていてもよい。下アーム側の第２駆動回路２１は、信号制御回路１２およびトランス１３とともに半導体基板２０に形成されていてもよい。

次に、信号制御回路１２およびトランス１３が集積された半導体基板２０の断面構成について説明する。図２は、実施の形態１にかかるアイソレータの構成部の一部を模式的に示す断面図である。図３，４は、図２の切断線Ａ−Ａ’におけるトランスの構造を模式的に示す斜視図である。図５は、実施の形態１にかかるトランスの平面形状を模式的に示す平面図である。図３は、図２の切断線Ａ−Ａ’から半導体基板２０側の構成を示す。すなわち、図３には、トランス１３（一番粗い点線で囲む部分）の一次コイル３１−１側の構成を示す（トランス１３よりも細かい点線で囲む部分）。なお、図３では、半導体基板２０のおもて面（第１主面）側の構成は図示を省略する。図４は、図２の切断線Ａ−Ａ’から絶縁膜２２側の構成を示す。すなわち、図４には、トランス１３の二次コイル３２−１側の構成を示す（一番細かい点線で囲む部分）。また、図３，４において、ｘ，ｙ軸方向は半導体基板２０の主面に平行な方向であり、ｚ軸正方向は半導体基板２０の裏面（第２主面）からおもて面に向かう方向である。

図２に示すように、シリコンからなる例えばｐ型の半導体基板２０のおもて面には、信号制御回路１２が設けられている。信号制御回路１２は、例えばｎチャネルＭＯＳＦＥＴなどの一般的なデバイス構造（不図示、以下、図６〜１２においても同様に送信回路のデバイス構造は図示省略する）を備える。信号制御回路１２の基本的な回路部は、例えば、受信回路（不図示）に信号を送信するための送信回路（不図示）で構成される。以下、信号制御回路１２を送信回路として説明する。受信回路は、信号制御回路１２からの信号が入力される回路であり、第１駆動回路１１に相当する。以下、第１駆動回路１１を受信回路とする。

半導体基板２０の主面は、例えば＜１００＞面であるのが好ましい。その理由は、半導体基板２０に形成された例えばＭＯＳＦＥＴのチャネル移動度が最も大きくなるなど、送信回路１２の電気的特性が最良となる面方位であるからである。半導体基板２０の比抵抗は、送信回路１２を構成するデバイスの設計条件に応じて種々変更可能である。半導体基板２０の厚さは、後述するトランス１３の一次コイル３１−１を設けるコイル用トレンチ３１−２の深さによって種々変更可能である。

一方、図２〜４に示すように、半導体基板２０の送信回路１２が設けられた領域の裏面側に、トランス１３が設けられている。トランス１３は、それぞれ所定の巻き数で渦巻く一次コイル３１−１および二次コイル３２−１で構成される。一次コイル３１−１は、半導体基板２０内部の半導体基板２０の裏面側に設けられている。一次コイル３１−１は、端子３１−３によって半導体基板２０のおもて面に引き出され、送信回路１２と電気的に接続されている。二次コイル３２−１は、半導体基板２０の裏面上に設けられた絶縁膜２２内に設けられ、絶縁膜２２を介して一次コイル３１−１と対向する。二次コイル３２−１には、絶縁膜２２の外部に露出するバンプ電極３２−２が形成されている。バンプ電極３２−２は、受信回路の端子に電気的に接続されている。絶縁膜２２は、例えばＢＣＢ（ベンゾシクロブテン）膜であってもよい。

具体的には、トランス１３は、次の構成を有する。半導体基板２０のおもて面および裏面には、それぞれ酸化膜２１−１，２１−２が設けられている。酸化膜２１−１，２１−２は、例えばＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：低温熱酸化）膜であってもよい。そして、半導体基板２０のおもて面には、２つのトレンチ３１−４が設けられている。トレンチ３１−４（以下、ビア用トレンチとする）は、半導体基板２０の裏面側の一次コイル３１−１を半導体基板２０のおもて面側に引き出すビアホールである。ビア用トレンチ３１−４は、半導体基板２０のおもて面の酸化膜２１−１を貫通し、半導体基板２０のおもて面に所望の深さで設けられている。

一方、半導体基板２０の裏面には、一次コイル３１−１を設けるためのコイル用トレンチ３１−２が設けられている。コイル用トレンチ３１−２は、半導体基板２０の、送信回路１２が設けられた領域の裏面に、例えば所定の巻き数で渦巻き状の平面形状で設けられている（図５）。また、コイル用トレンチ３１−２は、半導体基板２０の裏面の酸化膜２１−２を貫通し、ビア用トレンチ３１−４に達する深さで設けられている。コイル用トレンチ３１−２の各端部３１−２ａ，３１−２ｂは、それぞれ異なるビア用トレンチ３１−４に連結されている。

コイル用トレンチ３１−２の側壁および底面、ビア用トレンチ３１−４の側壁に沿って、酸化膜２１−３が設けられている。コイル用トレンチ３１−２の各端部３１−２ａ，３１−２ｂはビア用トレンチ３１−４に連結されているため、コイル用トレンチ３１−２の各端部３１−２ａ，３１−２ｂでは側壁にのみ酸化膜２１−３が設けられる。コイル用トレンチ３１−２およびビア用トレンチ３１−４の内部には、半導体基板２０の表面（裏面およびおもて面）に露出するように、酸化膜２１−３の内側に例えば銅（Ｃｕ）や金（Ａｕ）、アルミニウム（Ａｌ）を主成分とする金属膜が埋め込まれている。

コイル用トレンチ３１−２の内部に埋め込まれ渦巻き状の平面形状を有する金属膜は、一次コイル３１−１である。コイル用トレンチ３１−２の側壁に設けられた酸化膜２１−３により、一次コイル３１−１の隣り合う渦巻き線間における絶縁耐量が確保される。また、コイル用トレンチ３１−２を深く形成するほどコイル用トレンチ３１−２の内部に埋め込まれた金属膜の断面積が増えるため、一次コイル３１−１の巻き線による抵抗を低減することができる。ビア用トレンチ３１−４の内部に埋め込まれた金属膜は、一次コイル３１−１の端子３１−３である。一次コイル３１−１の各端子３１−３は、ビア用トレンチ３１−４の側壁に形成された酸化膜２１−３により互いに電気的に絶縁されている。

一次コイル３１−１の端子３１−３は、各ビア用トレンチ３１−４の内部にてそれぞれ一次コイル３１−１の端部３１−１ａ，３１−１ｂに接続されている。そして、一次コイル３１−１の端子３１−３は、ビア用トレンチ３１−４内から半導体基板２０のおもて面の酸化膜２１−１上に張り出すように設けられている。すなわち、一次コイル３１−１の中央部側の端部３１−１ａと、一次コイル３１−１の最外周側の端部３１−１ｂとが、それぞれ異なる端子３１−３によって半導体基板２０のおもて面に引き出されている。

さらに、半導体基板２０の裏面には、一次コイル３１−１を覆うように絶縁膜２２が設けられている。絶縁膜２２の内部には、一次コイル３１−１と対向するように二次コイル３２−１が設けられている。二次コイル３２−１は、連続した１本の渦巻き状の平面形状を有する平面状コイルである。また、二次コイル３２−１は、絶縁膜２２によって一次コイル３１−１と電気的に絶縁されている。絶縁膜２２の、一次コイル３１−１と二次コイル３２−１とに挟まれた部分の厚さｔは、所望の耐圧クラスに応じて種々変更可能である。二次コイル３２−１は、例えば銅（Ｃｕ）や金（Ａｕ）、アルミニウム（Ａｌ）を主成分とする金属でできている。

二次コイル３２−１の例えば端部には、パッド３２−１ａ，３２−１ｂが設けられている。二次コイル３２−１のパッド３２−１ａ，３２−１ｂには、それぞれバンプ電極３２−２が形成されている。バンプ電極３２−２は、絶縁膜２２の外部に露出している。また、半導体基板２０の外周端部に二次コイル３２−１に接続されていないバンプ電極３２−２を配置することにより、絶縁基板（不図示）に実装されたときの半導体基板２０の高さのバランスを取ってもよい。このように二次コイル３２−１に接続されていないバンプ電極３２−２を配置することにより、絶縁基板（不図示）に実装された半導体基板２０がぐらつくことを防止することができる。二次コイル３２−１に接続されないバンプ電極３２−２は、トランス１３の動作に関与しないため、設けなくてもよい。

次に、トランス１３の製造方法について説明する。図６〜１２は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。まず、図６に示すように、シリコンからなるｐ型の半導体基板２０を用意する。次に、半導体基板２０のおもて面に、一般的なＩＣのプロセスにより送信回路１２を形成する。次に、半導体基板２０の裏面を研磨し、半導体基板２０の厚さを例えば２００〜３００μｍになるまで薄くする。半導体基板２０の薄板化は、半導体基板２０のおもて面に送信回路１２を形成する前に行ってもよい。

次に、半導体基板２０のおもて面および裏面に、それぞれ酸化膜２１−１，２１−２を例えば３μｍの厚さに堆積する。次に、フォトリソグラフィにより、半導体基板２０のおもて面に形成された酸化膜２１−１をパターニングする。次に、パターニングされた酸化膜２１−１をマスクとして半導体基板２０を選択的に除去し、２つのビア用トレンチ３１−４を形成する。ビア用トレンチ３１−４の深さおよび幅は、それぞれ例えば１５０〜２５０μｍおよび２５〜３５μｍであってもよい。

次に、図７に示すように、フォトリソグラフィにより、半導体基板２０の裏面に形成された酸化膜２１−２をパターニングし、酸化膜２１−２に所定の巻き数で渦巻き状の平面形状を有する開口部を形成する。酸化膜２１−２の開口部は、半導体基板２０の送信回路１２が形成された領域の裏面側に対応する位置に形成される。次に、パターニングされた酸化膜２１−２をマスクとして半導体基板２０を選択的に除去し、ビア用トレンチ３１−４に達する深さでコイル用トレンチ３１−２を形成する。これにより、コイル用トレンチ３１−２が渦巻き状の平面形状で形成され、コイル用トレンチ３１−２の各端部３１−２ａ，３１−２ｂがそれぞれ異なるビア用トレンチ３１−４に連結される。

このようにビア用トレンチ３１−４およびコイル用トレンチ３１−２を形成することにより、コイル用トレンチ３１−２の各端部３１−２ａ，３１−２ｂにおいて、半導体基板２０のおもて面から裏面が貫通する。コイル用トレンチ３１−２の深さおよび幅は、それぞれ例えば５０μｍおよび１０μｍであり、隣り合うコイル用トレンチ３１−２の間隔は、例えば５μｍであってもよい。コイル用トレンチ３１−２を形成した後、ビア用トレンチ３１−４を形成してもよい。

次に、図８に示すように、半導体基板２０のおもて面および裏面、コイル用トレンチ３１−２の側壁および底面、ビア用トレンチ３１−４の側壁に、新たにＬＴＯ膜などの酸化膜を堆積する。これにより、半導体基板２０のおもて面および裏面の酸化膜２１−１，２１−２の厚さが厚くなり、かつ、コイル用トレンチ３１−２の側壁および底面、ビア用トレンチ３１−４の側壁に沿って酸化膜２１−３が形成される。

次に、スパッタリング法により、半導体基板２０のおもて面および裏面、コイル用トレンチ３１−２の側壁および底面、ビア用トレンチ３１−４の側壁の酸化膜２１−１〜２１−３上に、バリアメタルとなる第１金属膜を例えば１００〜５００ｎｍの厚さで形成する。さらに、スパッタリング法により、コイル用トレンチ３１−２の側壁および底面、ビア用トレンチ３１−４の側壁の第１金属膜上に、第２金属膜を例えば１〜３μｍの厚さで堆積する。

そして、電解めっき処理を行い、半導体基板２０のおもて面および裏面、コイル用トレンチ３１−２の側壁および底面、ビア用トレンチ３１−４の側壁に形成された第２金属膜の厚さを厚くする。この電解めっき処理の前にスパッタリング法により堆積された第２金属膜は、当該電解めっき処理におけるシード層となる。このようにして、半導体基板２０のおもて面および裏面と、コイル用トレンチ３１−２およびビア用トレンチ３１−４の内部とに、第１，２金属膜の２層構造からなる金属積層膜４１が形成される。

第１金属膜は、例えばチタンタングステン合金（Ｔｉ／Ｗ）を主成分とする金属で形成されてもよい。第２金属膜は、銅を主成分とする金属で形成されるのが好ましい。その理由は、電解めっき処理によって第２金属膜を形成することができるため、第２金属膜を形成するための所要時間を短縮することができるからである。第２金属膜は、銅以外の例えば上述した１次コイル３１−１の構成材料でできていてもよい。その場合、電解めっき処理を行わずに、スパッタリング法のみにより第２金属膜を形成する。

次に、図９に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、半導体基板２０の裏面の金属積層膜４１を完全に除去し、酸化膜２１−２を露出させる。これにより、コイル用トレンチ３１−２の内部に、金属積層膜４１からなる一次コイル３１−１（図９にて点線で囲む部分）が形成される。また、ＣＭＰ法により、半導体基板２０のおもて面の金属積層膜４１を所望の厚さになるまで除去する。次に、例えばスピンコーティング法により、半導体基板２０の裏面上に、ＢＣＢ膜などの第１絶縁膜２２−１を例えば１０μｍの厚さで堆積する。

ここで堆積される第１絶縁膜２２−１の厚さは、図２に示すアイソレータ１０の完成後の絶縁膜２２の、一次コイル３１−１と二次コイル３２−１とに挟まれた部分の厚さｔとなる。このため、第１絶縁膜２２−１の厚さにより耐圧が決定される。１０μｍの厚さで第１絶縁膜２２−１を堆積することにより、３５００Ｖの耐圧が確保される。また、第１絶縁膜２２−１は、コイル用トレンチ３１−２の内部に埋め込まれた金属積層膜４１（一次コイル３１−１）の拡散を防止するバリア膜としても機能する。

次に、図１０に示すように、第１絶縁膜２２−１上に、フォトレジストを塗布する。次に、フォトリソグラフィにより、第１絶縁膜２２−１上に塗布されたフォトレジストを選択的に除去し、渦巻き状の平面形状の開口部４２を有するレジストマスク４３を形成する。レジストマスク４３の厚さは、二次コイル３２−１の厚さと同程度の例えば５μｍとする。開口部４２の開口幅は例えば４〜１０μｍであり、隣り合う開口部４２の間隔は例えば４〜１０μｍであってもよい。

次に、スパッタリング法により、開口部４２の側壁および底面に、バリアメタルとなる第３金属膜を例えば１００〜５００ｎｍの厚さで形成する。さらに、スパッタリング法により、開口部４２の側壁および底面の第３金属膜上に、第４金属膜を例えば５００ｎｍ〜１μｍの厚さで堆積する。第３金属膜は、例えばチタンタングステン合金（Ｔｉ／Ｗ）を主成分とする金属で形成されてもよい。第４金属膜は、銅を主成分とする金属で形成されるのが好ましい。その理由は、上述した第２金属膜を形成する場合と同様である。上述した二次コイル３２−１の構成材料のうちの銅以外の材料で第４金属膜を堆積する場合には、後述する電解めっき処理を行わずに、スパッタリング法のみで第４金属膜を堆積する。

次に、電解めっき処理を行い、開口部４２の側壁および底面に形成された第４金属膜の厚さを厚くする。このとき、第４金属膜の厚さがレジストマスク４３の厚さと同程度になるまで、開口部４２の内部に第４金属膜を埋め込む。この電解めっき処理の前にスパッタリング法により堆積された第３金属膜は、当該電解めっき処理におけるシード層となる。この電解めっき処理において堆積される第４金属膜は、開口部４２内だけでなく、レジストマスク４３上および半導体基板２０のおもて面の金属積層膜４１上にも堆積される。

その後、レジストマスク４３上に堆積された第４金属膜は、ＬＩＧＡプロセスにより除去されるため、レジストマスク４３の開口部４２の内部にのみ第４金属膜が残る。そして、レジストマスク４３を除去することにより、図１１に示すように、開口部４２の内部に残る渦巻き状の平面形状を有する第４の金属膜が二次コイル３２−１（図１１にて点線で示す部分）となる。ＬＩＧＡプロセスとは、Ｘ線を用いたフォトリソグラフィ（Ｌｉｔｈｏｇｒａｐｈｉｅ）、電解めっき（Ｇａｌｖａｎｏｆｏｒｍｕｎｇ）および成形（Ａｂｆｏｒｍｕｎｇ）による微細加工である。

次に、図１２に示すように、半導体基板２０の裏面の第１絶縁膜２２−１上に、さらにＢＣＢ膜などの第２絶縁膜２２−２を堆積する。第２絶縁膜２２−２は、二次コイル３２−１の渦巻き線の間に埋め込むように、かつ二次コイル３２−１全体を覆うように形成される。この第２絶縁膜２２−２は、二次コイル３２−１の保護膜として機能する。これにより、半導体基板２０の裏面に、第１，２絶縁膜２２−１，２２−２からなる絶縁膜２２が形成される。また、絶縁膜２２の内部に、第１絶縁膜２２−１によって一次コイル３１−１と電気的に絶縁された二次コイル３２−１が形成される。絶縁膜２２（第１，２絶縁膜２２−１，２２−２）は、プラズマ化学気相成長（ＰＥＣＶＤ：Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成された酸化膜や窒化膜、ポリイミド膜であってもよい。

次に、フォトリソグラフィにより、半導体基板２０のおもて面上の金属積層膜４１を選択的に除去する。これにより、ビア用トレンチ３１−４の内部から半導体基板２０のおもて面にわたって残る金属積層膜４１からなる一次コイル３１−１の端子３１−３が形成される。次に、フォトリソグラフィにより、絶縁膜２２を選択的に除去して二次コイル３２−１の各端部を露出させ、二次コイル３２−１の各端部にパッド３２−１ａ，３２−１ｂを形成する。次に、二次コイル３２−１の各パッド３２−１ａ，３２−１ｂにバンプ電極３２−２を形成する。これにより、図２に示すトランス１３が完成する。

次に、上述した製造方法で形成された図２に示すトランス１３の電気的特性についてシミュレーションした結果を示す。このシミュレーションに用いたトランス１３の条件は、次の通りである。耐圧を３５００Ｖとし、絶縁膜２２の、一次コイル３１−１と二次コイル３２−１とに挟まれた部分の厚さｔを１０μｍとした。一次コイル３１−１および二次コイル３２−１の最外周半径を３５０μｍとし、一次コイル３１−１および二次コイル３２−１の最内周半径を１２０μｍとした。一次コイル３１−１の巻き数を１５とし、二次コイル３２−１の巻き数を２３とした。このシミュレーションにおけるトランス１３の寸法は、信号制御回路１２の基本的な回路部を送信回路とした場合に、半導体基板２０の、信号制御回路１２が形成される領域の表面積に基づいて設定されている。

このシミュレーション結果より、本発明のトランス１３が、次の電気的特性を有することが確認された。トランス１３の相互インダクタンスは１０７ｎＨであった。一次コイル３１−１の抵抗値は０．８Ωであった。絶縁膜２２の、一次コイル３１−１と二次コイル３２−１とに挟まれた部分の結合容量は０．９ｐＦであった。したがって、信号制御回路１２を形成するために必要な半導体基板２０のサイズをほぼ変えることなく、半導体基板２０にトランス１３を形成することができ、上述した数値でトランス１３の電気的特性が得られることが確認された。

次に、アイソレータ１０の断面構成について説明する。図２に示す送信回路１２およびトランス１３が形成された半導体基板（以下、トランス搭載チップとする）２０の実装例について説明する。図１３は、実施の形態１にかかるアイソレータを模式的に示す断面図である。図１４は、図１３に示すアイソレータを模式的に示す平面図である。図１３では、パッケージの封止樹脂が図示省略されている（以下、図１５，１７においても同様にパッケージの封止樹脂を図示省略する）。図１３では、送信回路および受信回路のデバイス構造は図示省略する（図１５，１７においても同様に送信回路および受信回路のデバイス構造を図示省略する）。図１４では、半導体基板２０の一次コイルの端子および送信回路、半導体基板５０の受信回路は図示省略する（以下、図１８においても同様に半導体基板の一次コイルの端子、送信回路および受信回路を図示省略する）。

図１３，１４に示すように、アイソレータ１０は、トランス搭載チップ２０と、受信回路（第１駆動回路）１１が形成された半導体基板（以下、信号受信チップとする）５０とをそれぞれ実装基板６０に実装した構成を備える。実装基板６０は、おもて面に端子６１−１，６１−２を配置し回路パターンを形成した絶縁基板である。信号受信チップ５０のおもて面には、受信回路１１が形成されている。そして、信号受信チップ５０は、受信回路１１が形成されていない側の面（裏面）を実装基板６０側にして、実装基板６０のおもて面に接合されている。受信回路１１の各端子５１は、信号受信チップ５０のおもて面側に引き出されている。

トランス搭載チップ２０は、裏面（二次コイル３２−１側の面）を実装基板６０側にして、実装基板６０のおもて面に実装されている。トランス搭載チップ２０のバンプ電極３２−２は、実装基板６０の端子６１−１に接合されている。バンプ電極３２−２を介して二次コイル３２−１に接続された端子６１−１には、実装基板６０のおもて面に沿って配線された配線６１−３により、他の端子６１−２に接続されている。他の端子６１−２は、ボンディングワイヤ６２を介して信号受信チップ５０の端子５１に接続されている。このようなアイソレータ１０において、送信回路１２から送信された信号は、端子３１−３を介してトランス１３の一次コイル３１−１に入力される。そして、一次コイル３１−１に入力された信号は、電気的に絶縁された状態で二次コイル３２−１に入力され、バンプ電極３２−２に電気的に接続されたボンディングワイヤ６２を介して信号受信チップ５０に伝達される。

以上、説明したように、実施の形態１によれば、半導体基板のおもて面に送信回路を設け、半導体基板の裏面の全面に一次コイルおよび二次コイルで構成されるトランスを設けることができる。このため、送信回路とトランスとを同一の半導体基板に設けた場合でも、トランスを構成する一次コイルおよび二次コイルの最外周がちょうど収まる程度の大きさにまで半導体基板を小型化することができる。したがって、アイソレータの小型化を図ることができる。

また、実施の形態１によれば、半導体基板の裏面にトランスを設けることにより、半導体基板のおもて面に設けた送信回路からの信号を半導体基板の裏面側から取り出すことができる。このため、半導体基板のおもて面に設けた送信回路へのコイルによる磁気的な影響を低減することができる。また、送信回路と受信回路とが異なる半導体基板（トランス搭載チップおよび信号受信チップ）に集積されていることにより、受信回路側で発生したｄＶ／ｄｔによる送信回路の誤作動の発生を抑制することができる。また、トランスは構成部に磁性体を必要としないため、磁性体のヒステリシスによる動作周波数特性に制限されない。したがって、アイソレータの電気的特性を向上することができる。

また、実施の形態１によれば、コイル用トレンチの内部に埋め込まれた金属積層膜で一次コイルを構成するため、コイル用トレンチの深さに応じて一次コイルの断面積を大きくすることができる。これにより、一次コイルの直流抵抗を低減することができ、大きな電圧ゲインを得ることができる。また、一次コイルをトレンチの内部に形成し、かつニ次コイルを絶縁膜の内部に形成することにより、２つのトレンチの内部にそれぞれコイルを形成した従来のトランスのようにコイルどうしがトレンチ側壁側で対向しない。このため、従来のトランスに比べて、一次コイルと二次コイルとが対向する部分の面積を小さくすることができる。したがって、一次コイルと二次コイルとの間の寄生容量を小さくすることができる。これにより、送信回路から受信回路への信号伝達の遅延時間を短縮することができる。したがって、アイソレータの電気的特性を向上することができる。また、実施の形態１によれば、絶縁膜の、一次コイルと二次コイルとに挟まれた部分の厚さを容易に厚くすることができる。このため、高耐圧化を図ることができる。

（実施の形態２）
図１５は、実施の形態２にかかるアイソレータを模式的に示す断面図である。実施の形態２にかかるアイソレータ１００が実施の形態１にかかるアイソレータと異なるのは、トランス搭載チップ２０のバンプ電極３２−２を、信号受信チップ５０の受信回路１１の端子５１に直接接続したことである。すなわち、実施の形態２においては、トランス搭載チップ２０に設けられた二次コイル３２−１と、信号受信チップ５０に設けられた受信回路１１との接続にボンディングワイヤを用いていない。

絶縁基板からなる実装基板７０のおもて面に、裏面を実装基板７０側にして信号受信チップ５０が接合されている。トランス搭載チップ２０は、裏面を信号受信チップ５０側にして信号受信チップ５０のおもて面に載置されている。トランス搭載チップ２０の裏面に露出するバンプ電極３２−２は、信号受信チップ５０のおもて面に露出する受信回路１１の端子５１に接合されている。トランス搭載チップ２０および信号受信チップ５０の構成は、実施の形態１と同様である。アイソレータ１００を適用した半導体装置の全体構成および動作は、実施の形態１と同様である。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ＣＯＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）技術を用いてアイソレータ１００を作製することができるため、さらにアイソレータ１００の小型化を図ることができる。

（実施の形態３）
図１６は、実施の形態３にかかるアイソレータを適用した半導体装置の全体構成の一例を示すブロック図である。実施の形態３にかかるアイソレータ１１０が実施の形態１にかかるアイソレータと異なるのは、次の２点である。１つ目の相違点は、信号制御回路（以下、第１信号制御回路とする）１２１の基本的な回路部に、送信回路だけでなく、さらに他の信号制御回路（以下、第２信号制御回路とする）１２２からの信号を受信する受信回路が構成されていることである。そして、２つ目の相違点は、第１駆動回路に代えて、さらに第２信号制御回路１２２および第２トランス１２３を備え、アイソレータ１１０に設けた２つの第１，２トランス１３，１２３によりレベルアップ機能とレベルダウン機能とを実現したことである。

図１６に示すように、アイソレータ１１０は、第１信号制御回路１２１、第２信号制御回路１２２、第１トランス１３、第２トランス１２３によって構成される。第１信号制御回路１２１および第１トランス１３は、第１半導体基板１１１に集積されている。第１信号制御回路１２１は、例えばｎチャネルＭＯＳＦＥＴなどの一般的なデバイス構造を備える。第１信号制御回路１２１の基本的な回路部は、第２信号制御回路１２２に信号を送信するための送信回路と、第２信号制御回路１２２からの信号を受信するための受信回路とで構成される。第１信号制御回路１２１のそれ以外の構成は、実施の形態１の信号制御回路と同様である。第１トランス１３は、実施の形態１のトランスと同様の構成を有し、第１信号制御回路１２１と第２信号制御回路１２２との間に配置されている。そして、第１トランス１３は、第１信号制御回路１２１の送信回路からハイサイドの第２信号制御回路１２２の受信回路への信号の電位レベルをシフトするレベルシフト（レベルアップ）機能を実現する。

一方、第２信号制御回路１２２および第２トランス１２３は、第２半導体基板１１２に集積されている。第２信号制御回路１２２は、例えばｎチャネルＭＯＳＦＥＴなどの一般的なデバイス構造を備える。第２信号制御回路１２２の基本的な回路部は、第１信号制御回路１２１に信号を送信するための送信回路と、第１信号制御回路１２１からの信号を受信するための受信回路とで構成される。第２信号制御回路１２２の基準電位は、第１ＭＯＳＦＥＴ１のソースと第２ＭＯＳＦＥＴ２のドレインとの接続点４の電位となる。第２トランス１２３は、第１トランス１３と同様に、一次コイル（不図示）および二次コイル（不図示）で構成され、第１信号制御回路１２１と第２信号制御回路１２２との間に配置されている。そして、第２トランス１２３は、第１信号制御回路１２１の送信回路からローサイドの第２信号制御回路１２２の受信回路への信号の電位レベルをシフトするレベルシフト（レベルダウン）機能を実現する。そして、第２トランス１２３は、信号の伝達手段に誘導性結合に基づく磁界変化を利用して第２信号制御回路１２２からの信号を電気的に絶縁した状態で第１信号制御回路１２１へ絶縁伝達する。ブリッジ回路３および第２駆動回路２１の構成は、実施の形態１のブリッジ回路および第２駆動回路と同様である。

次に、アイソレータ１１０の断面構成について説明する。図１７は、実施の形態３にかかるアイソレータを模式的に示す断面図である。図１８は、図１７に示すアイソレータを模式的に示す平面図である。図１７，１８に示すように、アイソレータ１１０は、第１信号制御回路１２１および第１トランス１３が形成された半導体基板（第１トランス搭載チップ）１１１と、第２信号制御回路１２２および第２トランス１２３が形成された半導体基板（第２トランス搭載チップ）１１２とをそれぞれ実装基板８０に実装した構成を備える。実装基板８０は、おもて面に端子６１−１，６１−２，１６１−１，１６１−２を配置し回路パターンを形成した絶縁基板である。

第１トランス搭載チップ１１１において、第１信号制御回路１２１の受信回路の各端子１５１は、第１トランス搭載チップ１１１のおもて面側に引き出されている。第１トランス１３の一次コイル３１−１は、端子３１−３によって第１トランス搭載チップ１１１のおもて面に引き出され、第１信号制御回路１２１の送信回路と電気的に接続されている。第１トランス１３の二次コイル３２−１には、絶縁膜２２の外部に露出するバンプ電極３２−２が形成されている。第１トランス搭載チップ１１１のバンプ電極３２−２は、実装基板８０の端子６１−１に接合されている。第１信号制御回路１２１および第１トランス１３のそれ以外の構成は、実施の形態１のトランス搭載チップの信号制御回路およびトランスと同様である。

第２トランス搭載チップ１１２において、第２信号制御回路１２２および第２トランス１２３の構成は、第１トランス搭載チップ１１１の第１信号制御回路１２１および第１トランス１３と同様である。具体的には、第２トランス搭載チップ１１２には、第１トランス搭載チップ１１１と同様に、コイル用トレンチ１３１−２およびビア用トレンチ１３１−４が設けられている。そして、コイル用トレンチ１３１−２およびビア用トレンチ１３１−４の側壁および底面に沿って設けられた酸化膜１２１−３の内側に、それぞれ第２トランス１２３の一次コイル１３１−１および端子１３１−３が設けられている。

第２トランス１２３の一次コイル１３１−１は、端子１３１−３によって第２トランス搭載チップ１１２のおもて面に引き出され、第２信号制御回路１２２の送信回路と電気的に接続されている。第２トランス１２３の二次コイル１３２−１は、第２トランス１２３の一次コイル１３１−１を覆う絶縁膜１２２の内部に、一次コイル１３１−１と対向するように設けられている。第２トランス１２３の一次コイル１３１−１には、絶縁膜１２２の外部に露出するバンプ電極１３２−２が形成されている。第２トランス搭載チップ１１２のバンプ電極１３２−２は、実装基板８０の端子１６１−１に接合されている。第２信号制御回路１２２の受信回路の各端子５１は、第２トランス搭載チップ１１２のおもて面側に引き出されている。

実装基板８０の端子６１−１，１６１−１は、それぞれ実装基板８０のおもて面に沿って配線された配線６１−３，１６１−３により、実装基板８０の他の端子６１−２，１６１−２に接続されている。そして、実装基板８０の他の端子６１−２は、ボンディングワイヤ６２を介して、第２トランス搭載チップ１１２の受信回路の端子５１に接続されている。実装基板８０の他の端子１６１−２は、ボンディングワイヤ１６２を介して、第１トランス搭載チップ１１１の受信回路の端子１５１に接続されている。

このようなアイソレータ１１０において、第１信号制御回路１２１から送信された信号は、端子３１−３を介して第１トランス１３の一次コイル３１−１に入力される。そして、第１トランス１３の一次コイル３１−１に入力された信号は、電気的に絶縁された状態で第１トランス１３の二次コイル３２−１に入力され、バンプ電極３２−２に電気的に接続されたボンディングワイヤ６２を介して第２信号制御回路１２２の受信回路に伝達される。このとき、第１信号制御回路１２１から送信された信号は、第１トランス１３を通過することにより、ハイサイドの第２信号制御回路１２２の直流電位に合わせられる。

一方、第２信号制御回路１２２から送信された信号は、端子１３１−３を介して第２トランス１２３の一次コイル１３１−１に入力される。そして、第２トランス１２３の一次コイル１３１−１に入力された信号は、電気的に絶縁された状態で第２トランス１２３の二次コイル１３２−１に入力され、バンプ電極１３２−２に電気的に接続されたボンディングワイヤ１６２を介して第１信号制御回路１２１の受信回路に伝達される。このとき、第２信号制御回路１２２から送信された信号は、第１トランス１３を通過することにより、ローサイドの第１信号制御回路１２１の直流電位に合わせられる。

以上、説明したように、実施の形態３にかかる半導体装置によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。

以上において本発明では、上述した実施の形態に限らず、アイソレータの構成に合わせて一次コイルおよび二次コイルの巻き数や寸法を種々変更可能である。また、ｐ型の半導体基板を用いて説明したが、ｎ型の半導体基板やシリコン以外の材料でできた半導体基板にも適用することが可能である。

以上のように、本発明にかかるアイソレータおよびアイソレータの製造方法は、産業用機器や医療用機器などの高電圧で制御される電気機器において、電気的絶縁性を確保する必要のあるパワー半導体装置に有用である。

１０ アイソレータ
１２ 信号制御回路（送信回路）
１３ トランス
２０ 半導体基板
２１−１，２１−２ 酸化膜
２２ 絶縁膜
３１−１ 一次コイル
３１−１ａ，３１−１ｂ 一次コイルの端部
３１−２ コイル用トレンチ
３１−２ａ，３１−２ｂ コイル用トレンチの端部
３１−３ 一次コイルの端子
３１−４ ビア用トレンチ
３２−１ 二次コイル
３２−２ バンプ電極
ｔ 絶縁膜の、一次コイルと二次コイルとに挟まれた部分の厚さ

Claims (11)

1. 第１半導体基板の第１主面に設けられた送信回路と、
   前記送信回路に電気的に接続された一次コイルと、受信回路に電気的に接続された二次コイルとが互いに電気的に絶縁された状態で対向する構成を有し、前記送信回路の信号を電気的に絶縁した状態で前記受信回路に伝送するトランスと、
   を備え、
   前記トランスは、前記第１半導体基板の、前記送信回路が設けられた領域の第２主面側に配置されていることを特徴とするアイソレータ。
2. 前記第１半導体基板の第２主面に設けられたトレンチと、
   前記トレンチの側壁および底面に沿って設けられた酸化膜と、
   前記トレンチの内部の前記酸化膜の内側に埋め込まれ、前記第１半導体基板の第２主面に露出した金属膜で構成された前記一次コイルと、
   前記一次コイルを覆う絶縁膜と、
   前記絶縁膜の内部に前記一次コイルに対向して設けられ、かつ前記絶縁膜によって前記一次コイルと電気的に絶縁された金属膜で構成された前記二次コイルと、
   を備えることを特徴とする請求項１に記載のアイソレータ。
3. 前記第１半導体基板の第１主面から前記トレンチに達するビアホールをさらに備え、
   前記ビアホールに埋め込まれた金属膜によって、前記送信回路と前記一次コイルとが電気的に接続されていることを特徴とする請求項１または２に記載のアイソレータ。
4. 前記二次コイルに設けられたバンプ電極をさらに備え、
   前記第１半導体基板は、前記バンプ電極を介して実装されていることを特徴とする請求項１〜３のいずれか一つに記載のアイソレータ。
5. 前記送信回路からの信号を受信する受信回路をさらに備え、
   前記受信回路は、前記第１半導体基板と異なる第２半導体基板に設けられていることを特徴とする請求項１〜４のいずれか一つに記載のアイソレータ。
6. 第１半導体基板の第１主面に設けられた第１送信回路と、
   第２半導体基板の第１主面に設けられた第２送信回路と、
   第１半導体基板の第１主面に設けられ、前記第２送信回路からの信号を受信する第１受信回路と、
   前記第２半導体基板の第１主面に設けられ、前記第１送信回路からの信号を受信する第２受信回路と、
   前記第１送信回路に電気的に接続された一次コイルと、前記第２受信回路に電気的に接続された二次コイルとが互いに電気的に絶縁された状態で対向する構成を有し、前記第１送信回路から前記第２受信回路への信号の電位レベルをシフトする第１トランスと、
   前記第２送信回路に電気的に接続された一次コイルと、前記第１受信回路に電気的に接続された二次コイルとが互いに電気的に絶縁された状態で対向する構成を有し、前記第２送信回路から前記第１受信回路への信号の電位レベルをシフトする第２トランスと、
   を備え、
   前記第１トランスは、前記第１半導体基板の、前記第１送信回路が設けられた領域の第２主面側に配置され、
   前記第２トランスは、前記第２半導体基板の、前記第２送信回路が設けられた領域の第２主面側に配置されていることを特徴とするアイソレータ。
7. 半導体基板の第１主面に送信回路を形成する送信回路形成工程と、
   前記半導体基板の、前記送信回路が形成された領域の第２主面にトレンチを形成するトレンチ形成工程と、
   前記トレンチの側壁および底面に沿って酸化膜を形成する酸化膜形成工程と、
   前記トレンチの内部の前記酸化膜の内側に、前記半導体基板の第２主面に露出するように第１金属膜を埋め込む第１金属膜形成工程と、
   前記半導体基板の第２主面に、前記第１金属膜を覆うように絶縁膜を形成する絶縁膜形成工程と、
   前記絶縁膜の内部に、前記第１金属膜に対向し、かつ前記絶縁膜によって前記第１金属膜と電気的に絶縁された第２金属膜を形成する第２金属膜形成工程と、
   を含むことを特徴とするアイソレータの製造方法。
8. 前記トレンチ形成工程では、前記半導体基板の第１主面から前記トレンチに達するビアホールを形成し、
   前記酸化膜形成工程では、さらに前記ビアホールの側壁に沿って前記酸化膜を形成し、
   前記第１金属膜形成工程では、前記ビアホールの内部の前記酸化膜の内側にも前記第１金属膜を埋め込むことを特徴とする請求項７に記載のアイソレータの製造方法。
9. 前記第１金属膜形成工程では、前記トレンチの内部に前記第１金属膜を埋め込むと同時に、前記ビアホールの内部に前記第１金属膜を埋め込むことを特徴とする請求項８に記載のアイソレータの製造方法。
10. 前記第１金属膜形成工程では、電解めっき処理によって前記第１金属膜を形成することを特徴とする請求項７〜９のいずれか一つに記載のアイソレータの製造方法。
11. 前記第２金属膜形成工程では、電解めっき処理によって前記第２金属膜を形成することを特徴とする請求項７〜１０のいずれか一つに記載のアイソレータの製造方法。

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