JP2019537278A - 小型インダクタおよび関連回路部品ならびにそれらの製造方法 - Google Patents

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Abstract

集積回路用の新しいタイプの回路素子は、密結合条件を達成するために、厚さ寸法が幅寸法よりはるかに大きく、幅寸法よりも狭い間隔で配置されている構造を含む。この構造は、集積回路内にインダクタ、キャパシタ、伝送線路および低インピーダンス給電回路網を形成するのに適している。幅の寸法は表皮深さと同程度である。実施形態は、狭い螺旋状トレンチによって分離された深くて狭い導体被覆螺旋状隆起部で形成されたシリコン基板内に配置された螺旋状巻線を含む。他の実施形態は、可撓性の絶縁リボンの中または上に形成され、互いに隣接するターンで巻かれた幅広の薄い導体、または互いに隣接する巻線を有する層に折り畳まれた可撓性絶縁シートの中または上の導体を含む。さらに、製造方法は、シリコン内に巻線を形成するために深く狭い螺旋状トレンチを方向性エッチングするステップを含む。【選択図】【図０．１】

Description

関連出願の相互参照
[0001]このＰＣＴ出願は、２０１６年１０月４日に出願された米国特許出願第１５／２８５，３１０号の利益および優先権を主張する。上記出願の内容全体は、あらゆる目的のために参照により本明細書に組み込まれる。
[0002]本発明は、集積回路および特定のタイプの小型ディスクリート回路に関連して適用するための小型回路部品ならびにそのようなデバイスを製造するための方法に関する。本発明は、例えば従来の小型螺旋状インダクタの改良および置換に関する。他の実施形態は、集積回路内の伝送線路、キャパシタ、および低インピーダンス給電回路網を含む。より具体的には、一実施形態、および集積回路チップおよび電源などの小型構造において高電流分布の問題が見られる用途において、良好な品質係数Ｑを有する、小さく、非常に高い電流、および高いインダクタンスの部品を実現することを可能にする設計技術および構造が数学的証明と共に開示される。
[0003]半導体デバイスと共に使用される螺旋状インダクタと呼ばれる種類のデバイスが公知であり、それらは本発明により製造することができる種類のデバイスの一例を表す。螺旋状インダクタは特性インダクタンスを有する平面構造として画定され、それらは集積回路およびパッケージング技術においてインダクタを実現するためにある程度知られている。これらは、ＬＮＡ（低雑音増幅器）、ＶＣＯ（電圧制御発振器）、ＰＬＬ（位相同期ループ）設計におけるＲＦＩＣ（無線周波数集積回路）で広く使用されている。最近、螺旋状インダクタが、主にプロセッサ設計のためのオンチップ、高電流、低電圧要件を供給するためのバックコンバータ設計のために、ＤＣ／ＤＣコンバータアーキテクチャのために考慮されてきた。［３−９］［参考文献番号は、下記に列挙した参考文献を示す。］
[0004]適切な設計のための正確な解析は複雑な電磁気学についての十分な理解を必要とし、洗練され正確な解析ソフトウェアの必要性を示唆する。最小の面積で所望のインダクタンス値およびＡＣ性能を有する螺旋状インダクタを設計することは、所与の構造を解析することよりもさらに困難な最適化問題である。ＤＣ／ＤＣコンバータアーキテクチャのように電力スペースで使用するための小面積螺旋状インダクタの概念を拡張すると、２００ＭＨｚ以下で良好な品質（Ｑ＞１０（品質係数））で動作する用途で、一辺が数百ミクロンを超えない領域などの、かなり小さい面積内で、高電流仕様（１Ａ〜１３０Ａ）およびはるかに大きいインダクタンス値（１０ｎＨ〜８０ｎＨ）が必要となるので、所与のプロセス技術のための設計にさらに困難な制約が課される。これは、集積回路アーキテクチャに関連する現在のプロセス技術で解決することはほとんど不可能な問題である［３−２４］。したがって、現在知られている唯一の選択肢は、オフチップインダクタの使用である。そのようなインダクタは、設計において望ましくない問題を抱えており［３−２４］、半導体デバイス内の素子の寸法に対して本質的に小さくはないため、システム全体の寸法に対して大きな面積の不利益をもたらす。
[0005]インダクタの電磁気学は複雑である。分布回路モデルであっても、キャパシタや抵抗器と比べて非常に複雑である。分布回路モデルは、物理的形状から計算する必要がある多くの相互結合インダクタ、抵抗器およびキャパシタを必要とする。しかし、分布回路モデルは、それに関連する複雑な電磁気学と比較して、依然として螺旋状インダクタの回路動作を理解するためのより簡単な方法である。説明される発明を理解するためには、インダクタの基本から始めることが有用である。この研究では、複雑な電磁界シミュレーションおよび３次元シミュレーション結果の単純化された解から導出された回路モデルの両方が使用されている。したがって、本開示は小型インダクタンスデバイスを実現するための基本的なチュートリアルである。
[0006]本発明者は、スイス連邦ローザンヌのスイス連邦工科大学マイクロエレクトロニクスシステム研究所のＹｕｓｕｆ Ｌｅｂｌｅｂｉｃｉ教授博士およびＳｅｎｉｚ Ｅ．Ｋｕｃｕｋ Ｅｒｏｇｌｕ博士の本明細書に開示されている製造構造における技術支援の提供に対して、ならびにこの非常にやりがいのある問題、回路レベルでの議論、および研究を通して絶え間ない励ましを頂いたカリフォルニア州サンディエゴのＭｉｃｈａｅｌ Ｂｒｕｎｏｌｌｉに対して感謝する。
参考文献
[0007]その多くが本明細書に引用されている以下の参考文献は、本発明の補足的および背景情報を提供し、あらゆる目的のために参照により本明細書に組み込まれる。本発明との関連性の程度に関しては何も表示されていない。
１．”Ｉｎｄｕｃｔａｎｃｅ Ｃａｌｃｕｌａｔｉｏｎｓ”，Ｆｒｅｄｅｒｉｃｋ Ｗ．Ｇｒｏｖｅｒ，Ｃｏｐｙｒｉｇｈｔ Ｆｒｅｄｅｒｉｃｋ Ｗ．Ｇｒｏｖｅｒ，１９４６，１９７３，ＩＳＢＮ ０−８７６６４−５５７−０，Ｒｅｐｒｉｎｔｅｄ ｂｙ ｐｅｒｍｉｓｓｉｏｎ ｏｆ Ｄｏｖｅｒ Ｐｕｂｌｉｃａｔｉｏｎｓ，Ｉｎｃ．１０ Ｖａｒｉｃｋ Ｓｔｒｅｅｔ，Ｎｅｗ Ｙｏｒｋ，Ｎ．Ｙ．１００１１４ ｂｙ Ｉｎｓｔｒｕｍｅｎｔ Ｓｏｃｉｅｔｙ ｏｆ Ａｍｅｒｉｃａ，ＰＯ Ｂｏｘ １２２７７，Ｒｅｓｅａｒｃｈ Ｔｒｉａｎｇｌｅ Ｐａｒｋ，Ｎ．Ｃ．２７７０９。
２．“Ｐｒｏｄｕｃｔ Ｉｎｔｅｇｒａｔｉｏｎ ｗｉｔｈ Ａｐｐｌｉｃａｔｉｏｎｓ ｔｏ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｅｑｕａｔｉｏｎｓ，”Ｊｏｈｎ Ｄ．Ｄｏｌｌａｒｄ ａｎｄ Ｃｈａｒｌｅｓ Ｎ．Ｆｒｉｅｄｍａｎ，Ｃｏｐｙｒｉｇｈｔ １９７９ Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，Ｒｅａｄｉｎｇ ＭＡ ０１８６７，Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ １９８４，ＩＳＢＮ ９７８−０−５２１−３０２３０−２。
３．“ＦＩＶＲ−Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒｓ ｏｎ ４ｔｈ Ｇｅｎｅｒａｔｉｏｎ Ｉｎｔｅｌ Ｃｏｒｅ ＳｏＣｓ”，Ｅｄｗａｒｄ Ａ．Ｂｕｒｔｏｎ，Ｇｅｒｈａｒｄ Ｓｃｈｒｏｍ，Ｆａｂｒｉｃｅ Ｐａｉｌｌｅｔ，Ｗｉｌｌｉａｍ Ｊ．Ｌａｍｂｅｒｔ，Ｋａｌａｄｈａｒ Ｒａｄｈａｋｒｉｓｈｎａｎ ａｎｄ Ｍｉｃｈａｅｌ Ｊ．Ｈｉｌｌ，Ａｄｖａｎｃｅｄ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｆｏｒｔ Ｗｏｒｔｈ，ＴＸ，２０１４。
４．“Ｐａｃｋａｇｅ Ｅｍｂｅｄｄｅｄ Ｉｎｄｕｃｔｏｒｓ ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒｓ，”Ｗｉｌｌｉａｍ Ｊ．Ｌａｍｂｅｒｔ，Ｋａｌａｄｈａｒ Ｒａｄｈａｋｒｉｓｈｎａｎ，Ｌｅｉｇｈ Ｗｏｊｅｗｏｄａ ａｎｄ Ａｎｎｅ Ｅ．Ａｕｇｕｓｔｉｎｅ。
５．“Ｈａｓｗｅｌｌ：Ａ Ｆａｍｉｌｙ ｏｆ ＩＡ ２２ｎｍ Ｐｒｏｃｅｓｓｏｒｓ”，Ｎ．Ｋｕｒｄ，ｅｔ ａｌ．，ＩＳＳＣＣ ２０１４，Ｓａｎ Ｆｒａｎｃｉｓｃｏ，２０１４。
６．“Ｄｅｓｉｇｎ ｏｆ ａ Ｆｕｌｌｙ−Ｉｎｔｅｇｒａｔｅｄ Ｂｕｃｋ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ Ｕｓｉｎｇ Ｓｔａｎｄａｒｄ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ，”Ｍｉｇｕｅｌ Ａ．Ｒｏｊａｓ−Ｇｏｎｚａｌｅｓ，Ｊｏｓｅｌｙｎ Ｔｏｒｒｅｓ ａｎｄ Ｅｄｇａｒ Ｓａｎｃｈｅｚ−Ｓｉｎｅｎｃｉｏ。
７．“Ａ Ｓｗｉｔｃｈｅｄ−Ｉｎｄｕｃｔｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ ｗｉｔｈ Ｎｏｎｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ ａｎｄ Ｎｅｔｗｏｒｋ−ｏｎ−Ｃｈｉｐ Ｌｏａｄ ｉｎ ４５ ｎｍ ＳＯＩ，”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４７，Ｎｏ８，Ａｕｇｕｓｔ ２０１２，ｐｐ．１９３５−１９４５。
８．“Ａ ５０−ＭＨｚ Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｌｏｗ−Ｓｗｉｎｇ Ｂｕｃｋ Ｃｏｎｖｅｒｔｅｒ Ｕｓｉｎｇ Ｐａｃｋａｇｉｎｇ Ｉｎｄｕｃｔｏｒｓ，”Ｙｏｕｎｇｋｏｏｋ Ａｈｎ，Ｈｙｕｎｓｅｏｋ Ｎａｍ ａｎｄ Ｊｅｏｎｇｊｉｎ Ｒｏｈ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．２７，Ｎｏ１０，Ｏｃｔｏｂｅｒ ２０１２，ｐｐ．４３４７−４３５６。
９．“Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒｓ ｆｏｒ Ｎｅｘｔ Ｇｅｎｅｒａｔｉｏｎ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ，”Ｔｏｎｉ Ｌｏｐｅｚ，Ｒｅｉｎｈｏｌｄ Ｅｌｆｅｒｉｃｈ ａｎｄ Ｅｄｕａｒｄ Ａｌａｒｃｏｎ，ＩＳＢＮ ９７８−１−４４１９−７５５９−１。
１０．“ＰＧ−ＰＬＡＮＥ”，Ｔｈｅ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｉｎｄｕｃｔａｎｃｅ Ｓｉｍｕｌａｔｏｒ ｆｏｒ Ｇｒｏｕｎｄ Ｂｏｕｎｃｅ ａｎｄ Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓｅ ｆｏｒ Ｃｏｍｐｌｅｘ Ｐａｃｋａｇｅ Ｐｏｗｅｒ ａｎｄ Ｇｒｏｕｎｄ Ｐｌａｎｅ Ｓｔｒｕｃｔｕｒｅｓ，Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ，ＩＥＥＥ ＩＥＰＳ １９９２，Ａｕｓｔｉｎ，ＴＸ。
１１．““Ｎｅｔ−Ａｎ” ａ Ｆｕｌｌ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｐａｒａｓｉｔｉｃ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｄｉｓｔｒｉｂｕｔｅｄ ＲＬＣ Ｅｘｔｒａｃｔｏｒ ｆｏｒ Ｌａｒｇｅ Ｆｕｌｌ Ｃｈｉｐ Ａｐｐｌｉｃａｔｉｏｎｓ，”Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ，Ｊ．Ｌｕ，Ａ．Ｄａｌａｌ，Ｓ．Ｍｉｔｒａ，Ｌ．Ｌｅｖ，Ｎ．Ｖａｓｓｅｇｈｉ，Ａ．Ｐａｎｃｅ，Ｈ．Ｈｉｎｇａｒｈ ａｎｄ Ｈ．Ｂａｓｉｔ，ＩＥＥＥ ＩＥＤＭ １９９５，Ｗａｓｈｉｎｇｔｏｎ Ｄ．Ｃ．，ｐｐ．４９５−４９８。
１２．“Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ ３−Ｄ Ｍｏｄｅｌｉｎｇ ｏｆ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ ＶＬＳＩ Ａｐｐｌｉｃａｔｉｏｎｓ，”Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ，Ｉｎｖｉｔｅｄ，１９９６ ＳＴ ＣＡＤ，Ｔａｉｗａｎ Ｍａｙ １９９６，ｐｐ．４．２．１−４．２．１６。
１３．“Ｎｅｔ−Ａｎ” ａ ｆｕｌｌ ３Ｄ Ｐａｒａｓｉｔｉｃ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｄｉｓｔｒｉｂｕｔｅｄ ＲＬＣ Ｅｘｔｒａｃｔｏｒ ｆｏｒ Ｌａｒｇｅ Ｆｕｌｌ Ｃｈｉｐ Ａｐｐｌｉｃａｔｉｏｎｓ，”Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ，Ｉｎｖｉｔｅｄ，ＦＳＡ Ｍｏｄｅｌｉｎｇ Ｗｏｒｋｓｈｏｐ，Ｎｏｖ．８，１９９６，Ｓａｎ Ｊｏｓｅ，ＣＡ。
１４．“Ｃａｓｅ Ｓｔｕｄｙ ｏｆ Ｏｎ−Ｃｈｉｐ Ｉｎｄｕｃｔａｎｃｅ Ｅｆｆｅｃｔｓ （Ｅｘｔｒａｃｔｉｏｎ ａｎｄ Ａｎａｌｙｓｉｓ），”Ｏ．Ｅ．Ａｋｃａｓｕ，ＳＥＭＡＴＥＣＨ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ １９９８。
１５．“Ｃａｓｅ Ｓｔｕｄｙ ｏｆ Ｏｎ−Ｃｈｉｐ Ｉｎｄｕｃｔａｎｃｅ Ｅｆｆｅｃｔｓ （Ｅｘｔｒａｃｔｉｏｎ ａｎｄ Ａｎａｌｙｓｉｓ），”Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ，Ｉｎｖｉｔｅｄ，ＦＳＡ Ｍｏｄｅｌｉｎｇ Ｗｏｒｋｓｈｏｐ，Ｍａｙ ２４，１９９９，Ｓａｎ Ｊｏｓｅ，ＣＡ。
１６．“Ｉｍｐａｃｔ ｏｆ ｔｈｅ Ｏｎ−Ｃｈｉｐ Ｉｎｄｕｃｔｉｖｅ Ｅｆｆｅｃｔｓ ｏｎ ｔｈｅ Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｎｅｔｗｏｒｋｓ ｆｏｒ Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓｅ ａｎｄ Ｇｒｏｕｎｄ Ｂｏｕｎｃｅ Ａｎａｌｙｓｉｓ ｆｏｒ Ｈｉｇｈ Ｓｐｅｅｄ Ｐｒｏｃｅｓｓｏｒ Ｄｅｓｉｇｎ，”Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ，Ｍｅｈｍｅｔ Ｔｅｐｅｄｅｌｅｎｌｉｏｇｌｕ，Ｋｅｒｅｍ Ａｋｃａｓｕ，Ｉｎｖｉｔｅｄ，ＩＭＡＰＳ Ｎｅｘｔ Ｇｅｎｅｒａｔｉｏｎ ＩＣ ＆ Ｐａｃｋａｇｅ Ｄｅｓｉｇｎ，Ｊｕｌｙ １５−１７ １９９９，Ｓｏｌｖａｎｇ，ＣＡ。
１７．“Ａ Ｇｅｎｅｒａｌ ａｎｄ Ｃｏｍｐａｒａｔｉｖｅ Ｓｔｕｄｙ ｏｆ ＲＣ（０），ＲＣ，ＲＣＬ ａｎｄ ＲＣＬＫ Ｍｏｄｅｌｉｎｇ ｏｆ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ ａｎｄ ｔｈｅｉｒ Ｉｍｐａｃｔ ｏｎ ｔｈｅ Ｄｅｓｉｇｎ ｏｆ Ｍｕｌｔｉ−Ｇｉｇａ Ｈｅｒｔｚ Ｐｒｏｃｅｓｓｏｒｓ，”Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ，Ｏｎｕｒ Ｕｓｌｕ，Ｎａｇａｒａｊ ＮＳ，Ｔｕｆａｎ Ｃｏｌａｋ，Ｓｔｅｐｈｅｎ Ｈａｌｅ ａｎｄ Ｅｄｍｕｎｄ Ｓｏｏ，Ｉｎｖｉｔｅｄ，Ｍａｒｃｈ ２００２，ＩＥＥＥ ＩＳＱＥＤ ２００２，Ｓａｎｔａ Ｃｌａｒａ，ＣＡ。
１８．“Ｓｐｉｒａｌ ａｎｄ ＲＦ−Ｐａｓｓ Ｔｈｒｅｅ Ｄｉｍｅｎｓｉｏｎａｌ Ｄｅｓｉｇｎ ａｎｄ Ａｎａｌｙｓｉｓ Ｔｏｏｌｓ ｆｏｒ ＲＦ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ，”Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ，Ｈａｒｉｓ Ｂａｓｉｔ，Ｋｅｒｅｍ Ａｋｃａｓｕ，Ｔｕｆａｎ Ｃｏｌａｋ ａｎｄ Ｉｂｒａｈｉｍ Ａｋｃａｙ Ｉｎｖｉｔｅｄ，ＦＳＡ Ｗｏｒｋｓｈｏｐ，Ｓｅｐｔｅｍｂｅｒ ８，２００２。
１９．”Ａ Ｐｒａｃｔｉｃａｌ Ａｐｐｒｏａｃｈ ｔｏ Ｐｒｅｖｅｎｔ Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓｅ ａｎｄ Ｇｒｏｕｎｄ Ｂｏｕｎｃｅ Ｐｒｏｂｌｅｍｓ ｉｎ ＩＯ Ｒｉｎｇｓ，”Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ，Ｊｅｒｒｙ Ｔａｌｌｉｎｇｅｒ ａｎｄ Ｋｅｒｅｍ Ａｋｃａｓｕ，ＤｅｓｉｇｎＣｏｎ ２００３，Ｊａｎｕａｒｙ ２７−３０，２００３。
２０．“６０ｎｍ ａｎｄ ９０ｎｍ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｍｏｄｅｌｉｎｇ Ｃｈａｌｌｅｎｇｅｓ，”Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ，Ｉｎｖｉｔｅｄ，ＦＳＡ Ｔｅｃｈｎｉｃａｌ Ｃｏｎｆｅｒｅｎｃｅ，Ｏｃｔ．４−７，２００４。
２１．“Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｐａｒａｓｉｔｉｃ ＲＬＣ ａｎｄ Ｄｅｌａｙ Ｖａｒｉａｂｉｌｉｔｙ Ｂｅｌｏｗ ９０ｎｍ，Ｐｈｙｓｉｃａｌ Ｏｒｉｇｉｎｓ ａｎｄ ｉｔｓ Ｉｍｐａｃｔ ｏｎ ｔｈｅ Ｆｅａｔｕｒｅ Ｇｅｏｍｅｔｒｙ Ｓｃａｌｉｎｇ，”Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ Ｉｎｖｉｔｅｄ，ＩＤＶ ２００７，Ｄｅｃ．１３−１４，Ｂａｎｇａｌｏｒｅ，Ｉｎｄｉａ。
２２．”Ｐｅｒｆｏｒｍａｎｃｅ Ａｓｓｅｓｓｍｅｎｔ ｏｆ Ａｃｔｉｖｅ ａｎｄ Ｐａｓｓｉｖｅ Ｃｏｍｐｏｎｅｎｔｓ Ｍａｎｕｆａｃｔｕｒｅｄ Ｅｍｐｌｏｙｉｎｇ ０．１８ ｍｉｃｒｏｎ Ｓｉｌｉｃｏｎ ＣＭＯＳ Ｐｒｏｃｅｓｓｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ ｕｐ ｔｏ ２２ＧＨｚ，”Ｂ．Ｓｉｄｄｉｋ Ｙａｒｍａｎ，Ｋｅｍａｌ Ｏｚａｎｏｇｌｕ，Ｏｎｕｒ Ｕｓｌｕ，Ｆｕｓｕｎ Ｓｅｌｃｕｋ，Ｏ．Ｅｒｓｅｄ Ａｋｃａｓｕ，ＩＥＥＪ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ ＡＶＬＳＩ ２００８，Ｉｓｔａｎｂｕｌ，Ｔｕｒｋｅｙ。
２３．“Ｃｏｍｐｌｅｔｅ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｓｉｍｕｌａｔｉｏｎ ｏｆ ＲＦ ＩＣ Ｂｌｏｃｋｓ ｆｏｒ Ｓｙｎｔｈｅｓｉｓ，Ｄｅｓｉｇｎ ａｎｄ Ｏｐｔｉｍｉｚａｔｉｏｎ，”Ｏｓｍａｎ Ｅ．Ａｋｃａｓｕ Ｉｎｖｉｔｅｄ，１２ｔｈ Ａｎｎｕａｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ Ｓｈｏｒｔ Ｃｏｕｒｓｅ ＩＩＴＣ ２００９，Ｍａｙ ３１，２００９，Ｓａｐｐｏｒｏ，Ｈｏｋｋａｉｄｏ，Ｊａｐａｎ。
２４．“Ｅｎｇｉｎｅｅｒｉｎｇ Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｆｉｅｌｄｓ ａｎｄ Ｗａｖｅｓ，”Ｃａｒｌ Ｔ．Ａ．Ｊｏｈｎｋ，Ｊｏｈｎ Ｗｉｌｌｅｙ ＆ Ｓｏｎｓ，Ｃｏｐｙｒｉｇｈｔ １９７５，ＩＳＢＮ ０−４７１−４４２８９−５。
２５．“Ｅｌｅｍｅｎｔｓ ｏｆ Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃｓ，”Ｍａｔｔｈｅｗ Ｎ．Ｏ．Ｓａｄｉｋｕ，Ｏｘｆｏｒｄ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ，Ｃｏｐｙｒｉｇｈｔ ２００１ Ｔｈｉｒｄ Ｅｄｉｔｉｏｎ，２００１，ＩＳＢＮ ０−１９−５１３４７７−Ｘ。
２６．“Ｍａｔｈｅｍａｔｉｃａｌ Ｈａｎｄｂｏｏｋ ｏｆ Ｆｏｒｍｕｌａｓ ａｎｄ Ｔａｂｌｅｓ，”Ｍｕｒｒａｙ Ｒ．Ｓｐｉｅｇｅｌ，Ｓｃｈａｕｍ’ｓ Ｏｕｔｌｉｎｅ Ｓｅｒｉｅｓ，Ｃｏｐｙｒｉｇｈｔ １９５２ ｂｙ ＭｃＧｒａｗ−Ｈｉｌｌ，Ｉｎｃ。
２７．“Ｈａｎｄｂｏｏｋ ｏｆ Ｍａｔｈｅｍａｔｉｃａｌ Ｆｕｎｃｔｉｏｎｓ，”Ｅｄｉｔｅｄ ｂｙ Ｍｉｌｔｏｎ Ａｂｒａｍｏｗｉｔｚ ａｎｄ Ｉｒｅｎｅ Ａ．Ｓｔｅｇｕｎ，Ｄｏｖｅｒ Ｐｕｂｌｉｃａｔｉｏｎｓ，Ｉｎｃ．，Ｎｅｗ Ｙｏｒｋ，１９７２，Ｌｉｂｒａｒｙ ｏｆ Ｃｏｎｇｒｅｓｓ Ｃａｔａｌｏｇ Ｃａｒｄ Ｎｕｍｂｅｒ：６５−１２２５３。
２８．“Ａｐｐｌｉｅｄ Ｎｕｍｅｒｉｃａｌ Ａｎａｌｙｓｉｓ，”Ｃ．Ｆ．Ｇｅｒａｌｄ，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．，１９８０，ＩＳＢＮ ０−２０１−０２６９６−１。
２９．“Ｈａｎｄｂｏｏｋ ｏｆ Ｃｈｅｍｉｓｔｒｙ ａｎｄ Ｐｈｙｓｉｃｓ，”６６ｔｈ Ｅｄｉｔｉｏｎ，１９８５−１９８６，Ｃｏｐｙｒｉｇｈｔ Ｃｈｅｍｉｃａｌ Ｒｕｂｂｅｒ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ，ＩＳＢＮ−０−８４９３−０４６６−０。
３０．“Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ，”Ｎ．Ｍｏｈａｎ，Ｔｏｒｅ Ｍ．Ｕｎｄｅｌａｎｄ ａｎｄ Ｗｉｌｌｉａｍ Ｐ．Ｒｏｂｂｉｎｓ，Ｔｈｉｒｄ Ｅｄｉｔｉｏｎ，Ｃｏｐｙｒｉｇｈｔ ２００３，Ｊｏｈｎ Ｗｉｌｌｅｙ ａｎｄ Ｓｏｎｓ，Ｉｎｃ．，ＩＳＢＮ ９７８−０−４７１−２２６９３−２。
３１．“Ｔｈｅ Ｄｅｓｉｇｎ ｏｆ ＣＭＯＳ Ｒａｄｉｏ−Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ，”Ｔｈｏｍａｓ Ｈ．Ｌｅｅ，Ｃｏｐｙｒｉｇｈｔ １９９８，Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ，ＩＳＢＮ ０−５２１−６３０６１−４。
３２．Ｍｉｃｒｏ Ｅｌｅｃｔｒｏｎｉｃｓ Ｐａｃｋａｇｉｎｇ Ｈａｎｄｂｏｏｋ，ｅｄｉｔｅｄ ｂｙ Ｒａｏ Ｒ．Ｔｕｍｍａｌａ ａｎｄ Ｅｕｇｅｎｅ Ｊ．Ｒｙｍａｓｚｅｗｓｋｉ，Ｖａｎ Ｎｏｓｔｒａｎｄ Ｒｅｉｎｈｏｌｄ，Ｎｅｗ Ｙｏｒｋ，Ｃｏｐｙｒｉｇｈｔ １９８９，ＩＳＢＮ ０−４４２−２０５７８−３。
３３．“Ｍｅｔｈｏｄ ｏｆ Ａｎｉｓｏｔｒｏｐｉｃａｌｌｙ Ｅｔｃｈｉｎｇ Ｓｉｌｉｃｏｎ”，Ｆｒａｎｚ Ｌａｅｒｍｅｒ，Ａｎｄｒｅａ Ｓｃｈｉｌｐ，ＵＳ Ｐａｔｅｎｔ ５，５０１，８９３，Ｍａｒｃｈ ２６，１９９６。
３４．“Ｍａｘｉｍｕｍ Ａｃｈｉｅｖａｂｌｅ Ａｓｐｅｃｔ Ｒａｔｉｏ ｉｎ Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ｏｆ Ｓｉｌｉｃｏｎ ｄｕｅ ｔｏ Ａｓｐｅｃｔ Ｒａｔｉｏ Ｄｅｐｅｎｄｅｎｔ Ｔｒａｎｓｐｏｒｔ ａｎｄ Ｍｉｃｒｏｌｏａｄｉｎｇ Ｅｆｆｅｃｔ”，Ｊｕｎｇｈｏｏｎ Ｙｅｏｍ，Ｙａｎ Ｗｕ，Ｊｏｈｎ Ｃ．Ｓｅｌｂｙ ａｎｄ Ｍａｒｋ Ａ．Ｓｈａｎｎｏｎ，Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ ２３（６），Ｎｏｖ／Ｄｅｃ ２００５，ｐｐ．２３１９−２３２９。
３５．“Ｖｅｒｙ Ｈｉｇｈ Ａｓｐｅｃｔ Ｒａｔｉｏ Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ｏｆ Ｓｕｂ−ｍｉｃｒｏｍｅｔｅｒ Ｔｒｅｎｃｈｅｓ ｉｎ Ｓｉｌｉｃｏｎ”，Ｊａｙａｌａｋｓｈｍｉ Ｐａｒａｓｕｒｍａｎ，Ａｎａｎｄ Ｓｕｍｍａｎｗａｒ，Ｆｒｅｄｅｒｉｃ Ｍａｒｔｙ，Ｐｈｉｌｉｐｐｅ Ｂａｓｓｅｔ，Ｄａｎ Ｅ．Ａｎｇｅｌｅｓｃｕ ａｎｄ Ｔａｒｉｋ Ｂｏｕｒｏｕｉｎａ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｍｉｃｒｏｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ，２０１２−０１８１。
３６．“Ｓｏｌｄｅｒ Ｃａｐ Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓ ｏｎ Ｃｏｐｐｅｒ Ｂｕｍｐ Ｕｓｉｎｇ Ｓｏｌｄｅｒ Ｐｏｗｅｒ Ｆｉｌｍ”，ＵＳ Ｐａｔｅｎｔ ７７９０５９７ Ｂ２，Ｓｅｐ．７，２０１０。
３７．“Ｄｅｓｉｇｎ ａｎｄ Ａｓｓｅｍｂｌｙ ｏｆ Ｄｏｕｂｌｅ−Ｓｉｄｅｄ ３Ｄ Ｐａｃｋａｇｅ ｗｉｔｈ ａ Ｃｏｎｔｒｏｌｌｅｒ ａｎｄ ａ ＤＲＡＭ Ｓｔａｃｋ”，Ｘｉ Ｌｉｕ，Ｍｉｎｇ Ｌｉ，Ｄｏｎ Ｍｕｌｌｅｎ，Ｊｕｌｉａ Ｃｌｉｎｅ ａｎｄ Ｓｕｒｅｓｈ Ｋ．Ｓｉｔａｒａｍａｎ，２０１２ ＩＥＥＥ ６２ｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ。
３８．“Ｕｌｔｒａ−Ｈｉｇｈ Ｉ／Ｏ Ｄｅｎｓｉｔｙ Ｇｌａｓｓ／Ｓｉｌｉｃｏｎ Ｉｎｔｅｒｐｏｓｅｒｓ ｆｏｒ Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｓｍａｒｔ Ｍｏｂｉｌｅ Ａｐｐｌｉｃａｔｉｏｎｓ”，Ｇｏｍｕｌ Ｋｕｍａｒ，Ｔａｐｏｂｒａｔａ Ｂａｎｄｙｏｐａｄｈｙａｙ，Ｖｉｊａｙ Ｓｕｋｕｍａｒａｎ，Ｖｅｎｋｙ Ｓｕｎｄａｒａｍ，Ｓｕｎｇ Ｋｙｕ Ｌｉｍ ａｎｄ Ｒａｏ Ｒ．Ｔｕｍｍａｌａ．２０１１ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ。
３９．“Ｉｍｐａｃｔ ｏｆ Ｃｏｐｐｅｒ Ｔｈｒｏｕｇｈ−Ｐａｃｋａｇｅ Ｖｉａｓ ｏｎ Ｔｈｅｒｍａｌ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ Ｇｌａｓｓ Ｉｎｔｅｒｐｏｓｅｒｓ”，Ｓａｎｇｂｅｏｍ Ｃｈｏ，Ｖｅｎｋｙ Ｓｕｎｄａｒａｍ，Ｒａｏ Ｒ．Ｔｕｍｍａｌａ ａｎｄ Ｙｏｇｅｎｄｒａ Ｋ．Ｊｏｓｈｉ．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｏｎｅｎｔｓ，Ｐａｃｋａｇｉｎｇ ａｎｄ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ，Ｖｏｌ．５，Ｎｏ ８，Ａｕｇｕｓｔ ２０１５。
４０．“Ｄｅｓｉｇｎ，Ｆａｂｒｉｃａｔｉｏｎ，ａｎｄ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｕｌｔｒａｔｈｉｎ ３−Ｄ Ｇｌａｓｓ Ｉｎｔｅｒｐｏｓｅｒｓ Ｗｉｔｈ Ｔｈｒｏｕｇｈ−Ｐａｃｋａｇｅ−Ｖｉａｓ ａｔ Ｓａｍｅ Ｐｉｔｃｈ ａｓ ＴＳＶｓ ｉｎ Ｓｉｌｉｃｏｎ”，Ｖｉｊａｙ Ｓｕｋｕｍａｒａｎ，Ｇｏｋｕｌ Ｋｕｍａｒ，Ｋｏｕｓｈｉｋ Ｒａｍａｃｈａｎｄｒａｎ，Ｙｕｙａ Ｓｕｚｕｋｉ，Ｋａｙａ Ｄｅｍｉｒ，Ｙｏｉｃｈｉｒｏ Ｓａｔｏ，Ｔｏｓｈｉｋａｔｅ Ｓｅｋｉ，Ｖｅｎｋｙ Ｓｕｎｄａｒａｍ ａｎｄ Ｒａｏ Ｒ．Ｔｕｍｍａｌａ．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｏｎｅｎｔｓ，Ｐａｃｋａｇｉｎｇ ａｎｄ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ，Ｖｏｌ．４，Ｎｏ ５，Ｍａｙ ２０１４。
４１．“３００ｍｍ Ｓｉｚｅ Ｕｌｔｒａ−ｔｈｉｎ Ｇｌａｓｓ Ｉｎｔｅｒｐｏｓｅｒ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｈｉｇｈ−Ｑ Ｅｍｂｅｄｄｅｄ Ｈｅｌｉｃａｌ Ｉｎｄｕｃｔｏｒ ｆｏｒ Ｍｏｂｉｌｅ Ａｐｐｌｉｃａｔｉｏｎ”，ＷＣ Ｌａｉ，ＨＨ Ｃｈｕａｎｇ，ＣＨ Ｔｓａｉ，ＥＨ Ｙｅｈ，ＣＨ Ｌｉｎ，ＴＨ Ｐｅｎｇ，ＬＪ Ｙｅｎ，ＷＳ Ｌｉａｏ，ＪＮ Ｈｕｎｇ，ＣＣ Ｓｈｅｕ，ＣＨ Ｙｕ，ＣＴ Ｗａｎｇ，ＫＣ Ｙｅｅ ａｎｄ Ｄｏｕｇ Ｙｕ，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｄｅｃｅｍｂｅｒ ２０１３。
[0008]本発明によれば、開示された様々な製造技術の小型回路部品が提供され、それらは、半導体構造内の形成や埋め込み、または小型回路への結合に適しており、また、導電性セグメント間の密結合の原理に基づくインダクタ、キャパシタ、伝送線路および電力分布回路網として適している。特定の実施形態では、小型インダクタが集積回路用途に提供され、それは、隣接するセグメントで形成された多重ターン巻線として様々な構成で形成された長方形断面の金属導電素子を含み、厚さ寸法が幅寸法よりもはるかに大きく、巻線が幅寸法に匹敵するスケールで幅寸法の狭い間隔で配置され、複数のターンにわたって密結合を達成する。さらなる実施形態は、狭い螺旋状チャネルトラフまたは谷によって分離された深くて狭い導体被覆螺旋状隆起部で形成されたシリコン基板内に配置された螺旋状巻線を含む。特に実験検証に有用な他の実施形態は、薄い可撓性の絶縁性基板シート（フレックス技術）上に形成された幅広の薄い導体（従来の巻線に対応する）を含み、シートは互いに隣接する導体形成巻線と共にロールに巻回される。あるいは、導体は薄い絶縁シート上に形成され、互いに隣接する導体で形成された巻線と共に層に折り畳まれるかまたは積み重ねられる。代替的な実施形態のデバイスの導体は、フレックスフィルム処理技術を使用して製造することができる。導体は連続螺旋または長方形螺旋の構成に配置され、インターポーザを介して従来の半導体チップに取り付けられてもよい。導体は、意図した周波数または設計周波数において、意図したまたは設計した電流をサポートするのに十分な表面積を有し、両方の場合において、多数の巻線にわたって非常に密な結合を達成するためにこれまでに知られているよりもかなり大きい。さらに本発明によれば、インダクタの製造方法は、典型的にはシリコンである絶縁性基板にエッチングすることによって実質的な深さの狭い螺旋状隆起部を形成するステップを含み、次に、基板を導体で電気めっきし、そして最後に、隆起部間の谷が導電体を除去するために方向性エッチングされて、導電体の厚さまたは隆起部の深さより実質的に大きい幅の連続的で近接した間隔の巻線を確立する。製造技術は伝送線路およびキャパシタに適応可能である。
[0009]開示された設計パラメータは、電力用途に適したより低い周波数範囲で動作するときに非常に小さい面積、大きい値および高いＱのインダクタを実現すること、ならびに所与のプロセス技術に対して任意の周波数範囲で比較的高いＱの小さい面積のインダクタを実現することを可能にする。そのようなデバイスのサイズはそれらを多くの半導体チップ設計と互換性があるようにする。本発明により構成されたインダクタは、小型インダクタではこれまで達成できなかったインダクタンス値を達成することができる。
[0010]本発明は、添付の図面および埋め込まれた表に関連して以下の詳細な説明を参照するとより良く理解されよう。図面および表中の説明は、本開示の不可欠な部分を形成する。
本発明の第１の実施形態による螺旋状巻線インダクタの上面図である。 図０．１の螺旋状巻線インダクタの斜視図である。 本発明の第２の実施形態によるフレックス螺旋状巻線インダクタの上面図である。 図０．３のインダクタの斜視図である。 フレックス成形折り畳みコイルを示す本発明の第３の実施形態の斜視図である。 インダクタを解析するためのパラメータを説明するための図である。 導電性巻線の幅と厚さとの関係を説明するための図である。 相互インダクタンスの関係を定義するための第１の図である。 長さと間隔を定義するための図である。 相互インダクタンスの関係を定義するための第２の図である。 導電性巻線の断面積に対する厚さの関係を示すグラフである。 インダクタンスとインダクタの長さ、断面積および厚さとの関係を示すグラフである。 本発明による解析パラメータを説明するためのインターポーザ構造に組み込まれる本発明による正方形螺旋型インダクタの上面図である。 外部接続用およびＩＣ接続用のインターポーザの上部および底部にあるＣ４バンプ端子を示す、第１のインターポーザ構造で構築された螺旋状インダクタの側面断面図である。 インターポーザ構造と集積回路との間の第１の結合の側面断面図である。 デバイスの一方の側面にＣ４バンプ端子が接続された第２のインターポーザ構造で構築された螺旋状インダクタの側面断面図である。 インターポーザ構造（図１．８．１と比較して反転されている）と集積回路との間の第２の結合の側面断面図である。 インターポーザ構造インダクタを解析するためのパラメータを示す側面断面図である。 本発明によるさらなるインターポーザ構造インダクタを解析するためのパラメータを示す側面断面図である。 表皮深さを周波数の関数として表したグラフである。 ベルヌーイ関数を説明するグラフである。 ベルヌーイ関数の詳細を説明するグラフである。 解析に使用されるようにマークされたパラメータを有する多層インダクタの側面断面図である。 本発明のインダクタにおける最適な厚さの解を説明するグラフである。 本発明によるインダクタの最適な厚さの解の範囲を示すグラフである。 図１．１４．１の詳細を示すグラフである。 最適な厚さの解の範囲を示すグラフである。 図１．１５．１の詳細を示すグラフである。 最適な厚さの解の範囲を示すグラフである。 図１．１６．１の詳細を示すグラフである。 最適な厚さの解の範囲を示すグラフである。 図１．１７．１の詳細を示すグラフである。 様々なインダクタ２０、４０、６０、８０ｎＨについて、ＱＰＥＡＫの変動の大きさを周波数の関数として示すグラフである。 「片面解」近似による均一な電流密度と電流密度分布を示すグラフである。 様々な厚さとＱにおける物理的に実用的な解を示すグラフである。 ４巻線インダクタを横切る正規化磁界を示すグラフである。 最も内側の巻線の相対磁界を示すグラフである。 様々な幅について、片面解対完全解を示すグラフである。 図１．２１．１の詳細を示すグラフである。 Ｑと長さの関係を示すグラフである。 本発明により構成された螺旋状インダクタの上面図である。 本発明による螺旋状インダクタの斜視図の一部である。 本発明による螺旋状インダクタの側面断面図であり、数学的な行列はインダクタと等価である。 ２つの長方形間のｗ対ｄの比の関数として幾何平均距離（ｇ．ｍ．ｄ．）を定義するのに使用されるＬｏｇ（ｋ）のＧｒｏｖｅｒの表のプロットである。 ２つの長方形間のｔ対ｄの比の関数として幾何平均距離（ｇ．ｍ．ｄ．）を定義するのに使用されるＬｏｇ（ｋ）のＧｒｏｖｅｒのさらなる表のプロットである。 非常に薄い構造体についてのＬｏｇ（ｋ）とＬｏｇ（ｋ’）の範囲を示すＧｒｏｖｅｒのさらなる表のプロットである。 互いに面した最も狭い側面を有する隣接する長方形に対するｇ．ｍ．ｄ．を示すグラフである。 隣接する長方形の２つのケースにおける違いを説明するための第１の組み合わせグラフであり、ここで、ケース２は本発明による巻線断面を有するインダクタのための好ましい実施形態である。 相互インダクタンスと自己インダクタンスの２つのケースにおける違いを説明するための第２の組み合わせグラフであり、ここで、ケース２は本発明によるインダクタの巻線の断面と間隔の好ましい実施形態である。 図１．３１．１の対数スケールのグラフである。 ２つのケースの違いを説明するための第３の組み合わせグラフであり、ここで、ケース２は結合係数に基づく本発明によるインダクタの長方形巻線の間隔の好ましい実施形態である。 密結合アスペクト比と隣接する間隔幅およびターン数との関係を説明する巻線の概略図である。 １を超える非隣接ターンとの結合を決定するための密結合ターン数と金属アスペクト比および間隔アスペクト比との関係を示すグラフである。 ２を超える非隣接ターンとの結合を決定するための密結合ターン数と金属アスペクト比および間隔アスペクト比との関係を示すグラフである。 密結合ターン数と金属アスペクト比との間の関係を示すグラフであり、本発明による４ターンについて５００μの公称長さで５０μの金属厚さ条件での全インダクタンスへの影響を示す。 密結合ターン数と金属アスペクト比との間の関係を示すグラフであり、本発明による４ターンについて５００μの公称長さで１００μの金属厚さ条件下での全インダクタンスへの影響を示す。 密結合ターン数と金属アスペクト比との間の関係を示すグラフであり、本発明による４ターンについて５００μの公称長さで２００μの金属厚さ条件下での全インダクタンスへの影響を示す。 密結合ターン数と金属アスペクト比との間の関係を示すグラフであり、本発明による４ターンについて５００μの公称長さで３００μの金属厚さ条件下での全インダクタンスへの影響を示す。 密結合ターン数と金属アスペクト比との間の関係を示すグラフであり、本発明による６００μの公称長さで５０、１００、および２００μの金属厚さ条件下での全インダクタンスへの影響を示す。 本発明による４ターンの６００μ公称長さに対する金属アスペクト比の関数としてのＱを示すグラフである。 本発明による小型の構造を可能にする、５ターンの内側対外側の巻線幅を金属アスペクト比の関数として示すグラフである。 本発明による小型の構造を可能にする、５ターンの内側対外側の巻線幅を金属アスペクト比の関数として対数スケールで示すグラフである。 本発明によるインダクタのセグメントの上面図である。 本発明によるインダクタのセグメントの斜視図である。 本発明によるインダクタの隣接する２つのセグメントの上面図である。 本発明によるＨＡＲＭＳプロセスの第１の処理ステップを示す図である。 本発明によるＨＡＲＭＳプロセスの第１の処理ステップを示す図である。 本発明によるＨＡＲＭＳプロセスの第１の処理ステップを示す図である。 本発明によるＨＡＲＭＳプロセスの第１の処理ステップを示す図である。 本発明によるＨＡＲＭＳプロセスの第１の処理ステップを示す図である。 本発明によるＨＡＲＭＳプロセスの第１の処理ステップを示す図である。 本発明によるＨＡＲＭＳプロセスの第１の処理ステップを示す図である。 本発明によるＨＡＲＭＳプロセスの第１の処理ステップを示す図である。 本発明によるＨＡＲＭＳプロセスの第１の処理ステップを示す図である。 本発明によるＨＡＲＭＳプロセスの第１の処理ステップを示す図である。 タンタルでカプセル化されたシリコンコアを示すテスト構造のグリッドのＳＥＭ画像を示す図である。 タンタルでカプセル化されたシリコンコアを示すテスト構造のグリッドの拡大ＳＥＭ画像を示す図である。 インターポーザ型構造の相互接続のためのパッドレイアウトの好ましい配置を示す本発明による螺旋状構造の概略図である。 インターポーザ構造用パッドの上面図である。 インターポーザＣ４バンプの相互接続のためのプロセスステップの結果の説明図である。 インターポーザＣ４バンプの相互接続のためのプロセスステップの結果の説明図である。 インターポーザＣ４バンプの相互接続のためのプロセスステップの結果の説明図である。 インターポーザＣ４バンプの相互接続のためのプロセスステップの結果の説明図である。 インターポーザＣ４バンプの相互接続のためのプロセスステップの結果の説明図である。 インターポーザＣ４バンプの相互接続のためのプロセスステップの結果の説明図である。 本発明によるインターポーザ構造デバイスのウェハスケール電気めっきを説明する概略上面図である。 ＳｉＯウェハの裏面Ｃ４バンピングに含まれる処理ステップの結果の説明図である。 ＳｉＯウェハの裏面Ｃ４バンピングに含まれる処理ステップの結果の説明図である。 ＳｉＯウェハの裏面Ｃ４バンピングに含まれる処理ステップの結果の説明図である。 ＳｉＯウェハの裏面Ｃ４バンピングに含まれる処理ステップの結果の説明図である。 ＳｉＯウェハの裏面Ｃ４バンピングに含まれる処理ステップの結果の説明図である。 ＳｉＯウェハの裏面Ｃ４バンピングに含まれる処理ステップの結果の説明図である。 １〜２ミクロンの厚さの埋め込み酸化物および１〜３ミクロンの活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 １〜２ミクロンの厚さの埋め込み酸化物および１〜３ミクロンの活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 １〜２ミクロンの厚さの埋め込み酸化物および１〜３ミクロンの活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 １〜２ミクロンの厚さの埋め込み酸化物および１〜３ミクロンの活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 １〜２ミクロンの厚さの埋め込み酸化物および３ミクロンを超える活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 １〜２ミクロンの厚さの埋め込み酸化物および３ミクロンを超える活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 １〜２ミクロンの厚さの埋め込み酸化物および３ミクロンを超える活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 １〜２ミクロンの厚さの埋め込み酸化物および３ミクロンを超える活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 １〜２ミクロンの厚さの埋め込み酸化物および３ミクロンを超える活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 １〜２ミクロンの厚さの埋め込み酸化物および３ミクロンを超える活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 １〜２ミクロンの厚さの埋め込み酸化物および３ミクロンを超える活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 ＳＩＭＯＸプロセスによる約２０ｎｍの埋め込み酸化物厚さおよび約２００ｎｍ未満の活性層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 ＳＩＭＯＸプロセスによる約２０ｎｍの埋め込み酸化物厚さおよび約２００ｎｍ未満の活性層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 ＳＩＭＯＸプロセスによる約２０ｎｍの埋め込み酸化物厚さおよび約２００ｎｍ未満の活性層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 ＳＩＭＯＸプロセスによる約２０ｎｍの埋め込み酸化物厚さおよび約２００ｎｍ未満の活性層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 ＳＩＭＯＸプロセスによる約２０ｎｍの埋め込み酸化物厚さおよび約２００ｎｍ未満の活性層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。 第１のサイズの限界寸法を説明する隣接巻線の第１の概略側面図である。 第２のサイズの限界寸法を説明する隣接巻線の第２の概略側面図である。 シリコンコアの厚さが異なる場合のシリコンコアと全巻線幅を示すグラフである。 シリコンコアの厚さが異なる場合のシリコンとシリコンコア間隔を示すグラフである。 δＥＭ＝２、４、６および８μに対して所望のΔｗ値を達成するために必要なＳｉコア厚さｔ３Ｓｉを示すグラフである。 螺旋状インダクタの抵抗値を決定する電気めっき金属領域の断面積を示すグラフである。 螺旋状インダクタの電気めっきの様々な厚さについて、電流容量の量をシリコンコアの厚さの関数として示すグラフである。 螺旋状インダクタの電気めっきの様々な厚さについて、長さ５ ｍｍのラインの抵抗対シリコンコアの厚さの関係を示すグラフである。 本発明による螺旋状インダクタのインターポーザ構造の両面のＣ４バンプを説明する概略側面断面図である。 ＤＣ／ＤＣコンバータインダクタの最大許容ＤＣ抵抗を示すグラフである。 図２．１７．１のコアカラム数とシリコンおよび電気めっきの厚さの関係を示すグラフである。 「シリコン貫通ビア」（ＳＴＶ）抵抗とインダクタの接触抵抗対シリコンコアの厚さおよび電気めっきの厚さとの関係を示すグラフである。 本発明によるオンチップキャパシタの上面図である。 フレックスＰＣＢ構造の従来技術の標準パラメータを説明する図である。 フレックスＰＣＢ構造の従来技術の標準寸法を説明する図である。 従来技術の標準的なフレックス対ＰＣＢコネクタを示す図である。 本発明により実施することができる３つの異なる幅のフレックスＰＣＢトレース用の試験構造を示す図である。 標準コネクタを備えた試験済み構造の一部分の概略上面図である。 本発明によるフレックスＰＣＢインダクタの概略上面図であり、フレックス対ＰＣＢコネクタの取り付けを示す。 本発明によるフレックスＰＣＢインダクタの概略側面断面図であり、フレックス対ＰＣＢコネクタの取り付けを示す。 寸法を示す、従来技術の２層フレックスＰＣＢリボンの概略側面断面図である。 ２ポートトランスの概略上面図である。 センタータップ付き二次巻線を有するトランスの概略上面図である。 電圧利得のあるバランの概略上面図である。 電圧降下のあるバランの概略上面図である。 折り畳み式積層フレックス構造の概略上面図である。 折り畳み式積層フレックス構造の限界寸法を規定するための概略上面図である。 折り畳み間のセグメントが直線である必要はないことを示す、折り畳み式積層フレックス構造の概略上面図である。
[0115]図０．１を参照すると、本発明の第１の実施形態によるシリコン基板１１に埋め込まれた螺旋状インダクタ１０の上面図が示されており、巻線１２は長方形パターンで配置され、幅ｗ１８は巻線のセグメント間の間隔ｓ１６に匹敵し、本発明によれば、図０．１には示されていないが、図０．２の斜視図に示すように、巻線１２の深さまたは厚さｔ１４は、幅ｗ１４より実質的に大きい。厚さ対幅の比は、５、１０、１５、またはさらには２０対１程度とすることができ、インダクタンス、電流容量、および最大動作周波数に関する特定の設計基準に基づいて、すべて本発明の意図の範囲内である。端子２０、２２はインターポーザ２４、２６を介して接続する。８０ｎＨインダクタ用のこの構造の寸法は、通常、幅１ｍｍ未満であり、特定の用途では、高電流（数アンペアを超える）および／または高周波（１００ＭＨｚを超える）を良好なＱ（１０を超える）で維持しながら１００ｎＨを超えるインダクタンスが可能であり、例として以下に定義され示されるように、巻線の断面積（ｗ×ｔ）、巻線間の間隔、導体の厚さ、導体の幅および材料の抵抗率、ならびに巻線の長さなどの特定の設計考慮事項にすべて依存する。素子１０は、シリコン基板内に製造され、制限されたパッド領域内のシリコン回路（図示せず）上に実装されてもよい。（本開示は、半導体回路においてこの設計のインダクタを形成する方法を教示しないが、それは、それが本開示の範囲を超えているからである。）
[0116]図０．２は、厚さｔ１４が幅ｗ１８または間隔ｓ１６のいずれよりも実質的に大きいことを示す、図０．１のデバイス１０を示す。新規な製造プロセスを以下に開示する。
[0117]代替的な設計が図０．３、図０．４、および図０．５に示されている。以下に説明するように、小型の用途に適合したフレックスＰＣＢ技術により製造されたリボン内に導電性巻線で製造される。それはウェブを形成する中央空気コアの周りにきつく巻かれている。コアは円形または長方形であってもよい。したがって、厚さ寸法は曲面または一連の平坦面上にあり、巻線の幅寸法は並置され、最小限のスペースおよびリボンの厚さだけ間隔を置いて配置されている。
[0118]図０．５のデバイス３１０も同様にフレックスＰＣＢ技術により形成することができる。しかしながら、巻線は蛇行パターンで配置されたリボンに埋め込まれ、リボンは、基板によって巻線セグメントを分離するようにジップザグパターンでそれ自体に対して折り畳まれる。巻線セグメントは、少なくとも部分的に並置され、基板の厚さおよび任意のエアギャップによってのみ分離されるように配置される。
[0119]説明目的のためにいくつかの巻線しか示していないが、通常は４以上、最大で約１０の巻線がある。層ごとに異なる、リボンに埋め込まれた蛇行トレースの様々なパターンを実現することができるが、円形または長方形の螺旋は、設計、製造、解析および試験がより簡単である。図０．５の実施形態は、半導体基板上に水平に（平らに）または端子ＡおよびＢと共に垂直に取り付けることができる。フレックスＰＣＢの実施形態は、回路検証目的に特に有用である。製造プロセスに起因して、エアギャップ、巻線の締めおよび位置合わせは矛盾するかもしれないが、デバイスは安価な概念実証およびブレッドボード部品として有用である。
[0120]特に本明細書に開示するように、デバイスが半導体基板内に製造される場合、より正確な公差が達成することができる。ステップは、実際の構造に関して以下により詳細に説明される。
[0121]基本的なステップは次のとおりである。
ステップＡでは、適切な厚さの酸化シリコンの上のシリコンの半導体基板が提供される。インターポーザ設計が企図されている場合には、基板はストック材料である。インダクタが半導体回路と同じチップに集積される場合には、回路は最初に形成され、通常はシリコン層内のインダクタの反対側のチップまたはウェハの表面にある。
ステップＢでは、巻線幅ｗよりも小さい幅の螺旋状隆起部を残すのに十分な幅であって、かつ、設計長さの螺旋状表面パターンに連続的な隆起部を生じさせるために、巻線間隔ｓに対して十分な間隔の螺旋状チャネル６０２がシリコン基板にエッチングされ、隆起部の高さは巻線厚さｔを確立するのに十分である。したがって、チャネルは、基板内の設計厚さｔおよび間隔ｓ＋ｗに対応する深さであり、螺旋状表面パターン（図０．１または図０．２を参照）であって設計長さの連続的な隆起部が生じる。隆起部６０４の高さは、設計パラメータに関連して以下に説明するように、厚さｔ以下である。
ステップＣでは、隆起した半導体材料、例えば窒化チタン、タンタル、または同様の一般的な半導体対金属接着剤の表面に結合材料６０６を適用する。適用は従来の処理によるものであり、それは少なくとも隆起部６０４の長さ、幅および深さをカバーすべきである。
ステップＤでは、銅、アルミニウム、または金の金属などの導体６０８が、すべての頂部および側壁を含む隆起部６０４全体にめっきされ、バインダによって隆起部６０４に結合される。この目的のためには、電気めっきが適切であるが、それは側壁に付着することができるからである。めっきプロセスの堆積深さは、隆起部６０４のめっきされる向かい合った壁間の意図された間隔ｓによって決定される。隆起部の幅にめっきの合計厚さを加えたものが、巻線の意図された幅ｗに対応する。
ステップＥでは、チャネル６０２の底部６１０がエッチング除去され、それにより、その長さに沿って隆起部６０４の壁の間にエアギャップが形成され、巻線間の間隔ｓによって分離された厚さｔ、幅ｗの巻線が形成される。隆起部６０４の両方の導電面は頂部を横切って導電的に結合する。この選択エッチングプロセスは、方向性エッチング６１２の技術によって実現される。方向性エッチングは、例えば、チャネル６０２の底部６２０をトレースする螺旋状経路に沿った、深いシリコン反応性エッチング（ボッシュプロセス）、プラズマエッチング、または場合によってはイオンビームエッチングを含む。側壁がプロセス中にエッチングすることができる限りにおいて、電気めっき工程は、残留エッチングを補償するために十分な材料を側壁に加えることを含むことができる。
[0122]フォトレジストパターンの使用などの他のエッチング技術もまた本発明の範囲内である。さらに、半導体製造プロセスを実行するための技術は、関連する半導体チップの製造に使用されるものよりも古く、より大きな間隔の処理技術であってもよい。半導体チップへ（そして最終的には半導体チップに）埋め込むのに適した、高インダクタンス、大電流能力、高周波、高Ｑ、および密に配置された高アスペクト比巻線インダクタがどのように実現できるかが分かる。
[0123]以下は、本発明により使用されるパラメータの理解をもたらす設計チュートリアル、およびこれらの設計基準に従って行われる本発明の特定の実施形態の説明である。
自己および相互インダクタンスの計算
[0124]インダクタンスおよび相互インダクタンスの計算の優れた情報源は、１９４６年に最初に出版されたＦｒｅｄｅｒｉｃｋ Ｇｒｏｖｅｒによる古典的な本”Ｉｎｄｕｃｔａｎｃｅ Ｃａｌｃｕｌａｔｉｏｎｓ”［１］にある。この分野で働いている人々の要求のために、それは何度もリプリントされ、そして依然として貴重な情報源である。その研究では、空間座標におけるそれらの任意の配置の自己インダクタンスおよび相互インダクタンスについての任意の断面の数値計算が使用される。ここに続くのは、自己インダクタンスと相互インダクタンスの考慮事項に関しての設計のための実用的なガイドである。
[0125]任意の断面積を持つプリズム形状のＤＣ自己インダクタンス（均一な電流密度分布に対する内部インダクタンス）の一般式は、一般インダクタンス公式［１］として与えられる。

（１．１）
ここで、ｌ、ｒ、δ１はｃｍ単位で、式（１．１）はヘンリー単位のＬＧＥＮＥＲＡＬを与え、ｒおよびδ１は幾何平均距離および算術平均距離に関連する量であって、プリズムの断面形状に関連し、その断面を流れる均一な電流分布を持つと仮定する。幾何平均距離（ｇ．ｍ．ｄ）および算術平均距離（ａ．ｍ．ｄ）は、インダクタンスと相互インダクタンスの計算における重要な概念である［１，２］。ｎ個の点の任意のペア間の「幾何平均距離」（ｇ．ｍ．ｄ．）は、次のように表すことができる。

（１．２）
[0126]同様に、「算術平均距離」（ａ．ｍ．ｄ．）は、次のように表すことができる。

（１．３）
ここで、ｒｉおよびｄｉは、図１．１に示すことができるように、選択された領域内の点のペア間の距離であり、Ｐ（ｉ）ｕおよびＰ（ｉ）ｖは、電流が流れることができる２つの隣接する導電性構造の断面を表し、一般にインダクタの巻線の断面に対応し、一般に断面は長方形ではない。以下に説明するように、長方形の断面は以下に説明する本発明の重要な設計上の特徴である。非常に大きいｎについての総和（１．２）および（１．３）は、電磁気学と量子力学で遭遇する多くの偏微分方程式問題において非常に興味深い応用がある閉領域で行われる多重積分を使って一般化することができる［２］。これらの積分は四重積分の形をとり、これはデカルト座標に注意を払いながら数値積分によって計算することもできる。
[0127]一般的なインダクタンス式（１．１）は、特定の断面形状に対して明示的に書くことができる。本発明が焦点を当てているタイプの長方形の断面について、式（１．１）は次のようになる。

（１．４）
ここで、ｌ、ｗ、ｔはそれぞれ長さ、幅、厚さである。
[0128]円形断面では、一般式（１．１）は次のようになる。

（１．５）
ここで、ｒは円形断面の半径である。
[0129]「中空円筒」とも呼ばれる同軸またはリング断面では、式（１．１）は次のようになる。

（１．６）
ここで、ｒ１とｒ２は、同軸、リング、または中空円筒の外側と内側の半径である。
[0130]ａとｂが楕円の長軸と短軸である楕円形の断面では、式（１．１）は次のようになる。

（１．７）
[0131]関係式（１．４〜１．７）を詳細に見ると、これらの式が当てはまる場合、断面寸法の関数として最小長さｌＭＩＮがあることが分かる。本発明の主な焦点である長方形断面では、ｌＭＩＮは、次式を解くことによって、ｗおよびｔの関数として表すことができる。

（１．８）
[0132]関数ｆ１（ｗ、ｔ）は、Ｇｒｏｖｅｒ［１］に与えられたのと同じ表記法を用いて図１．２にプロットされている。古い研究なので、使用されている表記法はもはや一般的ではない。Ｇｒｏｖｅｒの表記法を使用する理由は、表現をできるだけオリジナルのままにするためである。見て分かるように、ｆ１（ｗ、ｔ）の最大値は０．００２４９であり、したがって次のように書くことができる。

（１．９）
[0133]ｌＭＩＮに対する式（１．９）の解は、式（１．４）が有効になるｌの最小値を与える。このｌＭＩＮ値を下回ると、式（１．４）は負のインダクタンス値を与えるが、これは物理的な値ではない。したがって、式（１．４）はｌ＞ｌＭＩＮに対してのみ有効である。ｌＭＩＮの値は幅ｗと厚さｔの和に依存し、次のように与えられる。

（１．１０）
他の断面形状に対するｌＭＩＮを得るために同様の計算を行うことができる。
[0134]図１．３に示すように、直線で無限に細いフィラメントの相互インダクタンスのノイマン積分公式（「フィラメント法」）は次のようになる。

（１．１１）
ここで、ｕとｖは各フィラメントの単位ベクトルである。
[0135]図１．３．１に示すように、長さｌ、間隔ｄの２本の平行線について積分（１．１１）を実行すると、次のようになる。

（１．１２）
[0136]同じ長さｌを持つ任意の平行な２つの任意の断面形状間の相互インダクタンスを、均一な電流密度分布の仮定の下で計算するために、２つの断面形状間の（ｇ．ｍ．ｄ）を計算して、式（１．１２）のフィラメント式中の変数ｄをこのｇ．ｍ．ｄ値に置き換える。
[0137]「フィラメント法」は、やはり定電流密度分布の仮定の下で、式（１．１１）によって与えられるノイマン積分公式における二重積分によって、三次元空間における任意のフィラメント構成および配置について一般化することができる。図１．３．２に示すマルチインダクタシステムとして与えられるｎ（ｎ＞１）個の結合インダクタに対して、（ｎ×ｎ）の「インダクタンス行列」Ｌを以下のように定義することができる。

（１．１３）
[0138]式（１．１３）の対角行列要素は自己インダクタンス値であり、常に正の値である。非対角要素は、正、負、またはゼロである。図示するように、インダクタンス行列Ｌは常に対称である。
[0139]システムの受動性要件を満たすために相互インダクタンス行列において非常に重要な量は、次のように表される結合比Ｋである。

（１．１４）
ここで、Ｋｉ、ｊ、Ｌｉ、ｊ、Ｌｉ、ｉおよびＬｊ、ｊはそれぞれ、結合比、要素ｉおよびｊの自己インダクタンス、インダクタンスｉおよびｊ間の相互インダクタンスである。
[0140]同じ断面形状と長さから得られるインダクタンス行列Ｌの場合、対角要素で等しい自己インダクタンスが得られる。インダクタンス行列（１．１４）の対角要素に同じ値を設定すると、

（１．１５）
言い換えれば、この場合、インダクタンス行列内の相互インダクタンスは、決して自己インダクタンス値を超えることはできない！これは、本明細書に開示されている発明の導出および実現を可能にする非常に重要な概念である。
一定の面積Ｓを有し、その断面にわたって一定の電流密度ＪＭＡＸの下での長方形断面のインダクタンス
[0141]以下に説明するように、本発明の実施形態は長方形の断面を使用する。どのような用途にもインダクタを設計する際には、常に最小断面積要件を順守する必要がある。用途に応じて、この最小断面積の原因は多数あり、以下に記載されている。
[0142]ｉ）オンチップ電力コンバータ用途［３−９］では、少なくとも数アンペア（１〜５０Ａ）程度で、大きなＤＣ電流がインダクタを流れなければならない［３−９］。超えることができないエレクトロマイグレーション電流密度限界により、これはインダクタ設計に最小断面積ＳＭＩＮ要件を課す。このエレクトロマイグレーション電流密度限界ＪＥＭはチップメタライゼーションプロセスの関数である。一例として、典型的なアルミニウム／Ｓｉ合金メタライゼーションの場合、ＪＥＭは１０５から２．１０６Ａ／ｃｍ２程度である。所与の最大ＤＣ電流仕様では、エレクトロマイグレーション電流密度制限によって課される電流密度を超えることはできず、したがって、インダクタの断面積をＳＭＩＮより小さくすることはできない。ＳＭＩＮは次のように計算できる。

（１．１６）
ここで、ＩＤＣＭＡＸは設計仕様によって決まる最大ＤＣ電流である。
[0143]表［１］は、今日の電力管理およびＦＩＶＲ作業で一般的ないくつかの実用的なＩＤＣＭＡＸ値に対して満たす必要がある典型的な断面積を示している。
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表［１］
２０、４０、６０、および８０ｎＨのインダクタ値に対する１００ＭＨｚおよび２００ＭＨｚの場合の、インダクタ電流によって決定される断面積、ｔＯＰＴ０およびｔＯＰＴ。
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[0144]ｉｉ）インダクタを設計するときには、常にインダクタと直列に抵抗ＲＩＮＤを有する。また、電力コンバータ用途では、降圧型コンバータまたはバックコンバータの効率はインダクタのＤＣ抵抗ＲＩＮＤに密接に関係しており、次のように与えられる小さな負荷依存量ＲＩＮＤ＿ＭＡＸの値を超えることはできない。

（１．１７）
ここで、Ｖ、η、およびＩは、それぞれＤＣ電圧出力、電力変換効率、および負荷電流である。例として、１Ａの負荷を有する１Ｖ ＤＣ電源は１Ωの負荷抵抗に相当する。スイッチング損失がないバックコンバータの設計で９０％の効率目標を達成するには、インダクタのＤＣ抵抗ＲＩＮＤ＿ＭＡＸを０．１１Ω未満に保つ必要がある。典型的な「控えめな」ＦＩＶＲオンチップバックコンバータの仕様は１Ｖで１０Ａである。この場合に見られるように、インダクタのＤＣ抵抗ＲＩＮＤ＿ＭＡＸはインダクタ値に関係なく０．０１１Ω未満でなければならない。これは大きな課題になる可能性がある。図２．３３は、インダクタ値に関係なく、あらゆるタイプのＤＣ／ＤＣコンバータトポロジにおいて、９５、９０、８５、および８０％の理論的最大効率の１ＶＤＣ出力に対する出力ＤＣ電流の関数としての許容最大ＤＣ抵抗ＲＩＮＤ＿ＭＡＸを示す、式（１．１７）のグラフである。
[0145]ｉｉｉ）ＬＮＡ（低雑音増幅器）ＩＣ設計の回路トポロジは、いくつかのオンチップインダクタ、トランスまたはバラン（平衡−不平衡）を使用することができる。抵抗で発生する熱雑音電圧は動作周波数でのその抵抗値の平方根に比例するので、その抵抗値はＬＮＡの総合雑音指数の重要な一因となる［３１］。したがって、これらの受動素子の抵抗を動作周波数でのＲＭＡＸ値より小さくする必要がある。この場合の特定の周波数におけるＲＭＡＸ値は計算が簡単ではないが、それはそのＤＣ抵抗に関係しており、「小さいほど良い」原理が常に適用される。ＡＣ抵抗対ＤＣ抵抗の関係は、長方形の断面に対して以下に与えられる。
[0146]ｉｖ）ＶＣＯ／ＰＬＬ（電圧制御発振器／位相同期ループ）用途の場合、位相ノイズはインダクタのＱ値の２乗に反比例する。インダクタのＱ。周波数の関数として計算するのは複雑な量であるが、インダクタのＡＣ抵抗と密接に関係している。ＡＣ抵抗はＤＣ抵抗ＲＤＣに関係しているので、ＲＭＡＸには「小さいほど良い」という規則が適用される！
[0147]ｖ）インダクタの消費電力制限は、動作周波数でのＲＭＡＸ値を決定する際のもう１つの設計要素である。それは次の関係によって与えられる。

（１．１８）
ここで、ＰＭＡＸはインダクタの所与の動作周波数における最大消費電力仕様であり、ＲＭＡＸはインダクタの周波数依存抵抗である。また、ＲＭＡＸはＲＤＣに関連している。
[0148]図から分かるように、インダクタ設計のＳＭＩＮを直接定義する１つの要因があり、プリズムのＤＣ抵抗の公式を通じて間接的にそれに関連する４つの追加要因があり、次のように与えられる。

（１．１９）
ここで、ｌ、ρ、Ｓ、ｗ、およびｔは、長方形断面の直線導体の長さ、抵抗率、断面積、幅、および厚さである。
[0149]どのような種類のインダクタ設計においても、直線ワイヤから始めて、それらの存在がその直線導体インダクタンス値と比較してインダクタンスを増加させるように相互インダクタンスを与える形状を生成する。したがって、コイルや螺旋状インダクタなどの、設計された構造において適切な符号を有する高い相互結合を提供する幾何学的構成を定式化する必要がある。螺旋状インダクタやコイルインダクタなど、あらゆる種類のインダクタ設計で均一なＲＤＣを計算するのは簡単ではないが、直線導体で計算するのは簡単である。それは解析を始める良い点である。
断面にわたって一様な電流分布を仮定するために可能な限り高いＱを与える長方形断面の直線導体についての所与の断面積Ｓに対する望ましいインダクタンス値Ｌに対する最適幅／厚さの関係
[0150]このモデルの下での開始解析の「正確な」結果は正しくないが、それはインダクタの最適化のための適切な開始点であり、そしてそれは以下に示すように本発明の要点および思考過程を非常に迅速かつ明確に伝える。
[0151]この段階での問題は、与えられた断面積Ｓに対して最小の抵抗Ｒで所望の値Ｌを持つインダクタを設計できるかどうかを見出すことである。このような幅／厚さの組み合わせがある場合には、この組み合わせを使用すると、直線インダクタについて可能な限り最高のＱが得られる。品質係数Ｑに対する容量性および高周波の影響を無視すると、単純な場合は次のように与えられる。

（１．２０）
[0152]図から分かるように、Ｑの公式（１．２０）では、直線ワイヤの抵抗とインダクタンスの両方が周波数に依存しないと仮定している。したがって、式（１．２０）の添字ＤＣは低周波数のＱを示し、ここで、ＬとＲは周波数の関数として扱われず、容量効果はない。これらの影響は後で解析に取り込まれる。
[0153]第１に、所与の面積Ｓの関数として式（１．４）で与えられるように、長方形の断面に対するインダクタの関係は、次のようになる。

（１．２１）
[0154]式（１．２１）から分かるように、式（１．４）の幅ｗはＳ／ｔに置き換えられる。式（１．２１）を詳細に検討すると、厚さｔが期待できることが示唆され、これは任意の断面積Ｓについて所望のインダクタンス値Ｌに対する最短の長さｌを与える。理想的には、このタスクを実行するために、ｔについて式（１．２１）を微分し、それをゼロに等しいとおいて、ｔを解く必要がある。これは、その過程においていくつかの中間的な微分段階を必要とする。それはより簡単でより短い中間の数学ですることができ、そしてより決定的になり、さらにもっと早く明確にポイントを得る。（後でＱ最適化のためにより長いアプローチをとらなければならないので、この最初の段階で問題を複雑にする必要はない！）
[0155]式（１．２１）で与えられた対数関数の分母項であるｕ（ｔ、Ｓ）関数を次のように定義する。

（１．２２）
[0156]ｕ（ｔ、Ｓ）の最小値を与えるｔ値は、次のようにｔについて微分することによって、この「任意の所与のＳについての所与のインダクタンス値Ｌに対する最小長」の条件を満たす。

（１．２３）
式（１．２３）をゼロにして解くと、

（１．２４）
[0157]式（１．２４）から分かるように、与えられたＳに対して最適な厚さｔが存在し、さらに幅ｗと厚さｔは等しく、これは直接面積関係の結果であり、次式が得られる。

（１．２５）
[0158]本発明の基礎を形成する当該技術分野における進歩は今や確認することができる。１つの結論はこれである：長方形の断面形状における与えられた断面積Ｓのための望ましいインダクタンス値Ｌに対して導体の長さを最小にするためには、辺が式（１．２５）で与えられる正方形の断面が必要であろう！
[0159]図１．４は、ＩＭＡＸ＝１、５、１０、２０から計算される、Ｓ＝５０、２５０、５００、１０００μ２の場合のいくつかの断面積に対するｕ（ｔ、Ｓ）を示している。解析でＦＩＶＲ（完全に集積された電圧レギュレータ）のケースに関連するいくつかの「実際の」ケースを考慮するために、ＪＥＭ＝２．１０６Ａ／ｃｍ２を使用して設計仕様が考えられる。図１．４から分かるように、ｕ（ｔ、Ｓ）関数はｔ＝０で漸近線を持ち、無限大から始まり、式（１．２５）で計算されるように最小値を通り、ｔがゼロから無限大に増加すると共に、再び漸近的にｕ＝ｔ関数に近づく。一様な電流密度分布近似では、式（１．２５）として与えられる正方形の断面と辺を有するインダクタを設計することにより、可能な限り最高のＱが得られるが、それは所望のＬおよび所与のＳに対して式（１．１８）により与えられる最小の抵抗Ｒを与える最短の長さを有するからである！この「最小長さ」の結果は、一定の断面積Ｓ＝５０、２５０、５００および１０００μ２を有する直線導体インダクタの長さ対厚さのプロットである図１．５．１に示されている。図１．５．１の目標インダクタンス値は２０、４０、６０、および８０ｎＨであり、これらは、すべてのオンチップインダクタ設計で「非常に大きな」値のインダクタと見なされる。動作周波数が９００ＭＨｚを超える高周波ＬＮＡ／ＶＣＯ設計の場合、標準的な目標オンチップインダクタ値は１〜５ｎＨである。一方、バックコンバータをプロセッサに統合するという現在のホットな話題、すなわちＦＩＶＲ（完全集積電圧レギュレータ）の研究では、調べた低ＤＣ抵抗と高Ｑインダクタ値は１０〜６０ｎＨの範囲であり、２０〜２００ＭＨｚで動作する ［３−９］。図から分かるように、式（１．２０）に示す最も単純なＱ関係では、ＦＩＶＲ作業のように０．０２０オーム程度のＤＣ抵抗と共に、２０〜２００ＭＨｚ程度の動作周波数用の高Ｑインダクタを設計すると、高周波ＲＦＩＣインダクタの設計よりもはるかに大きな課題である。
[0160]ＩＣ（集積回路）技術における典型的な金属厚さは１ミクロン未満である。ごくわずかなＩＣプロセスは、約３μ〜４μを超える厚さの金属を、２．８μの幅および間隔を有する最上金属層（Ｍ５）においてのみ提供する。理解できるように、この非常に最初の単純化された解析から得られる厚さは、ｔＯＰＴ０として表［１］に示す任意の既知のＩＣプロセス技術において提供される任意の金属厚さよりはるかに大きい。
[0161]均一な電流密度分布について式（１．１９）によって与えられる抵抗公式を組み合わせると、所与のＬおよびＳ値についてもＱ対厚さをプロットすることができ、ピークのＱが計算された厚さにあることが分かる。上記のように、ここに示す単純化された解析は、Ｑを最大にするために所与の断面積Ｓの関数として最適なｗおよびｔがあり、それも目標インダクタンス値から独立していることを示すのに非常に重要である。しかしより綿密な調査は、この「定性的な」結果が誤解を招くことを示している。正方形であると言われ、所与の面積Ｓに依存する、結果として生じる断面形状が式（１．２５）のように与えられるという点で誤解を招く。誤解を招くような結果は、表皮効果と近接効果のために、考慮中のインダクタの動作周波数では満たすことができない抵抗に対して式（１．１９）で与えられる「定電流密度」の仮定から生じる。次のセクションでは、表皮効果を考慮に入れて、長方形の断面内の不均一な電流密度分布の効果について、ある程度詳細に説明する。
断面にわたって不均一な電流分布を仮定するために可能な限り高いＱを与える長方形断面の直線導体についての所与の断面積Ｓに対する望ましいインダクタンス値Ｌに対する最適幅／厚さの関係
[0162]この問題の一般的な解析は、不均一媒質でのヘルムホルツの方程式の解に還元できる正弦波の仮定に対するマクスウェルの方程式を解くことによって取り組むことができる。電界Ｅについては、複素形式のヘルムホルツ波動方程式は次のように書くことができる［２４、２５］。

（１．２６）
ここでμ、ε、σ、ωおよびｆはそれぞれ透磁率、誘電率、導電率、角周波数、周波数である。磁界Ｈについても同様の式を書くことができ、それらが関係していることを示すことができる［２４、２５］。完全な螺旋状インダクタ解析は、式（１．２６）を３次元螺旋状形状について解く（数値的にのみ可能）ことで実行できる。３次元でヘルムホルツ波動方程式（１．２６）を導くマクスウェルの方程式を用いると、いずれの巻線領域のどの点でも電界と磁界および不均一な電流密度分布を計算することができる［１０−２３］。これは複雑な解析であるが、複雑なシミュレーションの結果を見て、いくつかの一般的な電磁気的意味を使用して解析を単純化することができる。ここでは、まず、平面波に対する単純化ヘルムホルツ波動方程式の解法の原理と重要な解析結果に焦点を当てる。これは、図１．６．１に示す非常に単純な螺旋状インダクタの形状で示されるように巻線内部の螺旋状インダクタ領域に適用できる。電流Ｉを螺旋状インダクタ内に入れてそれから取り出す方法はいくつかある。多くの選択肢のうちのいくつかは、図１．６．１において、ＩＮＣＥＮＴＥＲ、ＯＵＴＣＥＮＴＥＲ、ＩＮＳＩＤＥおよびＯＵＴＳＩＤＥ位置におけるパッド位置と共に示されている。
[0163]図１．６．１に示した螺旋状インダクタ構造の断面形状を図１．７．１に示す。断面形状は、図１．６．１に示すように、（ｘ、ｙ）平面に垂直なｘ＝ｘＣＵＴまたはｙ＝ｙＣＵＴ線を通る切断面を持つことによって得られる。簡単にするために、示された螺旋構造は寸法ｄＩＮを有する正方形の内部空間を有し、その巻線は一定の幅ｗおよび間隔ｓを有する。本発明は大きなアスペクト比の金属と金属の間隔を有する螺旋状インダクタを定義するので、図１．７．１は非常に明確に示すように本発明のこの特徴を示す。既知の螺旋状インダクタ構造は、任意のＩＣ、ＰＣＢまたはセラミックプロセスにおいて達成可能なメタライゼーションのために、図１．９．１に示すようにそれらの厚さよりはるかに大きい金属巻線幅を有する。これらのインダクタに必要なものに基づいてメタライゼーションルールを使用してインターポーザ構造を構築し、それをＩＣの最上部またはその下に配置してＩＣとの接続を最短にすることができる場合には、これは問題への非常に実用的な解を与える。
[0164]図１．７．１はまた、非常に厚い金属と金属線および間隔についての非常に高いアスペクト比を有するインターポーザ構造における本発明の別の重要な態様を示し、それは構造の両側から外部回路への接続を有する。図１．７．１は、この非常に好ましい電力管理ＩＣ用途の機能を示している。これらの回路では、バックコンバータの場合と同様に、インダクタは電源とスイッチング回路網との間に配置される［３−９、３０］。スイッチング回路網はＩＣに内蔵され、インダクタはスイッチと電源ピンとの間に配置される［３−９、３０］。しかしながら、本発明によれば、インダクタはインターポーザ構造上に構築され、ボールグリッドアレイで使用される標準的な技術であるボールを用いて図１．７．２に示すようにインターポーザの底部からＩＣに接続され、それは上から電源ピンに接続する。見て分かるように、インターポーザをＩＣの真上に配置し、インターポーザの両側に利用可能な接続を有することは、非常に貴重なスペースを節約する。一方、インターポーザへのアクセスが片側からのみ可能である場合には、非常に貴重な領域がパッケージングで失われる。実際、この場合、インターポーザをチップの真上に配置しても、電力管理ＩＣ用途では、面積を節約する利点はない。
[0165]ＲＦＩＣ、ＰＬＬ、ＶＣＯなどの他の用途では、インダクタの両方のピンをＩＣに接続する必要がある。これは図１．８．１と図１．８．２に示されている。この場合、高値、高Ｑインダクタがインターポーザ上に構築され、インターポーザの底部にある２つのボールを介して、ＩＣ内の所望のパッドに接続される。両方のタイプの回路用に、インターポーザ上に複数のインダクタを内蔵することができるので、インターポーザの両側を使用してインターポーザ上の受動回路を追加してインターポーザを介してＩＣを外界に接続することができ、面積を犠牲にすることなく、性能と実装密度が向上される。
[0166]図１．９．１および図１．９．２は、本発明により、両方とも同じ断面積Ｓを有するが異なるように配置された２種類の長方形断面の螺旋状巻線構造を示す。添字１で示す図１．９．１に示す上部配置は、厚さｔより大きい幅ｗすなわちｗ＞＞ｔを有する従来技術の螺旋状インダクタ設計における典型的な配置を表す。この選択は、所与の薄い金属厚さｔに対して小さなＲＤＣが必要であることによって決まるので、それは実用的な設計仕様にとって避けられないものである。添字２で示され、本発明により作られた、図１．９．２に示す底部配置は、ｔ＞＞ｗとして書かれる幅ｗより大きい厚さｔを有する導体を示す。この構造を実現することができるためには、表１に示すように今日利用可能なものと比較してかなり厚い金属厚さのプロセスを採用しなければならない。この配置から分かるように、導体は意図的に互いに向かい合って長い寸法と、接地面または基板に面して短い寸法と、で配置されている。幅ｗおよび厚さｔは、座標系のｘ方向およびｚ方向に沿って定義された寸法である。この領域の電磁場伝播は、図１．９．１と図１．９．２の平面から出てくるｙ方向に沿っており、伝搬方向に沿った電磁界成分がない、ＴＥＭモードとして知られているものであると仮定する。結果として、電磁波は図１．９．１および図１．９．２に示すようにｘおよびｚ成分のみを有し、これにより問題が二次元問題に変換される。
[0167]電磁波が、巻線間および導体と接地面との間の無損失誘電体領域から、図１．９．１および図１．９．２に示す螺旋状断面の巻線内などの導電性領域に入ると、それはヘルムホルツ波動方程式（１．２６）の解の結果として導体への伝播方向に沿って減衰定数αで指数関数的に減衰する。平面波について式（１．２６）を解くと、導体への電界および磁界についてのこの減衰定数αは、［２４、２５］になる。

（１．２７）
「良い導体」近似の下では次のように定義される。

（１．２８）
[0168]式（１．２７）は、次のように与えられるよく知られた「表皮深さ」［２４、２５］に単純化される。

（１．２９）
[0169]図１．１０は、１〜１０Ωｃｍの抵抗率を有するＣｕ、ＡｌおよびＳｉについて、１０Ｈｚ〜１０ＧＨｚの周波数の関数として表皮深さを示す。基板としてのシリコンベース材料上にインダクタを集積することがトレンドおよび要望であるので、図１．１０は、シリコンの典型的なＳｉ基板抵抗率範囲における表皮深さを含む。すべての場合において、比透磁率はμｒ＝１とし、式（１．２９）でμ＝１．２５６６３×１０−８Ｈ／ｃｍとなる。式（１．２９）では、ＣｕおよびＡｌの抵抗率はそれぞれ１．７５×１０−６および２．７３×１０−６Ωｃｍとされ、周波数の関数として表皮深さがプロットされて図１．１０に示されている。図から分かるように、下の３つの曲線（Ｃｕ、Ａｌ、１Ωｃｍ Ｓｉ）の表皮深さは、全周波数範囲で対数スケールの周波数の平方根に反比例して変化し、これらの場合には、「良い導体」近似（１．２８）が有効である。一方、２ＧＨｚより高い周波数では、１０Ωｃｍの抵抗率のＳｉ材料はいくらかの少量の平坦化を示す。これは、より高い抵抗率のＳｉについて、はるかに低い周波数で見られる。換言すれば、「良い導体」近似は、全周波数範囲におけるＣｕ、Ａｌおよび１Ωｃｍの抵抗率のＳｉに対して非常によく当てはまるが、２ＧＨｚを超える１０Ωｃｍおよびより高い抵抗率のＳｉに対してはそれほど良くない。したがって、「良い導体」近似が対象とする周波数範囲で成り立つかどうかをチェックすることは常に良い方法である。
[0170]図１．９．１と図１．９．２の導体領域で計算された電界と磁界の分布から、螺旋状巻線の不均一な電流密度分布を近似すると、螺旋状インダクタ構造で観察されるようにｙ方向の電流が得られる。
[0171]螺旋巻線における不均一な電流密度分布に対する３つの可能な解の形態を推測することができる。
ｉ）電流密度分布が導体の表面で均一である。
[0172]この解は、ｗ＞＞ｔを有する既知の螺旋の大部分には適用できない。幅と厚さ（ｗ、ｔ）が同じ程度ではなく、接地面と巻線の間の距離ｄＧが間隔ｓと同じ程度でない場合には、導体表面上の外部磁界分布は均一には程遠いので、この境界条件を支持することはできない。それ故、それは、類似のｓおよびｄＧを有する導体における正方形の断面に対してその利点を有するだけである。このモードはベッセル関数（Ｂｅｒ、Ｂｅｉ）を使った円形断面［２４］の解析解を持つが、長方形断面の場合、解析解が存在しないところではヘルムホルツ波動方程式の数値解が必要である。
[0173]一方、ｔ＞＞ｗおよびｓ＜＜ｄであり、（図１．１２に例示目的で示すように）ｗ＞＞ｔ、ｄを有する垂直方向に積層されたインダクタ巻線構造がある場合には、本発明によって形成される構造では、数値シミュレーションはこの境界条件、すなわち一様な表面電流密度分布が実際の電流密度分布のかなり良い近似になることを示唆している。図１．１２は垂直に積層されたインダクタ巻線構造の片側だけを示し、層は上下にビアを介して接続され、基本的に平面プロセスで多数の金属層で作られたコイルの構造である。
ｉｉ）電磁界の大部分は、導体の底面と接地面との間にある。
[0174]この解は、ＰＣＢ（プリント回路基板）、リボン、およびｗ＞＞ｔおよびｓ＞ｄＧの場合の大部分のオンチップ螺旋状インダクタに非常に適している。この場合、電流密度分布のかなり良好な解析的導出を与えることができ、これもまた正確な構造に対するヘルムホルツ波動方程式の解と一致する。巻線内のこのタイプの電流密度分布は、本開示では「片面解」と呼ばれる。それ故、直接的な解析は一度与えられ、以下の発明に関連する場合に対して与えられる。
ｉｉｉ）外部電磁界の大部分は巻線間にある。
[0175]この場合の解は、ｔ＞＞ｗ、ｄＧ＜＜ｓとして与えられるこの研究で説明されている本発明の実施形態のうちの１つに適用可能である。この近似は、巻線の長辺がｘ軸に沿っているが、図１．１２の本発明の好ましい実施形態の構造の完全な９０°フリップに示すように積み重ねられている構造にも当てはまる。
片面電流密度分布の仮定とそのＲＡＣ／ＲＤＣへの影響
[0176]「片面解」と呼ばれる図１．９．２の右側に示されている導体断面の解析的導出を考える。今のところ、図１．９．２に示した巻線の金属幅は無限大、言い換えればｗ２→∞であり、ｘ＝０における電流密度はＪ０であると仮定する。導体表面（ｘ＝０）での与えられた電流密度Ｊ０に対して、解は次のようになる［２６−２９］。

（１．３０）
[0177]実際には、電界と磁界は螺旋状巻線の両側から入ることができる。この場合、問題はその巻線中の螺旋状インダクタ電流密度計算にとってより複雑になり、それは「完全解」と呼ばれ、以下に論じられる。
[0178]０から幅ｗまでの電流密度の関係（１．３０）を積分すると、導体を流れる合計電流が得られ、次のように定式化される。

（１．３１）
[0179]一方、電流密度が一様であるＤＣ電流は、次のように与えられる。

（１．３２）
[0180]巻線が無限に広い場合には、式（１．３１）の結果としての全ＡＣ電流は次のようになる。

（１．３３）
[0181]式（１．３３）から分かるように、ＡＣ電流はＤＣ電流の場合のように無限大にはならない！ＡＣ電流の式（１．３１）とＤＣ電流の関係（１．３２）を比べると、周波数に依存するＡＣ抵抗は次のようになる。

（１．３４）
[0182]式（１．３４）の変数を並べ替えると、
（１．３５）
[0183]式（１．３５）は、次のように定義されるｎ＝１に対するベルヌーイ生成関数［２７］である。

（１．３６）
[0184]簡単に言うと、式（１．３６）をＢ（ｕ）と呼ぶ。Ｂ（ｕ）は、図１．１１．１に示すように、−∞＜ｕ＜∞に対して正の値およびｕ＝０において１のみを与えるベルヌーイ関数である。本発明による対象とする領域は、ｕ＞０領域であり、これから分かるように、式（１．３５）は、ｗ／δ＞５の後に、ｗ／δ比に直線的に依存するようになる。

（１．３７）
[0185]ｕ＝ｗ／δ＝１０の例として、ＲＡＣ／ＲＤＣは計算せずに１０に非常に近くなるとすぐに言うことができる。ｗ／δ比が小さい場合、所与の周波数で所望の許容可能なＲＡＣ／ＲＤＣ値について非線形方程式（１．３５）を解くことによって、δの関数として幅ｗを決定することができる。図１．１１．２はこの過程をグラフで非常に明確に示している。図１．１１．２は、ＲＡＣ／ＲＤＣ＝２を有するためには、幅ｗは１．６×δでなければならないことを示している。幅をδに設定すると、ＲＡＣ／ＲＤＣはその周波数で１．６になり、これはインダクタの設計に非常に適している。
[0186]図１．２１．１の一番上の曲線は、ｗ／δ比であるｕの関数としてＲＡＣ／ＲＤＣを示している。図１．２１．２は、１００ＭＨｚにおけるＣｕの幅の関数としてのＲＡＣ／ＲＤＣを示す。図１．１０に示す表皮深さ対周波数曲線、および図１．２１．１および図１．２１．２に示すＲＡＣ／ＲＤＣとの関係から分かるように、巻線の幅を表皮深さよりもそれほど大きくならないように維持する必要がある。これらは、図１．９．２に示されている垂直方向の金属配置のかなり狭い幅に対応している。図１．９．１に示すように、水平方向の金属配置の厚さについても同じことが当てはまる。この場合、その周波数で表皮深さと比較して厚い金属を有することは、ＲＡＣ／ＲＤＣを有意に改善することはないが、ＤＣ抵抗を減少させることを助けるだけである。所与の断面積Ｓを維持する必要があるので、唯一の解決策は図１．９．２に示すように垂直金属配置の厚さｔを増加させることである。
[0187]表［２．０］は、銅とアルミニウムの代表的な周波数の関数としての表皮深さを示している。気が付くように、表皮深さはインダクタの幅寸法と同程度の大きさである。

表［２］
銅（１．７５×１０−６Ω・ｃｍ）およびアルミニウム（２．７３×１０−６Ω・ｃｍ）の選択された代表的な周波数の関数としての表皮深さ（δ）およびＲＡＣ（ｆ）／ＲＤＣ＝２を維持するための臨界幅または厚さ。
片側電流密度分布の仮定とそのＱへの影響
[0188]高Ｑインダクタを設計する際には、ＲＡＣ／ＲＤＣ以外にＲＡＣを計算することが重要である。ＡＣ抵抗は次のように計算できる。

（１．３８）
[0189]与えられた長さｌに対して、式（１．３８）のＤＣ抵抗の関係（１．１８）を代入すると、ＡＣ抵抗は次のようになる。

（１．３９）
[0190]いくつかの算術操作で、式（１．３９）は次のようになる。

（１．４０）
[0191]式（１．４０）に見られるように、幅依存性ＡＣ抵抗は、大きな値のｕに対してＤＣ抵抗と比較して非常に弱い！
[0192]もう１つの興味深い結果は、ＲＤＣのようにＲＡＣが比抵抗ρに正比例しなくなったことである。それは抵抗率と周波数の平方根に直線的に比例するようになる。
[0193]式（１．４０）を整理すると、

（１．４１）
[0194]分かるように、幅ｗを表皮深さδよりはるかに広くすることは、ＲＡＣ／ＲＤＣ比を増加させるが、それでもなおＲＡＣを減少させるのに役立つ。
[0195]したがって、幅ｗを広くしてもＡＣ抵抗はそれほど低下しない。（以下に示すように）慎重に計算しないと、むしろ面積が無駄になり、インダクタの容量が大きくなる！同じ断面積Ｓを維持するために幅を増加させるよりはむしろ厚さを増加させることがより良いやり方である！
[0196]究極的には、所望のインダクタンス値Ｌに対して同じ断面積Ｓを維持しながら、所与の周波数で最高の可能なＱを与える導体の幅ｗに関心がある。
[0197]最初に、一様な電流密度分布の下で、すべての容量効果を無視して直線インダクタのＱを計算し、それをＱＬＲＤＣと呼ぶが、これは実際には非常に低い周波数の場合を表す。式（１．２０）で与えられるＱ関係を適用すると、

（１．４２）
[0198]いくらかの算術操作をすると、

（１．４３）
[0199]見て分かるように、式（１．４２）の前の長さｌは相殺され、式（１．４３）はＳに関して次のように書くことができる。

（１．４４）
[0200]前述のように一定のＳ条件を式（１．４４）に課すと、式（１．４４）は次のように書くことができる。

（１．４５）
[0201]前に行ったように対数式でいくらかの算術操作をすると、

（１．４６）
[0202]括弧内の自然対数表現の後の項を無視すると、式（１．４６）は次のようになる。

（１．４７）
[0203]ｔに関して式（１．４７）の最大値または最小値を見つけるには、以前と同様に式（１．４７）の微分が必要である。次の変数変換を使って、

（１．４８）
そして、基本的な微分規則［２６−２９］を使い、

（１．４９）
次のようになる。

（１．５０）
ここで、

（１．５１）
[0204]さらに算術操作をすると、

（１．５２）
[0205]式（１．５２）を単純化すると、

（１．５３）
[0206]式（１．５０）に式（１．５３）を代入すると、

（１．５４）
[0207]式（１．５４）に対する単純な算術演算をすると、

（１．５５）
[0208]式（１．５５）をゼロにしてそれを解くと、

（１．５６）
これはｔに対して以前と同じ結果を与えるが、中間の数学式はずっと短くなる。

（１．５７）
[0209]式（１．５７）で与えられる最適な厚さをｔＯＰＴ０とする。この手法をとることの利点は、結果を確実にすること、および式（１．５７）でピークＱを見つけることである。

（１．５８）
[0210]自然対数式で算術演算を実行すると、この非常に興味深い結果が得られる。

（１．５９）
[0211]上記の表［１］は、１００ＭＨｚでの様々な大きな値のインダクタに対するＡｌエレクトロマイグレーション電流密度規則に違反することなく、所望の電流値Ｉによって決定される断面積に対するｔＯＰＴ０を示す。見て分かるように、それが不正確であることが示されるであろう均一な電流密度の仮定でさえ、必要な金属厚さの値はＩＣプロセス金属厚さと比較して非常に大きい！
[0212]式（１．４２）にＲＡＣ項（１．４１）を代入することによって、先に行った解析で「片側電流密度分布の仮定」を適用すると、

（１．６０）
[0213]同様の算術演算により、

（１．６１）
[0214]同じ近似を式（１．６１）に適用すると、

（１．６２）
ここで、Ｓの関数として指数に現れるｖは、

（１．６３）
[0215]式（１．６２）の微分はより長い作業を必要とする、しかしそれはより早く結果を生まない。微分に連鎖規則［２６−２９］を簡単に適用するために、次の関数を次のように定義する。

（１．６４）
[0216]式（１．６２）にｇ１（ｔ）とｇ２（ｔ）を代入すると、

（１．６５）
ここで、

（１．６６）
[0217]ｔに関する関数ｇ１（ｔ）とｇ２（ｔ）の導関数は、

（１．６７）
および、

（１．６８）
[0218]式（１．６５）に適用される連鎖規則は、

（１．６９）
[0219]解析をより明確に実行するために式（１．６９）を扱いやすい表現に短縮するために、式（１．６９）を、次のように与えられるｙ（ｔ）とｚ（ｔ）の関数の和として書くことができる。

（１．７０）
ここで、

（１．７１）
[0220]最初の関数ｙ（ｔ）は、次のように明示的に書くことができる。

（１．７２）
[0221]いくらかの算術操作によって、式（１．７０）は

（１．７３）
および、

（１．７４）
[0222]いくつかの単純で直接的な算術操作の後に、式（１．７２）はより単純になる。これをゼロにすると、

（１．７５）
ここで、

（１．７６）
[0223]ｖに関係（１．６３）を使うことによって、式（１．７５）は、ｖとｂの変数の代わりに変数ｖだけを使って書き直すことができる。

（１．７７）
[0224]見て分かるように、式（１．７７）はｔの非線形方程式であり、数値的に「のみ」解くことができる。式（１．７７）の解に入る前に、周波数ｆの関数としての式（１．７７）の重要な議論であるｖの機能的振る舞いを見ることは有用である。この解析的検討はまた、式（１．７７）を解くことなく、本願の特許請求の範囲の基礎となる非常に重要な結果をもたらすであろう。
[0225]最初に注意することは、ｖは「常に」正の数になるということである。それに加えて、媒質中の信号が周波数ゼロ（ω＝０）である場合には、任意の材料について、ｖはゼロになる（ｖ＝０）。μの数値と共に、銅（Ｃｕ）の抵抗率などの、式（１．６３）で与えられたｖ式に実際の値を代入すると、ｖは次のようになる。

（１．７８）
[0226]Ｃｕについての式（１．７８）は、周波数が４２．７Ｈｚを超えると、平方根項は１を超え、周波数の平方根と共に増加することが分かる。次に、解を求めずに式（１．７７）の解の性質を調べる。それは、一様な電流分布の解は周波数ｆ＞０に対しては正しくないことを示している！
ｉ）式（１．８０）の解を満たす最適厚さｔＯＰＴはＳ ０．５よりも大きく、高いアスペクト比の導体断面を与える！
[0227]分かるように、式（１．７７）は２つの項の和である。式（１．７７）の両辺をｖで割ると、

（１．７９）
[0228]分かるように、式（１．７９）の第２項は、

（１．８０）
[0229]式（１．８０）をゼロにしてｔを解くと、先に導き出された一様な電流式が得られ、これはｔＯＰＴ０＝Ｓ ０．５の解を与える。式（１．８０）がｔ＞Ｓ ０．５に対して負であり、ｔ＜Ｓ ０．５に対して正であることに留意されたい。さらに、式（１．８０）はｔ＝Ｓ ０．５に対してゼロである。式（１．７９）の第１項は、２つの関数の積である。

（１．８１）
[0230]式（１．８１）の第２の対数項は、実際の長さｌに対して常に正の数であるため、式（１．８１）の符号を決定するには、ｖに関して式（１．８１）の最初の項の振る舞いを見つけるだけである。言い換えれば、式（１．８１）の第１項がｖ＞０に対して常に正であることが証明されれば、関係（１．８１）はインダクタ公式（１．４）を適用できる長さｌに対しても常に正になる。これはグラフィカルに非常に簡単に行うことができる。図１．１３．１は式（１．８２）ｕ１をｖの関数として示している。すべてのｖ＞０について分かるように、

（１．８２）
[0231]ｖ＝０（ω＝ｆ＝０）については、式（１．８２）は０／０型の不確定であるが、Ｌ’Ｈｏｓｐｉｔａｌの法則を使用して解決できる［２６、２７］。ｖについて分子と分母を微分し、式にｖ＝０を代入すると、ｖ＝０に対して０が与えられる。式（１．８２）がｖ＞１に対して最大値を有し、ｖ＝１．８においてその最大値として０．２９８３を与えることも示すことができる。式（１．７９）の第１項はすべてのｖ＞０の値に対して常に正であることが証明されているので、式（１．８１）はすべてのｖ、ｌ、Ｓおよびｔに対しても正である。この場合、式（１．７９）は、その第２項（１．８０）が負である場合にのみ満たされ得る。この条件は数学的に次のように与えられる。

（１．８３）
[0232]式（１．７９）を次のように書き換えると、

（１．８４）
ここで、

（１．８５）
式（１．８４）に算術演算をすると、

（１．８６）
[0233]最後に、式（１．８４）は次のようになる。

（１．８７）
[0234]式（１．８７）からｔを解くと、

（１．８８）
[0235]見て分かるように、式（１．８８）の実数解はａ＜１である場合にのみ可能であり、


（１．８９）
[0236]式（１．８９）の直接の結果は

（１．９０）
これは、非線形方程式（１．７７）を全く解くことなく、我々のケースを証明する！ａ＜１に対してｂ＞１であるから、

（１．９１）
[0237]また、ａは周波数ｆ、長さｌの関数であるから、所望のインダクタンス値Ｌおよび抵抗率ρを規定すると述べられている。結果として、最適厚さｔＯＰＴは、これら３つの追加のパラメータの関数であり、定電流密度の仮定に対して先に導き出されたｔＯＰＴ０＝Ｓ０．５の単なる関数ではない。また、式（１．９０）は、ゼロ周波数に対応するａ＝０についても同じ結果を与え、この場合、ｂ＝１であり、ｔＯＰＴ０＝Ｓ ０．５という結果を満たすことに留意されたい！
[0238]断面積はＳの与えられた値であるから、ｔＯＰＴに対して、次式を満たす最適幅ｗＯＰＴを定義することもできる。

（１．９２）
次式を与える。

（１．９３）
[0239]式（１．９０）および式（１．９３）の結果として、高Ｑインダクタの長方形断面は、幅よりも大きい厚さを有する、すなわちｔ＞ｗの高アスペクト比の断面でなければならない。これは本発明の重要な洞察の一つである。
[0240]アスペクト比ΔＯＰＴ＝ｔ／ｗは、次のように定義することができる。

（１．９４）
[0241]同じ事実はｔを与える代わりにｗの関数として式（１．７９）を書くことによって証明することができ、次式を与える。

（１．９５）
[0242]見て分かるように、式（１．９５）はｗの非線形関数である。この場合、式（１．８４）は、次のようになる。

（１．９６）
[0243]今度の解は、ｗに対する解をもたらす。

（１．９７）
次式を与える。

（１．９８）
これは式（１．９８）がＳ＝ｗＯＰＴ．ｔＯＰＴを満たす式（１．９３）と同じ結果を与える。さらに、ｗＯＰＴ＜δ、すなわち換言すれば、長方形断面のより短い寸法は、すべての典型的なインダクタ値について表皮深さδよりも小さくなることを証明することもできる。したがって、式（１．９７）は式（１．９３）と同じ結果になる。
[0244]この解析の結論として、次のように述べることができる。
一定面積の制約Ｓを課すことによる長方形断面のＱＭＡＸは、その幅（ｗ）と比較して、厚さｔであるｚ軸に沿ってより大きい寸法を有する長方形断面である。それは正方形ではない。さらに、任意の周波数、インダクタ値、および螺旋状インダクタ巻線の断面積について式（１．７９）を解くことによって正確に求めることができる最適な厚さｔＯＰＴがある。式（１．７９）の解である正確な厚さｔＯＰＴは、式（１．７７）におけるｌ依存性のために抵抗率、動作周波数および所望のインダクタンス値Ｌに対して弱い依存性を有するが、それはこれらのパラメータの関数であり、以前に導き出されたｔＯＰＴ０では現れない。
[0245]この結論は、図１．１４．１から図１．１７．２で検証されており、これらの図では、１００ＭＨｚの周波数ｆでの定電流密度近似と共に、前述の２つの異なる電流境界条件について、５０、２５０、５００および１０００μ２の一定面積Ｓの制約に対する２０、４０、６０および８０ｎＨのインダクタに対して、０．１〜５００μの間で変化するＱ対Ａｌ金属厚さｔを示している。
[0246]これらの図の各プロットにおける最上段の曲線は、一様な電流密度の仮定に対応する。図から分かるように、Ｑピークは、先に導き出されたように、Ｓ＝５０、２５０、５００および１，０００μ２に対してそれぞれ７．０７μ、１５．８１μ、２２．３６μおよび３１．６２μにおけるＳの平方根の厚さに対応する。これらの解は各プロットで垂直の点線でマークされている。図から分かるように、Ｑピークの厚さはＬ値とは無関係であるが、ピークＱ値は、解析的に予測されるように、２０、４０、６０、および８０ｎＨである所望のインダクタンス値の関数である。
[0247]導体表面で均一な電流密度が課せられる場合は、２つのピークがあり、１つはｔＯＰＴ０の下に、もう１つはｔＯＰＴ０の後である。この場合、ｔＯＰＴ０に最小値を持つ二重ピークがあることは注目に値する。二重ピークの理由は、ｔ＜Ｓ０．５まで０．１μから５００μまでの厚さの走査が、課された一定の面積Ｓの条件を満たすために、厚さｔよりも大きい幅ｗをもたらすからであり、ｔ＞Ｓ０．５の後では、厚さｔは幅ｗよりも大きくなる。導体の表面で均一な電流密度境界条件を課すと、Ｓ０．５に関して対称的な結果が得られる。
[0248]厚さ方向（ｚ軸方向）に一定の電流密度が仮定されている場合、曲線は厚さが薄い場合は非常に低いＱで始まる。これは、非常に小さい厚さｔに対して、一定の面積Ｓの条件を満たすために非常に大きい幅ｗを与えるという事実による。すべての曲線は単一のピークを有しており、これは先の場合の２番目のピークと一致するが、それは、厚さが増すにつれて、導体の場合の表面における表面電流密度が金属の形状に適用可能になるからである。１００ＭＨｚでＳ＝５０、２５０、５００、および１，０００μ２のすべての場合のＱＰＥＡＫが得られる最適厚さｔＯＰＴは、以前の解析で予測されたｔＯＰＴ０よりも大幅に高くなる。しかしながら、図から分かるように、図１．１４．１から図１．１７．２に示されているこれらの金属厚さは、公知のＩＣプロセスでは提供できない。この制約は本明細書において以下で対処される。
[0249]図１．１８．１は、１００および２００ＭＨｚでのインダクタ２０、４０、６０および８０ｎＨに対する周波数の関数としてのＱＰＥＡＫ変動の大きさを示す。見て分かるように、ピークは同じｔＯＰＴ０にあり、予測されたように周波数と共に線形スケーリングピーク値を与える。図１．１８．２は、２つの仮定の間の相対的な違いを示すために、「片面解」近似による一様な電流密度と電流密度の分布を示している。見て分かるように、「片面解」近似におけるＱ（ｔ）の変動ははるかに現実的な結果を与える。現実的な「片面解」近似のより良い表現を得るために、それらは図１．１９に単独でプロットされている。
螺旋状巻線の「完全解電流密度分布」
[0250]螺旋状インダクタ巻線では、巻線内の電流密度分布は長方形の断面を持つ直線ワイヤとは異なる。巻線内の磁界もまた、螺旋状インダクタの中心（空芯）からの巻線の距離の関数であり、また巻線およびそのｚ座標に沿って変化する。このことは、アンペールの法則を螺旋状の断面に適用することで、非常に簡単に分かる。巻線内の磁界分布は、すべての合成渦電流、表皮効果、近接効果の原因となる。解は、螺旋状インダクタ全体の三次元数値シミュレーションを必要とする。各巻線が同じ電流を運ぶと仮定して、４つの巻線を有する螺旋状インダクタについて、０．５δ、δ、２δ、３δ、４δ、５δおよび１０δの幅に対する巻線内の磁界の正規化された大きさを図１．２０．１に示す。見て分かるように、最も内側の巻線を除いて、Ｂ磁界は巻線の両側から入り、巻線内に同様の電流密度分布を生成する。最も内側の巻線の正規化されたＢ磁界分布は図１．２０．２に示されており、「片面解」で得られた解と非常によく似ている。図１．２０．１の正規化されたＢ磁界分布を見ると、これらの分布がアンペールの法則を満たすことも分かる。図１．２１．１は、ＲＡＣ／ＲＤＣが「片面解」および「完全解」の結果とどのように比較されるかを示しており、ｘ軸は表皮深さｗ／δで正規化された巻線幅である。図１．２１．２は、「片面解」と「完全解」の結果を比較したＲＡＣ／ＲＤＣを示しており、ｘ軸は巻線幅ｗである。図１．２１．１と図１．２１．２でかなり明白な興味深い特性の１つは、「片面解」を仮定すると、「完全解」に基づいてＲＡＣ／ＲＤＣを修正できることである。
[0251]様々な断面積とインダクタ値に対する１００ＭＨｚでのＱＰＥＡＫとｔＯＰＴの関係の短い要約を表［２］に示す。１００および２００ＭＨｚで２０、４０、６０、および８０ｎＨの様々なインダクタ値に対するより詳細な説明と重要なパラメータを以下の表［２．１−２．４］に示す。
[0252]Ｌ＝２０ｎＨ、Ｓ＝５００μ２、ｗＯＰＴ０＝ｔＯＰＴ０＝Ｓ１／２＝２２．３６μ、長さ＝１４，３６０μ
δ＝８．３１６ μ＠１００ＭＨｚ、δ＝５．８８０ μ＠２００ＭＨｚ
ＲＤＣ＝０．７８４１Ω、ＲＡＣ＠１００ＭＨｚ＝２．３４５Ω、ＲＡＣ＠２００ＭＨｚ＝３．１７６Ω
Δ（ｔＯＰＴ０／ｗ）＝１、Δδ（ｗＯＰＴ０／δ）＝２．６９３＠１００ＭＨｚ、Δδ（ｗＯＰＴ０／δ）＝３．８０３＠２００ＭＨｚ
表［２．１］
[0253]Ｌ＝４０ｎＨ、Ｓ＝５００μ２、ｗＯＰＴ０＝ｔＯＰＴ０＝Ｓ１／２＝２２．３６μ、長さ＝２６，４１０μ
δ＝８．３１６ μ＠１００ＭＨｚ、δ＝５．８８０ μ＠２００ＭＨｚ
ＲＤＣ＝１．４４２Ω、ＲＡＣ＠１００ＭＨｚ＝４．３１２ Ω、ＲＡＣ＠２００ＭＨｚ＝５．８４１ Ω
Δ（ｔＯＰＴ０／ｗＯＰＴ０）＝１、Δδ（ｗＯＰＴ０／δ）＝２．６９３ ＠ １００ＭＨｚ、Δδ（ｗＯＰＴ０／δ）＝３．８０３ ＠ ２００ＭＨｚ
表［２．２］
[0254]Ｌ＝６０ｎＨ、Ｓ＝５００ μ２、ｗＯＰＴ０＝ｔＯＰＴ０＝Ｓ１／２＝２２．３６ μ、長さ＝２７．８２０ μ
δ＝８．３１６ μ＠１００ＭＨｚ、δ＝５．８８０ μ＠２００ＭＨｚ
ＲＤＣ＝２．０６５Ω、ＲＡＣ＠１００ＭＨｚ＝６．１７５Ω，ＲＡＣ＠２００ＭＨｚ＝８．３６５ Ω
Δ（ｔＯＰＴ０／ｗＯＰＴ０）＝１、Δδ（ｗＯＰＴ０／δ）＝２．６９３ ＠ １００ＭＨｚ、Δδ（ｗＯＰＴ０／δ）＝３．８０３ ＠ ２００ＭＨｚ
表［２．３］
[0255]Ｌ＝８０ｎＨ、Ｓ＝５００ μ２、ｗＯＰＴ０＝ｔＯＰＴ０＝Ｓ１／２＝２２．３６ μ、長さ４８，８５０ μ
δ＝８．３１６ μ＠１００ＭＨｚ、δ＝５．８８０ μ＠２００ＭＨｚ
ＲＤＣ＝２．６６７Ω 、ＲＡＣ＠１００ＭＨｚ＝７．９７７Ω、ＲＡＣ＠２００ＭＨｚ＝１０．８０Ω
Δ（ｔＯＰＴ０／ｗＯＰＴ０）＝１、Δδ（ｗＯＰＴ０／δ）＝２．６９３＠１００ＭＨｚ、Δδ（ｗＯＰＴ／δ）＝３．８０３＠２００ＭＨｚ
表［２．４］
[0256]任意の周波数で解析を実行しても同様の結果が得られ、高Ｑ直線インダクタを実現するには表皮深さ程度の幅の厚い金属が必要であることが分かる。螺旋状インダクタは、望ましい符号と可能な限り高い相互インダクタンスが結合した直線と考えることができる。以下のセクションは、やはり非常に高性能の螺旋状インダクタを製造するための高アスペクト比の間隔規則を用いて、高アスペクト比の厚い金属の間隔をあけることの固有の利点を指摘することに関する。
[0257]図１．１４．１−図１．１７．２に示され、表［２．１−２．４］にまとめられた金属厚さと同程度の厚い金属プロセスは標準的なＩＣプロセスでは利用できないので、高アスペクト比を与える金属幅、言い換えれば、同等の金属間間隔処理能力による表皮深さ寸法程度の幅と共に、この程度の金属厚さを実現できるプロセスを探る必要がある。最初の結果は、高Ｑインダクタの要件がある場合、これらのインダクタは異なるプロセスを使用して設計および製造する必要があることを示唆しており、それは、一般的には、ＩＣ処理技術で構築され、３Ｄスタッキング方式で従来のＩＣに接続されるインターポーザ構造と呼ばれるものである。一方、低電流密度（小さいＳ）用途では、ＩＣプロセスで幅と間隔が２．８μの金属厚さが４μであれば、金属アスペクト比はΔＭ（ｔ／ｗ＝１．４３）になり、ｆ＞９００ＭＨｚ用途の多くのＲＦＩＣインダクタには十分である。しかしながら、４μの厚さの金属を使用する公知のＩＣ設計は、本開示で与えられているように高アスペクト比の規則を使用しない。インターポーザプロセス要件を提案する前に、これらの高価値インダクタの幾何学的サイズを調べて、それらが従来の集積回路に接続可能な実現可能な寸法内にあるかどうかを調べる必要もある。したがって、前述の証明と公式は有用な解析ツールになる。
螺旋状インダクタの内部空間寸法の最適化
[0258]螺旋状空芯インダクタは、巻線がない内部空間を有する。内部空間の幾何学的形状はほとんど何でもよいが、最も実用的な用途ではそれらは円形、長方形、正方形または八角形の領域である。これらの４つの最も一般的に見られる内部空間形状の中で、おそらく正方形の内部空間形状は、あらゆる設計仕様の長方形形状と比較して、より良い充填密度、設計の容易さ、およびより良い性能などの多くの理由で最も普及している形状である。巻線間の間隔ｓが一定である螺旋状インダクタの面積縮小における最も重要な部分は、巻線幅ｗおよび内側寸法ｄＩＮであり、ここで螺旋状インダクタ巻線はこの正方形形状の内側形状から外側に向かって巻き始めている。本明細書で教示されるように厚い金属を有しかつ高アスペクト比の金属則を使用することは、螺旋面積を非常に著しく最小化し、そして上記に示すように高周波性能を改善する。正方形の内部空間の内部寸法を最適化するために同様の最適化が必要であり、これは任意のタイプの内部空間形状に拡張することができる。本発明は、ｄＩＮ最適化が数学的に定義されたｄＩＮＭＩＮよりも大きい最小内部寸法を有するべきであることを明らかにする。
[0259]非常に効率的な高結合金属構造を製造するためには、上で説明したように、他の脚部とのそれらの可能な最大相互誘導結合比に加えて、各脚部などの個々の構造のＱ値も考慮する必要がある。個々に低いＱ構造を有する高い結合比の脚部の使用は損失を増大させ、高い動作周波数におけるインダクタンス値に寄与しない。ＱＬＲＡＣ（１．６２）の解析式は、ＱＬＲＡＣ（ｌ、Ｓ、ｔ、ｆ）が対数長依存性を有することを示している。これは、Ａｌ金属幅ｗ＝２μについて１００ＭＨｚで、Ｓ＝５０、２５０、５００および１，０００μ２に対して図１．２２のＱＬＲＡＣ（ｌ、Ｓ、ｔ、ｆ）プロットに明確に示されている。
[0260]本発明によれば、螺旋状インダクタの動作周波数に対してその個別のＱＬＲＡＣ＜１を有する螺旋状インダクタのいかなる脚部などの誘導的構造も存在すべきではない。螺旋状インダクタの最小脚部長さは、正方形の螺旋状で図１．６．１に示すように内径ｄＩＮによって決まる。ｄＩＮは、螺旋状インダクタの全体的なＱに大きく影響する重要な螺旋状インダクタの設計パラメータである。本発明によれば、ｄＩＮは、解析式（１．６２）からＱ（ｄＩＮＭＩＮ、Ｓ、ｔ、ｆ）＞１となるように計算される。（対照的に、最も知られている螺旋状インダクタは、本発明から離れて教示するように、非常に小さい内径を有するが、損失を増大させ、螺旋状インダクタのＱを低下させ、これは、この分野の古典的な本における要因として従来技術において明らかに認識されていない特性である［３１］。実際には、より大きな内部寸法を有するように適切に設計されたインダクタがあるが、任意の内部空間形状の選択された内部寸法を決定する規則はない。以前は、その理由を知らずに、その特定のプロセスのために多くの螺旋状インダクタの設計から収集された実験的な測定データに基づいて選択されていた。）
[0261]本発明によれば、最小内部寸法ｄＩＮＭＩＮ値は、動作周波数で選択された断面積Ｓおよび厚さｔについて、Ｑ（ｄＩＮＭＩＮ、Ｓ、ｔ、ｆ）＞１をサポートする長さを有する解析関係式（１．６２）で計算される。図１．２２に見られるように、Ｓ＝５０μ２に対応する下側曲線は、Ａｌ金属幅ｗ＝２μに対して１００ＭＨｚでこの条件を満たすために８００μより大きい長さを有するべきである。Ｓ＝２５０、５００および１，０００μ２に対する残りのＩＭＩＮ値は、Ｑ（ＩＭＩＮ、Ｓ、ｔ、ｆ）＞１を有する各場合のＩＭＩＮに対応し、６０〜８０μのより短い長さで満たされる。
[0262]内径ｄＩＮが大きいことの他の利点は、螺旋状インダクタの内部空間の両側にあるインダクタ脚部間の相互誘導結合の減少に見られる。これらのインダクタは反対の符号の結合比を有するので、結合比を最小にすることはインダクタンスＬを増加させ、したがって螺旋状インダクタのＱを増加させることになる。数学的に言うと、ｓ＜＜ｄＩＮ条件も満たされなければならない！他方、内側の空いた空間の同じ側にあるインダクタ脚部間の誘導結合を増大させると、インダクタンス値Ｌが増大し、それによってインダクタのＱが増大する。一般的に特定のＬを設計することに関心があるので、より短いワイヤ長でこの設計目標を達成し、より低い抵抗とキャパシタンスを与えてより高いＱをもたらすことになる。
所望のインダクタンス値に対してより高いＱおよびより小さな面積を与える高アスペクト比の金属を使用することによる相互インダクタンスの増大
[0263]ｚ次元の高アスペクト比の長方形の断面形状は、それらの大きい方の側面を向かい合わせることで、高いＱの螺旋状インダクタを与えることに決定的な利点をもたらすことが数学的に証明されたが、それは、より小さい寸法が互いに向き合う従来技術の配置における配置と比較して、任意の動作周波数でより小さいＲＡＣを提供することによる。長方形の断面の導体巻線をそれらのより大きな寸法の側面を互いに向かい合わせにすることによって、同じ間隔ｓに対してより小さな側面を互いに向けることと比較して予想外にもはるかに高い相互誘導結合をもたらす。脚部間の高い誘導結合を有することは、螺旋状インダクタのインダクタ値を増加させ、所望のインダクタンス値Ｌに対する巻線の全長を減少させ、その結果抵抗を減少させ、より高いＱを与える。この事実は、本明細書に開示されているように配置された場合の形状の幾何平均距離（ｇ．ｍ．ｄ）の減少によるものである。本発明による螺旋状インダクタ用の脚部構造を図１．２４および図１．２５に示すが、斜視図および断面図は、先に示したのと同じ断面巻線面積を有する図１．９．１および図１．９．２に示す構造とは明らかに異なる。図１．２５は、図１．２５に示した形状と等価な数学行列である。この配置は、先に図１．７．１、図１．８１および図１．９．２に示されており、不均一電流分布解析が行われて、それはここで説明されるような金属配置構成によるＲＡＣの低減に対して大きな利点を示した。その結果、長方形をどのように共に構成するか、言い換えれば金属巻線の向きは、インダクタンス性能および同じインダクタンス値Ｌを有する螺旋状インダクタンスの全面積に大きく影響する。
回路理論を用いた螺旋状インダクタの全インダクタンス計算（部分インダクタンス）
[0264]金属形状から螺旋状インダクタの全インダクタンス計算を説明するより簡単な方法は、「部分インダクタンス」の概念による電磁気学の理論ではなく、回路理論によるものである［１、１０−２４］。図１．２３は、正方形の螺旋状インダクタの上面図をマークされた「ｙカット」平面に沿ってスライスして得られた断面形状を示している。理解できるように、金属アスペクト比ΔＭは、本発明によれば大きい数であるが、ここに与えられた公式は、あらゆる断面の金属巻線形状に適用される。螺旋状インダクタの「内側の空いた領域」の一方の側に隣接する３つの巻線についての３次元斜視図も図１．２４に示されており、巻線は、ｄＩＮとして示される螺旋状インダクタの内側寸法によって分離されている。図１．２５は、インダクタンス行列生成のための脚部番号も示している。図１．２５の上のｐ、Ｃ、Ｂ表記は相互インダクタンス計算表のＧｒｏｖｅｒ ［１］表記であり、この研究で使用されているそれらの等価変数はｗ、ｓ、ｔとして矢印で示されている。
[0265]図１．２６（これはＧｒｏｖｅｒ（参考文献［１］）ｐ．１９、表 ［１］の解析から抽出される）に示すように、この図の表記から計算できる金属厚さｔとアスペクト比ΔＭとΔＳに関して、巻線の幅と間隔を表すことができる。
[0266]各辺が同じターン数を有することを前提にして、ｄＩＮをパラメータとして、与えられたｔ、ｗ、ｓの各規則に対してインダクタ値Ｌを設計するのに必要なターン数を簡単に見積もることをお勧めする。計算された設計の最終的な構造は異なることになるが、この仮定は螺旋状サイズの良い初期近似とインダクタンス行列項の考えを与える、そしてそれは非常に重要である。
[0267]図から分かるように、距離ｄは、式（１．１２）で与えられる相互インダクタンスの公式において、断面金属巻線間の幾何平均距離（ｇ．ｍ．ｄ）によって置き換えられる。図１．２５に与えられた断面形状と番号付けに対して、インダクタンス行列に与えられた相互インダクタンスとそれらの符号は、次のようになる。

（１．９９）
[0268]内部空間の反対側にある脚部インダクタのためのインダクタンス行列（１．９９）における負の符号は、螺旋状インダクタの互いに結合された各インダクタ上の基準バブル配置に出入りする電流方向から生じる。いずれにせよ、インダクタンス行列は対称行列になる。各辺の脚部の幅ｗと脚部の間隔ｓは一定に保たれ、ｄＩＮ＞ｓなので、大きさのインダクタンス行列要素間の次の関係は、図１．２５と同じ番号の巻線のアスペクト比に対しても成り立つ。
（１．１００）
[0269]各脚部の長さ（ｌ）は内側の長さよりも大きいので、次のように示すこともできる。

（１．１０１）
[0270]先に述べたように、対角成分と非対角成分との間の結合比Ｋ＜１を有するインダクタンス行列の対角成分と非対角成分との間にも式（１．１４）で与えられる受動性要件が成り立つ。等しい長さの仮定の場合、これはインダクタンス行列の対角成分が常にいずれの大きさの非対角成分よりも大きくなるという結果になる。
[0271]図１．２３の螺旋状インダクタの「ｘ ｃｕｔ」についても同じ関係が得られ、「ｙ ｃｕｔ」行列の項の間の相互結合はゼロであるが、これは、「ｘ ｃｕｔ」および「ｙ ｃｕｔ」要素が垂直であり、長方形の内側の穴に対して式（１．１１）に示すノイマン相互インダクタンス公式で示されるようにゼロの誘導結合を有するという事実による。その結果、「各辺の脚部数が等しい」という仮定に対する完全な螺旋状インダクタのインダクタンス行列は、次のように部分行列表記を使用して書くことができる。

（１．１０２）
ここで、ＬｘｃｕｔおよびＬｙｃｕｔは、式（１．１００）、式（１．１０１）に与えられるような特性を有する（６×６）部分行列である。
[0272]その結果、各脚部に同じ電流が流れるという仮定の下での螺旋状インダクタの全実効インダクタンスは、式（１．１０２）のすべての項の合計となり、これは（１２×１２）行列である。ＬｘｃｕｔとＬｙｃｕｔ（６×６）は同一の部分行列であるので、３回の完全ターンを有する螺旋状インダクタの実効螺旋状インダクタンスを計算するための全体の演算は、以下のように縮小することができる。

（１．１０３）
ここで、ｎ＝６で、Ｌｉ、ｊは式（１．１０３）のＬｘｃｕｔまたはＬｙｃｕｔが（６ｘ６）部分行列の項である。螺旋状インダクタのインダクタンスを増加させるためには、式（１．１０３）に示すようにインダクタンス行列の正結合を増加させ、負結合を減少させる必要があり、これは基本的に３ターン螺旋状インダクタに対する式（１．１００）と式（１．１０１）に与えられた特性を有する。負結合はｄＩＮが増加するにつれて減少させることができ、正結合は巻線間の間隔ｓを減少させることにより増加させることができる。
[0273]ｗ＞＞ｔを有する２つの物理的な長方形の間の幾何平均距離（ｇ．ｍ．ｄ）は、幅ｗと共に増加し、それらの間の間隔が０であっても間隔ｓの弱い関数である［１］。したがって、幅が広く薄い長方形を近づけても、それらの間の相互誘導結合はそれほど大きくならないが、これはあまり明白ではない。これは図１．２９に示されており、０．５、１、５、１０、４０および１００μの間隔を有する無限に細い長方形（ｗ＝０）の（ｇ．ｍ．ｄ）が１μ〜５００μの範囲の金属幅に対してプロットされている。図から分かるように、幅１０μの後の相互インダクタンスはそれらの間隔とはほとんど無関係になり、間隔ｓではなく幅ｗの線形関数に非常に近くなる［１］。この性質は、Ｑを増加させるためにより幅が広い金属を製造しなければならないとき、そしてそれはそれらの間の（ｇ．ｍ．ｄ）もまた増加させ、その結果距離ｓによって隔てられた脚部間の相互インダクタンスを減少させるときに目的に反する。今日使用されている螺旋状インダクタは、この「小誘導結合」のカテゴリに分類される。
[0274]ｗ＝０を有する無限に薄い長方形を（解析のために）選択する理由は、［１］に与えられた表の使用によって誰でも非常に容易に再構成されるように（ｇ．ｍ．ｄ）対厚さの関係を示すためである。［１］で与えられているように、ｇ．ｍ．ｄを計算するための関連表のプロットは、与えられた正確な表記法を用いて図［１．２６．１］に示されるパラメータに基づいて、図１．２６．２に与えられている。図１．２７はインダクタのｔ値とｄ値の関係を示すグラフで、図１．２８は組み合わせたプロットである。
[0275]本発明によれば、洞察は、それらが高いアスペクト比を有しかつ互いにより大きな寸法を向くようにそれらを配置することによって、巻線の長方形断面間の幾何平均距離（ｇ．ｍ．ｄ）を減少させる。［１］に示すように、上記のように配置された高アスペクト比の長方形についての（ｇ．ｍ．ｄ）対厚さは、金属自体のアスペクト比の関数であり、それらの間の間隔ｓにわずかに依存する。これは図１．３０に示されており、ここでは図１．２９のデータを重ね合わせて有意差をはっきりと示している。図１．２９に示されているデータは、図１．３０の両端のループで示されている。図から分かるように、０．５と１μの間隔に対して本発明に従って配置された無限に薄い２つの長方形の間の幾何学的距離（ｇ．ｍ．ｄ）は、０．５から５００μまで変化する厚さに対する従来技術の配置と比較してはるかに小さい（ｇ．ｍ．ｄ）を与える。それはそれらの間により高い相互インダクタンスをもたらすだろう。５、１０、４０および１００μの非常に広い間隔範囲についての（ｇ．ｍ．ｄ）対厚さ曲線は、平坦に始まり、従来技術の配置よりも大きいが、厚さが間隔程度になるにつれて、それは従来技術の配置と比較してはるかに小さい（ｇ．ｍ．ｄ）を与える。（ｇ．ｍ．ｄ）対厚さは、厚さと共に増加するが、従来技術の配置と比較して一桁小さいままである。この特性は、本発明に従ってそれらを好ましい向きに配置することによって、大きな断面積の長方形がそれらの間に大きな相互インダクタンスを有することを可能にする。本発明に従って得られる非常に高い誘導結合Ｋ値と共に相互インダクタンスは、螺旋状巻線のための従来技術の配置プロトコルでは理論的にも実際上も不可能である。
[0276]要約すると、本発明による配置の利点は、相互インダクタンスおよび自己インダクタンスを最適化することにある。相互インダクタンスと自己インダクタンスを厚さの関数としてプロットする必要がある。（ｇ．ｍ．ｄ）対厚さのプロットは、表示されている相互インダクタンスの増加の理由を説明している。したがって、それらを前もって提供することが重要である。
[0277]図１．３１．１は、前の構造の間隔と比較して、再び０．５、１、５、１０、４０、および１００μで分離された、幅２μ、長さ４，０００μの長方形断面構造の螺旋状巻線の相互インダクタンスおよび自己インダクタンスを厚さの関数として示し、幅の関数としてプロットされた２μの厚さを有する０．５μの間隔の従来の構造と比較している。図から分かるように、両方の配置は、図１．３１．１のように互いに等しい同じ断面積を有する。予想通り、厚さが増すにつれて自己および相互インダクタンスの両方が減少するが、相互インダクタンスは従来技術の配置と比較して０．５、１、５、１０、４０および１００μの間隔に対してずっと高いままである。図１．３１．２も同じデータであるが、小さい厚さ依存性をより良く示すために対数スケールで示している。
[0278]結果として、本発明において提案されるメタライゼーションプロセスは、高アスペクト比の金属間隔「ＨＡＲＭＳ」と共に高アスペクト比のメタライゼーションである。これは、金属厚さとは無関係に金属のアスペクト比ΔＭと間隔ΔＳの間の隣接する巻線のアスペクト比とでのみ表すことができる巻線間の「密結合条件」をもたらす！
[0279] 「密結合条件」
本発明に従って本明細書で与えられる「密結合条件」の定義は、隣接する脚部が大きな結合係数Ｋで緊密に結合されるだけでなく、３つ以上の脚部または巻線のセグメントがある場合、いくつかの次に近い脚部も大きな結合係数Ｋで強く結合している。この利点は、インダクタンス行列と式（１．９９−１．１０３）に示されている全インダクタンスの公式から明らかである。螺旋状インダクタの実効インダクタンスは、インダクタンス行列内のすべてのインダクタンスの合計であるため、それらの結合を大きくするとインダクタンス値が大きくなる。受動性要件により、いかなる脚部間の最大相互インダクタンス値も式（１．１５）で与えられた値より大きくすることはできない。
[0280]図１．３１．１および図１．３１．２の対数プロットは、自己および相互インダクタンスを示している。もう１つの見方は、隣接する巻線がどれほど近くに配置されていても、１を超えることのない、図１．３２に示されている相互インダクタンス結合比Ｋを調べることである。螺旋状インダクタの実効インダクタンスを著しく増加させることができる唯一の方法は、螺旋状インダクタの両側の多数の隣接する脚部間の相互インダクタンスを増加させることによるものである。これは、隣接する巻線間の間隔のアスペクト比ΔＳが、１０の巻線金属アスペクト比ΔＭと共に５から１０程度の大きな値のままである場合にのみ達成することができる。この密結合条件は、金属厚さとは無関係に、そして２つの目標処理メタライゼーションパラメータ、すなわち、金属のアスペクト比ΔＭおよびΔＳで表す隣接する巻線間の間隔のアスペクト比のみで表すことができる。少なくとも１０の厚さ対幅比および少なくとも５の隣接するターン間の幅対間隔比は、結合係数が０．５を十分に超え、典型的には２番目、３番目および４番目の隣接する巻線において０．６を超える密結合条件を達成する。
[0281]金属厚さｔとアスペクト比ΔＭとΔＳに関して、図１．３３に示すように巻線の幅と間隔を次のように表すことができる。

（２．１）

および

（２．２）
ここで、ΔＭとΔＳは両方とも１よりかなり大きい。巻線番号０から１の間隔アスペクト比は、次式であることは明らかである。

（２．３）
[0282]巻線番号０から２の間隔アスペクト比もまた、巻線番号１の金属幅ｗの関数となる。

（２．４）
[0283]式（２．４）から明らかな１つのポイントは、ΔＳ（２）がΔＭより大きくなることはあり得ないということである！したがって、ほとんどの従来技術の螺旋状インダクタのように、ΔＭ＜１である限り、ΔＳ（２）は、任意の間隔ｓ＞０の値に対して常に１未満のままである。それ故、ΔＭ＞１を有するというこの条件を「密結合の必要条件」と呼ぶことが適切である。巻線番号０から３の間隔アスペクト比も同様になる。

（２．５）
[0284]再帰的に、巻線番号０からｎの間隔アスペクト比が次のようになるように定式化することができる。

（２．６）
[0285]式（２．６）から分かるように、ΔＳ（ｎ）は、ｎが大きくなるにつれて小さくなり、また、ｓがいくら小さくても常にΔＭ／（ｎ−１）よりも小さくなる！関係式（２．６）に式（２．１）と式（２．２）を代入すると、

（２．７）
[0286]式（２．７）からｔを消去すると、

（２．８）
[0287]分かるように、式（２．８）はメタライゼーションパラメータΔＭおよびΔＳの関数にすぎず、以下のように単純化することができる。

（２．９）
[0288]そして目標は、ΔＭとΔＳの値のどの組み合わせが、ｎ＞１に対してΔＳ（ｎ）＞１を与えることができるかを見出すことになる。単純な算術演算により、式（２．９）は次のようになる。

（２．１０）
[0289]実施する必要がある独立したプロセスパラメータとしてΔＭおよびΔＳを有する式（２．１０）から１より大きくなるｎを表すことに関心がある。これには、式（２．１０）からのｎの解が必要である。

（２．１１）
[0290]式（２．１１）からｎを解くのはかなり簡単で、

（２．１２）
そして、次のようになる。
（２．１３）
[0291]「密結合の必要条件」がΔＭ＞１であるとして先に指摘したように、ΔＭの関数としておよびいくつかのΔＳに対する曲線群として式（２．１３）をプロットすることが論理的である。図１．３４は、間隔アスペクト比ΔＳ＝５、１０および１５についての金属アスペクト比ΔＭの関数として式（２．１３）のプロットを示す。ｙ軸は、「密結合条件」を満たすΔＳ（ｎ）＞１を有することになる隣接結合数ｎを示す。ｎは整数でなければならないので、これらの曲線群では、曲線の下に最も近い整数を選ぶ。ΔＭ＝１０、ΔＳ＝５で分かるように、ｎ＝５のときの密結合条件ΔＳ（５）＞１を達成することができる。これは、物理的には、すべての巻線が螺旋状インダクタの両側で左右に５番目の隣接巻線まで密に結合され、ΔＳ（ｎ）＞１を維持することを意味する。
図１．３５は、より積極的なΔＳ（ｎ）＞２の目標パラメータを用いた同じプロットである。ΔＭ＝１０およびΔＳ＝５で分かるように、ｎ＝３に対して密結合条件ΔＳ（ｎ）＞２を達成することができる。これもまた、すべての巻線が、螺旋状インダクタの両側で、左右に３番目の隣接巻線まで密に結合され、ΔＳ（ｎ）＞２を維持することを意味する。
「密結合条件」による全インダクタンスとＱの増加
[0292]図１．３４と図１．３５は、金属厚さとは無関係に「密結合条件」になる、アスペクト比の高い金属と間隔を有することによる幾何学的な利点を明確に示しているが、この技術を使用した螺旋状インダクタのインダクタンス値とＱの増加も示す必要がある。これは、選択された金属厚さに対して、金属間隔アスペクト比ΔＳのいくつかの選択された値に対する金属アスペクト比ΔＭの関数として示すこともできる。
[0293]図１．３６は、金属アスペクト比ΔＭの関数として、金属間隔アスペクト比ΔＳ＝５、１０、および１５について、内部空間ｄＩＮ＝５００μ、金属厚さ５０μを有する４ターン螺旋状インダクタの全螺旋状インダクタンスを示している。図から分かるように、曲線は、金属アスペクト比ΔＭ＜１０では、図１．３４および図１．３５と比較して傾きが大きくなるが、ΔＭ＞１０を超えると平坦になる。見て分かるように、全螺旋状インダクタンス値の増加は、ΔＭ＝１０まで金属アスペクト比を増加させることによって非常に重要であるが、その後に、インダクタンスの増加はそれほど重要ではなくなる。図１．３７〜図１．３９は、内部空間ｄＩＮ＝５００μ、金属厚さ１００、２００、および３００μの４ターン螺旋状インダクタの全螺旋状インダクタンスを再び示している。すべての厚さに見られるように、２＜ΔＭ＜１０の金属アスペクト比範囲における全螺旋状インダクタンスの相対的増加は、ΔＳ＝５、１０および１５に対して５０％以上である。
[0294]図１．４０は、やはり４ターン螺旋状インダクタについて、ｔ＝５０、１００および２００μの場合の全螺旋状インダクタンスに対する金属厚さの影響を示すが、今度は同じプロットにおいてΔＳ ＝ ５、１０および１５の金属間隔アスペクト比に対して内部空間ｄＩＮ ＝ ６００μを有し、全体像をよく見ることができる。
[0295]図１．４１は、１００ＭＨｚにおける金属厚さｔ＝５０、１００および２００μに対するＱ対ΔＭを示す。図から分かるように、すべての金属厚さに対して、選択された動作周波数でΔＭ値があり、Ｑ値がピークになり、これらのピークはすべてΔＭ＝１０の近傍にある。したがって、１０より大きいΔＭまたはΔＳのいずれについても、アスペクト比には理論上の利点はほとんどない。
[0296]本発明による高アスペクト比の隣接間隔ΔＳと共にこのような高アスペクト比の螺旋状インダクタ巻線ΔＭを配置することはまた、言及される必要がある、従来技術の配置を上回るいくつかの他のさらなる重要な利点をもたらす。
ｉ）同じターン数と内径ｄＩＮに対する面積の縮小
[0297]本発明による面積の縮小はかなり簡単であり、それは巻線の好ましい配置の明らかな利点であるが、これは非常に実用的な利点を有する。これは形状主導の利点である。電磁界解析は不要である。簡単に言うと、より狭い幅と間隔を使用すれば、螺旋の外形寸法はより小さくなる。図１．２３に示すように、螺旋状インダクタの外形寸法ｄＯＵＴは、次のように巻線幅ｄＷと内部空間寸法ｄＩＮに関係する。

（２．１４）
[0298]一方、巻線幅ｄＷは、次のようにｗと間隔ｓに関係する。

（２．１５）
ここで、ｎはターン数である。
[0299]本発明によれば、先に示したように脚部間の相互誘導項が増加しなかったとしても、本発明によれば、式（２．１４）および式（２．１５）に示すように全螺旋面積の非常に有意な縮小を達成することができる。一例として、断面積Ｓが一定に保たれる場合には、厚くて高いアスペクト比のメタライゼーションプロセスについて、式（２．１５）は次のようになる。

（２．１６）
[0300]式（２．１５）は、ΔＭの関数として、所与の金属厚さｔ＝５０、１００、２００、および３００μについてのターン数ｎ＝５についてのΔＭおよびΔＳに関しても書くことができ、その結果を図１．４２に示す。図１．４３は基本的に図１．４２のｙ軸を対数値としたものであり、小さいΔＭ値の場合の巻線幅をよく表している。図から分かるように、ΔＭ＝１０およびΔＳ＝１０、さらにはΔＳ＝５の組み合わせでさえも非常に大きな巻線幅の節約をもたらし、これは従来技術のプロセスでは達成できない小さな螺旋状インダクタの設置面積につながる。
ｉｉ）同じターン数および内径ｄＩＮに対するデッドエリア生成の減少、Ｒ、Ｃの減少、およびＬの増加
[0301]この場合のデッドエリア減少の利点は、前のケースのように単純明快ではないが、螺旋状インダクタの面積縮小と共に抵抗と容量の減少に大きな影響を与える。図１．４４と図１．４５は、各ターンの「デッドエリア」の生成に関するいくつかの重要な幾何学的パラメータを示している。長方形の螺旋において９０°ターンするごとに、直線に比べて抵抗が増加し、さらにキャパシタンスが追加され、脚部の幅に関連した距離で電流分布が乱され、インダクタンスには寄与しない。直線経路に沿って電流が乱される領域の控えめな値は０．５ｗである。この乱される領域は脚部の両側にあるので、誘導的であると仮定することができる有効螺旋脚部長さｌｅｆｆを引き出された長さｌの関数として次のように定義することができる。

（２．１７）
[0302]ここでもまた、所望の断面を維持するために一定のＳ規則を使用することによって、式（２．１７）は、次のようになる。

（２．１８）
[0303]ｚ軸に沿って均一な電流密度を仮定すると、追加の「デッドエリア」抵抗は、

（２．１９）
[0304]ここで、ρは金属巻線の抵抗率である。各ターンについてのこのデッドエリアは、

（２．２０）
[0305]この「デッドエリア」は、各ターンに対して式（２．２０）に比例した望ましくないキャパシタンスの増加を生じる。本発明によれば、式（２．１７）〜式（２．２０）に見られるように、厚さｔを増加させると、螺旋状の誘導部分が増加し、「デッドエリア」が減少し、したがって寄生容量と抵抗が小さくなり、これらすべてによりＱが高いより小さい螺旋が得られる。
ｉｉｉ）全体的なキャパシタンスの低減
[0306]残念なことに、上記の効果は、インダクタンスの増加および減少を脚部ごとに行ったのと同じくらい簡単かつ明確に解析的に示すことはできない。厚さを増やすと、長さあたりのキャパシタンスも増加する。平行平板近似を仮定すると、各内側脚部は、次のようなキャパシタンスを有する。

（２．２１）
[0307]分かるように、各脚部のキャパシタンスは、厚さｔまたは脚部間の間隔のアスペクト比ΔＳの増加と共に増加する。インダクタ値Ｌに対して脚部当たりのキャパシタンスがどれだけ許容できるかを決定することは、合理的かつ許容できる近似によっては解析的に得られない。可能な解決策は、各脚部の共振周波数を空間ｓの関数としてプロットすることである。所望の動作周波数と比較してｓを自己共振周波数より小さくしないことは解決策のように見えるが、それは誤解を招く可能性がある。そのため、この研究では提供しない。
[0308]一方、設計者は、積層インダクタ構造では一般的に当てはまらない長方形構造の設計パラメータｓを制御する。積層インダクタの場合、層間の金属間隔はプロセスによって決まり、これは螺旋の設計者の制御下にはない。他方、この厚い金属の大きなアスペクト比のインターポーザ構造の設計者は間隔ｓを制御し、これは非常に有用な設計の柔軟性を提供する。ただし、解析は脚部ごとの解析ではなく、完全な螺旋状解析として行われる必要がある。高アスペクト比の金属間隔を使用すると、脚部間の相互結合が増加する。それ故、螺旋状インダクタ値Ｌは、より小さな面積またはより少ないターン数で実現することができ、脚部当たりの所望のより小さなキャパシタンス値をもたらす。設計者は、ＰｏｗｅｒＳｐｉｒａｌソフトウェア（カリフォルニア州Ｍｏｒｇａｎ ＨｉｌｌのＯＥＡ Ｉｎｔｅｒｎａｔｉｏｎａｌによって提供される市販のツール）を使用して完全な解析で螺旋を設計することができる。したがって、目的の周波数でのＱ値は間隔の関数として簡単にプロットでき、最後のステップとしてインダクタごとに空間の最適化を行うことができる。
ｉｖ）より良いインダクタンス対周波数特性
[0309]円形に対して解析的に証明されているように［２４、２５］、また、長方形断面の長方形導体の形状で先に示したように、ＲＡＣ／ＲＤＣは、導体の断面に関連するいくつかの幾何学的パラメータに対する平面波の表皮深さの比として定義されるコーナー周波数ｆＣの後で周波数の平方根と共に増加する。本発明によれば、表皮深さを超えない幅で巻線を高アスペクト比にすることによって、従来技術の螺旋状インダクタと比較してコーナー周波数ｆＣを既に非常に著しく増加させているが、それでもなおＲＡＣ／ＲＤＣは周波数の平方根と共に増加する。したがって、単純に周波数に伴うＲＡＣ／ＲＤＣの平方根の増加だけを考慮すると、式（１．２０）で与えられるＱ（ｆ）の関係は周波数の線形関数ではなく周波数の平方根に比例するようになる！
[0310]導体の内部インダクタンスＬＩＮＴは、全く反対に振舞う。ＬＡＣＩＮＴ／ＬＤＣＩＮＴは、周波数が高くなるにつれてＲＡＣ／ＲＤＣと同じ比率で減少する。式（１．２０）で与えられるＱ（ｆ）の関係は有限の値に近づくようになり、周波数の線形関数として増加したり、周波数に伴う抵抗増加だけをとることによって周波数の平方根に比例したりすることはない！幸いなことに、全インダクタンスには、内部インダクタンスＬＩＮＴと外部インダクタンスＬＥＸＴの２つの成分がある。外部インダクタンスは構造全体の相互結合項によるもので、周波数とはほとんど無関係である。したがって、全インダクタンスは周波数の平方根の関数として連続的に減少することはない。それは外部インダクタンス値ＬＥＸＴに近づき、式（１．２０）で与えられるＱ（ｆ）の関係は周波数の平方根に再び比例するようになり、これはインダクタを構築することに関しては非常に良い特性である。本発明によれば、密結合条件を採用することにより、螺旋状インダクタは本質的にはるかに大きい外部インダクタンスＬＥＸＴ成分を有し、したがって周波数による内部インダクタンスの減少は従来技術の螺旋状インダクタと比較して著しく減少する。性能指数ｆＭＥＲＩＴを次のように定義することができる。

（２．２２）
密結合条件でのこの比率は０．６よりも大きい値であり、これは、どの場合でもＬＡＣ／ＬＤＣの比率をどの周波数においてもｆＭＥＲＩＴより小さくすることはできない！
ｖ）「イメージ螺旋」結合の低減
[0311]螺旋状インダクタの典型的な用途では、ｚ方向に、接地面／電源面、パッケージの金属蓋などの、螺旋状インダクタの上部または下部に導電性領域があり得る。これらの高導電性領域では、意図された螺旋状インダクタが渦電流を発生させ、損失を発生させる可能性があるが、これを正確にシミュレートすることはかなり困難である。極端な場合には、これらの高導電性領域は無限大の完全な接地面のように作用し、これらの完全な導電面に関して形成されるが意図された螺旋状インダクタに関して反対方向の電流を運ぶ「イメージ螺旋」があると仮定できる［２４、２５］。この仮定に対する適切な近似等価回路シミュレーションは、イメージ螺旋の入力ピンと出力ピンが短絡されているこれらの高導電性領域までの距離ｄｚの２倍離れた２つの結合された同一螺旋状構造をシミュレートすることである。意図された螺旋とイメージ螺旋の脚部との間のより高い結合は、意図された螺旋状インダクタの実効インダクタンスのより大きな減少を引き起こすだろう。先に密結合条件で示したように、（ｘ、ｙ）方向の巻線間の誘導結合は非常に高く保たれる。他方、ｚ方向の誘導結合は巻線の厚さｔに反比例し、それらの間の距離ｄｚには比例しない！本発明に従って１００〜３００μ程度の巻線厚ｔを有することは、望ましくないイメージ螺旋効果が顕著になり得る臨界距離を増加させる。一方、従来技術の螺旋状のように、互いに隣り合う厚さの薄い巻線を有する広い螺旋状巻線を有する場合、ｚ方向の誘導結合は、密結合条件に示すように非常に大きい（より広い側面に配置された平行な長方形構造が互いに向かい合う）。結論として、ここで定義されている密結合条件は、ΔＭとΔＳが１０以上程度であると定義されているため、このイメージ螺旋効果を非常に効果的に減少させる！
螺旋状インダクタ性能に対するインターポーザ金属厚さの有効性を示すフルパワー螺旋状シミュレーション
[0312]これまで、螺旋状インダクタの性能に大きなメタライゼーションと間隔アスペクト比を備えた厚い金属を使用する利点は、明らかでない問題を明確に理解するために一定の近似の下で解析的に示されてきた。このセクションでは、インダクタ仕様の完全３Ｄ電磁界シミュレーション結果について説明する。これは、ＩＣ、ＭＣＭ、ＰＣＢ、またはその他の高度な実装技術に関する現在の金属加工ルールでさえも考えられなかったであろう。設計するインダクタ値は５、１０、２０、４０、６０、８０、１００、２００ｎＨとする。１０ｎＨを超えるものは、基本的に公知のプロセスでは非現実的な値と見なされる。設計目標をさらに引き上げるために、ＤＣ抵抗の仕様は、１００ＭＨｚのスイッチング周波数を対象としたＦＩＶＲ作業で必要に応じて非常に小さい数に抑えられている。結果は、５０、１００、２００および３００μの金属厚さについて、表［３．１］から表［６］の説明を心要としない表に示されている。
[0313]厚さ＝５０μ、間隔＝１μ、幅＝２μ、Ｓ＝１００μ２、ＩＭＡＸ＝２Ａ
Δｔｗ＝２５、Δｔｓ＝５０
表［３．１］
[0314]厚さ＝５０μ、間隔＝５μ、幅＝２μ、Ｓ＝１００μ２、ＩＭＡＸ＝２Ａ
Δｔｗ＝２５、Δｔｓ＝１０
表［３．２］
[0315]厚さ＝５０μ、間隔＝１０μ、幅＝２μ、Ｓ＝１００μ２、ＩＭＡＸ＝２Ａ
Δｔｗ＝２５、Δｔｓ＝５
表［３．３］
[0316]厚さ＝１００μ、間隔＝１０μ、幅＝４μ、Ｓ＝４００μ２、ＩＭＡＸ＝８Ａ
Δｔｗ＝２５、Δｔｓ＝１０
表［４．１］
[0317]厚さ＝１００μ、間隔＝１０μ、幅＝８μ、Ｓ＝８００μ２、ＩＭＡＸ＝１６Ａ
Δｔｗ＝１２．５、Δｔｓ＝１０
表［４．２］
[0318]厚さ＝２００μ、間隔＝２０μ、幅＝１６μ、Ｓ＝３，２００μ２、ＩＭＡＸ＝３２Ａ
Δｔｗ＝１２．５、Δｔｓ＝１０
表［５．１］
[0319]厚さ＝３００μ、間隔＝２０μ、幅＝６０μ、Ｓ＝１８，０００μ２、ＩＭＡＸ＝１８０Ａ
Δｔｗ＝５、Δｔｓ＝１５
表［６］
[0320]シミュレートされた金属厚さ、間隔、幅はすべて既存のインターポーザ技術で可能であるため、これらは架空のメタライゼーションルールではない。見て分かるように、正確に適した金属厚さを有するインターポーザ技術は、小さな値のオンチップまたはインチップインダクタでさえ報告されていない、これまでにない性能のこれまでにない１ｍｍ×１ｍｍサイズ程度のこれらの今までにない大きな値のインダクタを提供することができる！
[0321]２Ａ程度の負荷電流に対する高効率、大電流バックコンバータ用途の表［３．１］から表［６］に示すように、式（１．１７）で与えられるＲＤＣ＜２０ｍΩの制限は３００μの金属厚さと最大２０ｎＨの値で約１ｍｍ×１ｍｍの面積で最大１８０Ａのインダクタ電流を実現する。これは、複数のインダクタを多相アーキテクチャによって駆動することによってのみ、より大きな負荷電流を達成できることを意味する［３−９］。
[0322]これまでにない小型サイズの大型インダクタにより、多くのインダクタをインターポーザに集積することが可能になり、ＦＩＶＲおよびＲＦＩＣの設計スペースに大きな可能性を広げ、さらには複数のＦＩＶＲアーキテクチャを可能にする。これは、本発明による小型化によって達成可能な大きな進歩を表す。
[0323]実際には、図１．３４〜図１．４３に関連して示し説明したように、ΔＭおよびΔＳについて任意の大きな値を有する標準的なＩＣメタライゼーションプロセスを工面することはできない。代わりに、実用的に達成可能で良好な歩留まりのΔＭおよびΔＳ値のセットを選択しなければならない。図１．３４〜図１．４３に照らして、ＨＡＲＭＳプロセスの実用的な処理限界は、ΔＭ＝１０およびΔＳ＝５〜１０に設定することができ、従来技術の螺旋状インダクタと比較してかなり良好なサイズ、インダクタンス値およびＱの改善を得ることがかなり明らかである。これらの計算されたΔＭおよびΔＳ値でさえも、ＩＣ技術において今日使用されている標準的な金属プロセスでは達成不可能である。先に述べたように、今日利用可能な最も厚い金属プロセスは金属５のみであり、厚さｔ＝４μ、幅および間隔ｗ＝ｓ＝２．８μを有し、ΔＭ＝ΔＳ＝１．４２のみを与え、図から分かるように、これらの数字は図１．３４〜図１．４３の最下端にあり、導出された「密結合」条件を満たしていない。すべて１μ未満の低レベルの金属で、微細なリソグラフィで、今日の「密結合」条件に必要な望ましいΔＳ値を達成することができる。しかし、望ましいＤＣ抵抗および／または電流密度の要求に対して断面積Ｓを満たすためには、それらは非常に広い金属線でしか実現することができず、これは非常に小さいΔＭ＜１値をもたらし、これもまた本発明で定義されるような「密結合」条件を満たさない。本発明で主張するように、螺旋状インダクタの面積および性能を著しく改善するのに望ましい任意の厚さの金属に対して、ΔＭおよびΔＳの両方がそれぞれ１０および５〜１０程度でなければならないことを必要とする。
[0324]現在ΔＳ＝１．４２を与える同じエッチングルールを用いて２０μ程度のＩＣメタライゼーション厚さを開発すると推測したとしても、依然として「密結合」条件を満たすことができない。結果として、望ましい最小値ΔＭ＝１０とΔＳ＝５〜１０を与えることができるよりもメタライゼーションエッチングプロセスを考え出す必要があり、それは今日そして将来にわたってもしばらくの間はおそらく不可能である。代わりに、本発明はそのような構造を実現するための代替技術を提供する。
[0325]シリコンエッチング技術はそのような代替案を提供する。シリコンエッチング技術は何年にもわたって非常に著しく進歩してきた［３４−３５］。さらに２５を超えるアスペクト比（深さ／幅）を有するＳｉエッチング構造が実証されている。これらのプロセスは、シリコン貫通ビア（ＳＴＶ）技術、３Ｄ積層パッケージング、微小電気機械システム（ＭＥＭＳ）、および他の多くの用途で使用されている［３６−４１］。本発明は、全く新しい分野の応用分野における基礎となるプロセスを利用し、本発明者が「ＨＡＲＭＳ」プロセスとして指定したものを提供する。しかし、ＨＡＲＭＳは、逆モードのトレンチ形成において、（ボッシュプロセスとしても知られている）深い反応性シリコンエッチング［３３］と同様の高アスペクト比のＳｉエッチング能力を使用する。同様に、「ＨＡＲＭＳ」技術で使用されるメタライゼーションの方法は、ＳＴＶ技術の全く反対の使用法から派生している。ＳＴＶでは、Ｓｉがエッチングされ、ボイドまたは深いトレンチが形成され、ボイドまたはトレンチが金属で充填される。本発明による「ＨＡＲＭＳ」技術では、Ｓｉをエッチングして、本明細書で「Ｓｉコア」と呼ばれる「壁」または「カラム」を作り出し、金属が「Ｓｉコア」を封入して、螺旋状巻線と外部回路への螺旋状インダクタの電気的接続となるパッドとを形成する。封入金属厚さは、螺旋状インダクタの所望の動作周波数でＲＡＣ／ＲＤＣ＜２を与える前に、請求されているようにｋ＝１．６〜３．８５である表皮深さｋ×δ程度に制限される。
[0326]現在のＨＡＲＭＳ処理ガイドラインは、いくつかの望ましい「最終」寸法について以下に示すように表［７］に概説されている。
表［７］
「ＨＡＲＭＳ」（高アスペクト比のメタライゼーションおよび間隔）インターポーザ技術の処理能力
[0327]図２．１以降は、インターポーザベースの螺旋状インダクタにおける本発明のＨＡＲＭＳプロセスのいくつかの重要な処理ステップを示す。そのようなインダクタは、シリコンウェハベースの回路に実装される。出発材料には３つの基本的な選択肢がある。
[0328]ｉ）図２．１に示すように、出発材料は従来のＳＯＩウェハとすることができる。ＩＣ業界では、ＦＥＬＴ、ボンデッドウェハ、その他のタイプが一般的な選択肢である。これらの種類の構造では、全体の構造は、かなり厚いＳｉＯ２層（１〜２μ）によって分離された２つの異なる厚さの高品質単結晶Ｓｉからなる。Ｓｉのより厚い部分は、典型的には能動デバイス形成のためではなく、機械的取り扱いのために使用される。説明したインターポーザ構造では、螺旋状構造はＳＯＩウェハの任意の一面上に構築することができ、これは所望の螺旋状インダクタ巻線の厚さに応じて５０μ〜４００μの厚さとすることができる。
[0329]ｉｉ）先に示した多くの用途のように、螺旋状インダクタ巻線の所望の厚さが２００μより大きい場合には、ＳＯＩウェハは不要であり、熱成長させた厚い（１μ〜２μ）ＳｉＯ２層を有する従来のＳｉウェハがインターポーザの出発材料として使用される。最終結果に関連して以下に説明するように、図２．３２は両側にＣ４バンプで接続されたＳＴＶ構造の断面を示す。
[0330]完全に集積化されたＩＣアプリケーション（インターポーザなし）。インターポーザを構築し、それをＣ４バンプでＩＣに接続する代わりに、構造全体を１つのユニットとして形成することができる。埋込み酸化物領域の底部は、標準的なウェハ厚さ、すなわち約３００μ〜５００μ程度であり、そしてその後の処理工程のための機械的取扱い能力を提供すること以外には使用されない。したがって、本発明によれば、螺旋状インダクタは、埋込み酸化物の下の「未使用」の厚い下部に組み込まれ、埋込み酸化物に穴をエッチングして能動素子領域の第１層メタライゼーションに接続することによって能動デバイス領域に接続される。ＳＯＩまたはＳＩＭＯＸウェハであり得る両方の出発材料において、ＩＣは、埋め込み酸化物の一方の側に標準的な処理ステップで構築され、それは以下の図において活性層として示される。異なるが関連した３つのプロセスの結果が図２．２６．４、図２．２６．１１および図２．２６．１６に示されており、以下に説明するように、これらは図２．２６のようにインターポーザで作られた構造の結果とよく似ている。他の領域はインターポーザ構造と変わらないため、ＳＴＶ領域のみを示している。出発材料は、ｉ）で説明されたようなＳＯＩウェハまたはＳＩＭＯＸ（酸素注入ウェハ）であってもよく、これもまたプロセッサＩＣまたは高性能デバイスプロセスにおいて一般的である。図２．２６．１〜図２．２６．４は、１〜２ミクロンの厚さの埋め込み酸化物および１〜３ミクロンの活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図であり、インターポーザ構造が不要になる。図の説明は、当業者が構造を作ることを可能にするであろう寸法および特徴を列挙している。同様に、図２．２６．５〜図２．２６．１１は、１〜２ミクロンの厚さの埋め込み酸化物および３ミクロンを超える活性ＩＣ層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図である。最後に、図２．２６．１２〜図２．２６．１６は、ＳＩＭＯＸプロセスによる約２０ｎｍの埋め込み酸化物厚さおよび約２００ｎｍ未満の活性層のための本発明による完全集積構造の製造に含まれる処理ステップの結果の説明図である。これらのプロセスは、埋め込み酸化物の下の基板材料に浸透する活性層を通して一貫したメタライゼーションをもたらす能力が異なる。
[0331]ＳＩＭＯＸプロセスでは、能動デバイスは非常に薄いシリコン層（典型的には２００ｎｍ程度）の上に構築される。埋め込み酸化物は、深い酸素注入によって形成され、２０ｎｍ程度の厚さの埋め込み酸化物構造を形成した後にアニールされる。この厚さの酸化物は、基板内で行われるであろう深いシリコンエッチングのためのエッチストップとして作用しないであろう。
[0332]上記３つのプロセスすべてにおいて、ＩＣ形成プロセスが完了した後に、螺旋状インダクタは能動デバイスの下に構築され、埋め込み酸化物をエッチングし、反対側から金属を堆積させて能動デバイス形成工程の早い段階でそれを以前に堆積した金属に接続する。
[0333]図２．２以降では、シリコン層およびＳｉＯ２層のみが示されている。出発材料としての図２．２またはステップ１を用いて、ステップ２は、シリコン層上に示すような厚さのタンタル堆積を提供することである。ステップ３（図２．４）において、平面図（図０．１）で見られるように螺旋状インダクタの構造を表すタンタルマスキング用の所望のパターンでフォトレジスト層５が堆積される。ステップ４は、最小２μ幅の標準タンタルエッチングであり（図２．５）、それに続くステップ５は、幅２μの深い反応性イオンエッチングである（図２．６）。ステップ６はフォトレジスト除去（図２．７）であるが、このエッチングの影響をよりよく理解するために、図２．７は深いエッチングによって達成された高アスペクト比も示している。言い換えれば、以前の図は、図２．７を平坦化したものである。実際には、アスペクト比が２５：１に近いほど実際にははるかに誇張されているが、これは説明が困難である。この図には、具体的な値の例が示されている。この説明図は以下のステップの基礎を形成する。
[0334]ステップ７（図２．８）は第２のタンタル堆積ステップであり、ピラーの側面、ならびに谷と隆起部を通常の厚さ０．５μにコーティングする。ステップ８（図２．９）は、０．５μ堆積層を除去するために谷と隆起部のみをエッチングする方向性ドライタンタルエッチング工程である。好ましいドライエッチングはプラズマエッチングであり、それはその性質上方向性である。その後に、構造のタンタル部分を電気めっきして（ステップ９、図２．１０）、対向する両方の表面および隆起部の頂部で巻線を被覆する。相互接続を除いて、構造は本質的に完成している。
[0335]図２．１１および図２．１２は、これらの深く狭く狭い間隔の寸法のそのような構造が実際に達成することができることを確認する試験における本発明に基づく方法で作製されたグリッド構造の走査型電子顕微鏡の画像である。実際には、螺旋構造は図２．１０に概略的に示されている形状の隆起部で形成されるだろう。示されている構造は、ΔＳｉＷ＝２５、δＴＡ＝０．５μ、およびｔＳｉ＝５０μで構築されている。
[0336]図２．１４は、図２．１３のＩＮ端子およびＯＵＴ端子のコネクタパッドの上面図である。幅と長さの寸法は、従来の技術に従ってＩＣまたは外部パッドに接続するために、Ｃ４バンプなどの小さなはんだボールを収容するように十分大きくする必要がある。効果的な接続性を保証するために、パッドの幅は巻線幅より広くなければならない。標準的なパッドのｗＰＡＤは、リードタブＣＰＡＤを備えた７５μ〜１００μ平方である。マイクロバンプ技術はより小さいパッド寸法を可能にする。以下に説明するように、リードタブは１つまたは複数の導電性カラムに接続することができる。カラムの断面は、正方形、長方形、三角形、円形、長円形、またはそれらの組み合わせ、あるいは組み合わせの間の相互接続であり得る。例えば図２．２６に示すように、カラムが使用されていない場合には、単純に厚いシリコン基板に接触するＣ４バンプは効果的に導通せず、実際には構築することすらできない。図２．２６．９〜図２．２６．１１は、構造の両側のＣ４バンプに効果的な導通を提供する構造を示している。
[0337]Ｃ４バンプを有する適切なインターポーザ構造を達成するためには、インダクタおよびその端子を誘電材料内に埋め込むことが必要である。ステップ１０（図２．１５）は、構造上のパッドおよびバンプ位置を選択することができるように、例えばＳｉＯ２の従来の低圧化学気相堆積によるなど、構造を誘電体に浸漬するプロセスである。他の代替物は、Ｃ４バンプとより効果的に接続するために構造の平坦化を達成するためのポリアミドまたはパリレン堆積などの良好なステップカバレージを有する有機誘電材料である。
[0338]ＨＡＲＭＳプロセスにおけるパッドは２つの主な機能を有し、それらの幾何学的形状は、図２．１４に示すように、螺旋状巻線の全幅ｗに関係なく、螺旋状巻線ｗよりも大きいｗＰＡＤの寸法を有する正方形として保持されることが好ましい。
[0339]パッドの第１の機能は、インターポーザの上のはんだバンプから厚い螺旋状巻線の底部まで３００μ程度の低い抵抗率の経路を提供することであり、その一方で電気的接続性に対するはんだバンプルールは維持される。それらの配置とサイズは基本的に、与えられた周期的な「パッドアレイ間隔ルール」で配置された７５〜１００μ程度のパッドサイズを有するはんだバンプルールによって決定される。任意の配置ではなく、パッドをアレイ状に配置すると、インターポーザとＩＣ上のバンプとの位置合わせが容易になる。
[0340]ステップ１１は、単一パッドに対してパッドエッチングを施すことである。一辺当たり７５〜１００μのパッドサイズを有する、図２．１６に示すような単一正方形のＳｉパッドコアを有するパッドを有することは、インターポーザの上部のはんだバンプの場所から厚い螺旋状巻線の底部まで多くの用途にとって望ましい低抵抗経路を与える。図２．３４．２に示す上の４つの曲線は、シリコンコアの厚さの関数としてのδＥＰ＝２、４、６および８μの電気めっきの厚さの関数としてのＳＴＶ抵抗を示す。図から分かるように、ＳＴＶ抵抗とＣ４バンプの最上部からインダクタの最下部までの分布抵抗である「接触抵抗」は、Ｓｉコアの厚さが２００μを超えると２ｍΩより大きくなる可能性がある。図２．３４．２から分かるように、接触抵抗は、［δＥＰ＝２μ］に対して、非常に小さい２０ｍΩに近づくことさえある！すべてのインダクタは２つのＣ４バンプ接続を持ち、図２．３３に示すように、インダクタの２倍の接触抵抗と能動的螺旋状巻線抵抗を含む「全抵抗」は、ＤＣ／ＤＣコンバータ用途では２０ｍΩ未満に保つ必要がある。したがって、この「見かけ上の」低抵抗は、実際にはこれらの用途には許容できないほど高く、１ｍΩ未満に抑える必要がある！
[0341]しかし、インターポーザの上にあるはんだバンプの厚い螺旋状巻線の底部への抵抗をさらに減らし、より良い接触を生み出すために、下にある構造を２δＥＰよりも狭い間隔で配置された正方形のＳｉカラムのアレイとして構築でき、これは一般的に図２．１７と図２．１７．１に示すようにアレイ間隔で使用される。したがって、ステップ１１．１は代替的なステップである。この配置では、図２．１７に示すように、電気めっき工程でカラム間の空間が電気めっき金属で埋められる。もちろんこれは螺旋状巻線では完全に避けなければならないことである！図２．１６に示す単純化されたシングルＳｉコアパッド接続と比較して、この配置は、インターポーザの上部のはんだバンプと厚い螺旋状巻線の底部との間の抵抗をはるかに小さくし、これは３Ｄ抵抗シミュレーションで示すことができる。正方形のＳｉカラムのサイズは、Ｓｉコアの厚さの関数であり、最小寸法が２μ×２μである同じΔＳｉＷ＝２５のルールを使用して計算することができる。Ｓｉコアの厚さｔ３Ｓｉが３００μでδＥＰ＝８μの場合の例として、正方形のＳｉカラムの寸法は１２μ程度であり、間隔は１６μ未満である。図２．１７．１は、はんだバンプから厚い螺旋状巻線の底部までの電流経路の有効面積を大幅に増やし、良好なコンタクトの歩留まりを向上させる配置の例である。
[0342]図２．３４．１は、垂直導電性グリッド構造を生成するδＥＰ＝２、４、６および８μの電気めっき厚さについて、Ｓｉコア厚さの関数として１００μパッドサイズに収まることができる整数個のシリコンカラムを示す。５００μのＳｉコア厚さに向かうプロットの最も右端に見られるように、３〜４個のＳｉカラムは、Ｓｉカラム寸法を配列することによってそれらの間に２δＥＰ間隔で並んで適合することができる。図２．３４．２に示されている４つの曲線のうち下の方の群は、単一のＳｉ列の配置と比較して、螺旋状インダクタのＳＴＶと「接触抵抗」に対するこのＳｉカラムのアレイ配列構成の影響を示している。見て分かるように、１ｍΩのしきい値（下の破線としてマークされている）の接触抵抗は、Ｓｉコアの厚さがさらに厚い場合でも、この構成で対処することができる。
[0343]図２．１８を参照すると、下地の電気めっき金属（ＥＰ層）へのＣ４バンプ接続の配置を可能にするために誘電体を開くバンプパッドエッチング工程（ステップ１２）の結果が示されている（ステップ１３ 図２．１９）。
[0344]螺旋状構造のための電気めっき工程は電気めっきのために使用される電極を必要とするので、すべての螺旋構造は電気めっきプロセスの間にこの電極に接続しなければならない。ウェハスケール接続は、図２．２０のように周辺に電極を持つグリッドを構築することによって形成される。これらの電極は後にダイシングプロセス中に切断され、それによって螺旋状構造が引き出される。
[0345]個々の螺旋状構造を示す図２．１４から分かるように、規則的なバンプ配置についてのパッドアレイルールは、バンプとパッドが正しく位置合わせされるように螺旋状構造を設定位置に配置するように強制する。このパッドアレイルールは、ＰｏｗｅｒＳｐｉｒａｌ（カリフォルニア州モーガンヒルのＯＥＡ Ｉｎｔｅｒｎａｔｉｏｎａｌの製品として入手可能）などの正確で高度な電磁３Ｄシミュレータによって満たされ、最小パッドクリアランスＣＰＡＤを有する与えられたＨＡＲＭＳプロセスルールに対して幅ｗおよび内側寸法ｄＩＮを調整し、バンプの配置に関するパッドアレイルールを維持することによって、螺旋状インダクタを、その電流Ｉ、Ｑ、ＲＡＣ、ＲＤＣの仕様をも満たす望ましいインダクタンス値Ｌで自動的に設計する。図１．６．１に示すようにそれらを任意に配置するのではなく、両方のパッドが図２．１４に示すようにパッドアレイの列に整列され、螺旋状構造に対して中心にある場合には、パッドアレイルールはより簡単に満たされる。
[0346]ＨＡＲＭＳプロセスに従って製造された構造におけるパッドの第２の機能はＳＴＶを形成することである。図２．１７に示すように２δＥＰよりも小さい間隔を有する正方形Ｓｉカラムのアレイとしてパッドを作ることは、図２．１６に示す単純化された単一Ｓｉコアパッド接続と比較して数倍少ないＳＴＶ抵抗をもたらし、垂直抵抗低減の効果は図２．３４．２に詳細に示されている。
[0347]図２．１１と図２．１２に示した走査型電子顕微鏡（ＳＥＭ）写真は、ｔ３Ｓｉ＝５０μのＳｉＯウェハ上の１０μｘ１０μの仕上がりサイズの穴のＳｉエッチング能力を示している。図から分かるように、Ｓｉエッチングされた穴は、その間に３μの間隔を有し、ＳｉＯ２層までずっと完成された０．５μの厚さのＴａで非常に均一に封入されている。ｗＳｉは２μで、ΔＳｉＷ＝５０／２＝２５、ΔＳｉＳ＝５０／１２＝４．１６となる。それらは、６インチウェハ全体にわたって非常に均一な導電性グリッド構造を示している。
[0348]図２．２７は、Ｓｉコア間の間隔が１５μでΔｗ＝１０およびΔｗ＝５の密結合条件を達成する、２．０μ電気めっきメタライゼーション厚で、ΔＳｉ＝２５ルールを有する４７．５μ厚の「Ｓｉコア」を使用して螺旋状巻線寸法が得られる望ましい結果を示す。図から分かるように、処理パラメータは、ＪＭＡＸ＝２×１０６Ａ／ｃｍ２のエレクトロマイグレーション制限電流密度で５．１Ａを運ぶことができる非常に大きい電気めっき金属断面積Ｓ＝２５５μ２を与える。「完成した」巻線間の最小スペースは、１５μのＳｉコア間の間隔でΔＭ＝７．１４を与えるｓＭＩＮ＝１０μで処理することができる。
[0349]より大きな電流および／またはより低いＤＣ抵抗が必要とされる場合、図２．２８に示すように調整すべき２つのパラメータがあり、それらはＳｉコアの厚さｔ３Ｓｉおよびそれを封入する電気めっき金属厚さδＥＰである。タンタル（Ｔａ）の抵抗率は銅またはアルミニウムなどの電気めっき金属の抵抗率の約１０倍であるので、堆積されたＴａの厚さδＴａが抵抗に与える影響を無視して、「大雑把な」計算を単純化することができる。図２．２８に示す構造は、２９１．５μのＳｉコアｔ３Ｓｉ厚とδＥＰ＝８μを有し、Ｓ＝５，１９９μ２の金属断面積を与え、これは同じＪＭＡＸ＝２×１０６ Ａ／ｃｍ２のエレクトロマイグレーション制限電流密度で１０３Ａを運ぶことができる。分かるように、両方の断面構造は、本明細書に開示されている「密結合」条件および利用可能なＨＡＲＭＳ処理能力を満たしている。完成した巻線間の最小スペースはｓＭＩＮ＝３０μで処理することができ、７７μのＳｉコア間の間隔でΔＭ＝１０，４７を与える。今日のＩＣ技術で利用可能な最も厚い金属ルール（ｔ＝４μとｗ＝ｓ＝２．８μ）を使用して単位長さあたり同じ電流または同じ抵抗を達成したい場合には、１０００μ幅を超える金属トラック幅を有する必要があるが、これは、公知のＩＣ技術では基本的に考えられないことである！これらの広い金属幅を有することはまた、巻線間の相互結合を事実上全く与えることがなく、内部インダクタンス成分のみを有する螺旋状インダクタを生成し、いかなるＩＣ寸法内にも収まらないであろう！
[0350]図２．２８．１は、いくつかの異なる電気めっき厚および０．５μ厚のタンタルについてのシリコンコア幅および全巻線幅対シリコンコア厚を示すグラフである。図２．２８．２は、いくつかの異なる電気めっき厚および０．５μ厚のタンタルについての、シリコン対シリコンコア間隔対シリコンコア厚を示すグラフである。
[0351]一般に、動作周波数を定義するので、ＲＡＣ／ＲＤＣ＜２の条件を維持するために、封入する電気めっき金属厚さδＥＰは既に設定パラメータであり、ＨＡＲＭＳプロセスを設定するための１つのパラメータｔ３Ｓｉだけが残る。
[0352]２μの最小Ｔａ堆積幅、０．５μの厚さおよびＳｉコアアスペクト比ΔＳｉＷ ＜２５、ならびに所望の電気めっき金属厚さδＥＭなどのいくつかの設定ルールを用いて、良好な歩留まりおよび制御可能なＨＡＲＭＳプロセスを実現することができので、螺旋状インダクタの所望の完成寸法とＳｉコア寸法との間の関係は、図２．２９〜図２．３０に示されるように非線形となる。図２．２９は、δＥＭ＝２、４、６および８μに対して所望のΔｗ値を達成するために必要なＳｉコア厚さｔ３Ｓｉを示す。理解できるように、δＥＭが増加するにつれて、「密結合」条件を満たすためにより大きなｔ３Ｓｉが必要となる。破線はΔｗ＝１０であり、それとδＥＭ＝２、４、６および８μの曲線群との交点は、このΔｗ＝１０の「密結合」条件を達成するためのプロセスに必要なｔ３Ｓｉを与える。ほとんどの用途について図２．２９に見られるように、ちょうどＨＡＲＭＳプロセスの処理点から、ｔ３Ｓｉは２００μより大きくなければならない！もう１つの重要な関係は、電気めっきされた金属領域の断面積であり、これは、図２．３０に示す螺旋状インダクタの抵抗を決定する。図から分かるように、ｔ３ＳｉおよびδＥＭを調整することによって、非常に小さい配置面積で非常に大きい断面積を達成することができ、これは従来技術のメタライゼーションルールおよび能力では行うことができない。ｔ３Ｓｉの関数としての５，０００μの長さおよびδＥＭ＝２、４、６および８μの螺旋状巻線の、結果として生じる最大エレクトロマイグレーション電流密度制限電流能力および線抵抗を、計算における電気めっき材料として銅の場合について図２．３１．１および図２．３１．２に示す。要約すると、本発明のＨＡＲＭＳ処理能力と、極めて低い線抵抗および高い電流搬送能力とを用いて、密結合条件の必要とされるすべての目的を達成することができる。
[0353]図２．２１〜図２．２６は、両面接続性のためにＳｉＯウェハを処理した結果を示す。図２．２１では、タンタル堆積物が底部または保持ウェハ上に配置され、ウェハの裏側から接続するためのエッチングされた領域が螺旋状パッド位置またはＳＴＶ位置に位置合わせされる。図２．２２では、Ｓｉエッチング工程により、先に説明したように、埋め込み酸化物ＳｉＯ２に対する深い反応性イオンエッチングが生じる。図２．２３は、その層を除去して螺旋状パッドの下側またはＳＴＶの下側を露出させるためのＳｉＯエッチング工程の結果である。図２．２４は、パッド全体またはＳＴＶ構造を横切って電気的接続性を確立するために、露出した壁およびボイドを被覆するさらなるタンタル堆積工程の結果を示す。図２．２５は、同じ領域を覆う電気めっき工程の結果を示している。最後に、Ｃ４バンプをパッドまたはＳＴＶと電気的に接続してボイドに配置することができる（図２．２６）。（Ｃ４バンプのアレイの一部としての）このＣ４バンプを有するチップ全体およびインターポーザは、次にバンプにバンプを搭載する状態にある。
[0354]ＳＴＶにＳｉＯウェハを使用させる際の処理の困難さは、図２．２１〜図２．２６に明確に示されている。他方、Ｓｉコアの厚さが２００μを超えると得られる性能の利点もまた明らかである。Ｓｉコアの厚さが２００μ未満である必要はない。Ｓｉコアの厚さが２００μを超えると、出発材料としてのＳｉＯウェハの必要性が完全に排除され、両面接続性の非常に望ましい特徴を有するインターポーザを製造することが可能になり、ＳＴＶを有することは図２．２１〜図２．２６に示すよりはるかに簡単なプロセスである。したがって、図２．３２に示すように、底部にＣ４はんだバンプのある、片面に厚さ１〜２μのＳｉＯ２を成長させた、２００μ以上の範囲の任意の厚さの通常のＳｉウェハを使用することによって、処理は非常に簡単になる。
「ＨＡＲＭＳ」インターポーザ技術のさらなる使用と応用
大電力ＩＣ用の低インピーダンス電力／接地供給回路網
[0355]図２．３１に見られるように、「ＨＡＲＭＳ」（厚く高いアスペクト比の金属）インターポーザ技術の金属ルールは、ＰＣＢ技術と比較しても、非常に小さい金属幅と間隔でも非常に小さい抵抗値を実現できる。これは、この能力の向上の発見が螺旋状インダクタの設計に限定されないことを示唆している。本発明は、大型ＩＣにおけるＩＲドロップの問題を単純化するためにＩＣ自体に電力を分配するのを支援することに拡張することができ、これは高電力プロセッサ設計において深刻な問題である。
[0356]ＩＣプロセスの形状を縮小すると、ＩＣの面積あたりの電流密度分布が増加し、スケーリング則によって規定される電源電圧が低下する。許容できる電圧降下でこれらの大電流を分配することは常に難しい課題であった、しかし今それはさらにもっと困難な仕事になりつつある。ＦＩＶＲを求める主な理由の１つは、この問題の解決策を見つけることにも関連しており、これは、プロセッサの動作によっても制御できるＩＣ自体で１．８Ｖ電源を１Ｖに高い効率で下げることである。
[0357]「ＨＡＲＭＳ」インターポーザはこの問題をかなり簡単に解決することができる。図２．２８に示すように、３２μの間隔幅の合計幅を与えるｔＳｉ ＝ ３００μおよび８μのＣｕ電気めっきを考慮して、２．８ｍｉｌ（７１．１２μ）の厚さおよび１０．９４ｍｉｌ（２７８μ）の幅に相当する２オンスのＣｕを有するＰＣＢ技術においてさえも事前に達成不可能なチップ上で長距離用にＶＤＤ／ＶＳＳラインをストラップすることができる。さらに、非常に小さい抵抗に加えて、ＶＤＤラインをＶＳＳラインでシールドすることができ、ループインダクタンスの大幅な低下を引き起こす。
[0358]単純な電力／接地供給回路網のインダクタンスに対するＳｉコアの厚さの影響は、図２．２７および図２．２８に示す断面について比較的非常に明確に示すことができる。表［８．１］を参照する。
ｔ＝５０、ｗ＝５、Δｗ＝１０、ｌ＝５ｍｍ（５，０００μ）Ｒ＝５４６ｍΩ
（Ｌ１１＝５．７０３ｎＨ、Ｌ２１＝Ｌ１２、Ｌ２３＝Ｌ１２、Ｌ３１＝Ｌ１３、Ｌ３２＝Ｌ２３）

表［８．１］は、最小の抵抗とインダクタンスで拡大された断面積によって３Ａより大きい電流を達成できることを示しているが、今日他の誰も近づくことさえできない。
５ ｍｍのワイヤ長（ｔ＝４μ、ｗ＝２．８μ、ｓ＝２．８μ、およびＪＭＡＸ＝２×１０６Ａ／ｃｍ２の場合）に対して今日可能な最善の方法は、２２５ｍＡ以下の最大電流である。
Ｌ１１＝７．７９２ｎＨ、Ｌ１２＝６．４６７ｎＨ、Ｌ１３＝５．７９１ｎＨ、Ｌｌｏｏｐ＝１．３２５ｎＨ、ＲＣｕ＝７．７Ω、Ｓ＝１１．２μ２、ＩＭＡＸ＝２２４ｍＡ。
結論：同じ断面積Ｓ＝１５３μ２に必要な幅は３８．２５μである。
[0359]表［８．１］の列３〜４は、長さ５ ｍｍ（５，０００μ）、厚さ５０μ、幅５μのＣｕ幅のＶＳＳ／ＶＤＤ／ＶＳＳ並列給電回路網に対応する３×３のインダクタンス行列の第１行を示している。表［８．１］の２行目と３行目に示すように、ＶＳＳ／ＶＤＤ／ＶＳＳ並列給電回路網間の均一な間隔は１０μと５μである。列６は、ＶＤＤ／ＶＳＳペアだけのループインダクタンスの半分である。列７は、インダクタンス行列の対角要素とハーフループインダクタンスとの比を示し、これは無限遠リターンパスを有するループと比較したインダクタンス低減比の尺度である。見て分かるように、インダクタンスの減少は非常に重要である。このような数値は、接地面を備えたＰＣＢでは達成できない！
[0360]下記の表［８．１］は、厚さ４μのＣｕの可能な最も厚い金属厚さと２．８μの間隔および幅を用いた従来技術を比較している。本明細書のように、５０μ厚のＳｉコアであっても、本発明のＨＡＲＭＳプロセスを使用した、電力／接地給電回路網のインダクタンス、抵抗低減、およびその電流搬送能力の増加は この用途に最適なプロセスと比較して、単純にチャートから外れている！表の下の最後の注は、ＨＡＲＭＳプロセスで使用されているｗ ＝５μと比較して、最も厚い金属プロセスを使用して同じ抵抗と電流容量を達成するために必要な金属幅が３８．２５μであることを示しており、１．３２５ｎＨの与えられた値と比較してハーフループインダクタンス値は基本的にわずかに減少しており、ＨＡＲＭＳプロセスが０．４０２ｎＨの値を与えることができる！
ｔ＝３００、ｗ＝３０、Δｗ＝１０、ｌ＝５ ｍｍ（５，０００μ）Ｒ＝１５ｍΩ
（Ｌ１１＝３．９２４ｎＨ Ｌ２１＝Ｌ１２、Ｌ２３＝Ｌ１２、Ｌ３１＝Ｌ１３、Ｌ３２＝Ｌ１２）
表［８．２］
ｔ＝３００、ｗ＝３０、Δｗ＝１０、ｌ＝５ｍｍ（５，０００μ）、ＲＣｕ＝１５．６６ｍΩ、Ｓ＝５，５０８μ２、ＩＭＡＸ＝１１０Ａ
（Ｌ２１＝Ｌ１２、Ｌ２３＝Ｌ１２、Ｌ３１＝Ｌ１３、Ｌ３２＝Ｌ１２）
５ ｍｍのワイヤ長で今日可能な最良
（ｔ＝４μ、ｗ＝２．８μ、ｓ＝２．８μ、およびＪＭＡＸ＝２×１０６Ａ／ｃｍ２の場合）
Ｌ１１＝７．７９２ｎＨ、Ｌ１２＝６．４６７ｎＨ、Ｌ１３＝５．７９１ｎＨ、Ｌｌｏｏｐ＝１．３２５ｎＨ、ＲＣｕ＝７．７Ω、Ｓ＝１１．２μ２、ＩＭＡＸ＝２２４ｍＡ
同じ断面積Ｓ＝５，５０８μ２に必要な幅は１，３７７μである（１．３７７ｍｍは一般的なチップよりも大きい！）。
[0361]同様に、表［８．２］の列３〜４は、長さ５ｍｍ（５，０００μ）、厚さ３００μのＣｕ幅のＶＳＳ／ＶＤＤ／ＶＳＳ並列給電回路網に対応する３×３のインダクタンス行列の第１行を示している。表［８．２］の行２と３に示されているように、ＶＳＳ／ＶＤＤ／ＶＳＳ並列給電回路網間の均一な間隔は６０と３０μとする。表［８．２］の下の最後の注は、ＨＡＲＭＳプロセスで使用されているｗ ＝３０μと比較して、最も厚い金属プロセスを使用して同じ抵抗と電流容量を達成するために必要な金属幅が１，３７７μであることを示しており、１．３２５ｎＨの与えられた値と比較してハーフループインダクタンス値はわずかに減少しており、ＨＡＲＭＳプロセスが０．３８８ｎＨの値を与えることができる！
[0362]ＨＡＲＭＳプロセスを使用して設計されたインターポーザをＶＤＤ／ＶＳＳストラッピングとして使用することは、表［８．１］と表［８．２］で非常に明確に実証されており、大電流を消費するＩＣのＶＤＤ／ＶＳＳ回路網設計において大きな利点である。基本的にＶＳＳシールドをＶＤＤに非常に近接して有するので、この構成によって得られる非常に高い相互インダクタンスは、それ自体ではＶＤＤラインの自己インダクタンスよりはるかに小さい、非常に小さい供給ループインダクタンスを生成する。これに加えて、電力供給ネットワークは非常に小さい直列抵抗を有するかなり大きな分布キャパシタンスを有するであろう。５ｍｍ長のＶＤＤ／ＶＳＳペアの容量は、表［８．１］と表［８．２］の７列目に示されており、かなり大きい値であり、本発明がなければ、今日のいかなる従来のＩＣプロセスにおいても実現することは不可能である。これらの望ましい特性はどれも、現在利用可能なあらゆるパッケージング、ＭＣＭ、薄膜、厚膜またはいかなるＰＣＢ技術においても達成することができない。それ故、本発明は著しい進歩を表す。
ＨＡＲＭＳプロセスの選択領域における誘電体としてＰＺＴ／ＰＬＺＴ材料を用いた大容量デカップリングキャパシタの集積
[0363]いかなるＩＣにおいても大きな電流スパイクから保護するために、ＩＣ内のノイズ発生回路のできるだけ近くに大きな値のデカップリングキャパシタンスを配置する必要がある。上述の低インピーダンスＶＤＤ／ＶＳＳ回路網設計はこの問題を軽減するが、特にプロセッサ設計における高速かつ小さいクロックスキュー要件のために、常に高い値のオンチップデカップリングキャパシタが必要とされている。大容量のオンチップデカップリングキャパシタを配置すると、かなりの面積が無駄になる。しかしながら、これらは、キャパシタンスプレートを形成する櫛形フィンガの間の選択された領域に誘電体としてＰＺＴ／ＰＬＺＴ材料を堆積することによって既に非常に大きな分布キャパシタンスを有するＨＡＲＭＳプロセスに統合することができる。これらの材料は強誘電体材料（ジルコン酸チタン酸鉛）としても知られており［化学的にはＰｂＺｒｘＴｉ（１−ｘ）Ｏ３（０≦ｘ≦１）］、それらのドーピングに応じて３００から１０，０００程度の非常に大きな比誘電率を有し、これにより、大容量のオフチップデカップリングキャパシタや回路設計に必要な大容量のキャパシタが不要になる。本発明によるキャパシタ構造は図２．３５に示すとおりである。２つの電極はそれぞれ、交互配置または櫛形配置で横方向に隣接して配置された垂直フィンガを有する。この用途は主にデカップリングキャパシタ用であるが、他の用途も考えられる。
ＩＣ技術における集積化制御インピーダンス伝送線路
[0364]どのような半導体プロセスにおいてもインピーダンス制御された伝送線路を構築することは困難である。ＧａＡｓ ＩＣなどの半絶縁性基板の半導体技術では、それはより簡単な問題であるが、低抵抗率線の要件のためにそれらは大きな空間を占める。シリコンＩＣの場合、シリコン材料の有限の導電性のために、「スローウェーブ」現象の問題は大面積要件に加えて深刻な問題である。
[0365]伝送線路の特性インピーダンスＺ０は、次のように与えられる。

（２．２３）
ここで、Ｒ、Ｌ、Ｇ、Ｃ、ωはそれぞれ抵抗、インダクタンス、コンダクタンス、単位長さあたりのキャパシタンス、角周波数である。式（２．２３）から分かるように、良好な伝送線路を生成するためには、ＬωおよびＣωと比較して小さいＲおよびＧ値が必要である。この条件は、次のようによく知られている近似式で、ほぼ周波数に依存しないＺ０を与える。

（２．２４）
[0366]本明細書に開示するＳｉコア技術は、図２．３１．２に示すように、はるかに小さい配置面積で脚部またはセグメントの単位長さ当たりの抵抗値が非常に低いので、本発明を利用して制御された特性インピーダンス伝送線路を構築できる。非常に小さな面積を使用して５０〜７５オーム程度の望ましい特性インピーダンスを持つ伝送線路を構築するためのパラメータを表［８．１］および表［８．２］に示す。表［８．１］および［８．２］の列８は、間隔およびそれらに対応するΔＳの関数として、一対の高アスペクト比のメタライゼーション要素として構成された特性インピーダンス値を示す。典型的な伝送線路は、密結合条件では、中央の脚部と隣接する２本の脚部の３つのセグメントで構成されている。この構造は他の公知のＩＣ技術では不可能である。表［８．１］および表［８．２］の列９は、５ ｍｍ長の伝送線路に対する共振周波数の集中定数回路の計算値である。
フレックス技術における螺旋状構造の実装
[0367]真に厚くて高アスペクト比の金属（ＨＡＲＭＳ）インターポーザ技術がない場合、試験および検証の目的で、以下に説明するように、本発明によるフレックスＰＣＢ技術を使用して螺旋状構造を構築および試験して、性能の向上にアクセスし、そのようなインターポーザメタライゼーションプロセスが利用可能になった場合の性能の向上を見積もった。フレックスＰＣＢ技術は、誘電体および形成された可撓性シートもしくはストリップによって絶縁された導電層が回路を形成するために使用される可撓性形態のプリント回路基板（ＰＣＢ）技術としてよく知られている。フレックスＰＣＢ技術は今まで一度も本用途に適用されていない。標準的でない要件によるＩＣメタライゼーションプロセスの開発は高価で長いプロセスであるため、作業を正当化するために非常に費用対効果の高い方法を使用して効率の良い結果を示すことが役立つ。それにもかかわらず、フレックス構造はそれ自体でも有用であることが決定され、そしてこの理由のためにそれらは一種の小型インダクタとしてここに開示する。本発明の範囲に入る積層多層構造を形成する、本明細書では単層および折り畳み単層と呼ばれる、２つのタイプのフレックスＰＣＢベースの螺旋状構造が開示され、試験目的および場合によっては実用的な用途のために構築された。
[0368]本明細書に開示されているフレックス構造の主な目的は、非常に限られた機械的技術およびリソースで構築するのが容易であり、理論的に導出された「密結合」条件を検証する構造を生成できることである。しかしながら、小型の機械的製造機器を使用して、本明細書に記載のすべてのフレックス構造を容易に小型化することができる。
タイプ１のフレックス構造：フレックス螺旋状構造：
[0369]第１のタイプのフレックスＰＣＢベースの螺旋状構造は、図３．１に示すフレックス技術パラメータで指定された最小半径３２ｍｉｌ（８１２．８μ）よりも大きい誘電体コア半径の周りに巻かれた多数の異なる金属線幅を有する標準フレックスＰＣＢ技術を使用して構築された。使用されている公知のフレックスＰＣＢ技術の標準技術パラメータは、図３．１、図３．２および図３．８に示されている。いくつかのインダクタは異なるターン数で構築され、インターポーザ技術の「厚さ」に対応する幅変化の影響が評価された。図から分かるように、これらのインダクタはインターポーザインダクタほど小さくはないが、これらの試作品は広い寸法の導体を互いに接近させて配置することで低周波でのインダクタンス値と少ないターン数で性能向上する利点を実証でき、したがって、「密結合条件」の利点を実験的に実証した。この結果はまた、実際に特許請求される発明の設計の容易さを実証し、そしてそれらの理論的導出においてなされた仮定の妥当性を実験的に確認するための容易かつ費用対効果の高い方法であった。
[0370]採用された標準フレックスＰＣＢ技術プロセスによる圧延銅の厚さは、１．４ｍｉｌ（３５．５６μ）として図３．１に示されている。これは表［２］に示すように２５〜５０ＭＨｚの範囲の用途で本発明の有用性を実証するための表皮深さδに依存する望ましい幅に対応する。代替物として、金（Ａｕ）を導電性材料として使用することができ、これにより、はるかに小さい曲率半径を有する一層薄い構造が可能になる。銅の厚さを変えることはできないので、トラックをより広くすることによって高いアスペクト比の要件を実証することができ、これは標準フレックス技術に違反することなく容易に行うことができる。ΔＭ＝１０の金属幅アスペクト比を目標にすると、１４ｍｉｌの最小トラック幅が必要となる。他方、ΔＳ＝５の隣接金属間隔アスペクト比を達成するためには、図３．８に与えられた数を使用して、２．６×５＝１３ｍｉｌのトラック幅が必要である。このΔＳ＝５の数字は、２．６×１０＝２６ｍｉｌのトラック幅を使用することによってΔＳ＝１０に拡張することができる。したがって、１４ｍｉｌ（３５５．６μ）幅のフレックストラックを有するフレックス螺旋を構築することは、本発明の理論的導出を実証し、それは非常に容易に実現することができる。すべての仮定が正しい場合には、導出を実験的に検証するために、１４ｍｉｌのトラック幅と１４ｍｉｌよりも広い幅と狭い幅を持つフレックス螺旋状トラック幅を持つフレックス螺旋状構造を作成し、それらの性能を測定値と比較する必要がある。３ｍｉｌ（７６．２μ）のフレックス技術の最小トラック幅から始めて、３、６、１２、１３、１５および２６ｍｉｌのトラック幅で構築された６つの異なるフレックス螺旋状構造は、シミュレートされた構造の全範囲を実証する。
[0371]考慮すべき重要な問題は、フレックス螺旋状構造をＰＣＢに接続することであり、ここでは、測定のためにいくつかの準備をする必要がある。１つの明らかな選択はタイプ５２０１５−３ＴＥ ＡＭＰなどのフレックス−ＰＣＢコネクタを使用することである。この３ピンフラットコネクタの幅は４９３ｍｉｌ（１２，５２２．２μ）、長さは２７３ｍｉｌ（６，９３４．２μ）である。図３．３に示すような接続寸法では、フレックス−ＰＣＢコネクタの拡張領域は５００ｍｉｌ（１２，７００μ）未満にはならない。したがって、フレックス螺旋状構造の長さは、良好な電気的測定を提供するためにこの長さの５〜１０倍程度でなければならず、６．３５〜１２．７ ｃｍの長さが得られる！一例として、フレックス長ｄｘ＝５００ｍｉｌ（１２，７００μまたは１２．７ｃｍ）を使用した場合には、螺旋状インダクタの幾何学的長さはコネクタ長の約１０倍になり、測定回路／フィクスチャに関連するトレース長と電気的測定は、外部回路によって生じる寄生成分ではなく、螺旋状インダクタによって支配される。
[0372]下に配置されたＰＣＢへの接続は図３．７に示すように行われるので、フレックス螺旋状の内寸ｄＩＮはコネクタ延長領域のフレックストレースの幅より小さくすることはできない。フレックスリボンの両端から１０ｍｉｌの間隔をあけて、管理可能な最小の内寸は４０８ｍｉｌ（１０，３６３．２μ）になる。手動での巻きと取り扱いを容易にするために、図３．６に示すようにｄＩＮ＝５００ｍｉｌを使用する。
[0373]ｄＩＮ＝５００ｍｉｌで、螺旋状インダクタが支配的な測定を達成するという目標を達成しようとすると、最小ターン数は５より大きくなければならない。５ターンのフレックス螺旋状インダクタは、９，５００ｍｉｌの螺旋状巻線長さ（プラス上記の接続に必要な延長サイズ）を有する。
[0374]タイプ５２０１５−３ＴＥ ＡＭＰコネクタなどの３ピンコネクタを使用すると、同じフレックスレイアウトに同じターン数で３つの異なるトレース幅を埋め込むことができ、測定セットアップでスペースを節約できるという利点がある。図３．４および図３．５に示すような垂直積層３インダクタフレックス構造でも、結合電気測定を行い、図３．３に示すような単一トレース螺旋状インダクタの性能と比較することができる。
[0375]図３．５に示すように、５、１０、２０のトレース幅と端からの１０ｍｉｌの間隔と１０ｍｉｌのクリアランスを持つ３つのトレースを有するフレックス螺旋状は、図３．７に示すようにＰＣＢの上部で７５ｍｉｌ（１，９０５μ、１．９０５ｍｍ）のフレックス螺旋高さを与える。結果として、３つの垂直に積層されたフレックスインダクタの全体寸法は、約５４０ｍｉｌ×５４０ｍｉｌ（１３，７１６μまたは１３．７１６ｍｍ）となり、高さは１，９０５μまたは１．９０５ｍｍとなり、これは扱いやすい取扱い寸法である。
[0376]フレックス−ＰＣＢコネクタ拡張領域の端点には、フレックストレースとコネクタ間の良好な接続性を保証するための補強材がある。ＰＣＢカットアウトは、フレックス接続が下層のＰＣＢに接続できるようにするために、少なくとも５００ｍｉｌの高さでフレックスとスチフナの厚さに対して十分な幅にするべきである。Ｂ接続用にフレックス螺旋の底部からＰＣＢの厚さの距離だけアンダーパス領域を設けると、巻線への容量性および誘導性の結合が減少し、これによっても性能が向上する。
ＰＣＢトランス用のタイプ１のフレックス螺旋構造および望ましい電圧／電流／インピーダンス変換比のための単一数の機械的巻線プロセスを有するバラン構造
[0377]多くの用途では、ＰＣＢ上に小型の高性能カスタムトランスとバランが必要である。図３．９．１〜図３．１１は、１層目の金属と比較して２層目のフレックス金属の長さと幅を調整するだけで、２層フレックス技術を使用してこれらの構造を簡単かつ容易に構築できることを示す。分圧比は、単に第１層金属と第２層金属の長さの比である。知られているように、いかなる種類のトランスにおいても、一次巻線と二次巻線との間の巻数比が一次巻線と二次巻線との間の電圧比を決定する。トランス／バラン構造を構築する従来技術の方法では、絶縁された巻線の数に等しい機械的巻線プロセスを経なければならず、これは困難であり時間がかかる。図３．９〜図３．１１に示す構造の製造においては、機械的巻線工程は１つしかない。各絶縁されたインダクタの等価ターン数（ｎ１、ｎ２、ｎ３、…）は、それらの長さの比（ｄ１、ｄ２、ｄ３、…）によって自動的に決定され、単一のフレックス構造として決定および構築するのが非常に簡単になる。図から分かるように、長さが十分に大きいという条件で、２層のフレックス技術だけで、それらの間の任意の所望の電圧変換比で、任意の数の絶縁された巻線を作ることができる。この手法は、大型の高電力トランスにも適用できる。
[0378]そのような巻線構造の中央領域は磁気コアを有することもでき、これは小型トランス／バラン／インダクタ構造について非常に容易に同じ領域内でインダクタ値を非常に著しく増加させる別の方法である。
タイプ２のフレックス構造：折り畳みフレックスコイル
[0379]第２のタイプのフレックスベースの螺旋状構造、すなわち折り畳みフレックスコイルもまた、タイプ１のフレックスインダクタと同様の寸法を有する多層積層インダクタ構造を示す。ビアからトレースへの遷移領域における高いビア抵抗および電流再分布は、ＰＣＢの性能制限および面積における主要な要因であるので、本発明の多層フレックスインダクタは、蛇行構造を折り畳むことによってビアなしで構築することができる。このようにして、図４．１に示すように蛇行パターンを有する単層フレックス構造を有することができる。フレックスリボンは、図４．１に点線で示すように、平行軸に沿って交互の方向に扇状に折り畳まれる。扇状折り畳みは、必要なだけ多くのターンを生成するのに必要な回数だけ行われる。交互の折り畳み操作の数は、所望のターン数の２倍である。これは、単層フレックス技術のみを使用して積層型多層インダクタを製造するためのコスト効率および面積効率の良い方法である。
[0380]蛇行メタライゼーショントラック幅は、同じ幅と間隔の巻線の垂直配置と水平配置との間の公正な実験的比較を行うために、同じ内部空間ｄＩＮ＝５００ｍｉｌの周りに描かれた３、６、１２、１３、１５または２０ｍｉｌであるタイプ１のフレックス構造で使用されるものと同じであり得る。そのような構造が構築されて試験された。タイプ１のフレックス螺旋状構造と互換性のあるインダクタ形状を作るために、フレックスコイル構造はｌ＝５００ｍｉｌとｆ＝１００ｍｉｌを有し、これは許容される最小曲率半径（３２ｍｉｌ）の２倍より大きい数である。代替物として、金（Ａｕ）を導電性材料として使用することができ、これにより、はるかに小さい曲率半径を有する一層薄い構造が可能になる。
[0381]フレックストラック幅が１３ｍｉｌ、トラックエッジから１０ｍｉｌの延長部分が５４６ｍｉｌのフレックスリボン幅になる。５ターンコイルの場合、周期構造を１０回交互に折り畳むと長さが６，１３０ｍｉｌになり、これはタイプ１のフレックス螺旋構造で計算したときのフレックス長さ９，５００ｍｉｌよりも小さい。５ターンコイルの全厚さはしたがって約４０ｍｉｌである。
[0382]この扇状折り畳み技術は、折り目の間で直線ではない曲線または他の構造を含む、図４．３においてＰＳＹＭとして示される折り目の中心に点対称性を有する任意の螺旋形状を生成するために使用することができる。一般的な望ましい構造は、図４．３に示すように、正方形の内部領域に沿った円と八角形である。これらの半円形コイル構造は、ＦＩＶＲの研究に示されている進歩したパッケージング技術によって作られたコイルに似ており、電流を乱さず、従来技術のコイルに比べてより良いＱおよびより低い直列抵抗を与える。［３−５］
[0383]タイプ１とタイプ２のフレックスインダクタの製造可能性と性能を比較すると、タイプ１のフレックス螺旋の選択がより良い選択である。タイプ２のフレックス構造の最も重要な用途は、非常によく似た２つの異なる金属巻線構造の公正な実験的比較であった。両方とも同じインダクタンス行列を与える同じ幅、間隔、同じアスペクト比を有する、巻線の積み重ねられた水平配置と比較して、ＨＡＲＭＳの巻線構成プロセスにおける垂直に配置された高アスペクト比の配置のはるかに良好なＱ性能は、ＡＣ電流密度分布で行われた仮定が有効であり、高周波において著しく低いＡＣ抵抗ではるかに均一なＡＣ電流分布を与えることを示す。当然のことながら、長方形断面ワイヤのＡＣ電流密度分布および結果として生じるＡＣ抵抗は、空間におけるその配向とは無関係であるべきである。この仮定は、空間内の自立型直線ワイヤには完全に当てはまるが、螺旋構造またはコイル構造として形成されているときには当てはまらない！マクスウェルの方程式、アンペールの法則、ヘルムホルツの波動方程式がこの非常に実用的で有用な結論のために働いていると言うのは適切であろう！
[0384]高アスペクト比メタライゼーション（ＨＡＲＭＳ）インターポーザプロセスの開発と共に、螺旋状インダクタの実効インダクタンス、ここでは「密結合条件」を増加させるための道がある。特定の実施形態では、本プロセスに従って作られた４つの隣接する巻線がより密接に結合し、螺旋状インダクタンスを増加させ、その結果、すべての周波数で螺旋状インダクタンスのＱが増加する。この構成は、タイプ２のフレックス構造およびメタライゼーションの第２のアスペクト比パラメータに対応している。
[0385]インターポーザプロセスは、市販されているものよりもはるかに厚い金属プロセスであるだけでなく、高アスペクト比の間隔ルールも必要とする。これは、ＩＣ処理で今日明らかに利用可能な最も厚い金属が、幅２．８μ、間隔２．８μの単なる４μの厚さであるという、公知の「厚い金属プロセス」と同じではない。さらに、本発明を支持する計算によれば、金属の幅は表皮深さ程度でなければならないが、所望のＤＣ抵抗およびエレクトロマイグレーションルールを満たすために、ほとんどの場合５０μより厚くなければならない。メタライゼーションルールがこれらの金属の幅／厚さ寸法を金属厚さよりも大きい間隔だけで供給することができる場合には、デバイスは決して密結合条件を達成することができないであろう。
[0386]本発明について特定の実施形態を参照して説明した。他の実施形態は当業者には明らかであろう。したがって、本発明がそれらの特定の実施形態に限定されることを意図するものではない。むしろ、本発明は添付の特許請求の範囲によって定義されるべきである。

Claims (32)

  1. 小型インダクタであって、
    前記インダクタの最大サイズを制限する半導体基板と、
    前記半導体基板内に形成され、ターン間に間隔をあけて多重ターン巻線として螺旋状に成形された金属導電素子と、を含み、
    前記巻線は、幅寸法よりもはるかに大きい厚さ寸法として規定される高アスペクト比で構成され、前記巻線のターンは、前記幅寸法に匹敵するスケールで狭い間隔で配置され、複数のターンにわたって高い結合係数として規定される密結合条件を達成する、インダクタ。
  2. 前記密結合条件が２番目に最も隣接するターンにおいて少なくとも０．５の結合係数で達成されるように、前記巻線は、少なくとも１０の厚さ対幅比および少なくとも５の隣接するターン間の幅対間隔比を有する、請求項１に記載のインダクタ。
  3. 前記半導体基板はインターポーザであり、前記巻線の端子と、
    前記端子を通して前記巻線に結合されて外部電気接続を提供するパッドと、をさらに含む、請求項１に記載のインダクタ。
  4. 前記電気接続を確立するために前記パッドに並置されたはんだバンプをさらに含む、請求項３に記載のインダクタ。
  5. 前記巻線の端子には、前記基板内に平行に配置された複数のシリコンカラムが設けられ、前記シリコンカラムは、前記パッドに対して導電性を高めて電気抵抗を低減するために前記パッドに隣接して導電性アレイを形成するのに十分に狭い間隔で配置される、請求項４に記載のインダクタ。
  6. 前記シリコンカラムは、正方形、長方形、三角形、円形、長円形、それらの組み合わせ、および組み合わせの相互接続から選択される断面のものである、請求項５に記載のインダクタ。
  7. パッドは、規則的な長方形アレイで半導体基板に形成されている、請求項４に記載のインダクタ。
  8. 前記パッドは入力パッドおよび出力パッドを含み、前記入力パッドは前記長方形アレイの共通の行上で前記出力パッドと位置合わせされている、請求項７に記載のインダクタ。
  9. 前記半導体基板は、第１の面および第２の面を含み、前記第１の面は前記第２の面から前記絶縁層によって分離され、半導体回路が前記第１の面に設けられ、前記巻線が前記第２の面に設けられる、請求項１に記載のインダクタ。
  10. 前記半導体回路が形成された後に前記金属導電素子が形成され、前記金属導電素子は、前記第２の面から前記絶縁層を貫通して前記第１の面まで延在する端子をさらに含む、請求項９に記載のインダクタ。
  11. 前記幅寸法は表皮深さと同程度の大きさになるように選択される、請求項１に記載のインダクタ。
  12. 前記巻線は、前記インダクタの設計周波数において１より大きいＱを有する直線状の最も内側のセグメントを有する、請求項１に記載のインダクタ。
  13. インダクタであって、
    可撓性誘電体シートの中または上に導電性素子で形成された巻線であって、前記可撓性シートの中または上の前記導電性素子の幅は、前記可撓性シートの中または上の前記導電性素子の深さよりも実質的に大きい、巻線を含み、
    前記巻線は前記シートの中または上に連続対称パターンで形成され、次にオーバーレイに折り畳まれ、その結果、前記導電性素子の前記セグメントが互いに隣接し、前記シートによって分離されて、複数ターンにわたって高い結合係数として規定される密結合条件を達成し、前記インダクタは外部電気接続用の端子を有する、インダクタ。
  14. 前記深さは、表皮深さと同程度の大きさになるように選択される、請求項１３に記載のインダクタ。
  15. 前記巻線は、前記インダクタの設計周波数において１より大きいＱを有する直線状の最も内側のセグメントを有する、請求項１３に記載のインダクタ。
  16. インダクタであって、
    可撓性誘電体リボンの中または上に導電性素子で形成された巻線であって、前記リボンの中または上の前記導電性素子の幅は、前記可撓性リボンの中または上の前記導電性素子の深さよりも実質的に大きい、巻線を含み、
    前記巻線は、中心軸の周りで前記可撓性リボンのコイル内に配置され、その結果、前記導電性素子が、互いに隣接し、かつ前記リボンによって分離されたターンを画定して、複数のターンにわたって高い結合係数として規定された密結合条件を達成し、前記インダクタは外部電気接続用の端子を有する、インダクタ。
  17. 前記深さは、表皮深さと同程度の大きさになるように選択される、請求項１６に記載のインダクタ。
  18. 前記巻線は、前記インダクタの設計周波数において１より大きいＱを有する直線状の最も内側のセグメントを有する、請求項１６に記載のインダクタ。
  19. 半導体チップ内に小型電子部品を製造するための方法であって、
    半導体基板を提供するステップと、その後に、
    巻線幅ｗよりも小さい幅の螺旋状隆起部を残すのに十分な幅であって、かつ、設計長さの螺旋状表面パターンに連続的な隆起部を生じさせるために、巻線間隔ｓに対して十分な間隔の螺旋状パターンで連続チャネルを前記半導体基板にエッチングするステップであって、前記隆起部の高さは巻線厚さｔを確立するのに十分である、ステップと、
    半導体−金属接着剤として結合材料を前記隆起部の表面に塗布するステップと、
    前記螺旋状隆起部上に金属導体をめっきするステップであって、前記めっきするステップの堆積深さは、前記螺旋状隆起部のめっきされた対向する壁の間隔ｓによって決定され、前記螺旋状隆起部の隆起部幅と前記隆起部の側面上の前記めっきの合計厚さとの和は、巻線幅ｗに対応する、ステップと、
    前記チャネルの底部を選択的にエッチング除去するステップであって、それによって、隆起部の長さに沿って前記隆起部の対向するめっきされた壁の間に絶縁チャネル底部およびギャップを形成し、巻線間の間隔ｓによって分離された厚さｔおよび幅ｗの巻線を確立して、多重ターンインダクタを形成し、それによって、前記巻線は幅ｗよりもはるかに大きい厚さｔとして規定される高アスペクト比で構成され、前記巻線のターンは、前記幅ｗに匹敵するスケールで間隔ｓの狭い間隔で配置され、複数のターンにわたって高い結合係数として規定される密結合条件を達成する、ステップと、を含む方法。
  20. 前記選択的エッチングプロセスは方向性エッチングを含む、請求項１９に記載の方法。
  21. 前記方向性エッチングは深い反応性イオンエッチングを含む、請求項２０に記載の方法。
  22. 前記巻線を形成する前記螺旋状パターンは直線状セグメントを含む、請求項１９に記載の方法。
  23. 前記巻線は、前記インダクタの設計周波数において１より大きいＱを有する直線状の最も内側のセグメントを有する、請求項２２に記載のインダクタ。
  24. 前記幅は、表皮深さと同程度の大きさになるように選択される、請求項１９に記載の方法。
  25. 前記半導体基板を提供する前記ステップは、半導体回路を提供するステップを含み、前記半導体基板は、第１の面および第２の面を有し、前記第１の面は絶縁層によって前記第２の面から分離され、前記半導体回路は前記第１の面に設けられ、前記巻線は前記第２の面に設けられる、請求項１９に記載の方法。
  26. 小型伝送線路であって、
    前記伝送線路の最大サイズを制限する半導体基板と、
    前記半導体基板に形成され、間隔をあけて配置された複数の金属導電性脚部と、を含み、
    前記脚部は、幅寸法よりもはるかに大きい厚さ寸法として規定される高アスペクト比で構成され、前記脚部は、前記幅寸法に匹敵するスケールで狭い間隔で配置され、複数の脚部にわたって高い結合係数として規定される密結合条件を達成する、伝送線路。
  27. 前記密結合条件が２番目に最も隣接する脚部において少なくとも０．５の結合係数で達成されるように、前記脚部は、少なくとも１０の厚さ対幅比および少なくとも５の隣接する脚部間の幅対間隔比を有する、請求項２６に記載の伝送線路。
  28. 前記半導体基板はインターポーザであり、前記脚部の端子と、前記端子を通して前記脚部に結合されて外部電気接続を提供するパッドと、をさらに含む、請求項２６に記載の伝送線路。
  29. キャパシタであって、
    前記キャパシタの最大サイズを制限する半導体基板と、
    前記半導体基板内に形成された第１の金属導電素子であって、前記第１の金属導電素子は複数の第１のフィンガとして成形され、前記複数の第１のフィンガは前記第１のフィンガ間に間隔をあけて第１の電極に結合され、前記第１の金属導電素子は、幅寸法よりもはるかに大きい厚さ寸法として規定される高アスペクト比で構成され、前記第１のフィンガは、前記幅寸法に匹敵するスケールで狭い間隔で配置され、複数のフィンガにわたって高い結合係数として規定される密結合条件を達成する、第１の金属導電素子と、
    前記半導体基板内に形成された第２の金属導電素子であって、前記第２の金属導電素子は複数の第２のフィンガとして成形され、前記複数の第２のフィンガは前記第２のフィンガ間に間隔をあけて第２の電極に結合され、前記第２の金属導電素子は、密結合条件を達成するために高アスペクト比で構成される、第２の金属導電素子と、を含み、
    前記第１のフィンガと前記第２のフィンガは互いに噛み合い、
    前記第１のフィンガと前記第２のフィンガとの間には誘電材料が配置される、キャパシタ。
  30. 前記誘電材料はＰＬＺＴである、請求項２９に記載のキャパシタ。
  31. 前記第１のフィンガは、最も近接した前記第１のフィンガで少なくとも０．５の結合係数で前記密結合条件が達成されるように、少なくとも１０の厚さ対幅の比、および少なくとも５の隣接する第２のフィンガ間の幅対間隔の比を有する、請求項３０に記載のキャパシタ。
  32. 前記半導体基板はインターポーザであり、前記第１および第２の電極の端子と、前記端子を通して前記電極に結合されて外部電気接続を提供するパッドと、をさらに含む、請求項３０に記載のキャパシタ。
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