CN110291600A - 小型电感器和相关电路器件及其制造方法 - Google Patents

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Abstract

本发明提供用于集成电路的新型电路元件，其包含结构，其中厚度尺寸远大于宽度尺寸并且相比宽度尺寸具有更小的间隔，以便实现紧耦合条件。这类结构适合于在集成电路中形成电感器，电容器，传输线和低阻抗配电网络。宽度尺寸与趋肤深度处于同一数量级。实施例包含设置在硅衬底中的盘旋绕组，所述盘旋绕组由深的、窄的、导体覆盖的盘旋脊形成，所述盘旋脊由窄的盘旋沟槽隔开。其它实施例包含在柔性绝缘带中或柔性绝缘带上形成的宽的、薄的导体，所述导体被缠绕成彼此相邻的匝；或在柔性绝缘板中或柔性绝缘板上的导体，柔性绝缘板通过彼此相邻的绕组折叠成多个层，此外，制造方法包含对深的、窄的螺旋沟槽进行定向蚀刻以在硅中形成绕组。

Description

小型电感器和相关电路器件及其制造方法
技术领域
本PCT申请要求2016年10月4日提交的美国专利申请第15/285,310号的权益和优先权。出于所有目的，所述专利申请的全部内容以引用的方式并入本文中。
背景技术
本发明涉及一种用于与集成电路和某些类型的小型分立电路一起使用的小型电路器件，以及用于制造这类装置的方法。本发明涉及例如对常规小型盘旋式电感器的改进和替换。其它实施例包含集成电路中的传输线、电容器和低阻抗配电网络。更具体地说，公开了具有数学证明的设计技术和结构，这容许在一个实施例中和在诸如集成电路芯片和电力供应器等小型结构中发现高电流分布问题的应用中实现具有良好品质因数Q的小型、极高电流和高电感的器件。
已知一类称为盘旋式电感器的装置用于半导体装置，并且它们代表可根据本发明所制造的一种实例类型的装置。盘旋式电感器定义成具有特征电感的平面结构，并且其在某种程度上已知用于实现集成电路中的电感器及其封装技术。其广泛用于LNA(低噪声放大器)、VCO(压控振荡器)、PLL(锁相环)设计中的RFIC(射频集成电路)。最近，已考虑将盘旋式电感器用于DC/DC转换器结构中，主要用于降压转换器设计，以满足对处理器设计的片上的、高电流、低电压要求。[3-9][附图标记参考以下列出的参考项目]。
为了适当设计而作为预备的准确分析要求对复杂的电磁学的良好理解，并建议需要尖端且准确的分析软件。在尽可能最小的区域中设计具有所需电感值和AC性能的盘旋式电感器是比分析给定结构更困难的优化问题。对于在低于200MHz下以良好品质(Q>10(品质因数))操作的应用场合，由于在相当小的面积(如在一侧上不超过数百微米的区域)内的高电流规格(1A到130A)和大很多的所需电感值(10nH到80nH)，因而扩展小面积盘旋式电感器的理念以将其用于如在DC/DC转换器架构中的电力空间对所给出的处理技术的设计带来更多困难的限制。这是使用与集成电路架构[3-24]相关的现行处理技术几乎不可能解决的问题。因此，目前已知的唯一选择是使用片外电感器。这类电感器在设计[3-24]中遭遇不期望的问题并且相对于半导体装置中的元件的尺寸本身并不小，导致整个系统尺寸上的大面积惩罚。
任何电感器的电磁性能都很复杂。与电容器和电阻器相比，即使是分布式电路模型也高度复杂。分布式电路模型要求许多需根据物理几何形状来计算的互耦电感器、电阻器和电容器。然而，与其相关联的复杂电磁性能相比，分布式电路模型仍然是理解盘旋式电感器的电路性能的一种较为简单的方法。为了理解所解释的本发明，从电感器基础开始是有利的。本文中使用复杂的电磁性能仿真和由三维仿真结果的简化解导出的电路模型。因此，本发明是用于实现小型电感装置的基础教程。
发明人将感谢瑞士洛桑瑞士联邦理工学院微电子系统实验室(MicroelectronicSystems Laboratory Swiss Federal Institute of Technology,Lausanne,Switzerland)的尤素夫勒比齐(Yusuf Leblebici)博士和森伊兹库奇克埃罗格卢(SenizE.Kucuk Eroglu)博士在如本文中所公开的制造结构中提供技术援助，并感谢加利福尼亚州圣地亚哥(San Diego,California)的迈克尔布鲁诺利(Michael Brunolli)中提出了这一非常具有挑战性的问题、电路层面的讨论和他在这项工作中的不断鼓励。
参考文献
以下参考文献(其中许多在本文中引用)提供了对本发明的补充和背景信息，并且出于所有目的通过引用并入本文中。它们并不表示与本发明相关的程度。
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5.“哈斯维尔(“Haswell”)：IA 22nm处理器系列”,N.库尔德等，ISSCC 2014,旧金山，2014。
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9.“用于下一代微处理器的电压调节器”托尼洛佩斯(Toni Lopez)，莱因霍尔德艾尔费里奇(Reinhold Elferich)和爱德华阿拉孔(Eduard Alarcon)，ISBN 978-1-4419-7559-1。
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14.“片内电感效应的案例研究(提取和分析)”欧.E.阿克苏(O.E.Akcasu)，
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15.“片内电感效应的案例研究(提取和分析)”，奥斯曼E.阿克卡苏(OsmanE.Akcasu)，受邀，美国消防协会建模研讨会(FSA Modeling Workshop)，1999年5月24日，加利福尼亚州圣何塞。
16.“同步开关噪声的片内感应效应对配电网络的影响和对于高速处理器设计的接地电势上升分析”，奥斯曼E.阿克卡苏(Osman E.Akcasu)，穆罕默德.泰佩德伦利奥格鲁(Mehmet Tepedelenlioglu)，凯雷姆·阿克卡苏(Kerem Akcasu)，受邀，IMAPS下一代IC和封装设计，1999年7月15-17日，加利福尼亚州索尔旺
17.“互连的RC(0)、RC、RCL和RCLK建模及其对几千兆赫处理器设计的影响的总体性和比较性研究”，奥斯曼.E阿克卡苏(Osman E.Akcasu)、奥努尔.乌斯卢(Onur Uslu)、纳加拉杰.奈斯(Nagaraj NS)、图凡.克拉克(Tufan Colak)、斯蒂芬.黑尔(Stephen Hale)和E德蒙.苏(Edmund Soo)，受邀，2002年3月，美国电气工程师学会(IEEE)2002年质量与效率研讨会，加利福尼亚州圣克拉拉(Santa Clara,CA)。
18.“RF集成电路的盘旋式和RF通路三维设计和分析工具”，奥斯曼.阿克卡苏(Osman E.Akcasu)、哈里斯.巴希特(Haris Basit)、凯雷姆.阿克卡苏(Kerem Akcasu)、图凡.科莱克(Tufan Colak)和易卜拉欣.阿克卡伊(Ibrahim Akcay)受邀，2002年9月8日，FSA研讨会。
19.“防止输入输出环中同时出现开关噪声和接地电势上升问题的实践方法”，奥斯曼.阿克卡苏(Osman E.Akcasu)、杰里·塔林格(Jerry Tallinger)和凯雷姆.阿克卡苏(Kerem Akcasu)，设计大会，2003年1月27-30日
20.“60nm和90nm互连建模挑战”，奥斯曼.E阿克卡苏(Osman E.Akcasu)受邀，FSA技术会议，2004年10月4-7日。
21.“90nm以下的互连寄生RLC和延迟可变性，物理起源及其对特征几何定标的影响”，奥斯曼E阿克卡苏(Osman E.Akcasu)受邀，IDV，2007年12月13-14日，印度班加罗尔。
22.“采用0.18微米硅CMOS工艺技术制造的有源和无源器件的性能评估，最高可达22GHz，”B.西迪克.亚尔曼(B.Siddik Yarman)，凯末尔.奥萨诺格鲁(Kemal Ozanoglu)，奥努尔.乌斯卢(Onur Uslu)，富森.塞尔库(Fusun Selcuk)，奥.E尔塞.阿克卡斯(O.ErsedAkcasu)，IEEJ国际反车辆地雷研讨会(IEEJ International Workshop on AVLSI)，2008年，土耳其伊斯坦布尔(Istanbul,Turkey)。
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32.微型电子器件封装手册，由拉奥R.图马拉(Rao R.Tummala)和尤金J.雷马谢夫斯基(Eugene J.Rymaszewski)编辑，范诺斯特兰赖因霍尔德(Van Nostrand Reinhold)，纽约，版权所有1989，ISBN 0-442-20578-3
33.“各向异性蚀刻硅的方法”，弗朗兹莱尔默(Franz Laermer)，安德里亚席尔普(Andrea Schilp)，美国专利5,501,893,1996年3月26日。
34.“由于与纵横比相关的传输和微负载效应，硅的深度反应离子蚀刻中可达到的最大纵横比”，杨荣勋(Junghoon Yeom,)，吴言(Yan Wu)，约翰C.塞比(John C.Selby)和马克A.香农(Mark A.Shannon)，真空科学杂志.技术.B 23(6)，2005年11月/12月，第2319-2329页。
35.“硅中亚微米沟槽的超高纵横比深度反应离子蚀刻”，贾亚拉克什米帕拉苏曼(Jayalakshmi Parasurman)，阿南德萨曼瓦尔(Anand Summanwar)，弗雷德里克马蒂(Frederic Marty)，菲利普巴塞特(Philippe Basset)，丹E.安杰莱斯库(DanE.Angelescu)和塔里克布尔乌纳(Tarik Bourouina)，IEEE微机械系统杂志，2012-0181。
36.“使用焊料粉末薄膜在铜凸点上施加焊料帽的工艺”，美国专利7790597，B2，2010年9月7日。
37.“具有控制器和动态随机存取存储器堆的双面3D封装件的设计和组装”，刘玺(Xi Liu)、李明(Ming Li)、唐马伦(Don Mullen)、朱莉娅克莱恩(Julia Cline)和苏雷什K.西塔拉曼(Suresh K.Sitaraman)，2012年第62届电子元件和技术会议(IEEE)。
38.“用于高带宽智能移动应用的超高输入/输出密度玻璃/硅插入物”，戈库尔.库马尔(Gomul Kumar)，Tapobrata Bandyopadhyay，维贾伊.苏库马兰(Vijay Sukumaran)，文基孙达拉姆(Venky Sundaram)，Sung Kyu Lim和拉奥R.图马拉(Rao R.Tummala)。2011年电子元件和技术会议。
39.“贯通封装件的铜通孔对玻璃插入物的热性能的影响”，桑贝姆乔(SangbeomCho)、文基孙达拉姆(Venky Sundaram)、拉奥R.图马拉(Rao R.Tummala)和约根德拉K.乔希(Yogendra K.Joshi)。电子电气工程师协会(IEEE)组件、包装和制造技术交易，第5卷，第8期，2015年8月。
40.“具有与硅中的硅通路间距相同的封装件通孔的超薄3-D玻璃插入物的设计、制造和特征形成硅通路”，维贾伊.苏库马兰(Vijay Sukumaran)、戈库尔.库马尔(GokulKumar)、库什克.拉马钱德兰(Koushik Ramachandran)、余亚.铃木(Yuya Suzuki)、卡亚.德米尔(Kaya Demir)、佐藤洋一郎(Yoichiro Sato)、托西凯特.塞基(Toshikate Seki)、文基.孙达拉姆(Venky Sundaram)和拉奥.R.图马拉(Rao R.Tummala)。电子电气工程师协会(IEEE)组件、包装和制造技术交易，第4卷，第5期，2014年5月。
41.“用于移动应用场合的300mm尺寸超薄玻璃插入物技术和高品质嵌入式盘旋式电感”，吴莱(WC Lai)、庄HH(HH Chuang)、蔡崇信(CH Tsai)、叶EH(EH Yeh)、林CH(CH Lin)、TH Peng(TH Peng)、严立军(LJ Yen)、廖伟雄(WS Liao)、洪俊雄(JN Hung)、常春宇(CCSheu)、CH俞(CH Yu)王春华(CT Wang)、易建联(KC Yee)和俞道格(Doug Yu)，国际电子装置会议，2013年12月。
发明内容
根据本发明，提供了根据各种公开制造技术的小型电路器件，所述技术适合于形成或嵌入半导体结构或耦合到小型电路并且基于在导电区段当中紧耦合原理适合作为电感器、电容器、传输线和配电网络。在一个具体实施例中，提供一种用于集成电路应用的小型电感器，所述小型电感器包括矩形横截面金属导电元件，所述金属导电元件在各种配置中形成为多匝绕组，该多匝绕组由相邻区段形成并且设置成使得厚度尺寸远大于宽度尺寸，且绕组在宽度尺寸上在与宽度尺寸相当的规模上具有紧密的间隔，以实现跨多个匝的紧耦合。其它实施例包含设置在硅衬底中的盘旋式绕组，所述盘旋式绕组由较深的、较窄的、导体覆盖的盘旋脊形成，所述螺旋脊由窄的盘旋通道槽或谷隔开。特别适用于实验验证的其它实施例包含在薄的柔性绝缘衬底片(柔性技术)上形成的宽的、薄的导体(对应于常规绕组)，其中所述片缠绕成卷状物，其中导体形成的绕组彼此相邻。替代地，导体形成在薄的绝缘片上且折叠或堆叠成层，其中导体形成的绕组彼此相邻。能够使用柔性膜处理技术制造替代实施例装置的导体。导体可以以连续盘旋或矩形盘旋结构配置，并经由插入物附接到常规半导体芯片。由于跨多个绕组实现非常紧密的耦合，因而导体具有足够的表面积以在预期或设计频率下支持预期或设计电流，这两种情况下的电流都显著大于目前已知的电流。进一步根据本发明，一种制造电感器的方法包括通过蚀刻在通常为硅的绝缘衬底内进行蚀刻而形成具有明显深度的窄的盘旋脊，随后用导体电镀衬底，且最后对脊之间的谷进行定向蚀刻以去除导体，从而建立连续、紧密间隔的绕组，该绕组的宽度显著大于导体厚度或脊深度。所述制造技术适用于传输线和电容器。
公开的设计参数允许在适合于电力应用场合的较低频率范围下工作时实现非常小的面积、较大的值和高Q电感器，以及针对给定的处理技术在任何频率范围下实现相对较高的Q、小面积的电感器。这类装置的大小使它们与许多半导体芯片设计兼容。根据本发明构造的电感器可以实现迄今为止在小型电感器中无法实现的电感值。
参考以下结合附图和嵌入表格的详细描述，将更好地理解本发明。图和表格中的书面描述形成本发明的组成部分。
附图说明
图[0.1]是根据本发明第一实施例的盘旋式绕组电感器的俯视图。
图[0.2]是图[0.1]的盘旋式绕组电感器的立体图。
图[0.3]是根据本发明第二实施例的柔性盘旋式绕组电感器的俯视图。
图[0.4]是图[0.3]的电感器的立体图。
图[0.5]是本发明第三实施例的立体图，其中示出挠曲成形的折叠线圈。
图[1.1]是用于说明用于分析电感器的参数的图。
图[1.2]是用于说明导电绕组的宽度和厚度的关系如何的图表。
图[1.3]是用于定义互感关系的第一图。
图[1.3.1]是用于限定长度和间距的图。
图[1.3.2]是用于定义互感关系的第二图。
图[1.4]是显示导电绕组的厚度与横截面积的关系的图表。
图[1.5.1]是电感器的长度与电感器横截面积和厚度之间的关系的图表。
图[1.6.1]是根据本发明的方形盘旋式电感器的俯视图，其被构建成插入物结构，图中示出了根据本发明的分析参数。
图[1.7.1]是构建有第一插入物结构的盘旋式电感器的横截面侧视图，图中示出插入物顶部和底部上的用于外部连接和IC连接的C4凸块端子。
图[1.7.2]是插入物结构和集成电路之间的第一耦合的横截面侧视图。
图[1.8.1]是构建有第二插入物结构的盘旋式电感器的横截面侧视图，其中C4凸块端子连接在装置的一侧上。
图[1.8.2]是插入物结构(与图[1.8.1]相比是颠倒的)与集成电路之间的第二耦合的横截面侧视图。
图[1.9.1]是具有用于分析插入物结构电感器的参数的横截面侧视图。
图[1.9.2]是根据本发明的具有用于分析另一插入物结构电感器的参数的横截面侧视图。
图[1.10]是示出作为频率的函数的趋肤深度的图表。
图[1.11.1]是说明伯努利函数(Bernoulli Function)的图表。
图[1.11.2]是示出伯努利函数细节的图表。
图[1.12]是多层电感器的横截面侧视图，其中将参数标记出以用于分析。
图[1.13.1]是示出根据本发明的电感器中的最佳厚度的解的图表。
图[1.14.1]是示出根据本发明的电感器中的最佳厚度的一系列解的图表。
图[1.14.2]是示出图[1.14.1]的细节的图表。
图[1.15.1]是说明最佳厚度的一系列解的图表。
图[1.15.2]是说明图[1.15.1]的细节的图表。
图[1.16.1]是说明最佳厚度的一系列解的图表。
图[1.16.2]是示出图[1.16.1]的细节的图表。
图[1.17.1]是说明最佳厚度的一系列解的图表。
图[1.17.2]是示出图[1.17.1]的细节的图表。
图[1.18.1]是示出各种电感器20nH、40nH、60nH和80nH的QPEAK变化幅度随频率变化的图表。
图[1.18.2]是示出使用“单侧解”近似法的均匀电流密度和电流密度分布的图表。
图[1.19]是示出在各种厚度和Q下的物理实践解的图表。
图[1.20.1]是示出四绕组电感器上的归一化磁场的图表。
图[1.20.2]是示出最内侧绕组中的相对磁场的图表。
图[1.21.1]是示出对于各种宽度的单侧解与完全解的图表。
图[1.21.2]是说明图[1.21.1]的细节的图表。
图[1.22]是示出Q与长度之间的关系的图表。
图[1.23]是根据本发明构造的盘旋式电感器的俯视平面图。
图[1.24]是根据本发明的盘旋式电感器的立体图的一部分。
图[1.25]是根据本发明的盘旋式电感器的横截面侧视图，其中数学矩阵等效于电感器。
图[1.26]是用于将几何平均距离(g.m.d.)定义为两个矩形之间的w与d之比的函数的Log(k)的Grover表的曲线。
图[1.27]是用于将几何平均距离(g.m.d.)定义为两个矩形之间的t与d之比的函数的Log(k)的另一Grover表的曲线。
图[1.28]是示出了关于非常薄的结构的Log(k)和Log(k’)的范围的另一Grover表的曲线。
图[1.29]是示出具有彼此面对的最窄边的相邻矩形的g.m.d.的图表。
图[1.30]是第一组合图表，所述图表用于说明相邻矩形的两种实例的差异，其中情况2是具有根据本发明的绕组横截面的电感器的优选实施例。
图[1.31.1]是用于说明互感和自感的两种实例的差异的第二组合图表，其中实例2是根据本发明的电感器的绕组的横截面和间隔的优选实施例。
图[1.31.2]是图[1.31.1]的对数标度图表。
图[1.32]是用于说明两种实例的差异的第三组合图表，其中实例2是根据本发明的如基于耦合系数的电感器的矩形绕组的间隔的优选实施例。
图[1.33]是用于说明紧耦合的纵横比与相邻间距宽度和匝数的关系的绕组的示意图。
图[1.34]是示出紧耦合的匝的匝数与金属纵横比和间距纵横比之间的关系的图表以确定与非相邻匝的耦合超过1。
图[1.35]是示出紧耦合的匝的匝数与金属纵横比和间距纵横比之间关系的图表以确定与非相邻匝的耦合超过2。
图[1.36]是示出根据本发明的紧耦合的匝的匝数与金属纵横比之间的关系的图表，所述关系展现了对于500μ标称长度的四个匝在50μ金属厚度条件下对总电感的影响。
图[1.37]是示出根据本发明的紧耦合的匝的匝数与金属纵横比之间关系的图表，所述关系展现了对于500μ标称长度的四个匝在100μ金属厚度条件下对总电感的影响。
图[1.38]是示出根据本发明的紧耦合的匝的匝数与金属纵横比之间关系的图表，所述关系展现了对于500μ标称长度的四个匝在200μ金属厚度条件下对总电感的影响。
图[1.39]是示出根据本发明的紧耦合的匝的匝数与金属纵横比之间关系的图表，所述关系展现了对于500μ标称长度的四个匝在300μ金属厚度条件下对总电感的影响。
图[1.40]是示出根据本发明的紧耦合的匝的匝数与金属纵横比之间的关系的图表，所述关系展现了对于600μ的标称长度在50μ、100μ和200μ金属厚度条件下对总电感的影响。
图[1.41]是示出根据本发明的对于600μ标称长度的四个匝的Q根据金属纵横比变化的图表。
图[1.42]是示出根据本发明的允许小结构的五个匝的金属纵横比与内至外绕组宽度的函数的图表。
图[1.43]是示出根据本发明的允许小结构的五个匝的金属纵横比与内至外绕组宽度的函数的对数标度图表。
图[1.44]是根据本发明的电感器的区段的俯视平面图。
图[1.45]是根据本发明的电感器的区段的立体图。
图[1.46]是根据本发明的电感器的两个相邻区段的俯视平面图。
图[2.1]到图[2.10]示出了根据本发明的HARMS工艺的第一加工步骤。
图[2.11]是示出了由钽包封的硅芯体的测试结构网格的SEM图像。
图[2.12]是示出了由钽包封的硅芯体的测试结构网格的放大的SEM图像。
图[2.13]是根据本发明的螺旋结构的示意图，所述示意图示出了用于插入物型结构的互连的焊盘布局的优选对齐。
图[2.14]是用于插入物结构的焊盘的俯视图。
图[2.15]至图[2.19]是插入物C4凸块互连的加工步骤的结果的图示。
图[2.20]是示出根据本发明的插入物结构装置的晶片规模电镀的示意性俯视平面图。
图[2.21]到图[2.26]是对SiO晶片的背面C4凸块所涉及的加工步骤的结果的图示。
图[2.26.1]到图[2.26.4]是制造根据本发明的完全集成结构所涉及的加工步骤的结果，其中掩埋氧化物厚度在一至二微米之间，且有源IC层在一至三微米之间，从而省去了插入物结构。
图[2.26.5]到图[2.26.11]是制造根据本发明的完全集成结构所涉及的加工步骤的结果，其中掩埋氧化物厚度在一至二微米之间，且有源IC层大于三微米，从而省去了插入物结构。
图[2.26.12]到图[2.26.16]为制造根据本发明的完全集成结构所涉及的加工步骤的结果，其中根据SIMOX工艺的掩埋氧化物厚度约为20nm，且活性层小于200nm，从而省去了插入物结构。
图[2.27]是相邻绕组的第一示意性侧视图，其中示出了第一尺寸的临界尺寸。
图[2.28]是相邻绕组的第二示意性侧视图，其中示出第二尺寸的临界尺寸。
图[2.28.1]是示出针对不同硅芯体厚度的硅芯体和总绕组宽度的图表。
图[2.28.2]是示出针对不同硅芯体厚度的硅与硅芯体间距的图表。
图[2.29]是对于2μ、4μ、6μ和8μ的δEM为了得到所需Δw值而需要的Si芯体厚度t3Si的图表。
图[2.30]是示出确定盘旋式电感器的电阻的电镀金属区域的横截面积的图表。
图[2.31.1]是针对盘旋式电感器的不同电镀厚度的硅芯体厚度与电流容量的函数的图表。
图[2.31.2]是针对螺旋电感的不同电镀厚度的5mm长线的电阻与硅芯体厚度关系的图表。
图[2.32]是根据本发明的示出盘旋式电感器的插入物结构两侧上的C4凸块的示意性横截面侧视图。
图[2.33]是示出DC/DC转换器电感器的最大可允许DC电阻的图表。
图[2.34.1]是示出图[2.17.1]中芯体柱数目与硅厚度和电镀厚度之间关系的图表。
图[2.34.2]是说明“硅通路”(STV)电阻和电感器接触电阻与硅芯体厚度和电镀厚度之间的关系的图表。
图[2.35]是根据本发明的片上电容器的俯视平面图。
图[3.1]是示出柔性印刷电路板结构的现有技术标准参数的图。
图[3.2]是柔性印刷电路板结构的现有技术标准尺寸的图。
图[3.3]是印刷电路板连接器的现有技术标准柔性的图。
图[3.4]是可根据本发明实施的三种不同宽度的柔性印刷电路板迹线的测试结构的图。
图[3.5]是具有标准连接器的测试结构的一部分的示意性俯视平面图。
图[3.6]是根据本发明的柔性印刷电路板电感器的示意性俯视平面图，其中示出了印刷电路板连接器安装的柔性。
图[3.7]是根据本发明的柔性印刷电路板电感器的示意性横截面侧视图，其中示出印刷电路板连接器安装的柔性。
图[3.8]是现有技术双层柔性印刷电路板带的示意性横截面侧视图，其中示出了多个尺寸。
图[3.9.1]是双端口变压器的示意性俯视平面图。
图[3.9.2]是具有带中心抽头的次级线圈的变压器的示意性俯视平面图。
图[3.10]是具有电压增益的平衡-不平衡转换器的示意性俯视平面图。
图[3.11]为带电压降的平衡-不平衡转换器的示意性俯视平面图。
图[4.1]是经折叠的分层柔性结构的示意性俯视平面图。
图[4.2]是用于定义经折叠的分层柔性结构的临界尺寸的示意性俯视平面图。
图[4.3]是经折叠的分层柔性结构的示意性俯视平面图，其中示出了折叠部之间的区段不一定为径直的。
具体实施方式
参考图[0.1]，示出了根据本发明的第一实施例的嵌入硅衬底11中的盘旋式电感器10的俯视图，其中根据本发明，绕组12以矩形图案布置，宽度w 18与绕组的各个区段之间的间距s 16相当，且绕组12的深度或厚度t 14(未在图[0.1]中示出，但如在图[0.2]的立体图中所示)显著大于宽度w 14。厚度与宽度的比率可以在5比1、10比1、15比1或甚至20比1的数量级，基于电感、载流能力和最大工作频率的特定设计标准，所有这些比率都在本发明的考虑范围之内。端子20、22经由插入物24、26连接。如下文借助于示例所限定和示出，80nH的电感器的这一结构的尺寸通常小于一毫米，且在某些应用场合中电感能够超过100nH，同时维持高电流(超过几安培)和/或高频率(超过100MHz)，并且具有良好的品质因数(超过10)，所有这一切都取决于某些设计考虑，如绕组横截面积(w×t)、绕组间间距、导体厚度、导体宽度和材料电阻率以及绕组长度。元件10可以制造在硅衬底中且在有限的焊盘区域内安装在硅电路(未示出)上。(本发明没有教示如何在半导体电路中形成具有这一设计的电感器，这是因为那超出了本发明的范围)。
图[0.2]示出图[0.1]的装置10，其中示出厚度t 14显著大于宽度w 18或间距s16。下文公开一种新颖的制造工艺。
图[0.3]、图[0.4]和图[0.5]中示出替代设计。如下文所解释，由根据适于小型化应用的柔性印刷电路板技术制造的带中的导电绕组制成。导电绕组紧紧地绕中心空气芯体缠绕，从而形成网。芯体可以是圆形或矩形。因此，绕组的厚度尺寸在弯曲表面或一系列平坦表面上，并且绕组的宽度尺寸被并置且仅由带的最小空间和厚度隔开。
图[0.5]的装置310可同样根据柔性印刷电路板技术形成。然而，绕组被嵌入以蛇形图案布置的带中且所述带以迂回图案相对于自身折叠，以便通过衬底将各个绕组区段分开。绕组区段布置成至少部分地并置且仅由衬底和任何气隙的厚度分隔。
出于说明的目的，仅示出了几个绕组，但是正常有四个或更多个，直至约十个绕组。尽管圆形或矩形盘旋结构可能更易于设计、制造、分析和测试，但是可实现嵌入在带中的蛇形迹线的各种图案(层与层是不同的)。图[0.5]的实施例可将端子A和端子B水平地(平躺地)安装在半导体衬底上，或者竖直地安装在半导体衬底上。柔性印刷电路板实施例特别有用于电路检查目的。由于制造工艺，气隙、绕组紧密度和对齐可能不一致，但这些装置可用作廉价的理念证实和线路板组件。
在半导体衬底中制造装置(特别是如本文所揭示的)的位置处可实现更精确的公差。下文将参照实际结构更详细地解释这些步骤。
基本步骤如下：
-步骤A，提供合适厚度的氧化硅上的硅半导体衬底。如果考虑插入物设计，那么衬底就是原材料。如果电感器要与半导体电路集成到相同的芯片中，那么电路首先形成且通常在硅层中，芯片或晶片的表面与电感器相对。
-步骤B，在硅衬底中蚀刻盘旋通道602，所述盘旋通道具有足够的宽度以留出宽度小于绕组宽度w的盘旋脊，并且对于绕组间距s具有足够的间隔以在设计长度的盘旋表面图案中产生连续脊，其中脊的高度足以建立绕组厚度t。因此，通道具有对应于衬底中的设计厚度t和间距s+w以产生螺旋表面图案(参见图[0.1]或图[0.2])的连续脊的深度且具有设计长度。如下文结合设计参数所解释，脊604的高度小于或等于厚度t。
-步骤C，将结合材料606施加到脊状半导体材料的表面，例如氮化钛、钽或相似常见半导体-金属粘合剂。涂覆是借助于常规工艺，且其应该至少覆盖脊604的长度、宽度和深度。
-步骤D，将如铜、铝或金金属的导体608镀在整个脊604上，涵盖所有顶部和侧壁，且通过粘结剂粘结到脊604上。为了这个目的，电镀是合适的，这是由于其能够粘附到侧壁上。电镀处理的累积深度由脊604的电镀的面对壁之间的预期间距s决定。脊的宽度加上镀层的组合厚度对应于绕组w的预期宽度。
-步骤E，通道602的底部610被蚀刻掉，从而沿着脊604的长度在脊的壁之间形成气隙并形成厚度为t、宽度为w的绕组，绕组之间以间距s隔开。脊602的两个导电面横跨顶部导电耦合。这一选择性蚀刻工艺通过定向蚀刻技术612来实现。定向蚀刻包含例如沿着遵循通道602底部620的盘旋路径的深硅反应蚀刻(Bosch工艺)、等离子蚀刻或可能的离子束蚀刻。根据侧壁在工艺中可被蚀刻的程度，电镀步骤可包含向侧壁添加足够的材料以补偿残留蚀刻。
例如使用光致抗蚀剂图案的替代蚀刻技术，也在本发明的考虑范围之内。此外，执行半导体制造工艺的技术可以是比用于制造相关的半导体芯片的技术更老、间距更大的加工技术。现在可以看到，可如何实现适合嵌在(并最终嵌入)半导体芯片上的高电感、高电流容量、高频、高Q和紧密间隔的高纵横比绕组电感器。
以下是设计指南，其有助于对根据本发明所采用参数的理解，还有根据这些设计标准对本发明的具体实施例的描述。
自感和互感计算
在弗雷德里克·格罗弗(Frederick Grover)的经典著作《电感计算(InductanceCalculations)》中可以找到电感和互感计算的一个很好的来源，该书首次出版于1946[1]。由于在本领域工作人员的要求，它已经被多次重新印刷且仍然是有价值的来源。在这件作品中，使用了空间坐标系中任意排列的自感和互感的任何任意横截面的数值计算。以下是关于自感和互感考虑的设计实用指南。
具有任何所给横截面的棱柱几何形状的DC自感(用于均匀电流密度分布的内部电感)的通用公式可以被给出作为通用电感公式[1]：
其中l、r、δ1以cm为单位，且(1.1)给出以亨利(Henry)为单位的LGENERAL，r和δ1是几何和算术平均距离相关量，所述量与棱柱的横截面几何形状相关，这是假设棱柱具有流过其横截面的均匀电流分布。几何平均距离(g.m.d)和算术平均距离(a.m.d)是电感和互感计算[1，2]中的重要概念。任何一对n点之间的“几何平均距离”(g.m.d)可表示为，
类似地，“算术平均距离”(a.m.d)可表示为，
其中ri和di是所选区域中的多对点之间的距离，如图[1.1]中所示出，其中P(i)u和P(i)v代表电流可流过的两个相邻导电结构的横截面，通常对应于电感器绕组的横截面，其横截面通常不是矩形。如下文将解释，矩形横截面是下文所解释的本发明的重要设计特征。对于非常大n的求和(1.2)和(1.3)可使用在封闭区域中执行的多重积分来概括，这些积分在电磁学和量子力学中遇到的许多偏微分方程问题中有非常感兴趣感兴趣的应用[2]。这些积分采用四重积分的形式，其也可以通过在笛卡尔坐标系中仔细地进行数值积分来计算。
通用电感公式(1.1)可以针对具体横截面几何形状明确地写就。对于本发明所关注类型的矩形横截面，等式(1.1)变为，
其中，l，W和t分别是长度、宽度和厚度。
对于圆形横截面，通用方程式(1.1)变为，
其中，r是圆形横截面的半径。
对于也被称为“空心圆柱体”的同轴或环形横截面，等式(1.1)变为，
其中，r1和r2是同轴、环形或空心圆柱体的外半径和内半径。
对于椭圆形横截面，其中a和b是椭圆的长轴和短轴，(1.1)变为，
仔细观察关系式(1.4到1.7)可以发现，在这些公式适用的情况下，最小长度lMIN是横截面尺寸的函数。对于作为本发明主要关注点的矩形横截面，lMIN可以通过求解以下等式而表示为w和t的函数，
函数f1(w，t)在图[1.2]中用格罗弗(Grover)[1]中给出的相同注释来绘制。作为较老的作品，所用的注释不再是常规的。使用格罗弗注释的原因是为了尽可能原始地保持表达式。如可以看到，f1(w，t)的最大值是0.00249，所以我们可以写出，
lMIN的解(1.9)将给出l的最小值，(1.4)对于该最小值将是有效的。低于这个lMIN值，等式(1.4)将给出负的电感值，这是非实质的。因此，(1.4)仅对l>lMIN有效。lMIN的值取决于宽度w和厚度t之和，且可以给出如下，
可以进行类似计算来获得其它横截面几何形状的lMIN。
如图[1.3]中所示，径直无限细的细丝的互感的纽曼积分公式(“细丝方法”)是，
其中，u和v是各细丝上的单位向量。
如图[1.3.1]中所示，对长度为l且间距为d的两条平行线进行积分(1.11)，得到，
为了计算具有相同长度l的任何平行的两个任意横截面几何形状之间的互感，在均匀电流密度分布的假设下，计算两个横截面几何形状之间的(g.m.d)，并将g.m.d值替换为(1.12)中细丝公式中的变量d。
同样在恒定电流密度分布的假设下，针对任何细丝布置和摆放，“细丝方法”可以通过由(1.11)给出的纽曼积分公式中的二重积分在三维空间中概括。对于n个耦合电感器，其中n>1，给出为图[1.3.2]中示出的多电感器系统，可以将(nxn)“电感矩阵”L定义为，
Li，j＝Lj，i且Li，i＞0 (1.13)
(1.13)的对角矩阵项是自感值，其总为正。非对角线项可以是正数、负数或零。如所示出，电感矩阵L总是对称的。
在互感矩阵中满足系统被动性要求的非常重要的量是耦合比K，其被表示为，
其中Ki,j、Li,j、Li,i和Lj,j分别是耦合比、元件i和j的自感、电感i与j之间的互感。
对于由相同横截面几何形状和长度产生的电感矩阵L，在对角线上将给出相等的自感。在电感矩阵(1.14)的对角线上具有相同的值表明，
|Ki，j|＜1→Li，j≤Li，i (1.15)
换句话说，对于这种情况，电感矩阵中的互感永远不能够超过自感值！这是非常重要的概念，其允许本文公开的发明的推导和实现。具有恒定面积S的矩形截面的电感以及横跨其横截面的欠恒定电流密度JMAX
如下文将解释，本发明的实施例采用矩形横截面。在为任何应用设计电感时，必须始终遵循最小横截面要求。取决于应用，最小横截面积的来源可以有许多且列举如下；
i)对于片上功率转换器应用场合[3-9]，大的DC电流必须流过电感器，至少在几安培(1到50A)[3-9]的数量级。由于不能超过电迁移电流密度限值，这给电感器设计强加了最小横截面积SMIN要求。这种电迁移电流密度限值JEM根据芯片金属化工艺而改变。作为一实例，对于典型铝/硅合金金属化，JEM在105到2.106A/cm2的数量级。对于给出的最大DC电流规格，不能超过由电迁移电流密度限值施加的电流密度，因此不能使电感器横截面积小于SMIN。SMIN可以计算为，
其中IDCMAX是由设计规范确定的最大DC电流。
表[1]示出了现今的电力管理和FIVR工作中常见的一些实际IDCMAX值需要满足的典型横截面积。
ii)在设计电感时，总有一电阻RIND与电感串联。同样，在功率转换器应用场合中，减压转换器或降压转换器的效率与电感器的DC电阻RIND密切相关，且不能超过RIND_MAX值，所述值是小负载依存的量，其可给出为，
其中，V、η和I分别是DC电压输出、功率转换效率和负载电流。作为一实例，带1A负载的1V DC电源相当于1Ω负载电阻。对于无开关损耗的降压转换器设计，要实现90％的效率目标，必须保持电感的DC电阻RIND_MAX小于0.11Ω。典型的“保守性”FIVR的片上降压转换器规格为在1V下为10A。如从这种情况中可以看到，无论电感值如何，电感的DC电阻RIND_MAX必须小于0.011Ω。这可能是主要难题。图[2.33]示出了(1.17)的图表，所述图表示出在任何类型的DC/DC转换器拓扑中，无论电感值如何，对于95％、90％、85％和80％的理论最大效率，根据1VDC输出的输出DC电流而改变的可允许最大DC电阻RIND_MAX。
iii)LNA(低噪声放大器)IC设计的电路拓扑可以采用几个片上电感器、变压器或平衡非平衡变压器(平衡非平衡)。因为电阻中产生的热噪声电压在工作频率下与其电阻的平方根成比例，所以电阻值是LNA[31]的总噪声图的重要成因。因此，在工作频率下，需要保持这些无源元件的电阻小于RMAX值。对于这种情况，在给定频率下的RMAX值不是直接计算的，而是与其DC电阻相关的，且“越小越好”原则始终适用。下文给出了矩形横截面的AC电阻与DC电阻的关系。
iv)对于VCO/PLL(压控振荡器/锁相环)应用，相位噪声与电感器的Q值的平方成反比。电感的Q值。它是根据频率而计算的复杂量，但它与电感器的AC电阻极为密切相关。AC电阻与DC电阻RDC相关，所以“越小越好”规则同样适用于RMAX！
v)电感器的功耗限值是确定工作频率下RMAX值的另一设计因素。其由以下关系式给出，
其中PMAX是电感在给定工作频率下的最大功耗规格，其中RMAX是电感器的频率依存的电阻。同样，RMAX与RDC相关。
如可看到，存在直接限定电感器设计的SMIN的一个因素，且还存在另外四个因素，这些因素通过棱柱的DC电阻公式与其间接相关，给出如下，
其中l、ρ、S、w和t是矩形横截面径直导体的长度、电阻率、横截面积、宽度和厚度。
在任何种类的电感器设计中，都是从径直导线开始，且产生一些几何形状，这些几何形状给予互感，而互感的出现相比其径直导体电感值增大了电感。因此，需要制定几何配置，其在设计的结构中(如在线圈和盘旋式电感器中)提供具有适当符号的高的互耦。对于任何种类的电感设计(如盘旋式电感器或线圈电感器)，甚至计算RDC也不是直接的，但对于径直导体，计算RDC却是直接的。这对于开始分析是有益的。
对矩形横截面径直导体给出的横截面积S的期望电感值L的最佳宽度/厚度关系为其横截面上的均匀电流分布假设给出尽可能最高的Q
在这个模型下开始分析的“精确”结果是不正确的，但它是电感优化的合适起点，且其非常快速和清楚地传达了本发明的要点和思想过程，如下文所示。
这一阶段的问题是，探索是否可以基于给定的横截面积S设计出具有最小电阻R并具有期望值L的电感器。如果存在此种宽度/厚度组合，那么使用这种组合将得到径直电感器可能达到的最高的Q。忽略电容和高频对品质因数Q的影响，简单情况给出如下，
如可以看到，Q公式(1.20)假设径直导线的电阻和电感都与频率无关。因此(1.20)中的下标DC指示低频Q，其中L和R不作为频率的函数且没有电容效应。这些影响将被带入到稍后的分析中。
首先，如(1.4)中所给出的，对于矩形横截面来说，电感与给定面积S的关系为，
如从(1.21)中可以看到，(1.4)中的宽度w正好由S/t代替。仔细检查(1.21)暗示可以预期厚度t，对于任何所给横截面积S，所述厚度都给出了对于期望电感值L来说的最短长度l。理想地，需要针对t对(1.21)进行微分，令其等于零并求解t来执行这个任务。在所述过程中，这需要几个中间微分步骤。这可以用更简单、更短的中等数学来完成，且将更具结论性，以及能更快速且清楚地切中主题。(我们以后将不得不采用更长的方法来优化Q，所以在这开始的阶段没有必要让事情复杂化！)
将作为(1.21)中给出的对数函数中的分母项的u(t，S)函数定义为，
通过针对t对u(t，S)如下地执行微分，对u(t，S)给予最小值的t值将满足条件“对于任何给定的S，对于给出的电感值L具有最小长度”，
且令(1.23)等于零并求解得出，
如在(1.24)中可以看出，对于给定的S，存在最佳厚度t，且宽度W与厚度t相等，这直接是面积关系的结果，得到，
现在可以确定相对于现有技术的进步，这种进步形成本发明的基础。一个结论是：对于矩形横截面几何形状中的给定横截面积S，为了针对期望电感值L使导体的长度最小化，将需要给出边长为(1.25)的方形横截面！
图[1.4]示出针对几个横截面积的u(t，S)，其中S＝50、250、500和1000μ2，它们是根据IMAX＝1、5、10和20来计算的。设计规范预期使用JEM＝2.106A/cm2，以便在分析中具有一些与FIVR(完全集成稳压器)情况相关的“真实”情况。如在图[1.4]中可以看到的，u(t，S)函数在t＝0时有渐近线，且从无穷远处开始，经过(1.25)中计算的最小值，且再次渐近地接近u＝t函数，其中从零到无穷远处t不断增加。在均匀电流密度分布近似下，设计具有如(1.25)给出的正方形的横截面和边长的电感将给出尽可能最高的品质因数值，这是因为对于期望的L和给出的S，其将具有由(1.18)给出的最小电阻R的最短长度。这个“最小长度”结果在图[1.5.1]中示出，其中绘出具有恒定横截面积S＝50、250、500和1000μ2的径直导体电感器的长度与厚度关系的曲线图。图[1.5.1]中的目标电感值为20nH、40nH、60nH和80nH，对于任何片上电感器设计来说，这些值都被视为“非常大”的值的电感器。对于工作频率大于900MHz的高频LNA/VCO设计，典型的片上目标电感值在1nH到5nH之间。另一方面，在将降压转换器集成到处理器或FIVR(完全集成电压调节器)的当前热门话题的研究中，所研究的低DC电阻和高Q电感值在10nH至60nH范围内，工作在20MHz至200MHz下[3-9]。如可以看到，在(1.20)中给出的最简单的Q关系中，为20MHz至200MHz数量级的工作频率以及为0.020欧姆数量级的DC电阻设计高Q电感器(如在FIVR工作中)，使得这种挑战远大于较高频率RFIC电感器设计。
IC(集成电路)技术中典型的金属厚度小于一微米。极少数IC工艺提供高于约3μ至4μ的金属厚度，且仅在顶部金属层(M5)具有2.8μ的宽度和间距。如可以看到，从这个第一简化分析中获得的厚度比任何已知IC工艺技术中提供的任何金属厚度大得多，其在表[1]中示出为tOPT0。
结合(1.19)给出的均匀电流密度分布的电阻公式，也可以绘制出对于给定的L和S值的Q与厚度的关系，并且看到峰值Q在所计算的厚度处。如前面所提到，此处示出的简化分析非常重要，它表明，为了使Q最大化，根据给定的横截面积S，存在最佳w和t，并且它也与目标电感值无关。然而，仔细检查证明，这一“定性”结果具有误导性。其误导性在于，所得横截面几何形状——它被认为是正方形并且依赖于给定的面积S——是在(1.25)中给出的。误导结果来自(1.19)对电阻给出的“恒定电流密度”假设，由于趋肤效应和邻近效应，所述假设在所考虑的电感器的工作频率下不能够被满足。下面的章节包含考虑了趋肤效应而对矩形横截面中非均匀电流密度分布效应的详细解释。
对矩形横截面径直导体的所给横截面面积S的期望电感值L的最佳宽度/厚度关系为其横截面上的非均匀电流分布假设给出尽可能最高的Q值
这个问题的一般分析可以通过针对正弦波假设求解麦克斯韦(Maxwell’s)方程来解决，所述方程可以简化为非均匀介质中亥姆霍兹(Helmholtz’s)方程的解。仅对于电场E，复杂形式的亥姆霍兹波动方程可写为[24，25]，
其中μ、ε、σ、ω和f分别是磁导率、介电常数、电导率、角频率和频率。可以为磁场H写出类似方程，并且可以表明它们是相关的[24，25]。完整的盘旋式电感器分析可以通过针对三维盘旋几何形状求解(1.26)来完成(这仅在数值上可能)。采用在三维上通向亥姆霍兹波动方程(1.26)的麦克斯韦方程，可以计算电场和磁场以及在任何绕组区域的任何点上的非均匀电流密度分布[10-23]。这是复杂的分析，但查看复杂仿真的结果且使用一些电磁学常识，可以简化该分析。此处，我们将首先关注针对平面波的简化亥姆霍兹波动方程的解的原理和重要分析结果，所述方程适用于其绕组的内部中的盘旋式电感器区域，如图[1.6.1]中所示是非常简单的盘旋式电感器几何形状。有几种选择迫使电流I从盘旋式电感器进出。图[1.6.1]中示出了许多选择中的几个，其中焊盘位置在INCENTER、OUTCENTER、OUTCENTER和OUTSIDE位置处。
图[1.6.1]中所示的盘旋式电感器结构的横截面几何形状在图[1.7.1]中给出。如图[1.6.1]中所示，通过使切割平面从垂直于(x，y)平面的x＝xCUT或y＝yCUT直线经过来获得横截面几何形状。为了简单起见，所示螺旋结构具有尺寸为dIN的正方形内部空间，并且其绕组具有恒定宽度w和间距s。由于本发明定义了具有大纵横比金属和金属间距的盘旋式电感器，所以图[1.7.1]指出了本发明的这个特征，如图中非常清楚地示出的那样。如图[1.9.1]中所示，已知盘旋式电感器结构具有比其厚度大得多的金属绕组宽度，这是由于在任何IC、PCB或陶瓷工艺中都可以实现金属化。如果人们可以用基于对这些电感器的要求的金属化规则来构建插入物结构，并将其放置在IC的顶部上或IC下方同时使与IC的连接尽可能短，这将为该问题给予非常实际的解决方案。
图[1.7.1]还示出了本发明在插入物结构中的另一个关键方面，所述插入物结构具有非常厚的金属以及非常高的金属线与间距的纵横比，所述插入物结构从该结构的两侧连接到外部电路。图[1.7.1]针对电力管理IC应用示出了这一非常优选的能力。在这些电路中，如在降压转换器中一样，电感器被布置在电源与开关网络之间[3-9，30]。开关网络构建于IC中，且电感器布置在开关与电源引脚之间[3-9，30]。然而，根据本发明，电感器构建在插入物结构上，且如图[1.7.2]中所示，通过用在焊球栅阵列中的标准焊球技术将电感器从插入物的底部连接到IC且电感器将从顶部连接到电源引脚。如可以看到的那样，将插入物刚好布置在IC的顶部上，其中在插入物的两侧都有可用的连接，这节省了非常宝贵的空间。另一方面，如果插入物仅可以从一侧进入，那么将在封装件中损失非常宝贵的面积。事实上，对于这种情况，将插入物刚好布置在芯片的顶部上甚至不会给任何电力管理IC应用场合带来任何面积节省优势。
在诸如在RFIC、PLL和VCO的一些其它应用场合中，电感器的两个引脚都必须连接到IC。这在图[1.8.1]和图[1.8.2]中示出。在这种情况下，高值、高Q的电感器构建在插入物上，且通过插入物的底部上的两个焊球连接到IC中的期望焊盘。因为对于两种类型的电路，可以在插入物上构建多个电感器，因此插入物的两侧可以用于通过插入物将IC连接到外部世界，其中在插入物上具有额外的无源电路，这提高了性能和封装密度而没有任何面积损失。
根据本发明，图[1.9.1]和图[1.9.2]示出两种矩形横截面螺旋绕组布置，两者具有相同的横截面面积S，但以不同方式布置。图[1.9.1]中所示的顶部布置(顶部布置标注为下标1)表示现有技术盘旋式电感器设计中的典型布置，其宽度w大于厚度t或w>>t。这种选择是因为对于给定的薄金属厚度t需要小的RDC，因此对于实际设计规范来说这是无法避免的。图[1.9.2]中所示、用下标2标注且根据本发明制造的底部布置，示出厚度t大于宽度w(写为t>>w)的导体。为能够实现这种结构，必须采用一种工艺，其中金属厚度相比如表[1]中所示的当今可用的金属厚度是相当大的。从这种布置中可看出，有意地将导体布置成以较长尺寸面朝彼此且以较短尺寸面朝接地平面或衬底。宽度w和厚度t是沿坐标系的x和z方向定义的尺寸。假设区域中的电磁场沿从图[1.9.1]和图[1.9.2]的平面出来的y方向传播，且沿该传播方向不存在电磁场分量，这被称为TEM模式。因此，电波和磁波仅具有如图[1.9.1]和[1.9.2]所示的x和z分量，x和z分量将该问题转化为二维问题。
当电磁波从绕组之间和导体与接地平面之间的无损介电区域进入导电区域(例如进入图[1.9.1]和图[1.9.2]中所示的盘旋横截面的绕组中)时，作为亥姆霍兹波动方程式(1.26)的解的结果，电磁波将沿其在导体中的传播方向按衰减常数α以指数方式衰减。对平面波求解(1.26)，导体中的电场和磁场的此衰减常数α将为[24,25]，
在“良好导体”近似下，定义为
方程式(1.27)简化为熟知的“趋肤深度”[24,25]，如下给出：
图[1.10]示出对于具有1欧姆厘米和10欧姆厘米电阻率的Cu、Al和Si，趋肤深度随着10Hz到10GHz之间的频率而变。由于趋势和期望是将电感器集成在作为衬底的硅基底材料上，因此图[1.10]包含硅的典型Si衬底电阻率范围中的趋肤深度。在所有情况下，将相对磁导率取为μr＝1，从而在(1.29)中得到μ＝1.25663.10-8H/cm。在(1.29)中，将Cu和Al的电阻率分别取为1.75.10-6欧姆厘米和2.73.10-6欧姆厘米，并在图[1.10]中绘制并示出随着频率而变的趋肤深度。可以看出，在对数标度上，下面的三条曲线(Cu、Al、1欧姆厘米Si)的趋肤深度在整个频率范围下与频率的平方根成反比地线性变化，这告诉我们“良好导体”近似(1.28)对这些情况是有效的。另一方面，在高于2GHz的频率下，10欧姆厘米电阻率的Si材料展现一些少量的平坦化。对于较高电阻率Si可在低得多的频率下看到这点。换句话说，“良好导体”近似对于在整个频率范围中的Cu、Al和1欧姆厘米电阻率Si非常好地得以保持，但对于10欧姆厘米和高于2GHz的更高电阻率Si则不是那么好地保持。因此，检查“良好导体”近似是否保持在感兴趣的频率范围中始终是良好的实践。
根据图[1.9.1]和图[1.9.2]的导体区域中的计算得到的电场和磁场分布，近似得出盘旋式绕组中的非均匀电流密度分布，这将导致如在盘旋式电感器结构中观察到的y方向电流流动。
对于盘旋式绕组中的非均匀电流密度分布，可预见到三种可能形式的解：
i)导体表面处电流密度分布是均匀的。
这个解无法适用于具有w>>t的大多数已知盘旋结构。如果宽度和厚度(w,t)不在同一数量级且如果在接地平面与绕组之间的距离dG与间距s不在同一数量级，那么导体表面上的外部场分布将是远不是均匀的，且因此无法支持这个边界条件。因此，这个解仅在具有类似s和dG的导体中的正方形横截面的情况下具有优点。使用Bessel函数(Ber,Bei)，这种模式针对圆形横截面[24]具有分析解，但对于矩形横截面，需要亥姆霍兹波动方程式的数值解，其中不存在分析解。
另一方面，如果t>>w且s<<d，并且在根据本发明形成的结构中存在具有w>>t,d的垂直堆叠的电感器绕组结构(如在图[1.12]中出于说明性目的所示的)，那么数值仿真暗示这个边界条件—即，均匀表面电流密度分布—变为实际电流密度分布的相当好的近似。图[1.12]仅示出垂直堆叠的电感器绕组结构的一侧，其中层通过通路向上和向下连接，这基本上是在平面工艺中制造的线圈结构，具有大量金属层。
ii)大多数场被限制在导体底部与接地平面之间。
这个解非常良好地适用于PCB(印刷电路板)、带和大多数片上盘旋式电感器，其中w>>t且s>dG。对于这种情况，可给出电流密度分布的相当好的分析推导，推导同样符合亥姆霍兹波动方程式对于精确结构的解。绕组中的这种类型的电流密度分布在本发明中被称为“单侧解(single sided solution)”。因此，对于与下面的本发明相关的情况，将给出一次直接解析分析。
iii)大多数外部场在绕组之间。
在这种情况下的解可适用于以t>>w、dG<<s形式给出的在此项研究中所阐述的本发明的实施例中的一个。这种近似也适用于这样的结构：其中绕组的较长边沿x轴，但如同图[1.12]中所示的一样堆叠成本发明的优选实施例的结构完全翻转90°。
单侧电流密度分布假设及其对RAC/RDC的影响
考虑到针对图[1.9.2]右侧所示的导体横截面的分析推导，这被称为“单侧解”。现在假设图[1.9.2]中所示的绕组的金属宽度是无穷大，换句话说，w2→∞，且在x＝0时，电流密度是J0。对于导体表面(x＝0)处的给定电流密度J0，解将给出[26到29]，
实际上，电场和磁场可从盘旋式绕组的两侧进入。对于这种情况，对于绕组中的盘旋式电感器电流密度计算，问题变得更加复杂，且这被称为“完全解”并且将在下文中进行论述。
将电流密度关系式(1.30)从0到宽度w求积分得到导体中流动的总电流，并用公式表示为：
另一方面，在电流密度均匀的情况下，DC电流以如下方式得出：
IDC＝J0W。 (1.32)
如果绕组无限宽，那么(1.31)所产生的总AC电流变为
limw→∞(IAC)＝J0δ。 (1.33)
从(1.33)中可看出，AC电流不会如同在DC电流情况下那样变为无穷大！我们可确定AC电流表达式(1.31)与DC电流关系式(1.32)的比值并以如下方式得到与频率相关的AC电阻：
在(1.34)中重新整理变量得出
表达式(1.35)是伯努利生成函数[27]，对于n＝1，定义为
简而言之，我们将(1.36)称为B(u)。B(u)是伯努利函数，如图[1.11.1]中所示的，函数将仅在-∞<u<∞时给出正值，且在u＝0时给出1。根据本发明的感兴趣区域是u>0区域，且可看出，在w/δ>5之后，(1.35)变为与w/δ比率线性相关，得出
作为u＝w/δ＝10的实例，可立即说RAC/RDC将非常接近10，而无需任何计算。如果w/δ比率小，那么通过在给定频率下对所需的可接受RAC/RDC值对非线性方程式(1.35)求解，可确定随着δ而变的宽度w。图[1.11.2]以图形形式非常清晰地示出这个过程。图[1.11.2]表明，为使RAC/RDC＝2，宽度w必须为1.6×δ。如果将宽度设置为等于δ，那么RAC/RDC在所述给定频率下将为1.6，这非常适合于电感器设计。
图[1.21.1]中的顶部曲线示出随着u而变的RAC/RDC，u为w/δ比率。图[1.21.2]示出对于Cu在100MHz下随着宽度而变的RAC/RDC。从图[1.10]中所示的趋肤深度与频率曲线的关系和如图[1.21.1]和图[1.21.2]中所示的趋肤深度与频率曲线的关系与RAC/RDC的关系可看出，必须保持绕组的宽度不大于趋肤深度。这些与图[1.9.2]中所示的垂直金属布置的相当小的宽度对应。对于如图[1.9.1]中所示的水平金属布置的厚度也是如此。在这种情况中，使厚金属与该频率下的趋肤深度相比不会显著地提高RAC/RDC，但厚金属仅有助于降低DC电阻。由于我们需要保持给定的横截面面积S，因此唯一的解是增加如图[1.9.2]中所示的垂直金属布置的厚度t。
表[2.0]示出对于铜和铝的随着典型频率而变的趋肤深度。应注意，趋肤深度与电感器的宽度尺寸处于相同的数量级。
表[2]
随着针对铜(1.75.10-6Ω.cm)和铝(2.73.10-6Ω.cm)的选定典型频率而变的趋肤深度(δ)和保持RAC(f)/RDC＝2的临界宽度或厚度。
单侧电流密度分布假设及其对Q的影响
在设计高Q电感器时，除了RAC/RDC之外，计算RAC也是重要的。可将AC电阻计算为
对于给定长度l，将DC电阻关系式(1.18)代入(1.38)，AC电阻变为
通过一些算术操作，(1.39)得出
从(1.40)中可看出，对于较大的u值，与DC电阻相比，宽度相关AC电阻非常弱！
另一个感兴趣的结果是RAC不再与RDC中的电阻率ρ直接成正比。其变为与电阻率和频率的平方根成线性比例。
重新整理(1.40)得出
可以看出，使宽度w比趋肤深度δ宽得多增加了RAC/RDC比率，但仍有助于减小RAC。
因此，使宽度w变宽不会使AC电阻大幅减小。相反，如果不仔细计算，那么只会浪费面积并为电感器增加更多电容(如下文所示的)！更好的做法是增加厚度而不是增加宽度，以保持相同的横截面面积S！
最后，我们感兴趣的是这样的导体宽度w：其在给定频率下产生最高可能的Q同时针对所需的电感值L保持相同的横截面面积S。
首先计算径直电感器的Q，忽略所有电容效应，在均匀电流密度分布下并将Q命名为QLRDC，这实际代表非常低频的情况。应用(1.20)处所给出的Q关系式得出
进行一些算术操作得出
可以看出，删去(1.42)的前项的长度l且(1.43)可根据S写为
如之前已经做过的那样，将常数S条件强制施加到(1.44)，则允许将(1.44)写为
在如先前所作出的对数表达式中进行一些算术操作得出
忽略括号中的自然对数表达式后的项使(1.46)近似为
相对于t寻找(1.47)的最大值或最小值(1.47)需要如同之前一样求(1.47)的微分。借助以下变量变换，
并使用基本的微分规则[26到29]，
得出
其中，
通过进一步的算术操作
简化(1.52)得出
将(1.53)代入(1.50)中得出
对(1.54)直接的算术操作得出
使(1.55)等于零并对其求解：
这以短得多的中等数学针对t给出与先前所作出的相同的结果，得出：
让我们将(1.57)中得出的最佳厚度表示为tOPT0。采用这种方法的优点是保证结果以及在(1.57)处找到峰值Q，得出
在自然对数表达式中进行算术运算得出这个非常感兴趣的结果：
上表[1]示出通过所需电流值I确定的针对多个横截面面积的tOPT0，而不违背各种大值电感器在100MHz下的Al电迁移电流密度规则。可以看出，即便使用均匀电流密度假设——其将被证明为不正确的——与IC工艺金属厚度相比，所需的金属厚度值也非常大！
通过将RAC项(1.41)代入(1.42)，在先前进行的分析中应用“单侧电流密度分布假设”得出
类似的算术得出
对(1.61)应用相同近似得出
其中以指数表现为S的函数的v变为
求(1.62)的微分需要更长的工作，但微分不会产生如同先前那样的结果。为容易地应用微分链导法则(chain rule for differentiation)[26到29]，将以下函数定义为
g1(t)＝(1-e-v)和
将g1(t)和g2(t)代入(1.62)得出
QLRACa·t·g1(t)·g2(t) (1.65)
其中，
g1(t)和g2(t)函数相对于t的导数是
且，
将链导法则应用于(1.65)得出
为将方程式(1.69)缩短为可管理的表达方式以更清楚地执行分析，可将(1.69)写为以如下方式给出的y(t)和z(t)函数之和：
其中，
可将第一个函数y(t)明确地写为
通过一些算术操作，(1.70)变为
且，
在一些简单且直接的算术操作之后，(1.72)变为更简单。使所述方程式等于零得出
其中，
通过对v使用关系式(1.63)，可使用“唯一”变量v而不是变量v和b将(1.75)重写为，
可以看出，(1.77)是t中的非线性方程式且可进行“唯一”数值求解。在探究(1.77)的解之前，观察v的函数行为是有用的，其是随着频率f而变的(1.77)的重要自变量。即使在没有对(1.77)求解的情况下，此分析研究也将产生非常重要的结果，这些结果是本申请的权利要求书的基础。
首先要注意的是v将“始终”是正数。除此之外，对于任何材料，当介质中的信号处于零频率(ω＝0)时，v将变为零(v＝0)。如果我们将一些实数值代入到(1.63)中所给出的v表达式，如针对铜(Cu)电阻率以及μ的数值，那么v变为
可以表明，在高于42.7Hz的频率下，对于Cu的(1.78)，平方根项超过1且随频率的平方根增加。现在让我们在不对(1.77)求解的情况下研究其解的特性。研究将将表明，对于频率f>0，均匀电流分布解是不正确的！
i)满足(1.80)的解的最佳厚度tOPT 大于S0.5 ，从而得出高纵横比导体横截面！
可以看出，方程式(1.77)是两个项之和。如果我们将(1.77)的两边都除以v，那么我们得到
可以看出，(1.79)中的第二项是
使(1.80)等于零并求解t将得出先前推导出的均匀电流表达式，其将给出tOPT0＝S0.5解。应该注意的是，(1.80)对于t>S0.5将为负，且对于t<S0.5将为正。此外，对于t＝S0.5，(1.80)是零。,(1.79)中的第一项是两个函数的乘积：
由于(1.81)中的第二对数项对于任何实际长度l始终是正数，因此我们所要做的是找到(1.81)相对于v的第一项的行为以确定(1.81)的符号。换句话说，如果(1.81)中的第一项被证明对任何v>0始终为正，那么关系式(1.81)对于任何长度l也将始终为正，在这种情况下我们可应用电感公式(1.4)。这可以非常容易地以图形形式完成。图[1.13.1]示出(1.82)u1作为v的函数。对于所有v>0可以看出：
对于v＝0(ω＝f＝0)，(1.82)变为0/0型不确定性，但可以通过使用洛必达法则(L’Hospital’s rule)[26,27]解决。求方程式相对于v的支配点(dominator)和分母的微分且在表达式中代入v＝0，对于v＝0得出0。还可表明，(1.82)对于v>1具有最大值，从而在v＝1.8处得出0.2983作为其最大值。由于已证明(1.79)的第一项对于所有v>0值始终为正，因此(1.81)对于任何v、l、S和t也为正。在这种情况下，只有当方程式(1.79)的第二项(1.80)为负时，才可满足此方程式。这种情况可在数学上以如下形式得出：
如果我们将(1.79)重写为
其中，
且(1.84)上的一些算术操作得出：
a(S+t2)+(S-t2)＝0。 (1.86)
最后，方程式(1.84)变为
(a-1)t2+S(1+a)＝0。 1.87)
从(1.87)求解t得出
可以看出，(1.88)的实际解只有在a＜1的情况下是可能的且可以如下方式得出
(1.89)的直接结果得出
上式证明我们的情况，甚至根本没有对非线性方程(1.77)求解！由于对于a＜1，b＞1，因此
还指出由于a是频率f、长度l的函数，因此这定义所需的电感值L和电阻率ρ。因此，最佳厚度tOPT是这三个附加参数的函数，而不仅是如先前针对恒定电流密度假设推导出的tOPT0＝S0.5的函数。还必须注意的是，(1.90)对于a＝0给出相同的结果，此结果与零频率对应(且对于这种情况，b＝1)并满足tOPT0＝S0.5结果！
由于横截面面积是S的给定值，因此对于tOPT我们还可定义最佳宽度wOPT，其满足：
S＝wOPT·tOPT (1.92)
得出
作为(1.90)和(1.93)的结果，高Q电感器矩形横截面必须是厚度比宽度大(或换句话说，t>w)的高纵横比横截面。这是本发明的关键思路之一。
可将纵横比ΔOPT＝t/w定义为
可能已经通过将(1.79)写为w的函数而不是t的函数证明相同的事实，从而得出
可以看出，方程式(1.95)是w的非线性函数。在这种情况下，(1.84)变为
该解这次得到w的解：
得出
(1.98)给出与(1.93)相同的结果，其满足S＝wOPT.tOPT。此外，还可证明对于所有典型电感值，wOPT<δ，或者换句话说，矩形横截面的较短尺寸将小于趋肤深度δ。因此(1.97)给出与(1.93)相同的结果。
作为这种分析的结论，我们可指出：
对于矩形横截面的QMAX是这样得到的：通过强制使恒定面积约束S是与矩形横截面的宽度(w)相比沿z轴具有更大尺寸的矩形横截面，此矩形横截面具有厚度t。矩形横截面不 是正方形。此外，对于任何给定频率、盘旋式电感器绕组的电感值和横截面面积，通过求解(1.79)可精确地找到最佳厚度tOPT。作为(1.79)的解的精确厚度tOPT与电阻率、操作频率和由于(1.77)中的l相关性所需的电感值L具有弱相关性，但精确厚度是这些参数的函数且不出现在先前推导出的tOPT0中。
这个结论在图[1.14.1]到图[1.17.2]中得到验证，这些图示出对于先前提到的2种不同电流边界条件下针对50μ2、250μ2、500μ2和1,000μ2恒定面积S约束的20nH、40nH、60nH和80nH电感器的Q与Al金属厚度t(在0.1μ到500μ之间变化)的关系以及在100MHz的频率f下的恒定电流密度近似。
这些图的每个曲线图中的顶部的一组曲线对应于均匀电流密度假设。可以看出，如先前所导出的，Q峰值对应于S的平方根的厚度，对于S＝50μ2、250μ2、500μ2和1,000μ2，该厚度分别为7.07μ、15.81μ、22.36μ和31.62μ。这些解在每个曲线图中用垂直虚线标记。可以看出，与Q峰值对应的厚度与L值无关，但如分析预测的那样，Q峰值是取为20nH、40nH、60nH和80nH的所需电感值的函数。
在导体的表面处的强制均匀电流密度的情况产生两个峰值，一个较低且另一个在tOPT0之后。值得注意的是，在这种情况下，存在在tOPT0处具有最小值的双峰。双峰的原因是从0.1μ到500μ的厚度(直到t<S0.5)的扫描产生大于厚度t的宽度w，以满足施加的恒定面积S条件，且在t>S0.5之后，厚度t变为大于宽度w。在导体的表面处强制均匀电流密度边界条件相对于S0.5产生对称结果。
在假设沿厚度(沿z轴)具有恒定电流密度的情况下，对于较小厚度，曲线从非常低的Q开始。这是由于以下事实：对于非常小的厚度t，将产生非常大的宽度w以满足恒定面积S条件。所有曲线都具有单峰，单峰与先前情况中的第二峰匹配，这是因为较小的厚度增加了适用于金属几何形状的导体外壳的表面处的表面电流密度几何形状。对于在100MHz下的S＝50μ2、250μ2、500μ2和1,000μ2的所有情况的QPEAK的最佳厚度tOPT明显大于通过先前的分析预测的tOPT0。然而，可以看出，图[1.14.1]到图[1.17.2]中所示的这些金属厚度中没有任何一个可通过任何已知的IC工艺提供。在下文中解决了这种限制。
图[1.18.1]示出对于100MHz和200MHz，针对20nH、40nH、60nH和80nH的电感随着频率而变的QPEAK变化幅度。可以看出，峰值处于相同tOPT0，其以所预测的频率产生线性定标的峰值。图[1.18.2]一起示出具有“单侧解”近似的均匀电流密度和电流密度分布，以示出两种假设之间的相对差异。可以看出，“单侧解”近似中的Q(t)变化给出真实很多的结果。为具有对真实的“单侧解”近似的更好表示，在图[1.19]中单独对它们进行了绘制。
对于盘旋式绕组的“完全解电流密度分布”
在盘旋式电感器绕组中，绕组中的电流密度分布与具有矩形横截面的径直导线不同。绕组中的磁场也根据绕组距盘旋式电感器的中心(空气芯体)的距离而改变，且同样沿绕组及其z坐标变化。通过将安培定律(Ampere’s law)应用于盘旋结构横截面可非常容易地看出这一点。绕组中的磁场分布是所有组合的涡电流、趋肤和邻近效应的原因。这种解需要对整个盘旋式电感器进行三维数值仿真。假设每个绕组目前承载相同的电流I，对于具有四个绕组的盘旋式电感器，在图[1.20.1]中示出宽度为0.5δ、δ、2δ、3δ、4δ、5δ和10δ的绕组中的磁场的归一化幅度。可以看出，除了最内侧绕组之外，B场从绕组的两侧进入，并将在绕组中产生类似的电流密度分布。在图[1.20.2]中示出最内侧绕组归一化的B场分布且这种B场分布看起来与用“单侧解”获得的解非常类似。观察图[1.20.1]中的归一化的B场分布，还可看出，这些分布满足安培定律。图[1.21.1]示出RAC/RDC与“单侧”和“完全解”结果的比较如何，x轴是用趋肤深度w/δ归一化的绕组宽度。图[1.21.2]示出与“单侧”和“完全解”结果进行比较的RAC/RDC，x轴是绕组宽度w。图[1.21.1]和图[1.21.2]中相当清楚的一种感兴趣的特性是假设“单侧解”估计RAC/RDC可基于“完全解”进行修正。
表[2]给出对于不同横截面面积和电感值在100MHz下的同QPEAK与tOPT的关系相关的曲线的简要概述。在下表[2.1到2.4]中示出在100MHz和200MHz下对于20nH、40nH、60nH和80nH的不同电感值的更详细地解释和关键参数。
L＝20nH，S＝500μ2，wOPT0＝tOPT0＝S1/2＝22.36μ，长度＝14,360μ
δ＝8.316μ@100MHz，δ＝5.880μ@200MHz
RDC＝0.7841Ω，RAC@100MHz＝2.345Ω，RAC@200MHz＝3.176Ω
Δ(tOPT0/w)＝1，Δδ(wOPT0/δ)＝2.693@100MHz，Δδ(wOPT0/δ)＝3.803@200MHz
表[2.1]
L＝40nH，S＝500μ2，wOPT0＝tOPT0＝S1/2＝22.36μ，长度＝26,410μ
δ＝8.316μ@100MHz，δ＝5.880μ@200MHz
RDC＝1.442Ω，RAC@100MHz＝4.312Ω，RAC@200MHz＝5.841Ω
Δ(tOPT0/wOPT0)＝1，Δδ(wOPT0/δ)＝2.693@100MHz，
Δδ(wOPT0/δ)＝3.803@200MHz
f＝100MHz f＝200MHz
t<sub>OPT</sub>(μ) 213.3 287.4
w<sub>OPT</sub>(μ)[S/t<sub>OPT</sub>] 2.334 1.74
Q<sub>max</sub> 12.44 11.86
Δ(t<sub>OPT</sub>/w<sub>OPT</sub>) 91.03 165.2
Δ<sub>δ</sub>(w/δ) 0.2818 0.2958
长度(μ) 32,250 33,610
R<sub>DC</sub>(Ω) 1.761 1.835
R<sub>AC</sub>(Ω) 2.021 2.12
表[2.2]
L＝60nH，S＝500μ2，wOPT0＝tOPT0＝S1/2＝22.36μ，长度＝27.820μ
δ＝8.316μ@100MHz，δ＝5.880μ@200MHz
RDC＝2.065ΩRAC@100MHz＝6.175Ω，RAC@200MHz＝8.365Ω
Δ(tOPT0/wOPT0)＝1，Δδ(wOPT0/δ)＝2.693@100MHz，
Δδ(wOPT0/δ)＝3.803@200MHz
表[2.3]
L＝80nH，S＝500μ2，wOPT0＝tOPT0＝S1/2＝22.36μ，长度＝48,850μ
δ＝8.316μ@100MHz，δ＝5.880μ@200MHz
RDC＝2.667ΩRAC@100MHz＝7.977Ω，RAC@200MHz＝10.80Ω
Δ(tOPT0/wOPT0)＝1，Δδ(wOPT0/δ)＝2.693@100MHz，Δδ(wOPT/δ)＝3.803@200MHz
f＝100MHz f＝200MHz
t<sub>OPT</sub>(μ) 222.6 313
w<sub>OPT</sub>(μ)[S/t<sub>OPT</sub>] 2.246 1.598
Q<sub>max</sub> 13.65 13.05
Δ(t<sub>OPT</sub>/w<sub>OPT</sub>) 99.12 195.9
Δ<sub>δ</sub>(w<sub>OPT</sub>/δ) 0.2701 0.2717
长度(μ) 59,120 61,780
R<sub>DC</sub>(Ω) 3.228 3.373
R<sub>AC</sub>(Ω) 3.684 3.852
表[2.4]
在任何频率下进行分析得出类似的结果，从而表明需要具有趋肤深度数量级的宽度的厚金属以实现高Q径直电感器。可将盘旋式电感器视为与期望的符号和最高可能的互感耦合的直线。以下部分涉及指出使高纵横比厚金属间隔开的固有优点，同样用高纵横比间距规则制造非常高性能的盘旋式电感器。
由于图[1.14.1]到图[1.17.2]中所示的和表[2.1到2.4]中的概述的数量级的金属厚度上的厚金属工艺在标准IC工艺中不可用，因此需要开发具有可以实现的此量级的金属厚度和金属宽度的工艺，从而产生高纵横比(换句话说，通过相当的金属-金属间距加工能力，在趋肤深度的数量级上的宽度)。初步结果表明，如果存在高Q电感器要求，那么必须使用不同工艺设计和构建这些电感器，所述不同的工艺通常产生所谓的插入物结构，该插入物结构用IC加工技术构建并用3D堆叠方法连接到传统IC。另一方面，对于低电流密度(小S)应用场合，如果IC工艺允许4μ金属厚度与2.8μ宽度和间距(从而得出金属纵横比ΔM(t/w＝1.43))，那么那种类型的IC工艺可能对于f>900MHz应用场合的许多RFIC电感器是足够的。然而，使用4μ金属厚度的已知IC设计不采用本发明所给出的高纵横比规则。在提出插入物工艺要求之前，还需探索这些高值电感器的几何尺寸以确定它们是否在可连接到常规集成电路的可行尺寸内。因此，前述证明和公式成为有用的分析工具。
盘旋式电感器的内部空间尺寸优化
盘旋式空气芯体电感器具有内部空间，内部空间中不存在绕组。内部空间的几何形状几乎可为任何几何形状，但在大多数实际应用中，其是圆形、矩形、正方形或八边形区域。在这四种最常见的内部空间几何形状当中，与任何设计规范的矩形几何形状相比，由于许多原因(如封装密度更好、易于设计和性能更好)，正方形内部空间几何形状可能是最常用的几何形状。在绕组之间具有恒定间距s的盘旋式电感器中的面积减小中的最关键部分是绕组宽度w和内部尺寸dIN，其中盘旋式电感器绕组从这个正方形内部几何形状开始并向外卷绕。具有厚金属且使用本文所教导的高纵横比金属规则非常显著地使盘旋面积最小化且提高如上文所示的高频性能。需要类似的优化方式来优化正方形内部空间的内部尺寸，所述优化可扩展到任何类型的内部空间几何形状结构。本发明揭示dIN优化应该具有大于数学定义的dINMIN的最小内部尺寸。
如上文所阐述，为制造高效的高耦合金属结构，除了金属结构与其它支脚的最高可能的互感耦合比之外，还需要考虑如每个支脚的单独结构的Q值。使用具有单独低Q结构的高耦合比支脚会增加损耗且在升高的操作频率下不会对电感值产生影响。QLRAC(1.62)的分析表达式展示QLRAC(l,S,t,f)具有对数长度相关性。图[1.22]中的QLRAC(l,S,t,f)曲线图中清楚地示出对于w＝2μ的Al金属宽度，在10 0MHz下，针对S＝50μ2、250μ2、500μ2和1,000μ2的对数长度相关性。
根据本发明，不应该存在电感结构，如盘旋式电感器中的任何支脚，针对盘旋式电感器的工作频率具有其单独QLRAC<1。盘旋式电感器中的最小支脚长度通过呈正方形盘旋结构的如图[1.6.1]中所示的内部尺寸dIN确定。dIN是重要的盘旋式电感器设计参数，其极大地影响盘旋式电感器的总Q。根据本发明，根据分析表达式(1.62)计算dIN使得Q(dINMIN,S,t,f)>1。(相比之下，大多数已知的盘旋式电感器具有背离本发明的教导的非常小的内部尺寸，但这种内部尺寸增加盘旋式电感器的损耗并降低盘旋式电感器的Q(现有技术中显然不被视作所属领域中的经典著作中的因素的特征)[31]。实际上，存在可能具有较大的内部尺寸的适当设计的电感器，但不存在确定任何内部空间几何形状的所选内部尺寸的规则。过去，在不清楚原因的情况下，选择是基于针对特定工艺从许多盘旋式电感器设计收集的实验测量数据。)
根据本发明，利用在工作频率下针对所选横截面面积S和厚度t具有支持Q(dINMIN,S,t,f)>1的长度的分析关系式(1.62)计算最小内部尺寸dINMIN值。从图[1.22]中可看出，对应于S＝50μ2的底部曲线应该具有大于800μ的长度，以在100MHz下针对w＝2μ的Al金属宽度满足这个条件。针对S＝250μ2、500μ2和1,000μ2的剩余lMIN值对应于在较小长度60μ到80μ下满足具有Q(lMIN,S,t,f)>1的每种情况的lMIN。
在减小盘旋式电感器的内部空间两侧上的电感器支脚之间的互感耦合时看到更大内部尺寸dIN的另一优点。由于这些电感器具有相反符号的耦合比，因此使耦合比最小化将增加电感L，且因此增加盘旋式电感器的Q。从数学角度说，也必须满足s<<dIN条件！另一方面，增加内部空余空间的同一侧上的电感器支脚之间的电感耦合增加了电感值L，从而增加电感器的Q。由于人们通常对设计具体L感兴趣，因此用更短的导线长度将实现这个设计目标，给出更小的电阻和电容，导致更高的Q。
通过使用针对所需的电感值产生更高Q值和更小面积的高纵横比金属而增加互感
现在已经在数学上证明，z维度中的高纵横比矩形横截面几何形状(使其以较大尺寸侧面朝彼此)在提供高Q盘旋式电感器方面具有绝对优势，这是由于与现有技术中的以较小尺寸面朝彼此的布置相比，高纵横比横截面几何形状在任何操作频率下都产生较小RAC。与全部以相同间距s面朝较小侧相比，使矩形横截面导体绕组以较大尺寸侧面朝彼此出乎意料地产生高得多的互感耦合。在支腿之间具有高电感耦合增加了盘旋式电感器的电感值，盘旋式电感器针对所需电感值L减少绕组的总长度，从而降低电阻并产生更高Q值。这是由于，如果按照本文公开的那样进行布置，几何形状的几何平均距离(g.m.d)减小。在图[1.24]和图[1.25]中分别以立体图和横截面图示出根据本发明的盘旋式电感器的支腿结构，它们与图[1.9.1]和图[1.9.2]中所示的结构存在非常明显的不同，其具有与之前所示相同的横截面的绕组面积。图[1.25]是图[1.25]中所示的几何形状的数学矩阵等效物。先前在图[1.7.1]、[1.81]及[1.9.2]中示出这种布置，其中进行了非均匀电流分布分析，分析展现本文中所阐述的金属排列配置在减少RAC方面的显著优点。因此，如何将矩形配置在一起(换句话说，金属绕组的取向)对具有相同电感值L的盘旋式电感的电感器性能和总面积有极大影响。
使用电路理论(部分电感)的盘旋式电感器的总电感计算
根据盘旋式电感器的金属几何形状来解释其总电感计算的更简单方式是通过按“部分电感”概念的电路理论，而不是电磁学理论[1，10到24]。图[1.23]示出通过沿着标记有“yCUT”的平面切割正方形盘旋式电感器的顶视图而获得的横截面几何形状。可以看出，根据本发明，金属纵横比ΔM是大数值，但此处给出的公式适用于任何横截面金属绕组几何形状。图[1.24]中同样示出盘旋式电感器的“内部空余面积”的一侧的相邻的三个绕组的三维立体图，其中绕组由盘旋式电感器的内部尺寸(标记为dIN)间隔开。图[1.25]还示出电感矩阵生成的支腿编号。图[1.25]顶部的p、C、B符号是互感计算表的Grover[1]注释，在这项研究中所使用这些注释的等效变量用箭头表示为w、s和t。
我们可以根据金属厚度t与纵横比ΔM和ΔS来表示如图[1.26]中所示的绕组的宽度与间距(从Grover(参考文献[1])第19页，表[1]的分析中取得)，这些金属厚度和纵横比可以从图中的注释中计算得出。
假设每一侧将具有相同的匝数，对于给定的t、w和s规则(以dIN为参数)，估计设计电感值L所需的匝数的快速方法是一种良好实践。虽然计算设计的最终结构会有所不同，但这一假设将得出盘旋结构尺寸的良好初始近似和电感矩阵项的概念，这非常重要。
可以看出，(1.12)中给出的互感公式中的距离d将由横截面金属绕组之间的几何平均距离(g.m.d)替换。对于图[1.25]中所给出的任何横截面几何形状和编号，电感矩阵中所给出的互感及其符号将为：
电感矩阵(1.99)中的负号(用于内部空间相对侧中的支腿电感器)源自流入或流出盘旋式电感器的每个互耦电感器上的参考泡布置(reference bubble placement)的电流方向。在任何情况下，电感矩阵都会是对称矩阵。由于支腿宽度w和每一侧的支腿之间的间距s保持恒定且dIN>s，因此对于具有与图[1.25]中所给出的相同的编号的任何绕组纵横比，电感大小矩阵元素之间的以下关系同样适用：
且
Lt，t＞0
Li，j＝Lf，i
由于每条支腿(l)的长度大于内部长度，因此也可以表示为，
l3＝l6＞l2＝l5＞l1＝l4＝dIN
L6,6＝L3,3＞L2,2＝L5,5＞L1,1＝L4,4
(1.101)
如前所述，(1.14)中所给出的被动性要求在电感矩阵的对角线与非对角线之间同样成立，对角线与非对角线之间的耦合比为k<1。对于等长假设，这将导致电感矩阵的对角线项始终大于非对角线的任何大小。
图[1.23]中盘旋式电感器的“xCUT”可以给出相同关系，这些关系在“yCUT”矩阵项之间具有零的互耦，这是由于“xCUT”和“yCUT”元素是垂直的且具有零电感耦合，如(1.11)中针对矩形内孔得出的诺依曼互感公式所示的。因此，可以使用子矩阵注释法以如下方式编写“每一侧的支腿数相等”假设的完整盘旋式电感器电感矩阵：
其中Lxcut与Lycut是具有如(1.100)到(1.101)中给出的特性的(6x6)子矩阵。
在假设具有相同电流通过其每个支腿的情况下，盘旋式电感器的总有效电感则变为作为(12x12)矩阵的(1.102)的所有项之和。由于Lxcut和Lycut(6x6)是相似的子矩阵，因此可以将用于计算具有三个完整匝的盘旋式电感器的有效盘旋电感的整个操作简化为：
其中n＝6且Lij是Lxcut，或Lycut是(1.103)中的(6x6)子矩阵项。为增加盘旋式电感器的电感，则必须增加如(1.103)中所得出的电感矩阵的正耦合并减小负耦合，此电感矩阵基本上具有(1.100)与(1.101)中针对3匝盘旋式电感器所给出的特性。可以在增加dIN时减小负耦合，且可以通过减小绕组之间的间距s来增加正耦合。
w>>t的两个物理矩形之间的几何平均距离(g.m.d)随宽度w而增大且为间距s的弱函数，即使这两个物理矩形之间为零间距[1]。因此，将既宽又薄的矩形更靠近地布置不会显著地增加这些矩形之间的互感耦合，这并不是非常明显。在图[1.29]中对此进行示出，针对范围介于1μ到500μ的金属宽度，图中绘制了间距为0.5μ、1μ、5μ、10μ、40μ及100μ的极其薄的矩形(w＝0)的(g.m.d)。可以看出，10μ的宽度后的互感几乎与它们的间距无关且变为非常接近宽度w而不是间距s的线性函数[1]。当必须制造较宽金属以增加Q时，此特性与目标相悖，并且也增加了这些金属之间的(g.m.d)，从而减少了间隔开距离s的支腿之间的互感。目前使用的盘旋式电感器属于这种“小电感耦合”范畴。
选择(用于分析)w＝0的极其薄的矩形的原因是示出(g.m.d)与厚度的关系，任何人都可以通过使用[1]中所给出的表非常容易地重建这种关系。基于图[1.26.1]中所示的参数与所给出的精确注释，在图[1.26.2]中给出了如[1]中所给出的用于计算g.m.d的相关表的曲线图。图[1.27]是说明电感器的t值与d值的关系的图，且图[1.28]是组合曲线图。
根据本发明，这种见解是通过将绕组的矩形横截面布置成使得这些横截面具有高纵横比并使其以较大尺寸面朝彼此来减少绕组的矩形横截面之间的几何平均距离(g.m.d)。如[1]中所示，如上所述布置的高纵横比矩形的(g.m.d)与厚度的关系将是金属本身的纵横比的函数，并且与这些金属之间的间距s具有较弱的依存性。在图[1.30]中对此进行说明，在图[1.30]中重叠地显示有图[1.29]数据，以非常清楚地展示显著差异。如图[1.29]中所示的数据在图[1.30]中的两端处用圆环进行标记。可以看出，与厚度从0.5到500μ之间变化的现有技术布置相比，根据本发明布置的极其薄的两个矩形之间的间距为0.5μ和1μ的几何距离(g.m.d)给出小得多的(g.m.d)。这将导致矩形之间的更高互感。对于5μ、10μ、40μ和100μ的甚至极大的间距范围，(g.m.d)与厚度曲线的关系开始变平直且比现有技术的布置更大，但是随着厚度变为间距的倍数，仍然给出比现有技术布置小得多的(g.m.d)。但是，(g.m.d)与厚度的关系仍随厚度而增加，且与现有技术布置相比，保持较低数量级。此特性通过以根据本发明的优选取向布置较大横截面面积的矩形而允许在较大横截面面积矩形之间具有较大互感。根据本发明获得的互感以及非常高的电感耦合K值根据盘旋式绕组的现有技术布置协议在理论上和实际上是不可能的。
综上所述，根据本发明的布置的优点在于优化互感与自感。需要将互感与自感绘制成厚度的函数。(g.m.d)与厚度的关系的曲线图阐述所示的互感增加的原因；因此，在前面提到它们是重要的。
图[1.31.1]示出相比被绘制成宽度的函数的具有0.5μ的间距和2μ厚度的现有技术结构，作为2μ宽4,000μ长的矩形横截面结构盘旋式绕组的厚度的函数的互感和自感，该矩形横截面结构盘旋式绕组同样间隔开0.5μ、1μ、5μ、10μ、40μ和100μ。可以看出，这两种布置具有与如图[1.31.1]中所示的相同的彼此相等的横截面面积。正如预期的，随着厚度的增加，自感与互感均降低，但与现有技术布置相比，对于0.5μ、1μ、5μ、10μ、40μ和100μ间距，互感仍然高得多。图[1.31.2]是相同数据，但示出具有对数标度的厚度以更好地示出较小厚度依赖性。
因此，本发明中提出的金属化工艺是高纵横比金属化以及高纵横比金属间距，“HARMS”。这导致绕组之间的“紧耦合条件”，紧耦合条件可以仅用金属的纵横比ΔM和间距ΔS之间的相邻绕组纵横比表示，与金属厚度无关！
“紧耦合条件”
本文根据本发明给出的“紧耦合条件”的定义是：不仅相邻支腿以较大耦合系数k紧耦合，而且绕组具有两个以上支腿或区段的情况下，许多下一个最接近的支腿也以较大耦合系数K强耦合。从(1.99到1.103)中给出的电感矩阵和总电感公式可以清楚地看出这个优点。由于盘旋式电感器的有效电感是电感矩阵中所有电感之和，因此增加它们的耦合会增加电感值。由于被动性要求，因此任何支腿之间的最大互感值的增加从不超过(1.15)中得出的值。
图[1.31.1]及其[1.31.2]的对数曲线图示出自感和互感。另一种观察方式是通过检查已在图[1.32]中所示的互感耦合比K，无论相邻绕组布置地得有多接近，互感耦合比都不会超过1。可以实现盘旋式电感器的有效电感的显著增加的唯一方式是增加盘旋式电感器的每一侧的多个相邻支腿之间的互感。只有当相邻绕组之间的间距ΔS的纵横比保持较大值(约为5到10)以及绕组金属纵横比ΔM为10时，才能实现这一点。这种紧耦合条件可以表示为与金属厚度无关，并且仅用两个目标加工金属化参数来表示：金属纵横比ΔM和绕组之间的相邻间距(表示为ΔS)的纵横比。至少为十的厚度与宽度之比和至少为五的相邻匝之间的宽度与间距之比达到紧耦合条件，其中耦合系数远高于0.5且在第二相邻绕组、第三相邻绕组和第四相邻绕组处通常高于0.6。
可以按照金属厚度t与纵横比ΔM和ΔS将如图[1.33]中所示的绕组的宽度与间距表示成
和
其中ΔM与ΔS都明显大于1。显然，编号0到1的绕组的间距纵横比是
编号0到2的绕组的间距纵横比也成为编号1的绕组的金属宽度w的函数
从(2.4)中可以明显看出一点，ΔS(2)永远不能大于ΔM！因此，只要ΔM<1，如同大多数现有技术盘旋式电感器一样，对于任何间距s>0值，ΔS(2)将始终小于1。因此，将ΔM>1这种条件称为“紧耦合的必要条件”是恰当的。编号0到3的绕组的间距纵横比同样变为
递归地，可以用公式表示编号0到n的绕组的间距纵横比变为
从(2.6)中可以看出，ΔS(n)将会随着n的增加而变小，且同样地，无论取多小的s，它都将始终小于ΔM/(n-1)！可以将在关系式(2.6)中代入(2.1)和(2.2)写成
从(2.7)中去除t得出，
可以看出，(2.8)只是金属化参数ΔM和ΔS的函数且可以简化为
然后，目标是找出ΔM和ΔS值的哪种组合可以在n>1时得出ΔS(n)>1。通过一些简单的算术，(2.9)变成
感兴趣的是，从具有作为独立工艺参数的ΔM和ΔS(这些独立工艺参数是我们需要强制规定的)的(2.10)表示大于1的n。这需要根据(2.10)对n求解
根据(2.11)求解n相当简单，得出
且得出，
由于对于正如前面所指出的，“紧耦合的必要条件”是ΔM>1，将(2.13)绘制成ΔM的函数并作为若干ΔS的曲线族是合乎逻辑的。图[1.34]示出对于间距纵横比ΔS＝5、10和15，根据金属纵横比ΔM而变化的(2.13)的曲线图。y轴表示相邻耦合的数量n，其中ΔS(n)>1满足“紧耦合条件”。由于n必须是整数，因此在这些曲线族中，我们将选择曲线下方最接近的整数。可以看出，在ΔM＝10和ΔS＝5的情况下，对于n＝5，可以实现紧耦合条件ΔS(5)>1。这在物理上意味着在盘旋式电感器的每一侧中，每个绕组都紧耦合，直到其与左右两边相隔的第5个相邻点为止，从而保持ΔS(n)>1。
图[1.35]是具有更积极的ΔS(n)>2的目标参数的相同曲线图。可以看出，在ΔM＝10和ΔS＝5的情况下，对于n＝3，可以实现紧耦合条件ΔS(n)>2。这同样意味着，在盘旋式电感器的每一侧中，每个绕组都紧耦合，直到其与左右两边相隔的第3个相邻点为止，从而保持ΔS(n)>2。
“紧耦合条件”下的总电感与Q增加
虽然图[1.34]和图[1.35]非常清楚地示出与金属厚度无关的、具有高纵横比金属和间距从而产生“紧耦合条件”的几何优点，但也需要展示使用这种技术的盘旋式电感器的电感值和Q的增加。对于金属间距纵横比ΔS的一些选定值，这里同样示出作为金属纵横比ΔM的函数的所选金属厚度。
图[1.36]示出作为金属纵横比ΔM的函数并针对金属间距纵横比ΔS＝5、10和15的4匝盘旋式电感器(4匝盘旋式电感器的内部空间为dIN＝500μ且金属厚度为50μ)的总螺旋电感。可以看出，对于金属纵横比ΔM<10，与图[1.34]和图[1.35]相比，这些曲线具有更大斜率，但在ΔM>10之后这些曲线变得更平直。可以看出，通过将金属纵横比增加到ΔM＝10，总螺旋电感值的增加非常明显，但在此之后，电感的增加变得不那么明显。图[1.37]到图[1.39]同样示出4匝盘旋式电感器的总盘旋结构电感，所述4匝盘旋式电感器的内部空间为dIN＝500μ且金属厚度为100μ、200μ和300μ。可以看出，对于ΔS＝5、10和15，对于所有厚度，金属纵横比范围2<ΔM<10的总盘旋结构电感的相对增加不小于50％。
图[1.40]在同一曲线图中针对金属间距纵横比ΔS＝5、10和15并针对t＝50μ、100μ和200μ示出金属厚度对总盘旋结构电感的影响，在该图中同样针对四匝盘旋式电感器，但这次具有内部空间dIN＝600μ，以提供完整图片的良好视图。
图[1.41]示出在100MHz时针对金属厚度t＝50μ、100μ和200μ的Q与ΔM的关系。可以看出，对于所有金属厚度，在Q值达到峰值且这些峰值都在ΔM＝10附近的情况下，存在所选操作频率下的ΔM值。因此，对于大于10的ΔM或ΔS，纵横比几乎没有理论上的优点。
根据本发明的这种高纵横比ΔM以及高纵横比相邻间距ΔS的盘旋式电感器绕组的布置还产生优于现有技术布置的若干其它额外的重要优点，这是需要被提到的。
i)相同匝数和内部尺寸dIN的面积减少
根据本发明的面积减小相当易懂，并且这是优选绕组布置的明显优点，但这具有非常实用的优点。此优点是几何形状造成的优点。不需要进行电磁分析。简单地说，如果使用较小的宽度和间距，盘旋结构外部尺寸将更小。如图[1.23]中所示，盘旋式电感器dOUT的外部尺寸以如下方式与绕组宽度dW和内部空间尺寸dIN相关联：
dOUT＝dIN+2·dW。(2.14)
另一方面，绕组宽度dW以如下方式与w和间距s相关联：
dW＝S·(n-1)+W·n (2.15)
其中n是匝数。
根据本发明，即使如先前所示的支腿之间的互感项没有增加，也可以实现总螺旋盘旋结构面积的非常明显的减小，如同(2.14)和(2.15)所示。作为实例，如果横截面面积S针对厚且高的纵横比金属化工艺保持恒定，那么(2.15)变为
在匝数n＝5时，对于给定金属厚度t＝50μ、100μ、200μ和300μ，作为ΔM的函数，表达式(2.15)也可以按照ΔM与ΔS来书写，且结果在图[1.42]中进行展示。图[1.43]基本上与图[1.42]相似，其中y轴的对数值对于较小的ΔM值展示出绕组宽度的更清楚视图。可以看出，ΔM＝10和ΔS＝10(且甚至ΔS＝5)组合都能非常显著地节省绕组宽度，这转化为任何现有技术工艺都无法实现的盘旋式电感器的很小的占地面积。
ii)相同匝数和内部尺寸dIN的死区面积产生减少、R、C减小以及L增加
针对这种死区面积减少的情况所获得的优点不像之前的情况那样简单易懂，但它对电阻和电容减小以及盘旋式电感器中的面积减小具有显著影响。图[1.44]和图[1.45]示出与每个匝的“死区面积”产生有关的一些关键几何参数。与直线路径相比，矩形盘旋结构每90°的转弯会引起电阻的增大，而且会增加电容，并在与支腿宽度有关的距离上对电流分布形成干扰，且不对电感产生影响。沿直线路径干扰电流的区域的保守值为0.5w。由于此受干扰的区域将处于支腿两侧，因此我们可以定义有效螺旋支腿长度，其中可以将支腿长度leff假设为以如下方式与所绘制的长度l成函数关系的电感
leff＝l-w。 (2.17)
再次通过使用恒定S规则保持所需横截面，(2.17)变为，
假设沿z轴的电流密度均匀，额外“死区面积”电阻为
其中ρ是金属绕组的电阻率。每匝的此死区面积也可以如下方式得出，
此“死区面积”将针对每个匝产生不期望的电容增加，与(2.20)成比例。正如我们在(2.17)到(2.20)中所看到的，根据本发明，增加厚度t增加了盘旋结构的电感部分，减小了“死区面积”，从而产生了较小的寄生电容和电阻，且所有这些都会产生具有较高Q的较小螺旋结构。
iii)总电容减少
遗憾的是，无法像在每个支腿的基础上针对电感增加和电阻减小所进行的操作那样容易且清晰地以分析方式展现上述效果。增加厚度还会增加每单位长度的电容。假设平行板近似法，每个内支腿的电容为
可以看出，每个支腿的电容将随着厚度t或支腿与支腿间距的纵横比ΔS的增加而增大。对于电感器值L确定对于每条支腿怎样的电容是可接受的无法用合理且可接受的近似法以分析方式获得。一种可能的解决方案是作为空间s的函数来绘制每个支腿的谐振频率。与所需的操作频率相比，通过不使s小于自谐振频率看似为一种解决方案，但这可能会引起误导。因此，这项研究中并未提及此。
另一方面，设计者对矩形结构中的设计参数s具有控制权，这在堆叠式电感器结构中通常无法实现。在堆叠式电感器的情况下，层之间的金属间距由工艺确定，所述工艺不在盘旋结构设计者的控制下。另一方面，这种厚金属大纵横比插入物结构的设计者对间距s具有控制权，这提供了非常有用的设计灵活性。然而，分析必须作为完整盘旋结构分析来进行，而不是在逐个支腿的基础上进行。使用高纵横比金属间距增加了支腿之间的互耦；因此，盘旋式电感器值L可在较小的面积或较小数量的匝内实现，从而使每个支腿产生期望的较小电容值。设计者可以通过使用PowerSpiral软件(由加利福尼亚州摩根山的OEA国际公司提供的商用工具)进行完整分析来设计盘旋结构。因此，可以将感兴趣频率下的Q值容易地绘制成间距的函数，并且作为最后一个步骤，可以在逐个电感器的基础上进行空间优化。
iv)好得多的电感与频率特性的关系
如可以分析方式针对圆形所证实[24,25]且如先前针对矩形横截面矩形导体几何形状所示，在拐角频率fc之后，RAC/RDC将随频率的平方根而增大，所述拐角频率被定义为平面波趋肤深度与和导体的横截面相关的一些几何参数之比。根据本发明，与现有技术的盘旋式电感器相比，通过使绕组具有高纵横比同时使宽度不超过趋肤深度，已非常显著地增大了拐角频率fc，但RAC/RDC仍将随频率的平方根而增大。因此，如果只考虑RAC/RDC随频率的平方根而增大，那么如(1.20)中所给出的Q(f)关系式就变为与频率的平方根成比例，而不是频率的线性函数！
导体的内部电感LINT以完全相反的方式表现；LACINT/LDCINT将随增大的频率而以与RAC/RDC相同的比率减小。如(1.20)中所给出的Q(f)关系式随后变为接近有限值，从而不仅仅因为电阻随着频率而增大而作为频率的线性函数增大或与频率的平方根成比例！幸运的是，总电感具有两个分量：内部电感LINT和外部电感LEXT。外部电感是由于在整体结构中的互耦项引起的且几乎与频率无关。因此，总电感不作为频率的平方根函数而持续减小，其接近外部电感值LEXT，且随后如(1.20)中所给出的Q(f)关系式再次变为与频率的平方根成比例，如果考虑构建电感器，这是非常良好的特性。根据本发明，与现有技术盘旋式电感器相比，通过采用紧耦合条件，盘旋式电感器与生俱来地具有大得多的外部电感fEXT分量，且因此显著降低了内部电感随频率的减小。可将有价值的fMERIT定义为
紧耦合条件中的这一比率是大于0.6的值，意指在任何情况下，LAC/LDC比率在任何频率下都不可能小于fMERIT。
v)“镜像盘旋结构”耦合降低
在盘旋式电感器的典型应用中，盘旋式电感器的顶部或底部上可存在导电区域，例如在z方向上的封装件的接地平面/功率平面、金属盖等。在这些高度导电区域处，既定的盘旋式电感器可产生涡电流并产生很难精确仿真的损耗。在极端情况下，可假设这些高度导电区域作用类似于无限大的完美接地平面，且将会有“镜像盘旋结构”，该“镜像盘旋结构”是相对于这些完美导电平面形成的但相对于既定盘旋式电感器[24,25]在其中承载相反方向电流。对这一假设的适当近似等效电路仿真将是仿真两个相同的盘旋结构，该盘旋结构与这些高度导电区域相距两倍的距离dz，其中镜像盘旋结构的输入和输出引脚被短接。既定的和镜像的盘旋结构的支脚之间的较高耦合将导致既定的盘旋式电感器的有效电感的较大降低。如先前针对紧耦合条件所示，绕组之间在(x,y)方向上的电感耦合保持非常高。另一方面，在z方向上的电感耦合与绕组的厚度t(不是绕组间的距离dz)成反比。根据本发明，使绕组厚度t具有在100μ到300μ量级增大了临界距离，其中不合需的镜像盘旋结构效果可能变显著。另一方面，如同现有技术的盘旋结构，通过使螺旋绕组较宽同时使临近绕组彼此具有较小厚度，z方向电感耦合非常大，(较宽侧朝向彼此布置的平行矩形结构)如在紧耦合条件中所示。得出结论是，本文中定义的紧耦合条件—如使ΔM和ΔS在10或更大的数量级上—非常有效地降低了这种这一镜像盘旋结构效果！
展现插入物金属厚度对盘旋式电感器性能的有效性的完全PowerSpiral仿真
截至目前，已在某些近似法下在分析上展现了使用具有较大金属化物和间距纵横比的较厚金属对于盘旋式电感器性能的优点，以给予对非显而易见的问题的清楚理解。这一章节中是对多种电感器规格的全3D电磁仿真结果的描述。这甚至是IC、MCM、PCB或任何已知高级封装技术的当前金属加工规则无法想象的。待设计的电感器值取为5nH、10nH、20nH、40nH、60nH、80nH、100nH和200nH。对于任何已知的工艺，10nH以上的任何值基本上被认为是非实际值。为进一步提高设计目标，在针对100MHz切换频率调整的FIVR工作中，将DC电阻的规格保持为所需要的非常小的数值。在表[3.1]到表[6]中针对50μ、100μ、200μ和300μ的金属厚度的简单易懂的表中给出结果。
厚度＝50μ间距＝1μ，宽度＝2μ，S＝100μ2，IMAX＝2A
Δtw＝25，Δts＝50
L(nH) Q<sub>MAX</sub> f<sub>QMAX</sub>[MHz] d<sub>OUT</sub>[μ] R<sub>DC</sub>[Ω]
5 42.35 1,000 428 0.5
10 40.8 732 438 0.72
20 39.34 424 453 1.06
40 37.51 311 475 1.57
60 36.16 259 490 1.96
80 35.75 229 500 2.31
100 34 208 515 2.63
200 30.97 131 563 3.94
表[3.1]
厚度＝50μ间距＝5μ，宽度＝2μ，S＝100μ2，IMAX＝2A
Δtw＝25，Δts＝10
L(nH) Q<sub>MAX</sub> f<sub>QMAX</sub>[MHz] d<sub>OUT</sub>[μ] R<sub>DC</sub>[Ω]
5 39.36 1,030 444 0.51
10 36.98 608 466 0.76
20 33.49 452 489 1.13
40 30.52 267 529 1.69
60 28.74 225 556 2.14
80 26.95 202 583 2.5
100 25.9 164 606 2.92
200 22.37 112 687 4.46
表[3.2]
厚度＝50μ，间距＝10μ，宽度＝2μ，S＝100μ2，IMAX＝2A
Δtw＝25，Δts＝5
L(nH) Q<sub>MAX</sub> f<sub>QMAX</sub>[MHz] d<sub>OUT</sub>[μ] R<sub>DC</sub>[Ω]
5 36.69 848 457 0.53
10 32.57 639 499 0.8
20 29.07 382 541 1.21
40 24.99 229 597 1.83
60 23.41 196 646 2.34
80 221.67 176 681 2.82
100 20.64 144 716 3.24
200 17.68 100 835 5.01
表[3.3]
厚度＝100μ，间距＝10μ，宽度＝4μ，S＝400μ2，IMAX＝8A
Δtw＝25，Δts＝10
表[4.1]
厚度＝100μ，间距＝10μ，宽度＝8μ，S＝800μ2，IMAX＝16A
Δtw＝12.5，Δts＝10
L(nH) Q<sub>MAX</sub> f<sub>QMAX</sub>[MHz] d<sub>OUT</sub>[μ] R<sub>DC</sub>[mΩ]
5 56.2 516 497 130
10 54.03 346 542 230
20 51.78 230 596 340
40 50 156 677 520
60 49.46 118 731 670
80 46.96 100 785 800
100 45.9 92.6 821 920
200 39.67 60.58 983 1430
表[4.2]
厚度＝200μ，间距＝20μ，宽度＝16μ，S＝3,200μ2，IMAX＝32A
Δtw＝12.5，Δts＝10
L(nH) Q<sub>MAX</sub> f<sub>QMAX</sub>[MHz] d<sub>OUT</sub>[μ] R<sub>DC</sub>[mΩ]
5 65.11 264 630 49
10 62 175 702 74
20 59 125 810 111
40 52 85.4 972 170
60 50 69.2 1080 221
80 45 58.6 1152 262
100 40 50.8 1224 302
200 35 35 1494 469
表[5.1]
厚度＝300μ，间距＝20μ，宽度＝60μ，S＝18,000μ2，IMAX＝180A
Δtw＝5，Δts＝15
L(nH) Q<sub>MAX</sub> f<sub>QMAX</sub>[MHz] d<sub>OUT</sub>[μ] R<sub>DC</sub>[mΩ]
5 61.74 116 920 11
10 53.99 79 1080 17
20 49.77 55 1320 25
40 44 37 1560 39
60 40 30 731 51
80 35 25.6 1920 61
100 32 22 2040 70
200 29 15.4 2520 100
表[6]
所有所仿真的金属厚度、间距和宽度在现有插入物技术中是可能的，所以这些并不是虚构的金属化规则。如可见，使用正确适合的金属厚度的插入物技术可提供这些目前未曾听说的在1mm乘1mm尺寸的数量级上的较大值电感器，由此产生目前未曾听说的性能，甚至对于较小值片上或片内电感器也未曾报导过。
如表[3.1]到表[6]中可见，对于针对2A数量级的负载电流的高效率、高电流降压转换器应用，如由(1.17)所给出的RDC<20mΩ限制可通过300μ的金属厚度和高达20nH的值来实现，由此给予在近似1mm乘1mm区域中实现的180A的最大电感器电流。这意指较大负载电流可以仅通过使多个电感器由多相结构[3到9]驱动来实现。
小尺寸的甚至未曾听说的大电感器允许将许多电感器集成在插入物上，且在FIVR和RFIC设计间距方面开创了较大机会，且甚至允许多FIVR结构。这代表着根据本发明通过小型化可获得的重要突破。
在实际中，人们不可能想到如结合图[1.34]到图[1.43]所示和描述的具有对ΔM和ΔS的任何所需大值的标准IC金属化工艺。必须替代地选择一组实践可获得且良好产生的ΔM值和ΔS值。根据图[1.34]到图[1.43]，很清楚，可针对ΔM＝10且ΔS＝5到10来设定HARMS工艺的实践加工限制，且相比于现有技术盘旋式电感器拥有显著更好的尺寸、电感值和Q改善。甚至对于目前用于IC技术中的标准金属工艺也无法获得这些所计算的ΔM值和ΔS值。如我们先前所提及，目前可获得的最厚的金属工艺仅为具有t＝4μ的厚度以及w＝s＝2.8μ的宽度和间距且给予仅ΔM＝ΔS＝1.42的金属5，且如可看见的，这些数值在图[1.34]到图[1.43]的最低端，不满足所得出的“紧耦合”条件。在厚度全部小于1μ的金属下层，使用精细光刻，人们可以实现对当今的“紧耦合”条件所需的期望ΔS值，但为了使横截面面积S满足所需DC电阻和/或电流密度要求，他们仅能够实现非常宽的金属线，这导致非常小的ΔM<1值，这同样不满足如本发明中所定义的“紧耦合”条件。如本发明中所要求保护的，对于希望看到在盘旋式电感器面积和性能上有显著改善的任何厚度的金属，我们需要ΔM和ΔS都必须分别在10和5到10的数量级上。
即使我们预见到有人通过相同的蚀刻规则(目前给予ΔS＝1.42)形成20μ数量级的IC金属化厚度，我们仍然不能满足“紧耦合”条件。因此，我们需要想到一种金属化蚀刻工艺，这种金属化蚀刻工艺可给予ΔM＝10和ΔS＝5到10的所需最小值，这在当今以及未来的某个时间或许并不可行。替代地，本发明提供一种用于实现这类结构的替代技术。
硅蚀刻技术提供这种替代方案。硅蚀刻技术已在近些年得到显著地改善[34到35]。目前已证实具有甚至超过25的纵横比(深度/宽度)的Si蚀刻结构。这些工艺用于硅穿通孔(STV)技术、3D堆叠封装、微电子机械系统(MEMS)和许多其他应用[36到41]。本发明在全新应用领域中利用底层工艺，假设本发明人将其指定为“HARMS”工艺。然而，HARMS使用类似于深度反应硅蚀刻(也被称为波什(Bosch)工艺)[33]的以反向开沟模式的高纵横比Si蚀刻能力。类似地，“HARMS”技术中所使用的金属化方法是由对STV技术的完全相反的用途而得到的。在STV中，对Si进行蚀刻，形成空隙或深沟槽，且用金属填充空隙或沟槽。在根据本发明的“HARMS”技术中，对Si进行蚀刻，由此形成本文中称为“Si芯体”的“壁”或“柱”，且金属将“Si芯体”封装，由此形成盘旋式绕组和盘，它们将成为与外部电路的盘旋式电感器电连接。在盘旋式电感器的所需操作频率下给出RAC/RDC<2之前，将封装的金属厚度抑制到k×δ的趋肤深度数量级上，其中k＝1.6-3.85(如所要求的)。
当前HARMS加工原则列出在如下针对若干所需“最终”尺寸所示的表[7]中。
表[7]
“HARMS”(高纵横比金属化物和间距)插入物技术加工能力
图[2.1]和以下内容示出在基于插入物的盘旋式电感器中的本发明HARMS工艺的一些关键加工步骤。这种电感器安装于基于硅晶片的电路。可存在起始材料的三个基本选择。
i)如图[2.1]中所示，起始材料可以是常规SOI晶片。FELT、结合晶片和其它类型是IC行业中的常见选择。在这些类型的结构中，整体结构由两层不同厚度的高质量单晶Si组成，这两层高质量单晶Si由很厚的SiO2层(1μ到2μ)隔开。Si的较厚部分通常用于机械处理，并不用于有源装置形成。在所需插入物结构中，盘旋结构可构筑在SOI晶片的任一侧上，取决于盘旋式电感器绕组的所需厚度，所述结构可以为50μ到400μ厚。
ii)如果盘旋式电感器绕组的所需厚度大于200μ，如同在先前所示的许多应用中一样，那么将无需将SOI晶片(具有热生长厚度(1μ到2μ)SiO2层的传统Si晶片)用作插入物起始材料。如下文中结合最终结果所解释，图[2.32]示出连接到具有C4凸块的两侧的STV结构的横截面。
完全集成的IC应用(不具有插入物)。替代构筑插入物并将其连接到具有C4凸块的IC，整个结构可形成为一个单元。掩埋氧化物区的底部具有在300μ到500μ的数量级上的标准晶片厚度，且不为其它，只是用于为之后的加工步骤提供机械处理能力。因此，根据本发明，盘旋式电感器构筑在低于掩埋氧化物下面部分的“未使用”厚度之内，且通过在掩埋氧化物中蚀刻孔并连接到有源装置区域中的第一层金属化物而连接到有源装置区域。在两种起始材料(其可以是SOI或SIMOX晶片)中，将使用标准加工步骤将IC构筑在掩埋氧化物的一侧上，这在以下附图中表示为有源层。三个不同但相关的工艺的结果示出于图[2.26.4]、图[2.26.11]和图[2.26.16]中，所述结果非常类似于如图[2.26]中使用插入物形成的结构的结果，如下文所解释。仅示出STV区，因为其它区与插入物结构没有什么不同。起始材料可以是如i)中所解释的SOI晶片或SIMOX(氧植入晶片)，所述SIMOX也是处理器IC或高性能装置工艺中常见的。图[2.26.1]到图[2.26.4]为对加工步骤的结果的说明，所述加工步骤涉及制造根据本发明的完全集成结构，其中具有在一微米与两微米之间的掩埋氧化物厚度以及在一微米与三微米之间的有源IC层，从而省去插入物结构。附图的说明文字阐述了将允许本领域的技术人员做出所述结构的尺寸和特征。类似地，图[2.26.5]到图[2.26.11]为对加工步骤的结果的说明，所述加工步骤涉及制造根据本发明的完全集成结构，其中具有在一微米与两微米之间的掩埋氧化物厚度以及大于三微米的有源IC层。最后，图[2.26.12]到图[2.26.16]是对加工步骤的结果的说明，所述加工步骤涉及制造根据本发明的完全集成结构，其中具有根据SIMOX工艺的约20nm的掩埋氧化物厚度以及小于约200nm的有源层。所述工艺在能力方面的区别在于，连续的金属化物穿过有源层渗透到掩埋氧化物下方的衬底材料中。
在SIMOX工艺中，有源装置构筑在极薄硅层(通常在200nm的数量级上)的顶部上。掩埋氧化物通过深度氧植入而形成，且在形成具有在20nm厚度的数量级上的掩埋氧化物结构之后退火。这一厚度的氧化物将不会充当对将在衬底中完成的深度硅蚀刻的止蚀层。
在全部三个所提到的工艺中，在IC形成工艺完成之后，盘旋式电感器将构筑在有源装置下方，且将通过以下操作而连接：在有源装置形成步骤中，对掩埋氧化物进行蚀刻以及从另一侧沉积金属，从而将其连接到之前沉积的金属。
在图[2.2]和下文中，仅示出硅层和SiO2层。以图[2.2]作为起始材料或步骤1、步骤2用以提供具有如在硅层上所提到的厚度的钽沉积物。在步骤3(图[2.4])中，使光致抗蚀剂层5沉积在所需的钽掩模图案上，其表示如平面视图(图[0.1]中所见的盘旋式电感器的结构。步骤4是具有最小2μ宽度(图2.5])的标准钽蚀刻，随后为步骤5，即2μ宽度(图[2.6])的深度反应离子蚀刻。步骤6是光致抗蚀剂移除(图[2.7])，但为了展现对这一蚀刻的影响的更好想法，图[2.7]还示出通过深度蚀刻实现的高纵横比。换句话说，先前附图是图[2.7]的平面版本。在实践中，纵横比实际上夸张得多，具有接近于25:1的纵横比，这是难以示出的。这幅图列出了特定实例值。这一说明性附图形成以下步骤的基础。
步骤7(图[2.8])是第二钽沉积步骤，其中柱以及谷和脊的侧部被涂布至0.5μ的典型厚度。步骤8(图[2.9])是定向干式钽蚀刻步骤，所述步骤仅对谷和脊进行蚀刻以移除0.5μ的沉积层。优选干式蚀刻为等离子体蚀刻，所述等离子体蚀刻本质上是定向的。此后对所述结构的钽部分进行电镀(步骤9，图[2.10])以在相反表面和脊的顶部对绕组进行涂布。除了互连件之外，所述结构基本上完成。
图[2.11]和图[2.12]是在证实这种具有这些深度、窄度和紧密间隔尺寸的结构确实可以实现的测试中，对在基于本发明的工艺中形成的栅格结构的扫描电子显微镜的图像。在实践中，盘旋结构将以在图[2.10]中示意性示出的形状与脊一起形成。所示结构被构筑成ΔSiW＝25且δTA＝0.5μ且tSi＝50μ。
图[2.14]是关于图[2.13]的IN端子和OUT端子的连接器焊盘的俯视平面图。根据常规技术，宽度和长度尺寸需要足够大以容纳如C4凸块的小焊球，从而连接到IC或外部焊盘。焊盘的宽度必须宽于绕组宽度以确保有效连接性。典型焊盘wPAD是具有铅凸出部CPAD的75μ到100μ的正方形。微凸块技术容许较小焊盘尺寸。如下文所解释，铅凸出部可连接到一或多个导电柱。所述柱的横截面可以是正方形、矩形、三角形、圆形、椭圆形或其组合或组合当中的互连件。如例如图[2.26]中所示，如果不使用柱，那么单纯接触较厚硅衬底的C4凸块将不会有效导电，且实际上甚至不能被构筑。图[2.26.9]到图[2.26.11]示出一类结构，在所述结构的两侧上为C4凸块提供有效导电。
为实现合适的具有C4凸块的插入物结构，需要将电感器和其端子嵌入介电材料中。步骤10(图[2.15])是例如通过SiO2的常规低压化学气相沉积而将所述结构浸没于电介质中的工艺，以能够选择位于所述结构上的焊盘和凸块。其它替代方案是具有良好阶梯覆盖的有机介电材料(如聚酰胺或聚对二甲苯沉积物)以实现对结构的平面化，从而更有效地与C4凸块连接。
HARMS工艺中的焊盘具有两个主要功能，且其几何形状优选地保持为具有大于盘旋式绕组w的尺寸wPAD的正方形，不管图[2.14]中所示的盘旋式绕组w的总宽度如何。
焊盘的第一功能是提供从插入物顶部的焊球凸块到在300μ数量级上的较厚盘旋式绕组底部的低电阻率路径，同时维持用于电导性的焊球凸块规则。它们的布置和尺寸基本上由焊球凸块规则规定，所述焊球凸块规则具有以给定周期性“焊盘阵列间距规则”布置的在75μ到100μ数量级上的焊盘尺寸。使焊盘呈阵列形式，而非任意布置，使插入物与IC上的凸块之间对准变得容易。
步骤11是对单个焊盘提供焊盘蚀刻。使焊盘具有如图[2.16]中所示的单个正方形Si焊盘芯体并在每侧具有75μ到100μ的焊盘尺寸，这为许多应用场合给予所需低电阻率路径，所述低电阻率路径从布置在插入物顶部上的焊球凸块到较厚螺旋绕组底部。图[2.34.2]中所示的前四个曲线示出根据电镀厚度δEP＝2μ、4μ、6μ和8μ随着随硅芯体厚度变化的STV电阻。如可看见的，对于超过200μ的Si芯体厚度，STV电阻和“接触电阻”可大于2mΩ，所述“接触电阻”是从C4凸块顶部到电感器底部的分布电阻。如图[2.34.2]中可见，对于δEP＝2μ，接触电阻可甚至接近非常小的20mΩ！因为每一电感器将具有两个C4凸块连接且如图[2.33]中所示，对于DC/DC转换器应用，包含两倍的接触电阻加上电感器的有源盘旋式绕组电阻的“总电阻”必须保持为小于20mΩ。因此，对于这些应用，这一“显然”较低的电阻实际上高到不可接受的程度且应保持为小于1mΩ！
然而，为了进一步降低插入物顶部上的焊球凸块到较厚盘旋式绕组底部的电阻，且为了形成更好的接触，可将底层结构构筑为具有间隔比2δEP更窄的正方形Si柱的阵列，2δEP是如图[2.17]和图[2.17.1]中所示的阵列间距中通常使用的。因此，步骤11.1是替代步骤。使用这一布置，如图[2.17]中所示，柱之间的间距在电镀步骤中将由电镀金属填充。这对于盘旋式绕组来说当然是必须完全避免的事情！与图[2.16]中所示的简化的单个Si芯体焊盘连接相比，这一布置在插入物顶部的焊球凸块到较厚盘旋式绕组底部之间给予小得多的电阻，这可以使用3D电阻仿真来展现。正方形Si柱的尺寸是Si芯体厚度的函数且可以使用也具有最小尺寸2μ乘2μ的相同ΔSiW＝25规则来计算。作为Si芯体厚度t3Si为300μ且δEP＝8μ的一实例，正方形Si柱尺寸将在12μ数量级上具有小于16μ的间隔。图[2.17.1]是一种布置的实例，这种布置将显著增大从焊球凸块到较厚盘旋式绕组底部的电流路径的有效面积且提高良好接触的产生。
图[2.34.1]示出对于产生垂直导电栅格结构的δEP＝2μ、4μ、6μ和8μ的电镀厚度，随着Si芯体厚度变化的可以配合在100μ焊盘尺寸内的硅柱的整数数目。如在朝向500μ的Si芯体厚度的曲线图的最右端可见，可通过对Si柱尺寸进行布置而使3到4个Si柱以其间2δEP的间距并排匹配。图[2.34.2]中所示的下面四个曲线族展现与单个Si柱布置相比，Si柱阵列配置对STV和盘旋式电感器的“接触电阻”的影响。如可看见的，1mΩ阈值(标记为底部短虚线)的接触电阻甚至对于较大Si芯体厚度也可满足这一布置。
参考图[2.18]，此处示出了凸块焊盘蚀刻步骤(步骤12)的结果，所述步骤对电介质开口以允许将C4凸块连接到底层电镀金属(EP层)(步骤13，图[2.19])。
因为对盘旋结构的电镀步骤需要用于电镀的电极，所以所有盘旋结构在电镀工艺期间必须连接到这一电极。晶片级连接件通过构建如图[2.20]中的栅格而形成，其中电极在栅格周围。这些电极稍后在切割工艺期间被切断，从而抽出盘旋结构。
如在示出单独盘旋结构的图[2.14]中可见，围绕规则凸块布局的焊盘阵列规则迫使将盘旋结构布置在设定位置处，以使得凸块和焊盘适当对准。这一焊盘阵列规则由如PowerSpiral(作为加利福尼亚州的OEAInternational of Morgan Hill的产品可获得)的精确且高级的电磁3D仿真器满足，以自动化方式设计盘旋式电感器，该盘旋式电感器具有期望的电感值L，并通过针对具有最小焊盘间隙CPAD的给定HARMS工艺规则和维持关于凸块的布局的焊盘阵列规则来调整宽度w和内部尺寸dIN，从而使盘旋式电感器同样满足其当前I、Q、RAC、RDC规范。如果焊盘如图[2.14]中所示都与焊盘阵列的行对准且相对于盘旋结构居中而不是如图[1.6.1]中所示将其任意放置，那么焊盘阵列规则可更易于满足。
在根据HARMS工艺形成的结构中的焊盘的第二功能是形成STV。与图[2.16]中所示的经简化的单个Si芯体焊盘连接相比，如图[2.17]中所示使焊盘形成为具有小于2δEP的间距的正方形Si柱的阵列将得到小若干倍的STV电阻，且其对垂直电阻降低的影响详述于图[2.34.2]中。
图[2.11]中和图[2.12]中所示的扫描电子显微镜(SEM)照片显示在t3Si＝50μ的情况下SiO晶片上具有10μ乘10μ的完工尺寸的孔的Si蚀刻能力。如可看见的，经Si蚀刻的孔在其间具有3μ间距，且非常均匀地包裹有完工的0.5μ厚度的Ta，向下直至SiO2层。wSi为2μ，得到ΔSiW＝50/2＝25且ΔSiS＝50/12＝4.16。其在所有6英寸晶片上展现非常均匀的导电栅格结构。
图[2.27]示出一种期望结果所得到的盘旋式绕组尺寸，其使用具有ΔSi＝25规则的47.5μ厚的“Si芯体”，其中2.0μ电镀金属化物厚度实现紧耦合条件，其中Δw＝10且Δw＝5，其中Si芯体与Si芯体间距为15μ。如可看见的，加工参数给予非常大的电镀金属横截面面积S＝255μ2，所述面积可承载5.1A的受JMAX＝2×106A/cm2电迁移限制的电流密度。可以sMIN＝10μ来加工“完工”绕组之间的最小间距，得到ΔM＝7.14，其中Si芯体与Si芯体间距为15μ。
如果需要较大电流和/或较低DC电阻，那么便对如图[2.28]中所示的两个参数进行调整，所述参数是Si芯体的厚度t3Si和包裹住Si芯体的电镀金属厚度δEP。因为钽(Ta)的电阻率是如铜或铝的电镀金属的电阻率的近似10倍，所以可忽略所沉积的Ta厚度δTa对电阻的贡献，以简化“包封背面(back of the envelope)”计算。图[2.28]中所示的结构具有291.5μ的Si芯体t3Si厚度且δEP＝8μ，得到S＝5,199μ2的金属横截面面积，所述面积可承载103A的受相同JMAX＝2×106A/cm2电迁移限制的电流密度。如可看见的，两个横截面结构都满足本说明书所公开的“紧耦合”条件以及可获得的HARMS加工能力。可以sMIN＝30μ来加工所完工的绕组之间的最小间距，得到ΔM＝10.47，其中Si芯体与Si芯体间距为77μ。如果想要使用在当今IC技术中可获得的最厚金属规则(t＝4μ且w＝s＝2.8μ)在每单位长度上实现的相同电流或相同电阻，那么将需要使金属轨道宽度超过1000μ宽，这在任何已知IC技术中都基本上是难以想象的！具有这些较宽的金属宽度将还将在绕组之间实质上不给予任何互耦，从而产生仅具有内部电感分量且甚至在任何IC尺寸内都不匹配的盘旋式电感！
图[2.28.1]是示出针对若干不同电镀厚度且针对0.5μ厚的钽，硅芯体宽度和总绕组宽度与硅芯体厚度的关系的曲线图。图[2.28.2]是示出针对若干不同电镀厚度且针对0.5μ厚的钽，硅芯体间距与硅芯体厚度的关系的曲线图。
一般来说，因为定义了操作频率，为了维持RAC/RDC<2的条件，包裹的电镀金属厚度δEP已是设定参数，仅留下一个参数t3Si以用于设定HARMS工艺。
因为可使用例如2μ的最小Ta沉积宽度、0.5μ的厚度且ΔSiW<25的Si芯体纵横比以及所需电镀金属厚度δEM的一些设定规则来实现良好产率和可控制的HARMS工艺，所以盘旋式电感器的所需完工尺寸与Si芯体尺寸之间的关系将是非线性的，如图[2.29]到图[2.30]中所示。图[2.29]示出所需的Si芯体厚度t3Si，以实现针对δEM＝2μ、4μ、6μ和8μ的所需Δw值。如可看见的，随着δEM增大，需要较大的t3Si来满足“紧耦合”条件。短划线是Δw＝10和它与δEM＝2μ、4μ、6μ和8μ的曲线族之间的交叉点将为所述工艺提供所需的t3Si以实现这一Δw＝10“紧耦合”条件。如在图[2.29]中可以看见的，对于大多数应用场合，仅从HARMS工艺的加工角度来看，t3Si必须大于200μ！另一重要关系是电镀金属区域的横截面面积，所述面积决定了盘旋式电感器的电阻，如图[2.30]中所示。如可看见的，通过调整t3Si和δEM，可以在非常小的区域中实现非常大的横截面积，这是任何现有技术金属化规则和能力无法做到的。在计算中，针对作为电镀材料的铜，图[2.31.1]和图[2.31.2]中示出随着t3Si变化并对于δEM＝2μ、4μ、6μ和8μ，长度为5,000μ的盘旋式绕组的受最大电迁移电流密度限制的电流承载能力和线性电阻。概括地说，可以使用本发明的HARMS加工能力以及极低线路电阻和高载流能力来实现紧耦合条件的全部所需目标。
图[2.21到2.26]示出针对两侧连接性处理SiO晶片的结果。在图[2.21]中，将钽沉积物置于底部上或保持晶片以使所蚀刻的区域与盘旋式焊盘位置或STV位置对准，所述位置旨在用于与晶片的背侧连接。在图[2.22]中，Si蚀刻步骤导致对掩埋氧化物SiO2的深度反应离子蚀刻，如先前所解释。图[2.23]是用以移除所述层并使盘旋式焊盘的下侧或STV的底部侧露出的SiO蚀刻步骤的结果。图[2.24]示出另一钽沉积步骤的结果，该钽沉积步骤涂布所露出的壁和空隙以在整个焊盘或STV结构上建立电连接。图[2.25]示出覆盖相同区域的电镀步骤的结果。最后，C4凸块可位于空隙处，与焊盘或STV形成电连接(图[2.26])。整个晶片和具有这一C4凸块的(作为C4凸块的阵列的一部分)的插入物随后处于凸块与凸块安装的状态中。
图[2.21]到图[2.26]中清楚地表明在在使用SiO晶片时形成STV的加工难度。另一方面，使Si芯体厚度超过200μ的性能优点也很明显。不需要小于200μ的Si芯体厚度。使Si芯体厚度大于200μ完全不需要SiO晶片作为起始材料，并且能够生产具有非常期望的双侧连接特征的插入物，并且形成STV比图[2.21]到图[2.26]中所示出的工艺更容易。因此，通过仅使用厚度为介于200μ和200μ以上的范围内可用的任何值的常规Si晶片，处理会变得非常简单，其中如图[2.32]中所示，在所述晶片的一侧生长有1μ到2μ厚的SiO2具有底部C4焊料凸块。
“HARMS”插入物技术的进一步的用途和应用：
用于高功率IC的低阻抗功率/接地输送网络
如在图[2.31]中可以看出，“HARMS”(厚度和高纵横比金属)插入物技术中的金属规则即使与PCB技术相比也能提供极小的电阻值，并且具有小很多的金属宽度和间距。这表明这种增强能力的发现不限于盘旋式电感器设计。可以将本发明扩展到协助在IC本身上进行配电，以便简化大型IC中的IR降问题，该IR降问题为高功率处理器设计中的严重问题。
缩减IC工艺几何尺寸造成IC中的每面积的电流密度分布增加和较低供应电压，这些由缩放规则规定。以可接受的电压降分布这些高电流一直是个难题，但现在这项任务甚至变得更加困难。寻求FIVR的主要原因之一也与找到此问题的解决方案有关，在IC本身上以高效率使1.8V供电降到1V，这也可以通过处理器活动来控制。
“HARMS”插入物可以给出对此问题的极为简单的解决方案。考虑到tSi＝300μ和8μ的Cu电镀使具有如图[2.28]中所示的间距宽度的总宽度为32μ，即使在具有与厚度为2.8mil(71.12μ)且宽度为10.94mil(278μ)对应的2盎司Cu的PCB技术中，也可以在芯片上长距离捆扎VDD/VSS线路，这是之前无法实现的。此外，除了极小电阻外，VDD线路还可以与VSS线路屏蔽，从而产生环路电感的极为明显的下降。
对于图[2.27]和图[2.28]中所示出的横截面，可以相对非常清楚地显示Si芯体厚度对简单功率/接地输送网络的电感的影响。对表[8.1]进行参考。
t＝50，w＝5，Δw＝10，l＝5mm(5,000μ)R＝546mΩ
(L11＝5.703nH L21＝L12，L23＝L12，L31＝L13，L32＝L23)
表[8.1]说明，由于横截面面积扩大且具有最小化的电阻和电感，因此插入物可以实现超过3A的电流，而现今也没有其它插入物可以如此接近这样大小的电流。
现今5mm线长(且对于JMAX＝2×106A/cm2，t＝4μ，w＝2.8μ，s＝2.8μ)可以实现的最佳效果是最大电流小于225mA。
L11＝7.792nH，L12＝6.467nH，L13＝5.791nH，Lloop＝1.325nH，RCu＝7.7Ω，S＝11.2μ2，IMAX＝224mA。
结论：相同横截面积S＝153μ2所需的宽度是38.25μ
表[8.1]中的第3到4列显示3×3电感矩阵中的第一行，此电感矩阵与长度为5mm(5,000μ)、厚度为50μ且宽度为5μ的Cu宽度的VSS/VDD/VSS并联电力输送网络对应。如表[8.1]中的第2行和第3行中所示出，VSS/VDD/VSS并联电力输送网络之间的均匀间距为10μ和5μ。第6列是仅用于VDD/VSS对的环路电感的一半。第7列显示电感矩阵的对角元素与半环电感之间的比，这是对与具有无限远返回路径(infinitely far return path)的环路相比电感减少比的度量。如可以看出，电感减小极为明显。这些数字甚至无法在带有接地平面的PCB中实现！
表[8.1]下方的注释将使用Cu的最厚可能的金属厚度4μ的现有技术与2.8μ的间距和宽度进行比较。使用本发明HARMS工艺的功率/接地输送网络的电感、电阻降低和其载流能力的增加，即使对于50μ厚的Si芯体(如此处)，与此应用的最佳合适工艺相比，也刚好打破了记录！在表下方的最后一条注释显示，与HARMS工艺中所使用的w＝5μ相比，使用最厚的金属工艺获得相同的电阻和载流能力所需的金属宽度为38.25μ，其中与给定值1.325nH相比，半环电感值基本上没有明显减少，其中HARMS工艺可以给出0.402nH的值！
t＝300，w＝30，Δw＝10，l＝5mm(5,000μ)R＝15mΩ
(L11＝3.924nH L21＝L12，L23＝L12，L31＝L13，L32＝L12)
表[8.2]
t＝300，w＝30，Δw＝10，l＝5mm(5,000μ)，RCu＝15.66mΩ，S＝5,508μ2，
IMAX＝110A
(L21＝L12，L23＝L12，L31＝L13，L32＝L12)
现今5mm线长可以实现的最佳效果
(且对于JMAX＝2×106A/cm2，t＝4μ，w＝2.8μ，s＝2.8μ)
L11＝7.792nH，L12＝6.467nH，L13＝5.791nH，Lloop＝1.325nH，RCu＝7.7Ω，S＝11.2μ2，IMAX＝224mA
相同横截面积S＝5,508μ2所需的宽度是1,377μ(比常见芯片大1.377mm！)
类似地，表[8.2]中的第3-4列显示3×3电感矩阵中的第一行，所述电感矩阵与长度为5mm(5,000μ)、厚度为300μ的Cu宽度的VSS/VDD/VSS并联电力输送网络对应。如表[8.2]中的第2行和第3行中所示出，VSS/VDD/VSS并联电力输送网络之间的均匀间距被取值为60μ和30μ。表[8.2]下方的最后一条注释显示，与HARMS工艺中所使用的w＝30μ相比，使用最厚金属工艺获得相同的电阻和载流能力所需的金属宽度为1,377μ，其中与给定值1.325nH相比，半环电感值没有明显减少，其中HARMS工艺可以给出0.388nH的值！
表[8.1]非常清楚地表明将使用HARMS工艺设计的插入物用作VDD/VSS带(VDD/VSSstrapping)设计的插入物，且表[8.2]在任何高电流消耗的IC VDD/VSS网络设计中都极具优点。基本上使VSS屏蔽非常接近的VDD，通过这种布置获得的非常高的互感将产生极小的供电回路电感，此供电回路电感本身比VDD线路自感小得多。除此之外，电力输送网络将具有相当大的分布电容并具有极小的串联电阻。5mm长的VDD/VSS对的电容如表[8.1]和表[8.2]的第7列给出，它们是显著更大的值，在没有本发明的情况下，所述值无法在现今的任何传统IC工艺中实现。甚至在任何封装、MCM、薄膜、厚膜或现今可用的任何PCB技术中，都不能实现这些所需特性中的任一个。因此，本发明表现出显著优点。
在HARMS工艺中在所选区域中将PZT/PLZT材料用作电介质来集成大值去耦电容器
为了防止任何IC中的大电流尖峰，需要在IC中使高值去耦电容尽可能接近噪声产生电路布置。如上文所阐述的低阻抗VDD/VSS网络设计减少了这个问题，但由于高速和小的时钟失真(clock-skew)要求(特别是在处理器设计中)，始终需要高值的片上去耦电容器。布置大值的片上去耦电容器浪费了相当大的面积。然而，通过在形成电容板的交叉指状件(interdigitated fingers)之间的所选区域中沉积作为电介质的PZT/PLZT材料，这些去耦电容器可以在已经具有极大分布电容的HARMS工艺中被集成。这些材料也被称为铁电材料(锆钛酸铅)[化学上PbZrxTi(1-x)O3(0≤x≤1)]并且可以具有极大的相对介电常数，视这些材料的掺杂而定约为300到10,000，这可以完全省去对电路设计中所需的大值的片外去耦电容器或大电容器值的需要。根据本发明的电容器结构如图[2.35]中所示出。两个电极各自具有垂直指状件，垂直指状件以交替或交叉配置而横向相邻设置。虽然所述应用主要用于去耦电容器，但也可以考虑其它应用。
IC技术中的集成控制阻抗传输线路
在任何半导体工艺中构建受控阻抗传输线路都是一项挑战。对于半绝缘衬底半导体技术，如GaAs IC，这是一个更简单的问题，但由于需要低电阻率线路，这些线路占据了较大空间。在硅IC中，由于硅材料的有限导电性，因而除大面积要求之外，“慢波”现象的问题是严重问题。
传输线路特征阻抗Z0可以如下形式给出：
其中R、L、G、C和ω分别是每单位长度的电阻、电感、电导率、电容和角频率。如(2.23)中可以看出，与Lω和Cω相比，需要小R和G值来产生良好传输线路。这种条件给出几乎与频率无关的Z0，其公知的近似值为，
由于本文中所公开的Si芯体技术在如图[2.31.2]中所示出的小很多的覆盖区中给出支脚或区段的极低的每单位长度电阻值，因此可以利用本发明构建具有受控制的特征阻抗传输线路。表[8.1]和表[8.2]中显示了一些参数，这些参数使用小很多的面积构建具有约50到75欧姆数量级的所需特征阻抗的传输线路。表[8.1]和[8.2]的第8列显示作为间距及其对应ΔS的函数而构建为一对高纵横比金属化元件的特征阻抗值。典型传输线路由三个区段(在紧耦合条件下的中心支脚和两个相邻支脚)组成。使用任何其它已知IC技术都不可能实现这种结构。表[8.1]和表[8.2]中的第9列是针对5mm长的传输线路在集总电路假设下计算出的谐振频率。
柔性技术中的盘旋结构的实现
在不存在真正厚的且高纵横比的金属(HARMS)插入物技术的情况下，出于测试和验证目的，如下文所阐述使用根据本发明的柔性印刷电路板技术构建和测试盘旋结构，以在这种插入物金属化工艺变得可用时获得性能改进并估计性能增益。众所周知，柔性印刷电路板技术是一种柔性形式的印刷电路板(PCB)技术，其中由电介质绝缘的导电层和所形成的柔性片或条带用于形成电路。柔性印刷电路板技术以前从未在当前用途中得到应用。由于具有任何非标准要求的任何IC金属化工艺的开发是成本高且耗时长的过程，因此使用更经济有效的方式来证明此项工作对显示性能成果是有帮助的。然而，确定的是，柔性结构本身也是有用的，并且出于此原因，在本文中将所述结构公开为一种类型的小型电感器。公开了两种类型的基于柔性印刷电路板的盘旋结构，并且已经构造为用于测试目的和可能的实际应用，在本文中指定为单层和折叠单层，两者都形成在本发明范围内的堆叠多层结构。
本文中所公开的柔性结构的主要目的是能够产生一些结构，该结构易于用非常有限的机械技术和资源构建并验证在理论上推导出的“紧耦合”条件。然而，使用小型机械生产设备，本文中所描述的所有柔性结构都可以容易地被小型化。
第1种类型柔性结构：柔性盘旋结构：
第一种类型的基于柔性印刷电路板的盘旋结构通过使用标准柔性印刷电路板技术来构建，其中许多不同宽度的金属线缠绕在介电芯体半径周围，所述介电芯体半径大于由如图[3.1]中所示出的柔性技术参数规定的最小半径32密耳(812.8μ)。所使用的已知柔性印刷电路板技术的标准技术参数在图[3.1]、图[3.2]和图[3.8]中给出。构建具有不同匝数的若干电感器，并且评估宽度变化的影响，所述宽度变化与插入物技术中的“厚度”对应。如可以看出，尽管这些电感器并不像插入物电感器(interposer inductor)那样小，但这些原型能够证明将多种尺寸的导体彼此靠近地布置是有优势的，用以在低频下对于小匝数产生电感值和性能的改善，从而在实验上证明了“紧耦合条件”的优点。此结果还证明在实践中容易设计所要求的发明，并且是一种用于实验确认在其理论推导中做出的假设的有效性的简单且经济有效的方式。
根据所采用的标准柔性印刷电路板技术工艺，轧制铜的厚度在图[3.1]中示出为1.4密耳(35.56μ)。这对应于与趋肤深度δ相关的所需宽度，以证明本发明在25MHz到50MHz的应用范围(如表[2]中所示出)内的有用性。作为替代方案，可以采用金(Au)作为导电材料，这容许具有小得多的曲率半径的薄很多的结构。由于无法改变铜厚度，因此可以通过使迹线更宽来实现高纵横比要求，这可以在不违反任何标准柔性技术的情况下容易地完成。具有ΔM＝10的金属宽度纵横比目标，需要14密耳的最小迹线宽度。另一方面，为实现ΔS＝5的相邻金属间距纵横比，使用图[3.8]中给出的数字，需要2.6×5＝13密耳的迹线宽度。可以通过使用2.6×10＝26密耳的迹线宽度将此ΔS＝5数字扩大为ΔS＝10。因此，用14密耳(355.6μ)宽的柔性迹线构建柔性盘旋结构证明本发明的理论推导，这可以很容易地实现。如果所有假设都是正确的，那么为了在实验上验证推导，需要建立具有14密耳迹线的柔性盘旋结构以及宽度大于和小于14密耳的柔性盘旋迹线宽度，然后将其性能与测量结果进行比较。从柔性技术中的最小迹线宽度3密耳(76.2μ)开始，以分别为3密耳、6密耳、12密耳、13密耳、15密耳和26密耳的迹线宽度构建的六种不同的柔性盘旋结构将演示全部范围的仿真结构。
需要考虑的主要问题是柔性螺旋结构与PCB的连接，其中必须进行多种布置以供测量。一种显而易见的选择是使用柔性结构到PCB的连接器，如52015-3TE AMP型。这款3引脚扁平连接器的宽度为493密耳(12,522.2μ)且长度为273密耳(6,934.2μ)。在如图[3.3]中所示出的连接尺寸的情况下，柔性结构到PCB连接器延伸区域将不小于500密耳(12,700μ)。因此，柔性螺旋结构的长度必须是此长度的5到10倍，以提供良好的电性测量，从而产生6.35cm到12.7cm的长度！作为一实例，如果使用dx＝500密耳(12,700μ或12.7cm)的柔性结构长度，那么盘旋式电感器的几何长度变成大约为连接器长度的10倍，并且与所组合的测量电路/固定装置相关联的迹线长度和电性测量将由盘旋式电感器主导，而不是由外部电路引入的寄生效应主导。
由于与以下设置的PCB的连接将如图[3.7]中所示那样完成，因此柔性盘旋结构的内部尺寸dIN不能小于连接器延伸区域中的柔性迹线的宽度。相对于柔性带的两个边缘留出10密耳的间距，可管理的最小内部尺寸变为408密耳(10,363.2μ)。为了便于手动缠绕和操纵，使用如图[3.6]中所示出的dIN＝500密耳。
当使dIN＝500密耳且试图达到实现盘旋式电感器主导的测量的目标时，最小匝数应大于五。五匝柔性盘旋式电感器的盘旋绕组长度将为9,500密耳(加上所需的延伸段尺寸以实现上文所述的连接)。
使用三引脚连接器(如52015-3TE AMP型连接器)允许在相同柔性布局中嵌入相同匝数的三个不同迹线宽度，并在测量设置中带来空间节省的优点。如图[3.4]和图[3.5]中所示出的垂直堆叠式三电感器柔性结构也允许进行耦合电性测量，并将其与如图[3.3]中所示出的单迹线盘旋式电感器性能进行比较。
如图[3.5]中所示出，相对于边缘具有10-密耳间距和10-密耳间隙并具有5、10、20迹线宽度的三条迹线的柔性盘旋结构将如图[3.7]中所示在PCB顶部产生75密耳(1,905μ，1.905mm)的柔性盘旋高度。因此，三个垂直堆叠式柔性电感器的总尺寸随后变成大约540密耳乘540密耳(13,716μ或13.716mm)，高度为1,905μ或1.905mm，这是可管理的操纵尺寸。
柔性结构到PCB连接器延伸区域的端点具有补强板(stiffener)，以确保柔性迹线与连接器之间的良好连接。PCB切去部至少应为500密耳高，且足够宽以使柔性结构加补强板(Flex-plus-stiffener)的厚度允许连接到底层PCB的柔性结构连接部。使下层区域以PCB厚度的距离远离柔性盘旋结构的底部以供其B连接降低了与绕组的电容和电感耦合，这也提高了性能。
用于PCB变压器的第1种类型柔性盘旋结构和用于所需电压/电流/阻抗转换比的具有单个数目的机械缠绕工艺的平衡-不平衡变换器结构
许多应用需要PCB上的小型高性能定制变压器和平衡-不平衡变换器。图[3.9.1]到图[3.11]显示通过相比第一层金属仅调整第二层柔性金属的长度和宽度，使用双层柔性技术来构建这些结构的简易程度。分压比仅仅是第一层金属与第二层金属的长度比。众所周知，在任何种类的变压器中，初级绕组与次级绕组之间的匝数比决定初级绕组与次级绕组之间的电压比。在构建变压器/平衡-不平衡变换器结构的现有技术方式中，必须经历与隔离绕组的数量相等的机械缠绕过程，这是困难且耗时的。在制造图[3.9]到图[3.11]中所示出的结构时，只有一个机械缠绕步骤。每个隔离电感器的等效匝数(n1、n2、n3、…)将由它们的长度比(d1、d2、d3、…)自动确定，这使得它很容易确定并构建为单个柔性结构。如可以看出，只要长度足够大，在仅两层柔性技术的情况下，任何数量的隔离绕组都可以用它们之间的任何所需电压转换比来制造。这种技术也可以扩展到大型高功率变压器。
这种缠绕结构的中心区域也可以具有磁芯，这是在相同的面积内非常显著地增加电感值以非常容易地实现变压器/平衡-不平衡变换器/电感器结构的小型化的另一种方式。
第2种类型柔性结构：折叠式柔性线圈
第二种类型的基于柔性结构的盘旋结构(折叠式柔性线圈)也演示出尺寸与第1种类型的柔性电感器相似的多层堆叠电感器结构。由于在通路到迹线过渡区域中的高通路电阻和电流重新分布是PCB性能限制和面积的主要因素，因此本发明的多层柔性电感器可以通过在其自身上折叠出蜿蜒结构而以无通路方式构建。这样，如图[4.1]中所示出，可以形成带蜿蜒图案的单层柔性结构。如图[4.1]中的虚线所指示，柔性带沿平行的轴线在交替方向上扇形折叠。根据需要多次完成扇形折叠以产生所需那样多的匝数。交替折叠操作的次数是所需匝数的两倍。这是一种仅使用单层柔性技术来制造堆叠式多层电感器的成本有效和面积有效的方式。
蜿蜒的金属化迹线宽度可以与第1种类型的柔性结构中所使用的相同，宽度为3密耳、6密耳、12密耳、13密耳、15密耳或20密耳，围绕相同内部空间dIN＝500密耳绘制，以在具有相同宽度和间距的绕组的垂直布置与水平布置之间进行公平的实验比较。构建并测试这类结构。为了使电感器几何形状与第1种类型的柔性盘旋结构兼容，柔性线圈结构的l＝500密耳且f＝100密耳，这是大于所允许的最小曲率半径(32密耳)的两倍的数量。作为替代方案，可以采用金(Au)作为导电材料，这容许具有小很多的曲率半径的较薄结构。
13密耳的柔性迹线宽度和10密耳的来自迹线边缘的延伸部产生546密耳的柔性带宽度。对于5匝线圈，周期性结构的10个交替折叠产生6,130密耳的长度，此长度小于如第1种类型的柔性盘旋结构中计算得到的9,500密耳的柔性结构长度。因此，5匝线圈的总厚度约为40密耳。
这种扇形折叠技术可用于产生任何盘旋几何形状，所述盘旋几何形状在如图[4.3]中的PSYM所注释的折叠线的中心具有点对称性，其在折叠结构之间包含弯曲部或非径直的其它结构。如图[4.3]中所示，常见的所需结构是沿着方形内部区域的圆形和八边形。这些半圆形线圈结构类似于通过FIVR工作中所示出的先进封装技术构建的线圈，此线圈不具有通路，因此不会干扰电流流动并且提供与现有技术线圈相关联的更好的Q和更低的串联电阻。[3-5]
比较第1种类型和第2种类型的柔性电感器的可制造性和性能，选择第1种类型的柔性盘旋结构是更好的选择。将第2种类型的柔性结构的最重要用途与非常相似的两种不同金属绕组结构进行公平实验比较。与绕组的堆叠式水平布置相比，如同在构建绕组的HARMS工艺中的垂直布置的高纵横比布置的好很多的Q性能(所述堆叠式水平布置和垂直布置的高纵横比布置具有产生相同电感矩阵的相同宽度、间距和相同纵横比)表明，在AC电流密度分布中做出的假设是有效的，并且以显著更低的AC电阻在高频下提供均匀地多的AC电流分布。人们自然认为，矩形横截面导线的AC电流密度分布和作为结果的AC电阻应该与其在空间中的取向无关。对于空间中的独立径直导线，这种假设是完全正确的，但在此独立径直导线形成为盘旋或线圈结构时这种假设是不正确的！可以说，麦克斯韦方程、安培定律和亥姆霍兹波动方程式都适用于这个非常实用且有用的结论！
随着高纵横比金属化(HARMS)插入物工艺的发展，存在用于增加盘旋式电感器的有效电感的路径，在本文中为“紧耦合条件”。在具体实施例中，根据所述工艺制造的四个相邻绕组更紧密地耦合，进而增大盘旋式电感，从而在所有频率下增加盘旋式电感的Q。这种配置与第2种类型的柔性结构对应并且与用于金属化的纵横比参数中的第二个参数对应。
插入物工艺不仅是比商业上可获得的厚度厚很多的厚金属工艺，而且它同样需要高纵横比间距规则。这与已知的“厚金属工艺”不同，其中现今在IC工艺中明显可用的最厚金属的厚度仅为4μ，宽度为2.8μ，间距为2.8μ。此外，根据支持本发明的计算，金属的宽度必须为趋肤深度的量级，但在大多数情况下厚度大于50μ，以满足所需DC电阻和电迁移规则。如果金属化规则可以提供仅具有较大间距(大于金属厚度)的这些金属宽度/厚度尺寸，那么装置将永远无法实现紧耦合条件。
现在已经参考具体实施例解释了本发明。其它实施例对于本领域的技术人员来说是显而易见的。因此，这不意味着本发明限于这些具体实施例。相反，本发明由所附权利要求书限定。

Claims (32)

1.一种小型电感器，包括:
半导体衬底，限制所述电感器最大尺寸；
金属导电元件，在所述半导体衬底中形成，所述金属导电元件以盘旋结构形成多匝绕组，在匝之间具有间距；
所述绕组配置成具有如下定义的高纵横比：厚度尺寸远大于宽度尺寸且其中所述绕组的匝在与所述宽度尺寸相当的尺寸规模上形成紧密的间隔，以达到紧耦合条件，所述紧耦合条件被定义成多个匝之间的高耦合系数。
2.根据权利要求1所述的电感器，
所述绕组具有至少为十的厚度与宽度之比和至少为五的相邻匝之间的宽度与间距之比，以使得在第二最相邻匝处实现耦合系数至少为0.5的所述紧耦合条件。
3.根据权利要求1所述的电感器，其中所述半导体衬底是插入物，还包括所述绕组的端子；和
焊盘，通过所述端子耦接到所述绕组以提供外部电性连接。
4.根据权利要求3所述的电感器，进一步包含焊料凸块，所述焊料凸块与所述焊盘并置以建立所述电性连接。
5.根据权利要求4所述的电感器，其中在所述绕组的端子处，提供在所述衬底中平行设置的多个硅柱，所述硅柱的间隔足够紧密以产生与所述焊盘相邻的导电阵列，以增强导电性并减小所述焊盘的电阻。
6.根据权利要求5所述的电感器，其中所述硅柱具有选自以下的横截面：正方形、矩形、三角形、圆形、椭圆形、其组合以及所述组合中的相互结合的形状。
7.根据权利要求4所述的电感器，其中焊盘以规则的矩形阵列在所述半导体衬底中形成。
8.根据权利要求7所述的电感器，其中所述焊盘包含输入焊盘和输出焊盘，并且其中所述输入焊盘与所述输出焊盘在所述矩形阵列的同一行上对齐。
9.根据权利要求1所述的电感器，其中所述半导体衬底包含第一侧和第二侧，所述第一侧通过绝缘层与所述第二侧隔开，并且其中半导体电路设置在所述第一侧上，且所述绕组设置在所述第二侧上。
10.根据权利要求9所述的电感器，其中所述金属导电元件在所述半导体电路形成之后形成，所述金属导电元件还包含从所述第二侧穿过所述绝缘层延伸到所述第一侧的端子。
11.根据权利要求1所述的电感器，其中将所述宽度尺寸选择为与趋肤深度在同一数量级上。
12.根据权利要求1所述的电感器，其中所述绕组具有径直的最内区段，所述区段具有Q，所述Q在所述电感器的设计频率下大于1。
13.一种电感器，包括：
绕组，由柔性电介质板中或柔性电介质板上的导电元件形成，其中所述柔性板中或柔性板上的所述导电元件的宽度显著大于所述柔性板中或柔性板上的所述导电元件的深度；
所述绕组在所述板中或板上以连续对称图案形成，且随后折叠成覆盖层，以使得所述导电元件的所述区段彼此相邻并由所述板隔开，以实现紧耦合条件，所述紧耦合条件被定义成多个匝之间的高耦合系数，所述电感器具有用于外部电性连接的端子。
14.根据权利要求13所述的电感器，其中将所述深度选择为与趋肤深度在所述相同数量级大小上。
15.根据权利要求13所述的电感器，其中所述绕组具有径直最内区段，所述区段具有Q，所述Q在所述电感器的所述设计频率下大于1。
16.一种电感器，包括：
绕组，由柔性电介质带中或柔性电介质带上的导电元件形成，所述柔性带中或柔性带上的所述导电元件的宽度显著大于所述柔性带中或柔性带上的所述导电元件的深度；
所述绕组围绕中心轴线设置在所述柔性带的线圈中，以使得所述导电元件限定彼此相邻并由所述带隔开的匝，以实现紧耦合条件，所述紧耦合条件被定义成多个匝之间的高耦合系数，所述电感器具有用于外部电性连接的端子。
17.根据权利要求16所述的电感器，其中将所述深度选择为与趋肤深度在相同数量级大小上。
18.根据权利要求16所述的电感器，其中所述绕组具有径直最内区段，所述区段具有Q，所述Q在所述电感器的所述设计频率下大于1。
19.一种用于制造半导体芯片中的小型电子器件的方法，包括：
提供半导体衬底；随后
在所述半导体衬底中蚀刻盘旋图案的连续通道，所述连续通道具有足够的宽度以留出宽度小于绕组宽度w的螺旋脊和用于绕组间隔s的足够的间隔，以在具有设计长度的盘旋表面图案中产生连续脊，其中所述脊的高度足以建立绕组厚度t；
将粘合材料作为半导体至金属粘合剂涂覆到所述脊的表面；
将金属导体电镀到所述盘旋脊上，其中电镀步骤的累积深度由所述盘旋脊的经电镀的面对壁之间的间距s确定，以使得所述盘旋脊的所述脊宽度加上所述脊的侧面上的所述电镀的组合厚度所得到的值与绕组宽度w对应；以及
选择性地蚀刻掉所述通道的底部，从而沿脊长度在所述脊的相对电镀壁之间形成绝缘通道底部和间隙，并建立具有厚度t和由绕组之间的间距s隔开的宽度w的绕组，以形成多匝电感器，所述绕组由此被配置成如下定义的高纵横比：厚度t远大于宽度w，且其中所述绕组的匝在与所述宽度w相当的尺寸规模上以间距s紧密间隔，以实现紧耦合条件，所述紧耦合条件定义成多个匝之间的高耦合系数。
20.根据权利要求19的所述方法，其中所述选择性蚀刻工艺包括定向蚀刻。
21.根据权利要求20的所述方法，其中所述定向蚀刻包含深度反应离子蚀刻。
22.根据权利要求19的所述方法，其中形成所述绕组的所述盘旋图案包括径直区段。
23.根据权利要求22所述的方法，其中所述绕组具有径直最内区段，所述区段具有Q，所述Q在所述电感器的所述设计频率下大于1。
24.根据权利要求19所述的方法，其中将所述宽度选择为与趋肤深度在相同数量级大小上。
25.根据权利要求19所述的方法，其中所述提供半导体衬底包含提供半导体电路，所述半导体衬底具有第一侧和第二侧，所述第一侧通过绝缘层与所述第二侧隔开，并且其中所述半导体电路设置在所述第一侧上，且所述绕组设置在所述第二侧上。
26.一种小型传输线，包括：
半导体衬底，限制所述传输线最大尺寸；
多个金属导电支脚，在所述半导体衬底中形成，所述金属导电支脚在其间设置有间距；
所述支脚配置成具有如下定义的高纵横比：厚度尺寸远大于宽度尺寸，并且其中支脚在与所述宽度尺寸相当的尺寸规模上紧密间隔，以实现紧耦合条件，所述紧耦合条件被定义成多个支脚之间的高耦合系数。
27.根据权利要求26所述的传输线，
所述支脚具有至少为十的厚度与宽度之比和相邻支脚之间的至少为五的宽度与间距之比，以使得在所述第二最相邻支脚处实现耦合系数为至少0.5的紧耦合条件。
28.根据权利要求26所述的传输线，其中所述半导体衬底是插入物，还包含所述支脚的端子和通过所述端子耦接到所述支脚的焊盘，以提供外部电性连接。
29.一种电容器，包括：
半导体衬底，限制所述电容器最大尺寸；
第一金属导电元件，在所述半导体衬底中形成，所述第一金属导电元件被构造成耦接到第一电极的多个第一指状物，所述第一指状物之间具有间距，第一金属导电元件配置成具有如下定义的高纵横比：厚度尺寸远大于宽度尺寸，并且其中所述第一指状物在与所述宽度尺寸相当的尺寸规模上紧密间隔，以实现紧耦合条件，所述紧耦合条件被定义成多个指状物之间的高耦合系数；
第二金属导电元件，在所述半导体衬底中形成，所述第二金属导电元件被构造成耦接到第二电极的多个第二指状物，所述第二指状物之间具有间距；所述第二金属导电元件配置成具有所述高纵横比以实现所述紧耦合条件；
所述第一指状物与所述第二指状物交叉；
介电材料,设置在所述第一指状物与所述第二指状物之间。
30.根据权利要求29所述的电容器，其中所述介电材料是PLZT。
31.根据权利要求30所述的电容器，其中所述第一指状物具有至少为十的厚度与宽度之比和相邻的第二指状物之间至少为五的宽度与间距之比，以使得在所述最相邻的第一指状物处实现具有至少0.5的耦合系数的所述紧耦合条件。
32.根据权利要求30所述的电容器，其中所述半导体衬底是插入物，还包含所述第一和第二电极的端子以及焊盘，所述焊盘通过所述端子耦合到所述电极，以提供外部电性连接。
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