JP5937166B2 - ３次元インダクタ及び変圧器 - Google Patents

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Description

本開示は概して、集積回路デバイスに関し、より具体的には、貫通ビアを用いて集積回路デバイスで実現されたインダクタ及び変圧器に関する。
インダクタ及び変圧器は、無線周波（ＲＦ）集積回路用途を含む広範囲の集積回路用途で使用される。オンチップインダクタは、それを通過する電流によって作り出された磁場にエネルギーを貯蔵できる受動電気成分である。インダクタは、１つ又は複数の「巻き」を含むコイルとして形作られたコンダクタであり得る。巻きは、インダクタの巻き内の「誘導的な」領域におけるコンダクタの各巻きを通って流れる電流によって誘導された磁束を集中させる。巻き数及び巻きのサイズは、インダクタンスに影響を与える。
米国特許第３８８１２４４号明細書 米国特許第４７２９５１０号明細書
磁束に結合された２つ（又は複数）のインダクタは、変圧器を形成する。変圧器は、１つの回路から別へと、誘導結合されたコンダクタ、通常コイル又は変圧器を形成するインダクタの巻きを通って、電気エネルギーを伝えるデバイスである。第１の又は「一次の」インダクタにおける電流の変化は、第２の又は「二次の」インダクタにおける電圧の変化を誘導する。負荷が二次インダクタに結合される場合、電流が二次インダクタに流れ、電気エネルギーが一次回路から変圧器を通って負荷へと流れる。
集積回路ダイ及び回路パッケージで実現された従来のインダクタは、幾つかの欠点を有することがある。これらのインダクタは、インダクタの巻きを形成するために、導電層においてらせん形の（ｈｅｌｉｃａｌ）又はらせん状の（ｓｐｉｒａｌ）配線（ｔｒａｃｅ）を形成することによって作られ得る。ある場合には、より高いインダクタンスを達成するために、これらの配線は隣接層における配線に結合され得る。残念なことに、インダクタは金属層の源を過剰に消費することがあり、望ましくないスケーリングなしに十分な電流容量又は十分高い品質係数を提供することができないことがある。加えて、インダクタの誘導的な領域はパッケージ基板及び回路ダイにおける他の配線を有する層に対して実質的に平行であるため、それらは集積回路内の他の成分に対して不利な電磁干渉（ＥＭＩ）効果を有することがあり、且つ／或いはそれらのインダクタ特性は基板又は回路ダイ内の隣接したコンダクタによって悪影響を受けることがある。
図１は、３つの部分：再配線層（ＲＤＬ、ｒｅｄｉｓｔｒｉｂｕｔｅｄ ｄｅｓｉｇｎ ｌａｙｅｒ）部分１０２、フロントエンドオブライン（ＦＥＯＬ）部分１０４、及びバックエンドオブライン（ＢＥＯＬ）部分１０６を含むＣＭＯＳテクノロジー１００の断面図を示す。ＦＥＯＬ部分１０４は基板１０８を含み、ＢＥＯＬ部分１０６は複数の金属層Ｍ１−Ｍｎを含む。ＦＥＯＬ部分１０４の高さ又は厚さ１１４は通常、ＢＥＯＬ部分１０６の高さ又は厚さ１１０よりはるかに大きい。基板１０８に近いＢＥＯＬ部分１０６の金属層はデバイス間の相互接続に使用され、従来のインダクタは周囲の層への望ましくない結合を誘導し得る。それ故に、相互接続のための空間を提供し、従来のインダクタによって引き起こされる望ましくない結合を最小化するために、基板１０８から離れたＢＥＯＬ部分１０６におけるインダクタが利用可能な高さ１１２は、ＢＥＯＬ部分１０６の全高さ１１０未満となる。従来、オンチップインダクタは通常、ＢＥＯＬ部分１０６での１つ又は複数の金属層Ｍ１−Ｍｎにおける２次元形状を用いて製造される。
２つの入力ポート２０２、２０４を有する例示である対称な１巻きインダクタ２００の上面図が、図２に示される。対称なインダクタ２００は、対称ライン２０６によって分けられることができ、対称ライン２０６の片側におけるインダクタの第１半部２０８は、対称ライン２０６の反対側におけるインダクタの第２半部２１０と同一の寸法を有する。しかしながら、インダクタンス値はインダクタを形成するのに用いられる金属ラインの全長さに比例するため、対称なインダクタ２００の１巻きインダクタの形状は、単一の巻きのみ有することが原因で、不利なインダクタンスを有する。追加の巻き又は金属長さは、インダクタンス値を増加させることができる。
従来のオンチップインダクタとトランジスタとの間の寸法比は、ＢＥＯＬ金属層におけるインダクタによって消費され得る金属層の源が比較的過剰であるという認識を提供することができる。従来のオンチップインダクタは、３００μｍ×３００μｍ又は９０，０００μｍ２の面積を占めることができる。対照的に、利用可能なフィーチャサイズを用いて、トランジスタは０．０９μｍ２の面積を占めることができる。従って、インダクタとトランジスタとによって消費され得る空間の間のチップサイズ比は、１，０００，０００：１である。加えて、ＣＭＯＳテクノロジーのスケーリングにより、能動デバイスのためのＦＥＯＬがスケーリングする一方で受動デバイスのためのＢＥＯＬはスケーリングしないため、ｍｍ２あたりのチップコストは増加し続ける。それ故に、インダクタ又は変圧器のチップコストは非常に高く、例えば４５ｎｍ又は３２ｎｍなどのより進歩した技術ノードにおいて増加する可能性が高い。
例示であるらせん状の多重巻きインダクタ３００の上面図が、図３に示される。らせん状の構造は、インダクタンス値を増加させるために用いられることができる。らせん状の多重巻きインダクタ３００は１巻きインダクタ２００のような対称性を有しないが、それは増大した全体の連続金属長さにより増加されたインダクタンス値を有する。対称性の欠如は、インダクタ３００の入力部に極性を与える。インダクタ３００のインダクタンス値はインダクタ３００を形成するのに用いられる全体の連続金属長さに比例するため、インダクタンス値はインダクタの巻きを形成する金属コンダクタの幅、巻き間の空間、金属コンダクタの直径、及びらせんにおける巻き数によって影響を受ける。インダクタ３００に対する入力部は通常、インダクタ構造体の同側に引き出される。らせん状の多重巻きインダクタ３００は、多重巻きらせん部分３０２、第１入力部３０４、及びらせん状の終点３０８からインダクタ３００の第１入力部３０４と同側に引き出された第２入力部３０６を含む。リード３１０は、第２入力部３０６をインダクタ３００のらせんの終点３０８から引き出すために使用される。この形態において、多重巻きインダクタ３００は１巻きインダクタ２００に対して幾つかの欠点を有する。多重巻きインダクタ３００は２つの金属層を必要とする：第１入力部３０４及びインダクタンスを増加させるためのらせん部分３０２に対する１番目の金属層；並びに、らせんの終点３０８から第２入力部３０６を引き出すためのリード３１０に対する２番目の金属層。対照的に、１巻きインダクタ２００は１つの金属層で実現され得る。らせん状の多重巻きインダクタ３００はまた、その多重巻き部分３０２がリード３１０を横切ることにより重複領域３１２及び３１４を有するが、それらは層間の容量結合を引き起こし得る。これらの重複領域３１２、３１４のこれらの容量結合は、インダクタ３００の性能を低下することがある。
金属層Ｍ１−Ｍｎはまた、デバイスとインダクタ２００及び３００などのインダクタを作る以外の目的物との間の相互接続のために使用されるため、インダクタの利用可能な高さ１１２はＢＥＯＬ部分１０６の全高さ１１０未満である。これらのタイプのインダクタはまた、周囲の層への望ましくない結合を誘導する。基板への結合を低減するために、これらのタイプのインダクタは通常、上部の金属層に取り付けられる。加えて、インダクタ２００又は３００と同一の金属層における他のデバイス又は相互接続部は、インダクタと他のデバイス又は相互接続部との間の電磁結合を妨げるために、例えば１００μｍなどの隔離距離によってインダクタから離される。この隔離距離は、必要とされるインダクタ磁場からの回路の隔離によって決まり、それはインダクタによって消費される面積を増加させ、故にダイのコストを増加させる。
インダクタ全体の金属長さを更に増加させる従来の方法は、金属の連続積層である。図４は、ＢＥＯＬ部分１０６の金属層Ｍ１−Ｍｎに形成される３つの異なる金属層４０２、４０４、４０６を含むインダクタ４００を示す。金属層４０２及び４０４は距離４１２によって離され、金属層４０４及び４０６は距離４１４によって離される。金属層４０２、４０４、４０６は、垂直コネクタ４０８及び４１０によって直列に接続される。３層インダクタ４００は、金属層４０２上の第１入力部４１６及び金属層４０６上の第２入力部４１８を有する。第２入力部４１８は、図３に示されたリード３１０と類似の別の層上の金属リードを用いて、インダクタ構造体の第１入力部４１６と同側に引き出され得る。金属層４０２、４０４、４０６間の距離４１２、４１４は、それぞれの金属層４０２、４０４、４０６上のらせん形状の直径（例えば２００μｍ）に比べて非常に小さい（例えば２−３μｍ）。従って、垂直コネクタ４０８及び４１０の長さは、全体のインダクタ長さに対してごく少量のみ寄与する。インダクタ４００の全体の金属長さは、インダクタ３００の全体の金属長さより略３倍大きい。しかしながら、全体のインダクタンスは多重層間の磁場キャンセルが原因で減少するため、３層インダクタ４００は従来、インダクタ３００のインダクタンス値の３倍未満であるインダクタンス値を有する。それ故に、金属積層を用いてインダクタンス値を増加させる能力は、ＢＥＯＬ部分１０６に対するプロセスの制約が原因で制限される。
上記のインダクタ形態の何れに対しても、インダクタンスが全体の金属コンダクタ長さの関数であることに留意すべきである。従ってインダクタサイズはテクノロジーにかかわらず同一である。これらのインダクタに対して用いられる各金属層は代わりに、何十億又はそれ以上のトランジスタに対する空間を提供し得る。加えて、インダクタの誘導的な領域は他の配線を有する層に対して実質的に平行であるため、それらは集積回路内の他の成分に対して不利な電磁干渉（ＥＭＩ）効果を有することがあり、且つ／或いはそれらのインダクタ特性は隣接したコンダクタによって悪影響を受けることがある。
インダクタに対するこれらの課題は、２以上のインダクタで作られた変圧器の場合に増加する。チップのＢＥＯＬ部分における変圧器５００の実現例が図５に示される。チップは、変圧器５００が実現されたＢＥＯＬ部分５０２と、ＦＥＯＬ部分５０４とを含む。ＦＥＯＬ部分５０４は、基板５０６と、ドーピング及び他の目的のために基板５０６の上部に堆積され、チップの能動デバイスが通常配置される様々な上部層とを含む。変圧器５００は、誘導結合された第１インダクタ５１０及び第２インダクタ５１２を含む。この実現において、ＢＥＯＬ部分５０２における金属層は、第１インダクタ５１２及び第２インダクタ５１２のインダクタンス値を調整するために、次第に厚くなる。明確性のために、図５の右側に象徴的な変圧器５００を示す。第１インダクタ５１０は、チップ上の回路への接続のための第１入力部Ｐ１及びアース端子に結合された第２入力部を有する。第２インダクタ５１２は、チップ上の別の回路への接続のための第１入力部Ｐ２及び同様にアース端子に結合された第２入力部を有する。象徴的な描写はまた、変圧器５００における第１インダクタ５１０と第２インダクタ５１２との間の誘導的な結合を示す。上記に示されたインダクタと同様に、この変圧器の実現は非常にコストの高い多量の面積を消費する。
それ故に、より狭い空間でより高いインダクタンス値を作り出せ、より小さいフィーチャサイズへの進歩を利用でき、又は集積回路内の他の成分に対してより小さい電磁干渉効果を有する、変圧器及び集積回路で使用するための新しいタイプのインダクタを有することが望ましい。
貫通シリコンビア（ＴＳＶ）を用いた３次元オンチップインダクタは、集積回路及び変圧器で使用することができる。３次元オンチップインダクタは、より狭い空間においてより高いインダクタンスを作り出すことができ、故に多くの利用可能なオンチップの源を解放することができる。３次元オンチップインダクタは、より小さいフィーチャサイズへの進歩を利用でき、新しいテクノロジーとともに縮小することができる。３次元オンチップインダクタはＴＳＶの統合により垂直面を有し、集積回路内の他の構成要素に対してより小さい電磁干渉効果を有することができる：３次元オンチップインダクタのＴＳＶはまた、周囲の構成要素に対する電磁干渉効果を低減するために、遮蔽され得る。
３次元オンチップインダクタは、第１金属層の複数のセグメントと、第２金属層の複数のセグメントと、第１インダクタ入力部と、第２インダクタ入力部と、前記第１金属層の複数のセグメント及び前記第２金属層の複数のセグメントを結合する複数の貫通シリコンビアと、を含む。複数の貫通シリコンビア及びセグメントは、前記第１インダクタ入力部と及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成する。第１金属層はチップのバックエンドオブライン部分における金属層であり得る。第２金属層はチップの再配線層に配置され得る。
３次元オンチップインダクタは、対称又は非対称な形状を有することができる。対称な形状では、第１及び第２インダクタ入力部は第１金属層及び第２金属層の一方に配置され、オンチップインダクタは第１及び第２インダクタ入力部の間を通過する対称ラインに対して対称な形状を有する。非対称な形状では、第１インダクタ入力部は第１金属層及び第２金属層の一方に配置され、第２インダクタ入力部は別の金属層に配置される。
複数の貫通シリコンビアは規則的なアレイパターンに分布する。貫通シリコンビアの規則的なアレイパターンは、複数の接地された貫通シリコンビアを含むペリメータによって囲まれることができ、複数の接地された貫通シリコンビアはアース端子に結合される。これらの接地された貫通シリコンビアはチップにおける周囲のデバイス上のインダクタによって、電磁干渉を著しく低減できる。
３次元オンチップ変圧器がまた開示される。３次元オンチップ変圧器は、第１オンチップインダクタ及び第２オンチップインダクタを含む。第１及び第２オンチップインダクタのそれぞれは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第１インダク入力部と、第２インダクタ入力部と、第１インダクタ入力部及び第２インダクタ入力部の間に連続的で交差しないパスを形成するために複数の第１セグメント及び複数の第２セグメントを結合する複数の貫通シリコンビアと、含む。第１オンチップインダクタは第２オンチップインダクタに誘導結合され、第１オンチップインダクタはアース端子でのみ第２オンチップインダクタに物理的に結合される。第１及び第２インダクタ入力部は第１金属層及び第２金属層の一方に配置され得る。第１金属層はチップのバックエンドオブライン部分における金属層の一つであり得る。第２金属層はチップの再配線層に配置され得る。第１オンチップインダクタの複数の貫通シリコンビアは規則的なアレイパターンに分布することができ、第２オンチップインダクタの複数の貫通シリコンビアは規則的なアレイパターンに分布することができる。貫通シリコンビアはまた、周囲のデバイスにおける電磁干渉を低減するために遮蔽され得る。
３次元オンチップ無線周波増幅器がまた開示される。３次元オンチップ無線周波増幅器は、第１オンチップ変圧器と、第２オンチップ変圧器と、第１オンチップトランジスタとを含む。第１オンチップ変圧器は、第１オンチップインダクタ及び第２オンチップインダクタを含む。第２オンチップ変圧器は、第３オンチップインダクタ及び第４オンチップインダクタを含む。第１オンチップトランジスタは、ゲート、ドレイン、及びソースを含む。第１、第２、第３、及び第４オンチップインダクタのそれぞれは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第１インダクタ入力部と、第２インダクタ入力部と、第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために複数の第１セグメント及び複数の第２セグメントを結合する複数の貫通シリコンビアと、を含む。第１オンチップインダクタは第２オンチップインダクタに誘導結合され、第３オンチップインダクタは第４オンチップインダクタに誘導結合され、第１、第２、第３、及び第４オンチップインダクタはアース端子でのみ互いに物理的に結合される。第２オンチップインダクタの第１インダクタ入力部は前記第１オンチップトランジスタのゲートに結合される。第３オンチップインダクタの第１インダクタ入力部は第１オンチップトランジスタのドレインに結合される。第１、第２、第３、及び第４オンチップインダクタの第２インダクタ入力部はアース端子に結合される。オンチップトランジスタのソースはアース端子に結合される。第１及び第２インダクタ入力部は、第１金属層及び第２金属層の一方に配置され得る。第１金属層はチップのバックエンドオブライン部分における金属層であり得る。第２金属層はチップの再配線層に配置され得る。それぞれのオンチップインダクタの複数の貫通シリコンビアは規則的なアレイパターンに分布することができ、遮蔽されることができる。
３次元オンチップ増幅器はまた、第５インダクタと、第６インダクタと、ゲート、ドレイン、及びソースを含む第２オンチップトランジスタとを含むことができる。第２オンチップトランジスタのゲートは第１オンチップトランジスタのドレインに結合されることができる；第２オンチップトランジスタのドレインは第３オンチップインダクタの第１インダクタ入力部に結合されることができ、第２オンチップトランジスタのソースはアース端子に結合されることができる；第５及び第６オンチップインダクタの第１インダクタ入力部は供給電圧に結合されることができる；第５インダクタの第２インダクタ入力部は第１オンチップトランジスタのドレインに結合されることができる；第６インダクタの第２インダクタ入力部は第２オンチップトランジスタのドレインに結合されることができる。第５及び第６オンチップインダクタのそれぞれは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第５及び第６インダクタそれぞれの第１インダクタ入力部及び第２インダクタ入力部の間に連続的で交差しないパスを形成するために、複数の第１セグメント及び複数の第２セグメントを結合する複数の貫通シリコンビアと、を含むことができる。第５インダクタの第１及び第２インダクタ入力部は、第１金属層及び第２金属層の一方に配置される。第６インダクタの第１及び第２インダクタ入力部は、第１金属層及び第２金属層の一方に配置される。
本開示のより完全な理解のために、以下の詳細な説明及び添付の図面がここで参照される。
ＣＭＯＳデバイスの概略断面図である。 対称な２次元インダクタの概略上面図である。 らせん状で非対称な２次元インダクタの概略上面図である。 ３層のらせん状で非対称な２次元インダクタの概略斜視図である。 変圧器を含むＣＭＯＳデバイスの概略断面図である。 バックエンドオブライン部分の第１金属層における導電性セグメントをＲＤＬ部分における導電性セグメントに接続する貫通シリコンビアを示すＣＭＯＳデバイス断面の概略正面図である。 対称な３次元オンチップインダクタの概略上面図である。 その対称性を示す図７の対称な３次元インダクタを簡易化した２次元上面図である。 図７の対称な３次元オンチップインダクタの概略斜視図である。 チップの基板における回路へのその結合を示す対称な３次元オンチップインダクタの概略斜視図である。 ２つのダイを相互に接続する３次元ダイ積層技術を示す図面である。 変圧器を示す図面である。 ３次元オンチップ変圧器の概略斜視図である。 無線周波増幅器を示す図面である。 ３次元オンチップ無線周波増幅器の概略斜視図である。 ３次元インダクタ及び３次元変圧器の両方が実現され得る２段増幅器を示す図面である。 ３次元インダクタ変圧器又はそれをベースとした他のデバイスが有利に使用され得る例示的な無線通信システムを示すブロック図である。
図１と同様に、図６は、３つの部分：再配線層（ＲＤＬ）部分６０２、フロントエンドオブライン（ＦＥＯＬ）部分６０４、及びバックエンドオブライン（ＢＥＯＬ）部分６０６を含むＣＭＯＳテクノロジー６００の断面図を示す。ＦＥＯＬ部分６０４は能動デバイスのための幾つかの上部層を有する基板６０８を含み、ＢＥＯＬ部分６０６はその中の一部分６１０が従来のインダクタに対して利用可能である複数の金属層Ｍ１−Ｍｎを含む。ＦＥＯＬ部分６０４の高さは、ＢＥＯＬ部分６０６におけるインダクタに対して利用可能な高さ６１０よりはるかに大きい。非限定的である例示的な一実施形態では、ＦＥＯＬ部分６０４は２００μｍ程度の高さを有することができ、一方、ＢＥＯＬ部分６０６におけるインダクタに対して利用可能な高さ６１０は１０μｍ程度であることができる。
図６はまた、統合された複数の垂直貫通シリコンビア（ＴＳＶ）６２２を含むインダクタ６２０の例示的な実施形態の分解組立正面図を示す。インダクタ６２０は最初にＣＭＯＳテクノロジー６００のＦＥＯＬ部分６０４に配置され、以下で説明するようにＲＤＬ部分６０２及びＢＥＯＬ部分６０６に延伸する。ＴＳＶ６２２は基板６０８を貫通し、ＲＤＬ部分６０２とＢＥＯＬ部分６０６のＭ１層とを結合する。ＴＳＶ高さ６３０はＢＥＯＬ部分６０６におけるインダクタの利用可能な高さ６１０より５０倍大きいことがある。インダクタの直列長さ（ｓｅｒｉａｌｉｚｅｄ−ｌｅｎｇｔｈ）はインダクタンス値に正比例するため、ＴＳＶ６２２はインダクタ６２０の全長さを増加させ、それはインダクタンス値を増加させる。図６に示すように、３次元形状においては、各ＴＳＶの上部はＭ１金属層における金属セグメント６２６で他のＴＳＶと結合され、各ＴＳＶの底部はＲＤＬ部分６０２における金属セグメント６２４で他のＴＳＶと結合され得る。
インダクタ２００、３００及び４００などの従来の２次元オンチップインダクタの設計は、ＢＥＯＬにおける金属層間の距離がごくわずかであるため、インダクタ面積を増加させることによってインダクタンス密度を増加させることに制限される。例えば、金属層４０２、４０４、４０６間の距離４１２、４１４は２から３μｍであり得、一方、それぞれの金属層４０２、４０４、４０６のらせん形状の直径は２００から３００μｍであり得る。それ故に、従来のインダクタの設計は、２次元の最適化に効果的に制限される。インダクタの設計におけるＴＳＶの統合ととともに、例えば２００μｍであるＴＳＶの垂直高さと、例えば２０μｍであるＴＳＶを接続するセグメントの水平ピッチとの両方が重要になり得る。それ故に、ＴＳＶインダクタは３次元で設計され、最適化され得る。
ＴＳＶインダクタはまた、実質的に対称な形状で表示することができる。図７は例示的なインダクタ７００の上面図を示す。インダクタ７００は、基板を貫通する複数のＴＳＶ７０２、ＢＥＯＬ部分のＭ１層における複数のＭ１セグメント７０４、及びＲＤＬ部分における複数のＲＤＬセグメント７０６を含む。インダクタ７００はまた、一対のインダクタ入力部７０８、７１０を含む。インダクタ７００が３次元で設計されること；つまりＭ１セグメント７０４とＲＤＬセグメント７０６とが、ＴＳＶ７０２が貫通するＦＥＯＬ部分６０４の厚さ又は高さによって垂直に離されていること、に留意すべきである。インダクタ７００は対称な設計を有する。図８はインダクタ７００の簡易化した２次元形状８００を示し、インダクタ入力部７０８、７１０の間を通過する中心線に対するインダクタ７００の対称性を示す。
この３次元ＴＳＶインダクタは故に、インダクタンス密度及び対称な形状に利点を与えることができる。３次元インダクタは、規則的なＴＳＶアレイとＲＤＬ及びＭ１相互接続部との対称な接続、並びにインダクタ入力部の対称な配置によって、対称な構造体を有することができる。インダクタンス密度はまた、ＴＳＶの垂直高さによって増加される。
図９はインダクタ７００の３次元図面を示し、基板を貫通する複数のＴＳＶ７０２、ＢＥＯＬ部分のＭ１層における複数のＭ１セグメント７０４、ＲＤＬ部分における複数のＲＤＬセグメント７０６、及び一対のインダクタ入力部７０８、７１０を含む。ＴＳＶ高さ及びセグメント長さが縮尺通りではないないことに留意すべきである。例示的なＴＳＶ高さは５０μｍ又は２００μｍを含むことができ、例示的なコネクタ長さは２０μｍ又は５０μｍであり得る。周囲のデバイスとの干渉を最小化するために、インダクタ７００は、同様の間隔で配置され、アース端子に結合された四角いＴＳＶによって囲まれることができる。電磁干渉を最小化するのに知られた他の方法もまた使用することができる。
限定的ではなく一例として、インダクタ７００の構造を有する例示的なインダクタは、１００μｍのＴＳＶ高さ、２０μｍのＴＳＶ直径、及び長さ２０μｍのＭ１及びＲＤＬセグメントを有することができる。インダクタ７００は、６４のＴＳＶ、３２のＭ１セグメント、及び３１のＲＤＬセグメントを有する。故に、上記の例示的な寸法を有する実施形態は、６４×１００＋（３２＋３１）×２０μｍ＝７．６６ｍｍの全インダクタ長さを有することができ、略９０μｍ×９０μｍの水平断面積を有することができる。この実施形態のインダクタンス値は略１２ｎＨである。対照的に、２００μｍ×２００μｍの例示的な水平断面積を有する図３におけるらせん状インダクタ３００は３次元ＴＳＶインダクタ面積の４倍を超える面積を占め、配線の厚さ及び間隔にもよるが、典型的に略０．６４ｎＨのインダクタンスを有することができる。
図１０は、代替的な非対称インダクタ１０００の３次元図面を示す。インダクタ１０００は、複数のＴＳＶ１００２、ＢＥＯＬ部分（底部）のＭ１層における複数のＭ１セグメント１００６、及びＲＤＬ部分（上部）における複数のＲＤＬセグメント１００４を含む。インダクタ１０００はまた、第１インダクタ入力部１００８及び第２インダクタ入力部１０１０をＢＥＯＬ部分に含む。図１０の上部はチップから取り除かれたインダクタ１０００を示し、図の底部はインダクタ入力部１００８、１０１０への接続部を示す。第１インダクタ入力部１００８はＴＳＶ１０１２に結合され、第２インダクタ入力部１０１０はＴＳＶ１０１４に結合される。インダクタ１０００が非対称ならせん形状を有することに留意すべきである。インダクタ入力部１００８、１０１０は、基板１０１６において電気回路１０１８に結合される。ＴＳＶ１００２はまた、基板１０１６を貫通する。Ｍ１セグメント１００６はＢＥＯＬ部分におけるＭ１層にあり、少なくとも中心のＴＳＶ１０１４に結合されたインダクタ入力部１０１０はＢＥＯＬ部分における別の金属層にある。電気回路１０１８は次いで、ＢＥＯＬ部分における１つ又は複数の金属層に結合されることができる。
図１１は、更に高い密度を得るためのインダクタ及び変圧器を有する３次元ダイの積層方法を示す。このダイ積層技術は、図１１の左上のブロック１００における第１ダイ１１００と、図１１の右側のブロック１０５における第２ダイ１１５０とから始まる。
第１ダイ１１００は、ＢＥＯＬ部分１１０２及びＦＥＯＬ部分１１０４を含む。ＦＥＯＬ部分１１０４は、基板１１０８と複数の能動デバイスが実現される上部層１１１０とを含む。ＢＥＯＬ部分１１０２は複数の金属層を含み、それは基板１１０８に最も近い第１金属層１１１２と基板１１０８から最も遠い上部金属層１１０６とを含み、少なくとも１つの金属層がインダクタを含む。ＢＥＯＬ部分１１０２は第１ダイ１１００の正面（ＦＳ）にあり、ＦＥＯＬ部分１１０４の基板１１０８は一般的に第１ダイ１１００の裏面（ＢＳ）にある。
ブロック１０１は、ＦＥＯＬ部分１１０４の上部層１１１０及び基板１１０８の一部分を通って掘られた貫通シリコンビア（ＴＳＶ）１１２０を示す。このブロックでは、基板１１０８は厚さｔ１を有する。ＴＳＶ１１２０の上部は、ＢＥＯＬ部分１１０２における第１金属層１１１２に結合される。
ブロック１０２は、基板の薄化後の第１ダイ１１００を示す。基板薄化プロセスは、基板１１０８の厚さを厚さｔ１から厚さｔ２まで低減させる。基板薄化プロセスは、基板１１０８の底部でＴＳＶ１１２０の末端を露出させる。
ブロック１０３は、基板１１０８の底部でのＲＤＬ層１１３０の追加後の第１ダイ１１００を示す。ＲＤＬ部分１１３０はここで、第１ダイ１１００の裏面にある。ＲＤＬ部分１１３０は、ダイ１１００の裏面でＴＳＶ１１２０の末端を信号入力部１１３２に結合させるコンダクタを含み、信号入力部１１３２からＲＤＬ部分１１３０及びＴＳＶ１１２０を通ってＢＥＯＬ部分１１０２における第１金属層１１１２まで導電パスを形成する。
ブロック１０４は第１ダイ１１００の反転段階を示し、従って第１ダイ１１００の正面におけるＢＥＯＬ部分１１０２の金属層はここでは底部にあり、第１ダイ１１００の裏面におけるＲＤＬ部分１１３０はここでは上部にある。
ブロック１０５は、ＢＥＯＬ部分１１５２及びＦＥＯＬ部分１１５４を含む第２ダイ１１５０を示す。ＢＥＯＬ部分１１５２は、基板１１５８から最も遠い上部金属層１１５６を含む複数の金属層を含み、少なくとも１つの金属層がインダクタを含む。ＦＥＯＬ部分１１５４は、基板１１５８と複数の能動デバイスが実現される上部層１１６０とを含む。ＢＥＯＬ部分１１５２は、第２ダイ１１５０の正面（ＦＳ）にあり、ＦＥＯＬ部分１１５４の基板１１５８は第２ダイ１１５０の裏面（ＢＳ）にある。
ブロック１０６は第２ダイ１１５０の反転段階を示し、従って第２ダイ１１５０の正面におけるＢＥＯＬ部分１１５２の金属層はここでは底部にあり、第２ダイ１１５０の裏面における基板１１５８はここでは上部にある。
ブロック１０７は、マイクロバンプ１１４０を用いて第２ダイ１１５０の正面を第１ダイ１１００の裏面に接続する段階を示す。マイクロバンプ１１４０は、第１ダイ１１００の裏面におけるＲＤＬ部分１１３０の信号入力部１１３２を第２ダイ１１５０の正面におけるＢＥＯＬ部分１１５２の上部金属層１１５６に結合する導電パスを提供する。
故にこの３次元ダイ積層技術は、第２ダイ１１５０の上部金属層１１５６におけるインダクタ又は変圧器を第１ダイ１１００の第１金属層１１１０に、金属バンプ１１４０を通って、且つＲＤＬ部分１１３０及び第１ダイ１１００のＴＳＶ１１２０を通って結合するのに使用され得る導電パスを提供する。
図１２は、第１インダクタ１２０２及び第２インダクタ１２０４を含む変圧器１２００を示す。インダクタンス値は主にインダクタ長さに比例し、変圧器は２つのインダクタに加えて電磁結合構造体のためのより大きなチップ領域を必要とする。第１インダクタ１２０２は第１入力部１２０８及び第２入力部１２１０を有する；第１入力部１２０８は一次回路（図示せず）に結合されることができ、第２インダクタ入力部１２１０はアース端子に結合される。第２インダクタ１２０４は第１入力部１２１２及び第２入力部１２１４を有する；第１入力部１２１２は負荷（図示せず）に結合されることができ、第２インダクタ入力部１２１４はアース端子に結合される。第１インダクタ１２０２は、２つのインダクタ間の電磁結合１２０６を促進できるように第２インダクタ１２０４から物理的に分離され、それは第１インダクタ１２０２における様々な電流が第２インダクタ１２０４において様々な電圧を誘導するほどであり、一次回路から変圧器１２００を通って負荷にエネルギーをもたらす。異なる物質、例えば強磁性物質が、変圧器１２００内の結合係数を高めるために使用され得る。結合係数を高めることができる幾つかの例示的な強磁性物質は、ニッケル、コバルト、鉄、及びミューメタルを含む。
図１３は、貫通シリコンビア（ＴＳＶ）を含むインダクタを用いた変圧器１３００の実現例を示す。変圧器１３００は、第１インダクタ１３１０及び第２インダクタ１３２０を含む。第１インダクタ１３１０及び第２インダクタ１３２０のそれぞれは、チップの基板を貫通する複数のＴＳＶ１３０２（例えば図６参照）を含むが、それは連続パスを形成するために、ＢＥＯＬ部分のＭ１層におけるＭ１セグメント１３０６によって上端で結合され、ＲＤＬ部分におけるＲＤＬセグメント１３０４によって下端で結合される。第１インダクタ１３１０は第１入力部１３１２及び第２入力部１３１４を有する；第１入力部１３１２は一次回路（図示せず）に結合されることができ、第２インダクタ入力部１３１４はアース端子に結合される。第２インダクタ１３２０は第１入力部１３２２及び第２入力部１３２４を有する；第１入力部１３２２は負荷（図示せず）に結合されることができ、第２インダクタ入力部１３２４はアース端子に結合される。第１インダクタ１３１０は、２つのインダクタ間の電磁結合を促進する方法で、第２インダクタ１３２０から誘電材料によって物理的に離される。基板を貫通するＴＳＶは、インダクタンス値を増加させるインダクタ長さを増加させる。連続パスでのＲＤＬ及びＭ１セグメントによるＴＳＶの代替的な接続はオンチップインダクタを形成し、これらのＴＳＶインダクタの一対は変圧器を形成する。
変圧器の例示的な用途は、図１４に示すような無線周波（ＲＦ）増幅器１４００であり、それはＲＦ集積回路で使用され得る。ＲＦ増幅器１４００は、トランジスタ１４０６によって連結された第１変圧器１４０２及び第２変圧器１４０４を含む。トランジスタ１４０６は、ゲート１４１０、ソース１４１２、及びドレイン１４１４を有する。トランジスタ１４０６のソース１４１２は、アース端子に結合される。
第１変圧器１４０２は、第２インダクタ１４２２に誘導結合された第１インダクタ１４２０を含む。第１インダクタ１４２０は、第１入力部１４２４及び第２入力部１４２６を有する；第１入力部１４２４はＲＦ入力部に結合されることができ、第２インダクタ入力部１４２６はアース端子に結合される。第２インダクタ１４２２は、第１入力部１４２８及び第２入力部１４３０を有する；第１入力部１４２８はトランジスタ１４０６のゲート１４１０に結合され、第２インダクタ入力部１４３０はアース端子に結合される。
第２変圧器１４０４は、第４インダクタ１４４２に誘導結合された第３インダクタ１４４０を含む。第３インダクタ１４４０は、第１入力部１４４４及び第２入力部１４４６を有する；第１インダクタ入力部１４４４はトランジスタ１４０６のドレイン１４１４に結合され、第２インダクタ入力部１４４６はアース端子に結合される。第４インダクタ１４４２は、第１入力部１４４８及び第２入力部１４５０を有する；第１入力部１４４８はＲＦ出力部として使用されることができ、第２インダクタ入力部１４５０はアース端子に結合される。変圧器１４０２及び１４０４は、それらのインダクタ間の巻き比率により、信号結合及びインピーダンス変換の役割を果たす。
図１５は、貫通シリコンビア（ＴＳＶ）を含むインダクタを用いたＲＦ増幅器１５００の実現例を示す。ＲＦ増幅器１５００は、トランジスタ１５０６によって連結された第１変圧器１５０２及び第２変圧器１５０４を含む。トランジスタ１５０６は、ゲート１５１０、ソース１５１２、及びドレイン１５１４を有する。トランジスタ１５０６のソース１５１２は、アース端子に結合される。
第１変圧器１５０２は、第２インダクタ１５２２に誘導結合された第１インダクタ１５２０を含む。第１インダクタ１５２０及び第２インダクタ１５２２のそれぞれは、チップの基板を貫通する複数のＴＳＶを含み、そこで連続パスを形成するために、ＴＳＶはＢＥＯＬ部分のＭ１層におけるセグメントによって上端で結合され、ＲＤＬ部分におけるセグメントによって下端で結合される（例えば、図１２参照）。第１インダクタ１５２０は、第１入力部１５２４及び第２入力部１５２６を有する；第１入力部１５２４はＲＦ入力部に結合されることができ、第２入力部１５２６はアース端子に結合される。第２インダクタ１５２２は、第１入力部１５２８及び第２入力部１５３０を有する；第１入力部１５２８はトランジスタ１５０６のゲート１５１０に結合され、第２インダクタ入力部１５３０はアース端子に結合される。
第２変圧器１５０４は、第４インダクタ１５４２に誘導結合された第３インダクタ１５４０を含む。第３インダクタ１５４０及び第４インダクタ１５４２のそれぞれは、チップの基板を貫通する複数のＴＳＶを含み、そこで連続パスを形成するために、ＴＳＶはＢＥＯＬ部分のＭ１層におけるセグメントによって上端で結合され、ＲＤＬ部分におけるセグメントによって下端で結合される（例えば、図１３参照）。第３インダクタ１５４０は、第１入力部１５４４及び第２入力部１５４６を有する；第１入力部１５４４はトランジスタ１５０６のドレイン１５１４に結合され、第２入力部１５４６はアース端子に結合される。第４インダクタ１５４２は、第１入力部１５４８及び第２入力部１５５０を有する；第１入力部１５４８はＲＦ出力部として使用されることができ、第２入力部１５５０はアース端子に結合される。
ＴＳＶを用いたインダクタ及び変圧器は様々な他の用途で使用されることができ、別の例示は図１６に示すような２段増幅器１６００である。増幅器１６００は第１変圧器１６０２及び第２変圧器１６０４を含み、それらの両方が上記のようなＴＳＶインダクタを含むことができる。第１変圧器１６０２及び第２変圧器１６０４は、第１トランジスタ１６０６及び第２トランジスタ１６０８を通って連結される。第１トランジスタ１６０６は、ゲート１６６２、ドレイン１６６４、及びソース１６６６を含む。第２トランジスタ１６０８は、ゲート１６８２、ドレイン１６８４、及びソース１６８６を含む。第１トランジスタ１６０６のドレイン１６６４は第１インダクタ１６１０を通って供給電圧ＶＤＤに結合され、第２トランジスタ１６０８のドレイン１６８４は第２インダクタ１６１２を通って供給電圧ＶＤＤに結合される。第１インダクタ１６１０又は第２インダクタ１６１２はまた、上記のようなＴＳＶインダクタであり得る。
第１変圧器１６０２は、第２インダクタ１６２２に誘導結合された第１インダクタ１６２０を含む。第１インダクタ１６２０は、第１入力部１６２４及び第２入力部１６２６を有する。第２インダクタ１６２２は、第１入力部１６２８及び第２入力部１６３０を有する。第１インダクタ１６２０の第１入力部１６２４は、増幅器１６００に対する信号入力部に結合される。第２インダクタ１６２４の第１入力部１６２８は、第１キャパシタ１６３２を通って第１トランジスタ１６０６のゲート１６６２に結合される。第１インダクタ１６２０の第２インダクタ入力部１６２６及び第２インダクタ１６２２の第２入力部１６３０はともに、アース端子に結合される。
第１トランジスタ１６０６のゲート１６６２はまた、レジスタ１６３４を通って供給電圧ＶＤＤに結合される。第２トランジスタ１６０８のゲート１６８２は、第１トランジスタ１６０６のドレイン１６６４に結合される。第１トランジスタ１６０６のソース１６６６及び第２トランジスタ１６０８のソース１６８６はともに、アース端子に結合される。
第２変圧器１６０４は、第２インダクタ１６４２に誘導結合された第１インダクタ１６４０を含む。第１インダクタ１６４０は、第１入力部１６４４及び第２入力部１６４６を有する。第２インダクタ１６４２は、第１入力部１６４８及び第２入力部１６５０を有する。第１インダクタ１６４０の第１入力部１６４４は、第２キャパシタ１６３６を通って第２トランジスタ１６０８のドレイン１６８４に結合される。第２インダクタ１６４２の第１入力部１６４８は、２段増幅器１６００の出力部として使用されることができる。第１インダクタ１６４０の第２入力部１６４６及び第２インダクタ１６４２の第２入力部１６５０はともに、アース端子に結合される。変圧器１６０２及び１６０４は、それらのインダクタ間の巻き比率により、信号結合及びインピーダンス変換の役割を果たす。
図１７は、複数の貫通シリコンビア（ＴＳＶ）を用いて実現されたインダクタ又は変圧器の実施形態が有利に使用され得る例示的な無線通信システム１７００を示し、そこでＴＳＶは、ダイのＢＥＯＬ部分の金属層における導電性セグメント及びＲＤＬ部分における導電性セグメントを用いて連続的な導電パスを形成するために、内部で結合される。ＴＳＶを用いて実現されたインダクタは、対称又は非対称な形状を有することができる。説明のために、図１７は、３つの遠隔ユニット１７２０、１７３０、及び１７５０、並びに２つの基地局１７４０を示す。典型的な無線通信システムは、より多くの遠隔ユニット及び基地局を有することができるということが認められよう。遠隔ユニット１７２０、１７３０、及び１７５０の何れかは、本明細書で開示されたようなメモリパワー操作システムをサポートする多数のパワーモードを含むことができる。図１７は、基地局１７４０並びに遠隔ユニット１７２０、１７３０、及び１７５０からの上りリンク信号１７８０、並びに遠隔ユニット１７２０、１７３０、及び１７５０から基地局１７４０への下りリンク信号１７９０を示す。
図１７では、遠隔ユニット１７２０は、携帯電話として示され、遠隔ユニット１７３０は、ポータブルコンピュータとして示され、遠隔ユニット１７５０は、無線ローカルループシステム内の固定位置遠隔ユニットとして示される。例えば、遠隔ユニットは、セル方式の携帯無線電話、携帯用パーソナル通信システム（ＰＣＳ）ユニット、携帯データ端末などの携帯型データユニット、又はメータ読み出し装置などの固定位置データユニットであり得る。図１７は、本明細書で開示されたようなメモリパワー操作システムをサポートする多数のパワーモードを含むことができる任意の例示的な遠隔ユニットを示すが、メモリパワー操作システムはこれらの例示的に図示されたユニットに限定されない。実施形態は、メモリパワー操作システムをサポートする多数のパワーモードが望まれる任意の電子デバイスで、適切に使用されることができる。
本発明の原理を組み入れた例示的な実施形態が上記で開示されたが、本発明は開示された実施形態に限定されない。代わりに本願は、その一般的な原理を用いた本発明の任意の変化、使用、又は適合を含めることを目的とする。更に、本願は、本発明が関連する技術分野で既知又は通常の実施に近づくような本開示からの逸脱を含めることを目的とし、それは添付の特許請求の範囲の制限内に含まれる。
６００ ＣＭＯＳテクノロジー
６０２ ＲＤＬ部分
６０４ ＦＥＯＬ部分
６０６ ＢＥＯＬ部分
６０８ 基板
６１０ インダクタに対して利用可能な高さ
６２０ インダクタ
６２２、７０２ ＴＳＶ
６２４、７０６ ＲＤＬ部分における金属セグメント、ＲＤＬセグメント
６２６、７０４ Ｍ１金属層における金属セグメント、Ｍ１セグメント
６３０ ＴＳＶ高さ
７０８、７１０ インダクタ入力部

Claims (18)

  1. 第１オンチップインダクタ及び第２オンチップインダクタを含む第１オンチップ変圧器と、
    第３オンチップインダクタ及び第４オンチップインダクタを含む第２オンチップ変圧器と、
    第１インダクタ入力部及び第２インダクタ入力部を含む第５オンチップインダクタと、
    第１インダクタ入力部及び第２インダクタ入力部を含む第６オンチップインダクタと、
    ゲート、ドレイン、及びソースを含む第１オンチップトランジスタと、
    ゲート、ドレイン、及びソースを含む第２オンチップトランジスタと、を含む３次元オンチップ無線周波増幅器であって、
    前記第１、第２、第３、及び第４オンチップインダクタのそれぞれが、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第１インダクタ入力部及び第２インダクタ入力部とを含み、前記第１、第２、第３、及び第４オンチップインダクタのそれぞれの前記第１及び第２インダクタ入力部は前記第１金属層及び前記第２金属層の一方に配置され、複数の貫通ビアが前記第１、第２、第３、及び第４オンチップインダクタのそれぞれの前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記複数の第１セグメント及び前記複数の第２セグメントを結合し、
    前記第１から第４オンチップインダクタのそれぞれの前記第１及び第２セグメント、前記貫通ビア、並びに前記第１及び第２インダクタ入力部が、それぞれ第１から第４の平面上に配置され、
    前記第１の平面が前記第２の平面に対して平行に配置され、
    前記第３の平面が前記第４の平面に対して平行に配置され、
    前記第１オンチップインダクタは前記第２オンチップインダクタに誘導結合され、前記第３オンチップインダクタは前記第４オンチップインダクタに誘導結合され、前記第１、第２、第３、及び第４オンチップインダクタはアース端子でのみ互いに物理的に結合され、
    前記第１オンチップインダクタの前記第１インダクタ入力部は前記オンチップ無線周波増幅器の入力部に結合され、前記第２オンチップインダクタの前記第１インダクタ入力部は前記第１オンチップトランジスタの前記ゲートに結合され、前記第３オンチップインダクタの前記第１インダクタ入力部は前記第２オンチップトランジスタの前記ドレインに結合され、前記第４オンチップインダクタの前記第１インダクタ入力部は前記オンチップ無線周波増幅器の出力部に結合され、前記第２オンチップトランジスタの前記ゲートは前記第１オンチップトランジスタの前記ドレインに結合され、前記第５及び第６オンチップインダクタの前記第１インダクタ入力部は供給電圧に結合され、前記第５オンチップインダクタの前記第２インダクタ入力部は前記第１オンチップトランジスタの前記ドレインに結合され、前記第６オンチップインダクタの前記第２インダクタ入力部は前記第２オンチップトランジスタの前記ドレインに結合され、前記第１、第２、第３、及び第４オンチップインダクタの前記第２インダクタ入力部はアース端子に結合され、前記第１及び第２オンチップトランジスタの前記ソースはアース端子に結合されている、３次元オンチップ無線周波増幅器。
  2. 前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１に記載のオンチップ無線周波増幅器。
  3. 前記第２金属層が前記チップの再配線層に配置されている、請求項１に記載のオンチップ無線周波増幅器。
  4. 前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項３に記載のオンチップ無線周波増幅器。
  5. 第１キャパシタ及び第２キャパシタをさらに含み、
    前記第２オンチップインダクタの前記第１インダクタ入力部は前記第１キャパシタを介して前記第１オンチップトランジスタの前記ゲートに結合され、前記第３オンチップインダクタの前記第１インダクタ入力部は前記第２キャパシタを介して前記第２オンチップトランジスタの前記ドレインに結合される、請求項１に記載のオンチップ無線周波増幅器。
  6. レジスタをさらに含み、前記第１オンチップトランジスタの前記ゲートは前記レジスタを介して前記供給電圧に結合される、請求項５に記載のオンチップ無線周波増幅器。
  7. 前記第５オンチップインダクタは、前記第１金属層における複数の第１セグメントと、前記第２金属層における複数の第２セグメントと、前記第５オンチップインダクタの前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するための、前記複数の第１セグメント及び前記複数の第２セグメントを結合する複数の貫通ビアと、を含み、前記第５オンチップインダクタの前記第１及び第２インダクタ入力部は前記第１金属層及び前記第２金属層の一方に配置され、
    前記第６オンチップインダクタは、前記第１金属層における複数の第１セグメントと、前記第２金属層における複数の第２セグメントと、前記第６オンチップインダクタの前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するための、前記複数の第１セグメント及び前記複数の第２セグメントを結合する複数の貫通ビアと、を含み、前記第６オンチップインダクタの前記第１及び第２インダクタ入力部は前記第１金属層及び前記第２金属層の一方に配置されている、請求項１に記載のオンチップ無線周波増幅器。
  8. 第１オンチップインダクタ及び第２オンチップインダクタを含む第１オンチップ変圧器と、
    第３オンチップインダクタ及び第４オンチップインダクタを含む第２オンチップ変圧器と、
    ゲート、ドレイン、及びソースを含むオンチップトランジスタと、を含む３次元オンチップ無線周波増幅器であって、
    前記第１、第２、第３、及び第４オンチップインダクタのそれぞれが、第１金属層における複数の第１導電手段と、第２金属層における複数の第２導電手段と、第１インダクタ入力部及び第２インダクタ入力部とを含み、前記第１及び第２インダクタ入力部は前記第１金属層及び前記第２金属層の一方に配置され、複数の貫通ビアが前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記複数の第１導電手段及び前記複数の第２導電手段を結合し、
    前記第１から第４オンチップインダクタのそれぞれの前記第１及び第２導電手段、前記貫通ビア、並びに前記第１及び第２インダクタ入力部が、それぞれ第１から第４の平面上に配置され、
    前記第１の平面が前記第２の平面に対して平行に配置され、
    前記第３の平面が前記第４の平面に対して平行に配置され、
    前記第１オンチップインダクタは前記第２オンチップインダクタに誘導結合され、前記第３オンチップインダクタは前記第４オンチップインダクタに誘導結合され、前記第１、第２、第３、及び第４オンチップインダクタはアース端子でのみ互いに物理的に結合され、
    前記第１オンチップインダクタの前記第１インダクタ入力部は前記オンチップ無線周波増幅器の入力部に結合され、前記第２オンチップインダクタの前記第１インダクタ入力部は前記オンチップトランジスタの前記ゲートに結合され、前記第３オンチップインダクタの前記第１インダクタ入力部は前記オンチップトランジスタの前記ドレインに結合され、前記第４オンチップインダクタの前記第１インダクタ入力部は前記オンチップ無線周波増幅器の出力部に結合され、前記第１、第２、第３、及び第４オンチップインダクタの前記第２インダクタ入力部はアース端子に結合され、前記オンチップトランジスタの前記ソースはアース端子に結合されている、３次元オンチップ無線周波増幅器。
  9. 前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項８に記載のオンチップ無線周波増幅器。
  10. 前記第２金属層が前記チップの再配線層に配置されている、請求項８に記載のオンチップ無線周波増幅器。
  11. 前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１０に記載のオンチップ無線周波増幅器。
  12. 第１オンチップインダクタ及び第２オンチップインダクタを含む第１オンチップ変圧器と、
    第３オンチップインダクタ及び第４オンチップインダクタを含む第２オンチップ変圧器と、
    第１インダクタ入力部及び第２インダクタ入力部を含む第５オンチップインダクタと、
    第１インダクタ入力部及び第２インダクタ入力部を含む第６オンチップインダクタと、
    ゲート、ドレイン、及びソースを含む第１オンチップトランジスタと、
    ゲート、ドレイン、及びソースを含む第２オンチップトランジスタと、を含む３次元オンチップ無線周波増幅器であって、
    前記第１、第２、第３、及び第４オンチップインダクタのそれぞれが、第１金属層における複数の第１導電手段と、第２金属層における複数の第２導電手段と、第１インダクタ入力部及び第２インダクタ入力部とを含み、前記第１、第２、第３、及び第４オンチップインダクタのそれぞれの第１及び第２インダクタ入力部は前記第１金属層及び前記第２金属層の一方に配置され、複数の貫通ビアが前記第１、第２、第３、及び第４オンチップインダクタのそれぞれの前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記複数の第１導電手段及び前記複数の第２導電手段を結合し、
    前記第１から第４オンチップインダクタのそれぞれの前記第１及び第２導電手段、前記貫通ビア、並びに前記第１及び第２インダクタ入力部が、それぞれ第１から第４の平面上に配置され、
    前記第１の平面が前記第２の平面に対して平行に配置され、
    前記第３の平面が前記第４の平面に対して平行に配置され、
    前記第１オンチップインダクタは前記第２オンチップインダクタに誘導結合され、前記第３オンチップインダクタは前記第４オンチップインダクタに誘導結合され、前記第１、第２、第３、及び第４オンチップインダクタはアース端子でのみ互いに物理的に結合され、
    前記第１オンチップインダクタの前記第１インダクタ入力部は前記オンチップ無線周波増幅器の入力部に結合され、前記第２オンチップインダクタの前記第１インダクタ入力部は前記第１オンチップトランジスタの前記ゲートに結合され、前記第３オンチップインダクタの前記第１インダクタ入力部は前記第２オンチップトランジスタの前記ドレインに結合され、前記第４オンチップインダクタの前記第１インダクタ入力部は前記オンチップ無線周波増幅器の出力部に結合され、前記第２オンチップトランジスタの前記ゲートは前記第１オンチップトランジスタの前記ドレインに結合され、前記第５及び第６オンチップインダクタの前記第１インダクタ入力部は供給電圧に結合され、前記第５オンチップインダクタの前記第２インダクタ入力部は前記第１オンチップトランジスタの前記ドレインに結合され、前記第６オンチップインダクタの前記第２インダクタ入力部は前記第２オンチップトランジスタの前記ドレインに結合され、前記第１、第２、第３、及び第４オンチップインダクタの前記第２インダクタ入力部はアース端子に結合され、前記第１及び第２オンチップトランジスタの前記ソースはアース端子に結合されている、３次元オンチップ無線周波増幅器。
  13. 前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１２に記載のオンチップ無線周波増幅器。
  14. 前記第２金属層が前記チップの再配線層に配置されている、請求項１２に記載のオンチップ無線周波増幅器。
  15. 前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１４に記載のオンチップ無線周波増幅器。
  16. 前記第５オンチップインダクタは、前記第１金属層における複数の第１導電手段と、前記第２金属層における複数の第２導電手段と、前記第５オンチップインダクタの前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するための、前記複数の第１導電手段及び前記複数の第２導電手段を結合する複数の貫通ビアと、を含み、前記第５オンチップインダクタの前記第１及び第２インダクタ入力部は前記第１金属層及び前記第２金属層の一方に配置され、
    前記第６オンチップインダクタは、前記第１金属層における複数の第１導電手段と、前記第２金属層における複数の第２導電手段と、前記第６オンチップインダクタの前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するための、前記複数の第１導電手段及び前記複数の第２導電手段を結合する複数の貫通ビアと、を含み、前記第６オンチップインダクタの前記第１及び第２インダクタ入力部は前記第１金属層及び前記第２金属層の一方に配置されている、請求項１２に記載のオンチップ無線周波増幅器。
  17. ３次元オンチップ無線周波増幅器を形成する方法であって、
    第１オンチップインダクタ及び第２オンチップインダクタを含む第１オンチップ変圧器と、第３オンチップインダクタ及び第４オンチップインダクタを含む第２オンチップ変圧器と、を形成するステップであって、前記第１、第２、第３、及び第４オンチップインダクタはアース端子でのみ互いに物理的に結合され、前記第１、第２、第３、及び第４オンチップインダクタはそれぞれ、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、前記第１金属層及び前記第２金属層の一方に配置される第１インダクタ入力部と、前記第１金属層及び前記第２金属層の一方に配置される第２インダクタ入力部と、前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために前記複数の第１セグメント及び前記複数の第２セグメントを結合する複数の貫通ビアと、を含み、前記第１から第４オンチップインダクタのそれぞれの前記第１及び第２セグメント、前記貫通ビア、並びに前記第１及び第２インダクタ入力部をそれぞれ第１から第４の平面上に配置し、前記第１の平面が前記第２の平面に対して平行であり、前記第３の平面が前記第４の平面に対して平行である、ステップと、
    前記第１オンチップインダクタを前記第２オンチップインダクタに誘導結合し、前記第３オンチップインダクタを前記第４オンチップインダクタに誘導結合するステップと、
    前記第１オンチップインダクタの前記第１インダクタ入力部を前記オンチップ無線周波増幅器の入力部に結合し、前記第２オンチップインダクタの前記第１インダクタ入力部をオンチップトランジスタのゲートに結合し、前記第３オンチップインダクタの前記第１インダクタ入力部を前記オンチップトランジスタのドレインに結合し、前記第４オンチップインダクタの前記第１インダクタ入力部を前記オンチップ無線周波増幅器の出力部に結合するステップと、
    前記第１、第２、第３、及び第４オンチップインダクタの前記第２インダクタ入力部及び前記オンチップトランジスタのソースをアース端子に結合するステップと、
    を含む方法。
  18. ３次元オンチップ無線周波増幅器を形成する方法であって、
    第１オンチップインダクタ及び第２オンチップインダクタを含む第１オンチップ変圧器と、第３オンチップインダクタ及び第４オンチップインダクタを含む第２オンチップ変圧器と、を形成するステップであって、前記第１、第２、第３、及び第４オンチップインダクタはアース端子でのみ互いに物理的に結合され、前記第１、第２、第３、及び第４オンチップインダクタはそれぞれ、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、前記第１金属層及び前記第２金属層の一方に配置される第１インダクタ入力部と、前記第１金属層及び前記第２金属層の一方に配置される第２インダクタ入力部と、前記第１、第２、第３、及び第４オンチップインダクタのそれぞれの前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために前記複数の第１セグメント及び前記複数の第２セグメントを結合する複数の貫通ビアと、を含み、前記第１から第４オンチップインダクタのそれぞれの前記第１及び第２セグメント、前記貫通ビア、並びに前記第１及び第２インダクタ入力部を、それぞれ第１から第４の平面上に配置し、前記第１の平面が前記第２の平面に対して平行であり、前記第３の平面が前記第４の平面に対して平行である、ステップと、
    第５オンチップインダクタ及び第６オンチップインダクタを形成するステップであって、前記第５及び第６オンチップインダクタはそれぞれ第１インダクタ入力部及び第２インダクタ入力部を含む、ステップと、
    前記第１オンチップインダクタを前記第２オンチップインダクタに誘導結合し、前記第３オンチップインダクタを前記第４オンチップインダクタに誘導結合するステップと、
    前記第１オンチップインダクタの前記第１インダクタ入力部を前記オンチップ無線周波増幅器の入力部に結合し、前記第２オンチップインダクタの前記第１インダクタ入力部を第１オンチップトランジスタのゲートに結合し、前記第３オンチップインダクタの前記第１インダクタ入力部及び前記第６オンチップインダクタの前記第２インダクタ入力部を第２オンチップトランジスタのドレインに結合し、前記第４オンチップインダクタの前記第１インダクタ入力部を前記オンチップ無線周波増幅器の出力部に結合し、前記第２オンチップトランジスタのゲート及び前記第５オンチップインダクタの前記第２インダクタ入力部を前記第１オンチップトランジスタのドレインに結合するステップと、
    前記第５オンチップインダクタの前記第１インダクタ入力部及び前記第６オンチップインダクタの前記第１インダクタ入力部を供給電圧に結合するステップと、
    前記第１、第２、第３、及び第４オンチップインダクタの前記第２インダクタ入力部並びに前記第１及び第２オンチップトランジスタのソースをアース端子に結合するステップと、
    を含む方法。
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