JPH07272932A - プリントインダクタ - Google Patents
プリントインダクタInfo
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- JPH07272932A JPH07272932A JP6393194A JP6393194A JPH07272932A JP H07272932 A JPH07272932 A JP H07272932A JP 6393194 A JP6393194 A JP 6393194A JP 6393194 A JP6393194 A JP 6393194A JP H07272932 A JPH07272932 A JP H07272932A
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- Japan
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- substrate
- printed
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
Landscapes
- Coils Or Transformers For Communication (AREA)
- Filters And Equalizers (AREA)
Abstract
(57)【要約】
【目的】 単層若しくは多層の基板において、限られた
領域を有効利用し、多層にわたり立体的に形成したプリ
ントインダクタを提供する。 【構成】 高抵抗性ないし絶縁性を有する基板（１）の
上下両面（１Ａ，１Ｂ）に配設した互いに独立するプリ
ント配線（３）の複数と、基板を貫通し、独立プリント
配線（３）の端末同士を上下に接続する複数のめっきス
ルーホール（２）とを具備するプリントインダクタ。
領域を有効利用し、多層にわたり立体的に形成したプリ
ントインダクタを提供する。 【構成】 高抵抗性ないし絶縁性を有する基板（１）の
上下両面（１Ａ，１Ｂ）に配設した互いに独立するプリ
ント配線（３）の複数と、基板を貫通し、独立プリント
配線（３）の端末同士を上下に接続する複数のめっきス
ルーホール（２）とを具備するプリントインダクタ。
Description
【０００１】
【産業上の利用分野】本発明は、プリントインダクタに
関し、詳しくは、単層ないし多層型の高抵抗基板，半絶
縁性基板，絶縁性基板上にめっきスルーホールを介して
形成したプリントインダクタに関する。
関し、詳しくは、単層ないし多層型の高抵抗基板，半絶
縁性基板，絶縁性基板上にめっきスルーホールを介して
形成したプリントインダクタに関する。
【０００２】
【従来の技術】上述のような基板では、その面に設けら
れるプリント回路に発生する放射ノイズを抑制するため
に、基板上に配設される例えばディジタルＩＣと供給電
源Ｖccとの間やディジタルＩＣの出力側と入力側との間
にコンデンサとインダクタとによって構成したローパス
フィルタからなる雑音防止回路を形成するようにしてい
る。ところで、このようなインダクタは従来、図１２の
（Ａ）〜（Ｃ）または図１３の（Ａ），（Ｂ）に示すよ
うに形成されてきた。これらの図において、１０１は高
抵抗基板，半絶縁性基板若しくは絶縁性基板、１０２は
スルーホール（導体膜がめっきされているめっきスルー
ホール）、１０３は基板上にプリントされた導体膜の配
線である。
れるプリント回路に発生する放射ノイズを抑制するため
に、基板上に配設される例えばディジタルＩＣと供給電
源Ｖccとの間やディジタルＩＣの出力側と入力側との間
にコンデンサとインダクタとによって構成したローパス
フィルタからなる雑音防止回路を形成するようにしてい
る。ところで、このようなインダクタは従来、図１２の
（Ａ）〜（Ｃ）または図１３の（Ａ），（Ｂ）に示すよ
うに形成されてきた。これらの図において、１０１は高
抵抗基板，半絶縁性基板若しくは絶縁性基板、１０２は
スルーホール（導体膜がめっきされているめっきスルー
ホール）、１０３は基板上にプリントされた導体膜の配
線である。
【０００３】すなわち、図１２に示す例は、角渦巻型に
導体膜による配線１０３を形成した上、その中心側端部
１０３Ａをめっきスルーホール１０２の上端部と接続
し、更にめっきスルーホール２の下端部を裏面側のプリ
ント配線１０３の端部に接続して引出すようにしたもの
である。なお、１０３Ｂおよび１０３Ｃはこのようにし
て形成されたインダクタ１０３の接続端部である。ま
た、図１３に示す例は導体膜１０３を同一面上で蛇行せ
しめてジグザグのコイル状に形成したものであり、いず
れの例も基板１０１面上の限られた面積内で配線をでき
るだけ長くスパイラル状あるいはコイル状に形成し、こ
れによって得られるインダクタができるだけ大きい値に
保たれるようにしている。
導体膜による配線１０３を形成した上、その中心側端部
１０３Ａをめっきスルーホール１０２の上端部と接続
し、更にめっきスルーホール２の下端部を裏面側のプリ
ント配線１０３の端部に接続して引出すようにしたもの
である。なお、１０３Ｂおよび１０３Ｃはこのようにし
て形成されたインダクタ１０３の接続端部である。ま
た、図１３に示す例は導体膜１０３を同一面上で蛇行せ
しめてジグザグのコイル状に形成したものであり、いず
れの例も基板１０１面上の限られた面積内で配線をでき
るだけ長くスパイラル状あるいはコイル状に形成し、こ
れによって得られるインダクタができるだけ大きい値に
保たれるようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、基板の面上にインダクタを形成するにあた
り、その占める面積の割合が比較的に大きくなり、基板
上の限られた領域に有効に形成することが難しいという
点があった。
来例では、基板の面上にインダクタを形成するにあた
り、その占める面積の割合が比較的に大きくなり、基板
上の限られた領域に有効に形成することが難しいという
点があった。
【０００５】本発明の目的は、上述したような問題点に
着目し、その解決を図るべく、単層若しくは多層の基板
において、限られた領域を有効利用し、めっきスルーホ
ールを介して基板の両面若しくは多層にわたり立体的に
形成したプリントインダクタを提供することにある。
着目し、その解決を図るべく、単層若しくは多層の基板
において、限られた領域を有効利用し、めっきスルーホ
ールを介して基板の両面若しくは多層にわたり立体的に
形成したプリントインダクタを提供することにある。
【０００６】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明の第１の形態は、基板の上下両面に配設し
た互いに独立するプリント配線の複数と、前記基板を貫
通し、前記独立するプリント配線の端末同士を上下に接
続する複数のめっきスルーホールとを具備し、該複数の
めっきスルーホールを介して前記互いに独立するプリン
ト配線の複数を順次連続して接続させるようにしたこと
を特徴とするものである。
めに、本発明の第１の形態は、基板の上下両面に配設し
た互いに独立するプリント配線の複数と、前記基板を貫
通し、前記独立するプリント配線の端末同士を上下に接
続する複数のめっきスルーホールとを具備し、該複数の
めっきスルーホールを介して前記互いに独立するプリン
ト配線の複数を順次連続して接続させるようにしたこと
を特徴とするものである。
【０００７】また、本発明の第２の形態は、積層された
多層基板のうちのすくなくとも２層以上の各層に配設し
た互いに独立するプリント配線の複数と、前記多層基板
のうち、その両面の層に前記プリント配線の複数が形成
されている基板を貫通し、前記独立するプリント配線同
士を前記両面の層間で接続する複数の第１めっきスルー
ホールと、接続された前記プリント配線の端子部を前記
多層基板の第１層に導くための第２めっきスルーホール
とを具備し、前記複数の第１めっきスルーホールおよび
第２めっきスルーホールを介して前記各層に配設した互
いに独立するプリント配線の複数を順次連続して接続さ
せるようにしたことを特徴とするものである。
多層基板のうちのすくなくとも２層以上の各層に配設し
た互いに独立するプリント配線の複数と、前記多層基板
のうち、その両面の層に前記プリント配線の複数が形成
されている基板を貫通し、前記独立するプリント配線同
士を前記両面の層間で接続する複数の第１めっきスルー
ホールと、接続された前記プリント配線の端子部を前記
多層基板の第１層に導くための第２めっきスルーホール
とを具備し、前記複数の第１めっきスルーホールおよび
第２めっきスルーホールを介して前記各層に配設した互
いに独立するプリント配線の複数を順次連続して接続さ
せるようにしたことを特徴とするものである。
【０００８】
【作用】本発明の第１形態によれば、基板の上下両面に
配設した互いに独立するプリント配線同士をその基板を
貫通するスルーホールを介して順次連続して接続する形
でプリントインダクタを形成するので、基板のインダク
タ形成に振り当てられる面積を有効に利用し、少なくと
も複数のスルーホールの長さ分だけ長さを延伸させるこ
とができ、それだけインダクタンス値を大きく保つか、
あるいは振り当て面積の縮小を図ることができる。
配設した互いに独立するプリント配線同士をその基板を
貫通するスルーホールを介して順次連続して接続する形
でプリントインダクタを形成するので、基板のインダク
タ形成に振り当てられる面積を有効に利用し、少なくと
も複数のスルーホールの長さ分だけ長さを延伸させるこ
とができ、それだけインダクタンス値を大きく保つか、
あるいは振り当て面積の縮小を図ることができる。
【０００９】また、本発明の第２形態によれば、多層基
板の少なくとも２層以上の各層に互いに独立するプリン
ト配線の複数を配設し、これらを複数の第１めっきスル
ーホールおよび第２めっきスルーホールを介して連続し
て接続することにより、基板としてインダクタに振り当
てられる面積の縮小若しくはインダクタンス値の増大に
貢献することができる。
板の少なくとも２層以上の各層に互いに独立するプリン
ト配線の複数を配設し、これらを複数の第１めっきスル
ーホールおよび第２めっきスルーホールを介して連続し
て接続することにより、基板としてインダクタに振り当
てられる面積の縮小若しくはインダクタンス値の増大に
貢献することができる。
【００１０】更にまた、本発明の第１形態または第２形
態において、互いに独立するプリント配線の複数が形成
される基板の層面若しくはその基板内のめっきスルーホ
ールとかかわる部分に磁性体膜を形成することで、更に
上述の効果を高めることができる。
態において、互いに独立するプリント配線の複数が形成
される基板の層面若しくはその基板内のめっきスルーホ
ールとかかわる部分に磁性体膜を形成することで、更に
上述の効果を高めることができる。
【００１１】
【実施例】以下に、図面に基づいて本発明の実施例を詳
細かつ具体的に説明する。
細かつ具体的に説明する。
【００１２】なお、図１〜図５は単層基板への本発明の
適用例を示すもので、以下では全ての例の説明におい
て、高抵抗基板，半絶縁性基板，絶縁性基板のことを総
称して単に基板という。図１は本発明の第１実施例を示
す。１Ａは基板１の上面、１Ｂは基板１の下面であり、
本例では基板上面１Ａおよびその下面１Ｂにそれぞれ図
１の（Ａ）および（Ｂ）に示すように導体膜による独立
プリント配線３を周知の膜形成手段によって形成し、こ
れらの独立配線３をめっきスルーホール２を介して上下
交互に接続するようにしたものであり、１０Ａおよび１
０Ｂはインダクタ１０の端子部である。その接続状態を
図１の（Ｃ）および（Ｄ）に示す。このように基板１の
上面１Ａと下面１Ｂの双方に形成した独立プリント配線
３をめっきスルーホール２を介して接続することにより
限られたインダクタ形成面積において、少なくとも複数
のスルーホール分だけプリントインダクタの長さを長く
することができ、それだけインダクタ１０のインダクタ
ンス値を高めることができる。
適用例を示すもので、以下では全ての例の説明におい
て、高抵抗基板，半絶縁性基板，絶縁性基板のことを総
称して単に基板という。図１は本発明の第１実施例を示
す。１Ａは基板１の上面、１Ｂは基板１の下面であり、
本例では基板上面１Ａおよびその下面１Ｂにそれぞれ図
１の（Ａ）および（Ｂ）に示すように導体膜による独立
プリント配線３を周知の膜形成手段によって形成し、こ
れらの独立配線３をめっきスルーホール２を介して上下
交互に接続するようにしたものであり、１０Ａおよび１
０Ｂはインダクタ１０の端子部である。その接続状態を
図１の（Ｃ）および（Ｄ）に示す。このように基板１の
上面１Ａと下面１Ｂの双方に形成した独立プリント配線
３をめっきスルーホール２を介して接続することにより
限られたインダクタ形成面積において、少なくとも複数
のスルーホール分だけプリントインダクタの長さを長く
することができ、それだけインダクタ１０のインダクタ
ンス値を高めることができる。
【００１３】図２は本発明の第２実施例を示す。第１実
施例の構成に加え、基板上面１Ａおよび下面１Ｂにまた
がって形成したインダクタ１０上に例えば高透磁率を有
する複合磁性材料による磁性体膜４を塗布等によって形
成したものである。このように、磁性体膜４を形成する
ことで、更にインダクタンス値を増加することができ、
インダクタ１０としての機能を一層高めることができ
る。
施例の構成に加え、基板上面１Ａおよび下面１Ｂにまた
がって形成したインダクタ１０上に例えば高透磁率を有
する複合磁性材料による磁性体膜４を塗布等によって形
成したものである。このように、磁性体膜４を形成する
ことで、更にインダクタンス値を増加することができ、
インダクタ１０としての機能を一層高めることができ
る。
【００１４】図３は本発明の第３実施例を示す。本例は
インダクタ形成部の利用面積の有効利用を図るために、
基板上面１Ａおよび下面１Ｂに形成する独立プリント配
線３を図３の（Ａ），（Ｂ）に示すようにそれぞれ斜め
方向に並列配置したもので、これらの独立プリント配線
３を（Ｃ）に示すようにめっきスルーホール２を介して
上下交互に接続することで、基板１をあたかも軸心に見
たてたコイル状にインダクタ２０を構成することができ
る。２０Ａ，２０Ｂはインダクタ２０の接続用の端子部
である。
インダクタ形成部の利用面積の有効利用を図るために、
基板上面１Ａおよび下面１Ｂに形成する独立プリント配
線３を図３の（Ａ），（Ｂ）に示すようにそれぞれ斜め
方向に並列配置したもので、これらの独立プリント配線
３を（Ｃ）に示すようにめっきスルーホール２を介して
上下交互に接続することで、基板１をあたかも軸心に見
たてたコイル状にインダクタ２０を構成することができ
る。２０Ａ，２０Ｂはインダクタ２０の接続用の端子部
である。
【００１５】図４は本発明の第４実施例を示す。本例
は、第３実施例の構成に加え、基板１内に複合磁性材料
による磁性体膜４をサンドイッチ状に形成したもので、
その効果については第２実施例と同様である。なお、本
例では磁性体膜４を基板１の形成時にそのスルーホール
２の形成領域にまたがるようにして形成したが、第３実
施例のようにして基板１の上面１Ａ，下面１Ｂにまたが
るインダクタ２０を形成した上、更にその上面１Ａおよ
び下面１Ｂ側に磁性体膜４を形成するようにしてもよ
い。
は、第３実施例の構成に加え、基板１内に複合磁性材料
による磁性体膜４をサンドイッチ状に形成したもので、
その効果については第２実施例と同様である。なお、本
例では磁性体膜４を基板１の形成時にそのスルーホール
２の形成領域にまたがるようにして形成したが、第３実
施例のようにして基板１の上面１Ａ，下面１Ｂにまたが
るインダクタ２０を形成した上、更にその上面１Ａおよ
び下面１Ｂ側に磁性体膜４を形成するようにしてもよ
い。
【００１６】図５は本発明の第５実施例を示す。本例は
基板１の上面１Ａおよび下面１Ｂに形成する独立配線３
をそれぞれ異なる方向に向けて環状に配置し、上面１Ａ
および下面１Ｂに配設したこれらの独立プリント配線３
をめっきスルーホール２によって交互に接続し、環状コ
イル型のインダクタ３０に形成したものである。なお、
本例の場合、個々の独立プリント配線３の長さやめっき
スルーホール２の形成位置およびその数については、基
板１の許容される形成領域を配慮した上で設定すればよ
い。３０Ａ，３０Ｂはインダクタ３０の端子部である。
また、特に図示はしないが本実施例においても図２や図
４に示したような磁性体膜を設けることが可能なことは
いうまでもない。
基板１の上面１Ａおよび下面１Ｂに形成する独立配線３
をそれぞれ異なる方向に向けて環状に配置し、上面１Ａ
および下面１Ｂに配設したこれらの独立プリント配線３
をめっきスルーホール２によって交互に接続し、環状コ
イル型のインダクタ３０に形成したものである。なお、
本例の場合、個々の独立プリント配線３の長さやめっき
スルーホール２の形成位置およびその数については、基
板１の許容される形成領域を配慮した上で設定すればよ
い。３０Ａ，３０Ｂはインダクタ３０の端子部である。
また、特に図示はしないが本実施例においても図２や図
４に示したような磁性体膜を設けることが可能なことは
いうまでもない。
【００１７】図６〜図９は多層基板への本発明の適用例
を示す。なお以下ではプリント配線が可能な層を上部表
面から順次第１層，第２層，第３層，…と呼ぶもので、
３枚の基板の積層によって形成される以下の例では、上
層基板１−１の上面を第１層１−１Ａ、上層基板１−１
と中層基板１−２との接合面を第２層１−１２、中層基
板１−２と下層基板１−３との接合面を第３層１−２
３、下層基板の下面を第４層１−３Ｂという。
を示す。なお以下ではプリント配線が可能な層を上部表
面から順次第１層，第２層，第３層，…と呼ぶもので、
３枚の基板の積層によって形成される以下の例では、上
層基板１−１の上面を第１層１−１Ａ、上層基板１−１
と中層基板１−２との接合面を第２層１−１２、中層基
板１−２と下層基板１−３との接合面を第３層１−２
３、下層基板の下面を第４層１−３Ｂという。
【００１８】図６に本発明の第６実施例を示す。図６の
（Ｂ），（Ｃ）に示すように本例は独立プリント配線３
を第２層１−１２と第３層１−２３とにおいて２列に配
置し、第２層１−１２に設けた独立プリント配線３と、
第３層１−２３に設けた独立プリント配線３とを中層基
板１−２に設けためっきスルーホール２を介して接続す
ると共に第１列目の独立配線３と第２列目の独立配線３
とを（Ｂ）に示すように縦方向の接続配線３−０によっ
て接続する。そして、このようにして形成したインダク
タ４０の両端子部４０Ａおよび４０Ｂを上層基板１−
１，中層基板１−２を貫通させて形成した共通めっきス
ルーホール２−０を介して第１層１−１Ａに設けるよう
にした。
（Ｂ），（Ｃ）に示すように本例は独立プリント配線３
を第２層１−１２と第３層１−２３とにおいて２列に配
置し、第２層１−１２に設けた独立プリント配線３と、
第３層１−２３に設けた独立プリント配線３とを中層基
板１−２に設けためっきスルーホール２を介して接続す
ると共に第１列目の独立配線３と第２列目の独立配線３
とを（Ｂ）に示すように縦方向の接続配線３−０によっ
て接続する。そして、このようにして形成したインダク
タ４０の両端子部４０Ａおよび４０Ｂを上層基板１−
１，中層基板１−２を貫通させて形成した共通めっきス
ルーホール２−０を介して第１層１−１Ａに設けるよう
にした。
【００１９】図７は本発明の第７実施例を示す。本例
は、多層基板１において更に好適なように機能するイン
ダクタを提案するものである。すなわち、本例では第１
層１−１Ａから第４層１−３Ｂまでの各層に図７の
（Ａ）から（Ｄ）に示すようにそれぞれ独立プリント配
線３を形成すると共に上層基板１−１および下層基板１
−３にそれぞれめっきスルーホール２を形成して、第１
層１−１Ａと第２層１−１２との間および第３層１−２
３と第４層１−３Ｂとの間の独立プリント配線３同士を
順次上下に接続する。また、共通めっきスルーホール２
−００は第１層１−１Ａの独立配線３から第２層１−１
２および第３層１−２３を経由して第４層１−３Ｂの独
立配線３に接続するためのもの、また、３−００は第４
層１−３Ｂに縦方向に形成され、その第１列目の独立配
線３と第２列目の独立配線３との間を接続するための接
続用配線である。
は、多層基板１において更に好適なように機能するイン
ダクタを提案するものである。すなわち、本例では第１
層１−１Ａから第４層１−３Ｂまでの各層に図７の
（Ａ）から（Ｄ）に示すようにそれぞれ独立プリント配
線３を形成すると共に上層基板１−１および下層基板１
−３にそれぞれめっきスルーホール２を形成して、第１
層１−１Ａと第２層１−１２との間および第３層１−２
３と第４層１−３Ｂとの間の独立プリント配線３同士を
順次上下に接続する。また、共通めっきスルーホール２
−００は第１層１−１Ａの独立配線３から第２層１−１
２および第３層１−２３を経由して第４層１−３Ｂの独
立配線３に接続するためのもの、また、３−００は第４
層１−３Ｂに縦方向に形成され、その第１列目の独立配
線３と第２列目の独立配線３との間を接続するための接
続用配線である。
【００２０】このようにして形成したインダクタ５０で
の電気的接続経路について説明すると、まず図７の
（Ａ）に示す端子部５０Ａから上層基板１−１に穿設し
ためっきスルーホール２を介して右端の独立プリント配
線３に導かれた電流は、共通めっきスルーホール２−０
０を介して第４層１−３Ｂ（（Ｄ）参照）の右端に示す
独立プリント配線３に導かれる。かくして、ここから下
層基板１−３に穿設しためっきスルーホール２を介して
左端に示す接続用配線３−００に導かれ、第２列目の独
立配線３の列に移行し、最後に（Ｄ）に示す右端の独立
プリント配線３から第２列目に穿設されている共通めっ
きスルーホール２−００を介して第１層目１−１Ａの第
２列目右端の独立プリント配線３に到る。そして、ここ
から上層基板１−１に穿設しためっきスルーホール２を
介して第２列目に設けられている端子部５０Ｂに導かれ
る。
の電気的接続経路について説明すると、まず図７の
（Ａ）に示す端子部５０Ａから上層基板１−１に穿設し
ためっきスルーホール２を介して右端の独立プリント配
線３に導かれた電流は、共通めっきスルーホール２−０
０を介して第４層１−３Ｂ（（Ｄ）参照）の右端に示す
独立プリント配線３に導かれる。かくして、ここから下
層基板１−３に穿設しためっきスルーホール２を介して
左端に示す接続用配線３−００に導かれ、第２列目の独
立配線３の列に移行し、最後に（Ｄ）に示す右端の独立
プリント配線３から第２列目に穿設されている共通めっ
きスルーホール２−００を介して第１層目１−１Ａの第
２列目右端の独立プリント配線３に到る。そして、ここ
から上層基板１−１に穿設しためっきスルーホール２を
介して第２列目に設けられている端子部５０Ｂに導かれ
る。
【００２１】上述したように、本実施例によれば多層基
板１の構成を有効に利用してインダクタンス値の高いイ
ンダクタ５０を形成することができる。
板１の構成を有効に利用してインダクタンス値の高いイ
ンダクタ５０を形成することができる。
【００２２】図８は本発明の第８実施例を示す。本例は
第７実施例の構成に加えて、第１層１−１Ａの独立配線
３およびめっきスルーホール２上と、第４層１−３Ｂの
独立配線３およびめっきスルーホール２上とにそれぞれ
磁性体膜４を形成したもので、その効果については第２
実施例および第４実施例のところで述べたのでその説明
は省略する。
第７実施例の構成に加えて、第１層１−１Ａの独立配線
３およびめっきスルーホール２上と、第４層１−３Ｂの
独立配線３およびめっきスルーホール２上とにそれぞれ
磁性体膜４を形成したもので、その効果については第２
実施例および第４実施例のところで述べたのでその説明
は省略する。
【００２３】図９は本発明の第９実施例を示す。本例
は、第１層１−１Ａ，第２層１−１２，第３層１−２３
および第４層１−３Ｂにそれぞれ第３実施例にならった
形態で複数の独立配線３を斜めの方向に並列配置するよ
う形成したものである。なお、２−００は上層基板１−
１から下層基板１−３までを貫通させて形成した共通め
っきスルーホールであり、この共通めっきスルーホール
２−００を介して第１層１−１Ａの（Ａ）で右端に示す
独立配線３から第４層１−３Ｂの（Ｄ）で右端に示す独
立配線３への接続が得られる。
は、第１層１−１Ａ，第２層１−１２，第３層１−２３
および第４層１−３Ｂにそれぞれ第３実施例にならった
形態で複数の独立配線３を斜めの方向に並列配置するよ
う形成したものである。なお、２−００は上層基板１−
１から下層基板１−３までを貫通させて形成した共通め
っきスルーホールであり、この共通めっきスルーホール
２−００を介して第１層１−１Ａの（Ａ）で右端に示す
独立配線３から第４層１−３Ｂの（Ｄ）で右端に示す独
立配線３への接続が得られる。
【００２４】そこで、このように構成したインダクタ６
０においては、図９の（Ａ）に示す端子部６０Ａから電
気の流れが独立配線３とめっきスルーホール２との接続
によって第１層１−１Ａと第２層１−１２との間に形成
されたコイル状の回路を介して（Ａ）〜（Ｄ）の右端に
示す共通めっきスルーホール２−００に到る。ついでこ
こから第４層１−３Ｂに移行して第４層１−３Ｂと第３
層１−２３との間に形成されたコイル状の回路を介して
（Ｄ）の左端上部に示す共通めっきスルーホール２−０
０に導かれる。そしてここから共通めっきスルーホール
２−００を介して第１層１−１Ａの他方の端子部６０Ｂ
に導かれる。
０においては、図９の（Ａ）に示す端子部６０Ａから電
気の流れが独立配線３とめっきスルーホール２との接続
によって第１層１−１Ａと第２層１−１２との間に形成
されたコイル状の回路を介して（Ａ）〜（Ｄ）の右端に
示す共通めっきスルーホール２−００に到る。ついでこ
こから第４層１−３Ｂに移行して第４層１−３Ｂと第３
層１−２３との間に形成されたコイル状の回路を介して
（Ｄ）の左端上部に示す共通めっきスルーホール２−０
０に導かれる。そしてここから共通めっきスルーホール
２−００を介して第１層１−１Ａの他方の端子部６０Ｂ
に導かれる。
【００２５】本実施例によれば多層基板１の構成を有効
に利用して僅かな面積内で上下２段にコイル状の回路を
形成することができ、それだけ大きいインダクタンス値
を保持させることができる。なお、図示はしないが、本
実施例の更に変形例として多層基板１の上面および下面
に第８実施例で示したような磁性体膜を形成したり、多
層基板１の例えば上層基板１−１および下層基板１−３
に図４に示したような磁性体膜４をそれぞれサンドイッ
チ状に形成することも可能である。図１０に後者の例を
示す。
に利用して僅かな面積内で上下２段にコイル状の回路を
形成することができ、それだけ大きいインダクタンス値
を保持させることができる。なお、図示はしないが、本
実施例の更に変形例として多層基板１の上面および下面
に第８実施例で示したような磁性体膜を形成したり、多
層基板１の例えば上層基板１−１および下層基板１−３
に図４に示したような磁性体膜４をそれぞれサンドイッ
チ状に形成することも可能である。図１０に後者の例を
示す。
【００２６】また、基板の各層に設ける独立配線の数や
形状、寸法およびこれらを接続するためのめっきスルー
ホールの数や形状、寸法、更には多層基板の場合その積
層数等については、上述の実施例に示したものに限ら
ず、自在に設定可能であることは勿論であり、これらの
自在な設定の組合せにより所望のインダクタンス値を具
えたプリントインダクタを形成することができる。
形状、寸法およびこれらを接続するためのめっきスルー
ホールの数や形状、寸法、更には多層基板の場合その積
層数等については、上述の実施例に示したものに限ら
ず、自在に設定可能であることは勿論であり、これらの
自在な設定の組合せにより所望のインダクタンス値を具
えたプリントインダクタを形成することができる。
【００２７】図１１は上述の実施例で述べてきたような
インダクタをプリント基板上に形成した構成例を示すも
ので、その（Ａ）は回路図、（Ｂ）は模式的な構成の斜
視図である。
インダクタをプリント基板上に形成した構成例を示すも
ので、その（Ａ）は回路図、（Ｂ）は模式的な構成の斜
視図である。
【００２８】なお、本例は、２つのディジタルＩＣ、Ｉ
Ｃ１およびＩＣ２を具えた論理回路への適用例を示すも
ので、ＩＣ１およびＩＣ２のＧＮＤピン（ＧＮＤ）は図
１１の（Ａ）に示すようにそれぞれ接地されている。ま
た、ＶccはＩＣ１およびＩＣ２への電源ライン用ピンで
あり、更に本例ではＩＣ１の出力ピンＯＵＴ１とＩＣ２
の入力ピンＩＮ１とが接続されていて、電源ラインＶcc
１，Ｖcc２および接続ラインＣＮ１にそれぞれノイズ対
策としてインダクタＬ１とコンデンサＣ１，インダクタ
Ｌ２とコンデンサＣ２およびインダクタＬ３とコンデン
サＣ３から構成したローパスフィルタからなる雑音防止
回路を形成したものである。
Ｃ１およびＩＣ２を具えた論理回路への適用例を示すも
ので、ＩＣ１およびＩＣ２のＧＮＤピン（ＧＮＤ）は図
１１の（Ａ）に示すようにそれぞれ接地されている。ま
た、ＶccはＩＣ１およびＩＣ２への電源ライン用ピンで
あり、更に本例ではＩＣ１の出力ピンＯＵＴ１とＩＣ２
の入力ピンＩＮ１とが接続されていて、電源ラインＶcc
１，Ｖcc２および接続ラインＣＮ１にそれぞれノイズ対
策としてインダクタＬ１とコンデンサＣ１，インダクタ
Ｌ２とコンデンサＣ２およびインダクタＬ３とコンデン
サＣ３から構成したローパスフィルタからなる雑音防止
回路を形成したものである。
【００２９】図１１の（Ｂ）は上述のようなプリントイ
ンダクタＬ１およびＬ３がＩＣ１およびＩＣ２と共に基
板１上に図３に示した実施例の形態で形成された状態を
示す。但し、ここではＩＣ１およびＩＣ２自体の接地
（ＧＮＤ）線およびＩＣ２への電源ラインについては省
略してある。
ンダクタＬ１およびＬ３がＩＣ１およびＩＣ２と共に基
板１上に図３に示した実施例の形態で形成された状態を
示す。但し、ここではＩＣ１およびＩＣ２自体の接地
（ＧＮＤ）線およびＩＣ２への電源ラインについては省
略してある。
【００３０】なお、上述の適用例では２つのディジタル
ＩＣが設けられる論理回路へのインダクタ形成例を示し
たが、本発明の適用はこのような論理回路に限られるも
のではなく、ディジタル回路、特にＣＰＵを具えたディ
ジタル回路に広く適用されるものである。また、その形
成方法については説明を省略したが、スルーホールやプ
リント配線、独立配線等の形成については公知の方法を
用いることが可能であり、レーザ制版法やフォトレジス
ト法等によればよい。
ＩＣが設けられる論理回路へのインダクタ形成例を示し
たが、本発明の適用はこのような論理回路に限られるも
のではなく、ディジタル回路、特にＣＰＵを具えたディ
ジタル回路に広く適用されるものである。また、その形
成方法については説明を省略したが、スルーホールやプ
リント配線、独立配線等の形成については公知の方法を
用いることが可能であり、レーザ制版法やフォトレジス
ト法等によればよい。
【００３１】発明者は図１に示す形態の各種インダクタ
を下記の表に示す条件の元で製作し、最右欄に示すよう
なインダクタンス（ｎＨ：ナノ・ヘンリー）が得られる
ことを確認した。
を下記の表に示す条件の元で製作し、最右欄に示すよう
なインダクタンス（ｎＨ：ナノ・ヘンリー）が得られる
ことを確認した。
【００３２】
【表１】
【００３３】
【発明の効果】以上説明してきたように、本発明の第１
の形態によれば、基板の上下両面に配設した互いに独立
するプリント配線の複数と、前記基板を貫通し、前記独
立するプリント配線の端末同士を上下に接続する複数の
めっきスルーホールとを具備し、該複数のめっきスルー
ホールを介して前記互いに独立するプリント配線の複数
を順次連続して接続させるようにしたので、基板上の限
られた占有面積上で大きいインダクタンス値を有するイ
ンダクタを形成することができ、基板上の部品実装率の
向上を図ることができる。
の形態によれば、基板の上下両面に配設した互いに独立
するプリント配線の複数と、前記基板を貫通し、前記独
立するプリント配線の端末同士を上下に接続する複数の
めっきスルーホールとを具備し、該複数のめっきスルー
ホールを介して前記互いに独立するプリント配線の複数
を順次連続して接続させるようにしたので、基板上の限
られた占有面積上で大きいインダクタンス値を有するイ
ンダクタを形成することができ、基板上の部品実装率の
向上を図ることができる。
【００３４】また、本発明の第２の形態によれば、積層
された多層基板のうちのすくなくとも２層以上の各層に
配設した互いに独立するプリント配線の複数と、前記多
層基板のうち、その両面の層に前記プリント配線の複数
が形成されている基板を貫通し、前記独立するプリント
配線同士を前記両面の層間で接続する複数の第１めっき
スルーホールと、接続された前記プリント配線の端子部
を前記多層基板の第１層に導くための第２めっきスルー
ホールとを具備し、前記複数の第１めっきスルーホール
および第２めっきスルーホールを介して前記各層に配設
した互いに独立するプリント配線の複数を順次連続して
接続させるようにしたので、基板の各層を効果的に利用
して基板の限られた占有面積に対して更にインダクタン
ス値の大きいインダクタを形成することができる。
された多層基板のうちのすくなくとも２層以上の各層に
配設した互いに独立するプリント配線の複数と、前記多
層基板のうち、その両面の層に前記プリント配線の複数
が形成されている基板を貫通し、前記独立するプリント
配線同士を前記両面の層間で接続する複数の第１めっき
スルーホールと、接続された前記プリント配線の端子部
を前記多層基板の第１層に導くための第２めっきスルー
ホールとを具備し、前記複数の第１めっきスルーホール
および第２めっきスルーホールを介して前記各層に配設
した互いに独立するプリント配線の複数を順次連続して
接続させるようにしたので、基板の各層を効果的に利用
して基板の限られた占有面積に対して更にインダクタン
ス値の大きいインダクタを形成することができる。
【００３５】更にまた本発明の第１形態または第２のも
のにおいて、複合磁性体膜を組込んで形成することによ
り上述の効果を一層高めることができる。
のにおいて、複合磁性体膜を組込んで形成することによ
り上述の効果を一層高めることができる。
【図１】本発明の第１実施例による構成を上面図
（Ａ）、下面図（Ｂ）、（Ａ）のＡ−Ａ′線断面図
（Ｃ）および全体の斜視図（Ｄ）によって示す説明図で
ある。
（Ａ）、下面図（Ｂ）、（Ａ）のＡ−Ａ′線断面図
（Ｃ）および全体の斜視図（Ｄ）によって示す説明図で
ある。
【図２】本発明の第２実施例による構成を上面図
（Ａ）、下面図（Ｂ）および（Ａ）のＢ−Ｂ′線断面図
（Ｃ）によって示す説明図である。
（Ａ）、下面図（Ｂ）および（Ａ）のＢ−Ｂ′線断面図
（Ｃ）によって示す説明図である。
【図３】本発明の第３実施例による構成を上面図
（Ａ）、下面図（Ｂ）および全体の斜視図（Ｃ）によっ
て示す説明図である。
（Ａ）、下面図（Ｂ）および全体の斜視図（Ｃ）によっ
て示す説明図である。
【図４】本発明の第４実施例による構成を上面図
（Ａ）、下面図（Ｂ）および（Ａ）のＣ−Ｃ′線断面図
（Ｃ）によって示す説明図である。
（Ａ）、下面図（Ｂ）および（Ａ）のＣ−Ｃ′線断面図
（Ｃ）によって示す説明図である。
【図５】本発明の第５実施例による構成を平面図（Ａ）
および全体の斜視図（Ｂ）によって示す説明図である。
および全体の斜視図（Ｂ）によって示す説明図である。
【図６】本発明の第６実施例による構成を、基板の上面
図（第１層の平面図）（Ａ）、第２層の平面図（Ｂ）、
第３層の平面図（Ｃ）、第４層の平面図（基板の下面
図）（Ｄ）および（Ａ）のＤ−Ｄ線ならびにＤ′−Ｄ′
線断面図（Ｅ）によって示す説明図である。
図（第１層の平面図）（Ａ）、第２層の平面図（Ｂ）、
第３層の平面図（Ｃ）、第４層の平面図（基板の下面
図）（Ｄ）および（Ａ）のＤ−Ｄ線ならびにＤ′−Ｄ′
線断面図（Ｅ）によって示す説明図である。
【図７】本発明の第７実施例による構成を基板の上面図
（第１層の平面図）（Ａ）、第２層の平面図（Ｂ）、第
３層の平面図（Ｃ）、第４層の平面図（基板の下面図）
（Ｄ）および（Ａ）のＥ−Ｅ線ならびにＥ′−Ｅ′線断
面図（Ｅ）によって示す説明図である。
（第１層の平面図）（Ａ）、第２層の平面図（Ｂ）、第
３層の平面図（Ｃ）、第４層の平面図（基板の下面図）
（Ｄ）および（Ａ）のＥ−Ｅ線ならびにＥ′−Ｅ′線断
面図（Ｅ）によって示す説明図である。
【図８】本発明の第８実施例による構成を基板の上面図
（第１層の平面図）（Ａ）、第２層の平面図（Ｂ）、第
３層の平面図（Ｃ）、第４層の平面図（基板の下面図）
（Ｄ）および（Ａ）のＦ−Ｆ線ならびにＦ′−Ｆ′線断
面図（Ｅ）によって示す説明図である。
（第１層の平面図）（Ａ）、第２層の平面図（Ｂ）、第
３層の平面図（Ｃ）、第４層の平面図（基板の下面図）
（Ｄ）および（Ａ）のＦ−Ｆ線ならびにＦ′−Ｆ′線断
面図（Ｅ）によって示す説明図である。
【図９】本発明の第９実施例による構成を基板の上面図
（第１層の平面図）（Ａ）、第２層の平面図（Ｂ）、第
３層の平面図（Ｃ）、第４層の平面図（基板の下面図）
（Ｄ）および（Ａ）のＧ−Ｇ′線断面図（Ｅ）によって
示す説明図である。
（第１層の平面図）（Ａ）、第２層の平面図（Ｂ）、第
３層の平面図（Ｃ）、第４層の平面図（基板の下面図）
（Ｄ）および（Ａ）のＧ−Ｇ′線断面図（Ｅ）によって
示す説明図である。
【図１０】本発明の第１０実施例による構成を基板の上
面図（第１層の平面図）（Ａ）、第２層の平面図
（Ｂ）、第３層の平面図（Ｃ）、第４層の平面図（基板
の下面図）（Ｄ）および（Ａ）のＨ−Ｈ′線断面図
（Ｅ）によって示す説明図である。
面図（第１層の平面図）（Ａ）、第２層の平面図
（Ｂ）、第３層の平面図（Ｃ）、第４層の平面図（基板
の下面図）（Ｄ）および（Ａ）のＨ−Ｈ′線断面図
（Ｅ）によって示す説明図である。
【図１１】本発明プリントインダクタを適用した基板上
の回路構成例をブロック図（Ａ）および斜視図（Ｂ）に
よって示す説明図である。
の回路構成例をブロック図（Ａ）および斜視図（Ｂ）に
よって示す説明図である。
【図１２】従来の渦巻き型プリントインダクタの構成例
を基板の上面図（Ａ）、下面図（Ｂ）および全体の斜視
図（Ｃ）によって示す説明図である。
を基板の上面図（Ａ）、下面図（Ｂ）および全体の斜視
図（Ｃ）によって示す説明図である。
【図１３】従来の蛇行型プリントインダクタの構成例を
基板の上面図（Ａ）および全体の斜視図（Ｂ）によって
示す説明図である。
基板の上面図（Ａ）および全体の斜視図（Ｂ）によって
示す説明図である。
１ 基板 １Ａ 上面 １Ｂ 下面 １−１ 上層基板 １−２ 中層基板 １−３ 下層基板 １−１Ａ 第１層 １−１２ 第２層 １−２３ 第３層 １−３Ｂ 第４層 ２ めっきスルーホール ２−００ 共通めっきスルーホール ３ 独立配線 ４ 磁性体膜 １０，２０，３０，４０，５０，６０，１０３ インダ
クタ １０Ａ，１０Ｂ，２０Ａ，２０Ｂ，３０Ａ，３０Ｂ，４
０Ａ，４０Ｂ，５０Ａ，５０Ｂ，６０Ａ，６０Ｂ 端子
部 Ｌ１，Ｌ２，Ｌ３ インダクタ ＩＣ１，ＩＣ２ ディジタルＩＣ Ｃ１，Ｃ２，Ｃ３ コンデンサ Ｖcc１，Ｖcc２ 電源ライン ＣＮ１ 接続ライン
クタ １０Ａ，１０Ｂ，２０Ａ，２０Ｂ，３０Ａ，３０Ｂ，４
０Ａ，４０Ｂ，５０Ａ，５０Ｂ，６０Ａ，６０Ｂ 端子
部 Ｌ１，Ｌ２，Ｌ３ インダクタ ＩＣ１，ＩＣ２ ディジタルＩＣ Ｃ１，Ｃ２，Ｃ３ コンデンサ Ｖcc１，Ｖcc２ 電源ライン ＣＮ１ 接続ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹内 靖 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 逢坂 徹 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 寺山 芳実 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (10)
- 【請求項１】 基板の上下両面に配設した互いに独立す
るプリント配線の複数と、 前記基板を貫通し、前記独立するプリント配線の端末同
士を上下に接続する複数のめっきスルーホールとを具備
し、該複数のめっきスルーホールを介して前記互いに独
立するプリント配線の複数を順次連続して接続させるよ
うにしたことを特徴とするプリントインダクタ。 - 【請求項２】 前記プリント配線の複数は前記基板の上
下両面の同一線上に配設されることを特徴とする請求項
１に記載のプリントインダクタ。 - 【請求項３】 前記複数のめっきスルーホールは前記基
板において２列に穿設され、該複数のめっきスルーホー
ルを介して前記独立するプリント配線の複数がコイル状
に形成されることを特徴とする請求項１に記載のプリン
トインダクタ。 - 【請求項４】 前記複数のめっきスルーホールは前記基
板上の２重の環状位置に穿設され、該複数のめっきスル
ーホールを介して前記独立するプリント配線の複数が環
状をなすコイル状に形成されることを特徴とする請求項
１に記載のプリントインダクタ。 - 【請求項５】 前記基板の上下両面に形成された複数の
前記独立するプリント配線上または前記基板内の複数の
めっきスルーホールとかかわる部分に磁性体膜を形成し
たことを特徴とする請求項１ないし４のいずれかの項に
記載のプリントインダクタ。 - 【請求項６】 積層された多層基板のうちのすくなくと
も２層以上の各層に配設した互いに独立するプリント配
線の複数と、 前記多層基板のうち、その両面の層に前記プリント配線
の複数が形成されている基板を貫通し、前記独立するプ
リント配線同士を前記両面の層間で接続する複数の第１
めっきスルーホールと、 接続された前記プリント配線の端子部を前記多層基板の
第１層に導くための第２めっきスルーホールとを具備
し、前記複数の第１めっきスルーホールおよび第２めっ
きスルーホールを介して前記各層に配設した互いに独立
するプリント配線の複数を順次連続して接続させるよう
にしたことを特徴とするプリントインダクタ。 - 【請求項７】 前記プリント配線の複数は前記第１めっ
きスルーホールが貫通する基板の両面の層の同一線上ま
たは平行する複数の線上に配設されることを特徴とする
請求項６に記載のプリントインダクタ。 - 【請求項８】 前記複数の第１めっきスルーホールおよ
び第２めっきスルーホールは前記独立するプリント配線
の複数が配設される基板において、２列に穿設され、前
記複数の第１めっきスルーホールおよび第２めっきスル
ーホールを介して前記独立するプリント配線の複数がコ
イル状に形成されることを特徴とする請求項６に記載の
プリントインダクタ。 - 【請求項９】 前記複数の第１めっきスルーホールおよ
び第２めっきスルーホールは前記独立するプリント配線
の複数が配設される基板において、２重の環状位置に穿
設され、前記第１のめっきスルーホールおよび第２めっ
きスルーホールを介して前記独立するプリント配線の複
数が環状をなすコイル状に形成されることを特徴とする
請求項６に記載のプリントインダクタ。 - 【請求項１０】 複数の前記独立するプリント配線上ま
たは該独立するプリント配線が配設される基板内の前記
複数の第１めっきスルーホールおよび第２めっきスルー
ホールとかかわる部分に磁性体膜を形成したことを特徴
とする請求項６ないし９のいずれかの項に記載のプリン
トインダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6393194A JPH07272932A (ja) | 1994-03-31 | 1994-03-31 | プリントインダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6393194A JPH07272932A (ja) | 1994-03-31 | 1994-03-31 | プリントインダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07272932A true JPH07272932A (ja) | 1995-10-20 |
Family
ID=13243596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6393194A Pending JPH07272932A (ja) | 1994-03-31 | 1994-03-31 | プリントインダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07272932A (ja) |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114906A (ja) * | 1998-10-02 | 2000-04-21 | Fuji Xerox Co Ltd | ローパスフィルタ |
| WO2001039220A1 (en) * | 1999-11-23 | 2001-05-31 | Intel Corporation | Inductor for integrated circuit and methods of manufacture |
| US6789236B2 (en) | 2001-03-07 | 2004-09-07 | Intel Corporation | Integrated circuit device characterization |
| US6815220B2 (en) | 1999-11-23 | 2004-11-09 | Intel Corporation | Magnetic layer processing |
| US6856226B2 (en) | 1999-11-23 | 2005-02-15 | Intel Corporation | Integrated transformer |
| US6856228B2 (en) | 1999-11-23 | 2005-02-15 | Intel Corporation | Integrated inductor |
| US6891461B2 (en) | 1999-11-23 | 2005-05-10 | Intel Corporation | Integrated transformer |
| US6910260B2 (en) * | 1999-07-09 | 2005-06-28 | Micron Technology, Inc. | Integrated circuit inductors |
| US6992557B2 (en) | 2002-12-16 | 2006-01-31 | Alps Electric Co., Ltd. | Printed inductor capable of raising Q value |
| WO2006088146A1 (ja) * | 2005-02-21 | 2006-08-24 | Tokyo Electron Limited | インダクタンス素子 |
| WO2010014444A1 (en) * | 2008-07-29 | 2010-02-04 | Cooper Technologies Company | A magnetic electrical device |
| US7852185B2 (en) | 2003-05-05 | 2010-12-14 | Intel Corporation | On-die micro-transformer structures with magnetic materials |
| WO2011044392A1 (en) * | 2009-10-08 | 2011-04-14 | Qualcomm Incorporated | Three dimensional inductor and transformer |
| WO2011153162A1 (en) * | 2010-06-01 | 2011-12-08 | Qualcomm Incorporated | Through via inductor or transformer in a high-resistance substrate with programmability |
| US8134548B2 (en) | 2005-06-30 | 2012-03-13 | Micron Technology, Inc. | DC-DC converter switching transistor current measurement technique |
| US8941457B2 (en) | 2006-09-12 | 2015-01-27 | Cooper Technologies Company | Miniature power inductor and methods of manufacture |
| US9558881B2 (en) | 2008-07-11 | 2017-01-31 | Cooper Technologies Company | High current power inductor |
| US9589716B2 (en) | 2006-09-12 | 2017-03-07 | Cooper Technologies Company | Laminated magnetic component and manufacture with soft magnetic powder polymer composite sheets |
| JP2017092292A (ja) * | 2015-11-12 | 2017-05-25 | 株式会社村田製作所 | Ｌｃ複合デバイスおよびプロセッサ |
| US9859043B2 (en) | 2008-07-11 | 2018-01-02 | Cooper Technologies Company | Magnetic components and methods of manufacturing the same |
| WO2018117111A1 (ja) * | 2016-12-21 | 2018-06-28 | 大日本印刷株式会社 | 貫通電極基板、半導体装置及び貫通電極基板の製造方法 |
| US10039188B2 (en) * | 2013-03-14 | 2018-07-31 | Qualcomm Incorporated | Two-stage power delivery architecture |
| US10123418B1 (en) | 2017-12-13 | 2018-11-06 | Unimicron Technology Corp. | Circuit board structure and manufacturing method thereof |
| JP2019522892A (ja) * | 2016-05-20 | 2019-08-15 | クアルコム，インコーポレイテッド | 複数の積層型絶縁体上に実装された受動構成要素 |
-
1994
- 1994-03-31 JP JP6393194A patent/JPH07272932A/ja active Pending
Cited By (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114906A (ja) * | 1998-10-02 | 2000-04-21 | Fuji Xerox Co Ltd | ローパスフィルタ |
| US7158004B2 (en) | 1999-07-09 | 2007-01-02 | Micron Technology, Inc. | Integrated circuit inductors |
| US6910260B2 (en) * | 1999-07-09 | 2005-06-28 | Micron Technology, Inc. | Integrated circuit inductors |
| US6948230B2 (en) | 1999-07-09 | 2005-09-27 | Micron Technology, Inc. | Integrated circuit inductors |
| US6976300B2 (en) | 1999-07-09 | 2005-12-20 | Micron Technology, Inc. | Integrated circuit inductors |
| US7388462B2 (en) | 1999-07-09 | 2008-06-17 | Micron Technology, Inc. | Integrated circuit inductors |
| WO2001039220A1 (en) * | 1999-11-23 | 2001-05-31 | Intel Corporation | Inductor for integrated circuit and methods of manufacture |
| US7064646B2 (en) | 1999-11-23 | 2006-06-20 | Intel Corporation | Integrated inductor |
| US6870456B2 (en) | 1999-11-23 | 2005-03-22 | Intel Corporation | Integrated transformer |
| US6891461B2 (en) | 1999-11-23 | 2005-05-10 | Intel Corporation | Integrated transformer |
| US6856226B2 (en) | 1999-11-23 | 2005-02-15 | Intel Corporation | Integrated transformer |
| US6940147B2 (en) | 1999-11-23 | 2005-09-06 | Intel Corporation | Integrated inductor having magnetic layer |
| US6943658B2 (en) | 1999-11-23 | 2005-09-13 | Intel Corporation | Integrated transformer |
| US6727154B2 (en) | 1999-11-23 | 2004-04-27 | Intel Corporation | Methods for fabricating inductor for integrated circuit or integrated circuit package |
| US6452247B1 (en) | 1999-11-23 | 2002-09-17 | Intel Corporation | Inductor for integrated circuit |
| US7299537B2 (en) | 1999-11-23 | 2007-11-27 | Intel Corporation | Method of making an integrated inductor |
| US7434306B2 (en) | 1999-11-23 | 2008-10-14 | Intel Corporation | Integrated transformer |
| US6856228B2 (en) | 1999-11-23 | 2005-02-15 | Intel Corporation | Integrated inductor |
| US7087976B2 (en) | 1999-11-23 | 2006-08-08 | Intel Corporation | Inductors for integrated circuits |
| US7982574B2 (en) | 1999-11-23 | 2011-07-19 | Intel Corporation | Integrated transformer |
| US7119650B2 (en) | 1999-11-23 | 2006-10-10 | Intel Corporation | Integrated transformer |
| US7791447B2 (en) | 1999-11-23 | 2010-09-07 | Intel Corporation | Integrated transformer |
| US6988307B2 (en) | 1999-11-23 | 2006-01-24 | Intel Corporation | Method of making an integrated inductor |
| US7327010B2 (en) | 1999-11-23 | 2008-02-05 | Intel Corporation | Inductors for integrated circuits |
| US7332792B2 (en) | 1999-11-23 | 2008-02-19 | Intel Corporation | Magnetic layer processing |
| US6815220B2 (en) | 1999-11-23 | 2004-11-09 | Intel Corporation | Magnetic layer processing |
| US6789236B2 (en) | 2001-03-07 | 2004-09-07 | Intel Corporation | Integrated circuit device characterization |
| US6992557B2 (en) | 2002-12-16 | 2006-01-31 | Alps Electric Co., Ltd. | Printed inductor capable of raising Q value |
| US7852185B2 (en) | 2003-05-05 | 2010-12-14 | Intel Corporation | On-die micro-transformer structures with magnetic materials |
| US8471667B2 (en) | 2003-05-05 | 2013-06-25 | Intel Corporation | On-die micro-transformer structures with magnetic materials |
| WO2006088146A1 (ja) * | 2005-02-21 | 2006-08-24 | Tokyo Electron Limited | インダクタンス素子 |
| US8134548B2 (en) | 2005-06-30 | 2012-03-13 | Micron Technology, Inc. | DC-DC converter switching transistor current measurement technique |
| US8482552B2 (en) | 2005-06-30 | 2013-07-09 | Micron Technology, Inc. | DC-DC converter switching transistor current measurement technique |
| US9124174B2 (en) | 2005-06-30 | 2015-09-01 | Micron Technology, Inc. | DC-DC converter switching transistor current measurement technique |
| US8941457B2 (en) | 2006-09-12 | 2015-01-27 | Cooper Technologies Company | Miniature power inductor and methods of manufacture |
| US9589716B2 (en) | 2006-09-12 | 2017-03-07 | Cooper Technologies Company | Laminated magnetic component and manufacture with soft magnetic powder polymer composite sheets |
| US9558881B2 (en) | 2008-07-11 | 2017-01-31 | Cooper Technologies Company | High current power inductor |
| US9859043B2 (en) | 2008-07-11 | 2018-01-02 | Cooper Technologies Company | Magnetic components and methods of manufacturing the same |
| JP2011530172A (ja) * | 2008-07-29 | 2011-12-15 | クーパー テクノロジーズ カンパニー | 電磁デバイス |
| US8910373B2 (en) | 2008-07-29 | 2014-12-16 | Cooper Technologies Company | Method of manufacturing an electromagnetic component |
| WO2010014444A1 (en) * | 2008-07-29 | 2010-02-04 | Cooper Technologies Company | A magnetic electrical device |
| TWI467607B (zh) * | 2008-07-29 | 2015-01-01 | Cooper Technologies Co | 電磁組件 |
| CN106847770A (zh) * | 2009-10-08 | 2017-06-13 | 高通股份有限公司 | 三维电感器与变换器 |
| US8508301B2 (en) | 2009-10-08 | 2013-08-13 | Qualcomm Incorporated | Three dimensional inductor, transformer and radio frequency amplifier |
| JP2013507774A (ja) * | 2009-10-08 | 2013-03-04 | クアルコム，インコーポレイテッド | ３次元インダクタ及び変圧器 |
| WO2011044392A1 (en) * | 2009-10-08 | 2011-04-14 | Qualcomm Incorporated | Three dimensional inductor and transformer |
| US8143952B2 (en) | 2009-10-08 | 2012-03-27 | Qualcomm Incorporated | Three dimensional inductor and transformer |
| CN102918608A (zh) * | 2010-06-01 | 2013-02-06 | 高通股份有限公司 | 高电阻衬底中的具有可编程性的穿通孔电感器或变压器 |
| US8384507B2 (en) | 2010-06-01 | 2013-02-26 | Qualcomm Incorporated | Through via inductor or transformer in a high-resistance substrate with programmability |
| WO2011153162A1 (en) * | 2010-06-01 | 2011-12-08 | Qualcomm Incorporated | Through via inductor or transformer in a high-resistance substrate with programmability |
| EP2741303A3 (en) * | 2010-06-01 | 2015-08-19 | Qualcomm Incorporated | Through via inductor or transformer in a high-resistance substrate with programmability |
| US10039188B2 (en) * | 2013-03-14 | 2018-07-31 | Qualcomm Incorporated | Two-stage power delivery architecture |
| JP2017092292A (ja) * | 2015-11-12 | 2017-05-25 | 株式会社村田製作所 | Ｌｃ複合デバイスおよびプロセッサ |
| JP2019522892A (ja) * | 2016-05-20 | 2019-08-15 | クアルコム，インコーポレイテッド | 複数の積層型絶縁体上に実装された受動構成要素 |
| WO2018117111A1 (ja) * | 2016-12-21 | 2018-06-28 | 大日本印刷株式会社 | 貫通電極基板、半導体装置及び貫通電極基板の製造方法 |
| JP6380726B1 (ja) * | 2016-12-21 | 2018-08-29 | 大日本印刷株式会社 | 貫通電極基板、半導体装置及び貫通電極基板の製造方法 |
| US10950533B2 (en) | 2016-12-21 | 2021-03-16 | Dai Nippon Printing Co., Ltd. | Through electrode substrate and semiconductor device |
| US11742273B2 (en) | 2016-12-21 | 2023-08-29 | Dai Nippon Printing Co., Ltd. | Through electrode substrate and semiconductor device |
| US10123418B1 (en) | 2017-12-13 | 2018-11-06 | Unimicron Technology Corp. | Circuit board structure and manufacturing method thereof |
| TWI678952B (zh) * | 2017-12-13 | 2019-12-01 | 欣興電子股份有限公司 | 線路板結構及其製作方法 |
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