JP3721139B2 - プリント配線基板構造及びこれの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は多層プリント回路基板または多層配線基板の製造方法に関し、特に、標準のプリント配線基板(PWB)構造と比較して、入出力(I/O)の数の増加を可能にするために、階層配線構造において、いわゆるz軸すなわち多層電気相互接続を生成する方法に関する。
【0002】
【従来の技術】
プリント配線基板の複雑性が増すにつれ、各内層上で配線密度を増加する必要性が一層重要となる。多くの複雑なPWBは現在、1.0mm(40ミル)の配線グリッドを有する。将来的なアプリケーションが、配線グリッドを0.50mm以下に発展させる必要性を駆り立てるであろう。これはより小さな線幅及び線間隔を必要とする他に、配線グリッド(ピッチ)が減少するので、内層上及び外側の配線面の回路基板上において、より小さな配線バイアを要求することになる。結果的に、より小さなバイア・ホールがPWBの長さ全体を通じて形成されなければならず、それにより、非常に高いアスペクト比(PWBの厚さをバイアの直径により除算した値)への挑戦、並びに、こうしたバイアを形成するために要求される処理を阻害することになる。バイアはまた、より緩いグラウンド・ルールの配線密度で通常使用されるPWBの内層上の貴重な面積、いわゆるリアル・エステート(real estate)を消費する。
【0003】
階層設計に従い製造されるPWBは、様々な配線ピッチの内層を使用し、これらは一緒に積み重ねられて、要求される配線グリッドを形成する。更に、配線バイアだけが、その配線網の電気接続が必要とされる基板の長さを通じて延びる場合、PWBの全長に渡り延びるバイアにより通常消費されるリアル・エステートが開放され、回路トレースのために使用可能になる。
【0004】
有機ラミネートなどの誘電材料から成る基板を含む多層プリント配線基板構造において、階層電気接続を使用する概念は、技術的に次のような点で知られている。すなわち、ラミネートのそれぞれの層内に形成される相互接続バイアまたはホール内に、様々な導電要素が挿入され、要求される様々な一部のまたは全部の層の中間に配置されるコンポーネントとの電気接続を形成する。
【0005】
積層構造の形成につながる誘電層の中間に、複数の導電配線層を含む多層プリント配線基板の製造及び採用は、技術的に及び業界において周知である。特に、配線層上での接続のためのランドの形成、及び実質的に1つの層を貫通するか、プリント配線基板誘電材料層の一部のまたは全部の層を貫通するスルーホールまたはバイアの形成、更に、層間接続を生成するための導電材料によるバイアのコーティングなどは、周知である。
【0006】
ある層の両面上に、または多層プリント配線基板の追加の層の表面上に配置される電気コンポーネントの相互接続を提供するために、ラミネートのそれぞれの重畳層を通じて延びる様々なホールまたはバイアの間で、適切な位置合わせが達成される。それにより、バイアまたはホールを導電ペーストなどの導電材料により充填する際に、適切な層間電気相互接続を提供することが必要である。
【0007】
本願の出願人に権利譲渡されたMizumotoらによる米国特許第5956843号は、多層プリント配線基板及びその形成方法に関し、そこでは基板が、電気接続コンポーネントが表面に形成される複数の誘電層から形成され、それらが隣接層の中間に外部的にまたは内部的に配置される。更に、隣接層間を接続するために、垂直方向に位置合せされるスルーホールまたはバイアが提供される。各ホールには、ホールまたはバイアの表面を覆う導電めっき層または類似の構造が設けられ、ペースト状の導電材料または非導電材料が、各めっきホールに充填される。この文献で述べられる前述の製造方法及び結果の構造は、一般に満足のいくものであるが、本発明は、電気相互接続を有する多層構造を組み込むこうした積層プリント配線基板構造の製造コストを本質的に低減することにより、一層の改善を図るものであり、本質的に、最適な経済的製造条件の下で、より高い処理歩留りの獲得を可能にする。より高い歩留りは、個々の層を処理能力及び物理的制限内で処理することにより得られる。また、各層が並列に処理されるので、個々の層が大きな多層基板にラミネートされる前に、完全にテストされる。
【0008】
Yasumotoらによる米国特許第4612083号は、3次元半導体素子を形成するプロセスを開示し、そこでは多層構造の様々なラミネート層が互いに重畳され、ラミネートされる各層内において、様々な導電性相互接続の形成を容易にする。これは比較的複雑な製造手順を必要とし、多層半導体素子の様々な層の中間に、適切な電気相互接続を提供するが、製造コストを大幅に増加させる追加の処理を必要とする。
【0009】
Hubnerによる米国特許第5902118号は、3次元回路構造を形成する方法を開示し、そこでは半導体素子の様々な層が、金属コンポーネントの使用を通じて相互接続され、これらはそれぞれの層内に位置合わせされて形成されるホールと整合するように配置される。この構造は複雑であり、結果的に製造及び組み立ての間の位置合わせが困難であり、多層すなわち積層電気回路構造の形成において、製造コストの増大につながる。
【0010】
IBM Technical Disclosure Bulletin、Volume 33、No.7、December 1990、"Automatic Method for Registration and Stacking of Laminates"は、プリント回路基板製造において使用される薄いラミネートを自動的に位置合わせし、積み重ねる方法について述べている。これは半導体構造を形成する薄いラミネートの層を位置合わせし積み重ねる、一般に満足のいく方法を提供するが、様々な電気コンポーネント、相互接続、及び層の正確な位置決めを提供するために、処理装置が高価なロボットの使用を必要とし、極めて複雑である。
【0011】
IBM Technical Disclosure Bulletin、Volume 27、No.5、October 1984、"Multilayer Subsurface Circuit Board Constructions"は、多層プリント回路基板または配線基板の層の重ね合わせを開示し、そこでは金属導体ピンが、層内に位置合わせされ、予め形成されたホールまたはバイアを通じて挿入され、次にホールが少なくとも部分的に導電ペーストにより充填される。それにより、プリント回路または配線回路基板を形成する積層基板の内層及び外層上に配置される電気コンポーネントの相互接続が提供される。
【0012】
【発明が解決しようとする課題】
従来技術においては、多層プリント回路基板を構成する層の上面及び下面の導電層パターンをめっきスルーホールを介して接続するために、上面、スルーホールの内壁及び下面に導電層をめっきした後に、上面及び下面の導電層をエッチング剤によりパターン化する。このパターン化のときに、エッチング剤がスルーホール内の導電層を除去してしまうことを防止するために、スルーホールの上部及び下部にテント状にフォトレジストを設けるか、又はスルーホール内の導電層の全面を液体フォトレジストにより覆わねばならなかった。パターンの解像度を増大するためにフォトレジストの厚さは薄くなる。フォトレジストが薄くなると、テント状のフォトレジストは、破壊されやすく、又、スルーホール内の導電層の全面を液体フォトレジストにより被覆すること困難であった。このために、スル ーホール内の導電層がエッチングされてしまい信頼性が低下していた。本発明はこの問題を解決する。更に、本発明は、絶縁ベース部材の開口内に充填される非導電ペーストが、後続の化学的処理中に影響されたり、後続の熱処理中に流動してしまうという問題を解決する。本質的に、本発明は、多層プリント回路基板または配線基板の高密度配線構造において、z軸相互接続を生成するための方法及び構造を提供することにより、従来技術を改善し、標準の配線基板設計に比較して、入出力(I/O)数を多大に増加させる。
【0013】
従って、本発明の目的は、z軸相互接続を有する多層プリント配線基板構造を形成する、新たな単純化された方法を提供することである。
【0014】
本発明の別の目的は、位置合わせされる複数のホールまたはバイアにより電気的に相互接続される複数の回路面を有する、積層多層プリント配線基板構造を形成する方法を提供することである。これらのホールまたはバイアは、プリント配線基板内に隣接して重畳される1つ以上のラミネート層を貫通して形成され、ホールの各々が、要求される表面間及び層間電気接続を形成する導電ペーストにより充填される。
【0015】
本発明の別の目的は、バイアを介して達成される層間電気相互接続を有する、積層多層プリント配線基板から成る構造を提供することであり、これらのバイアが導電ペーストにより充填され、ラミネートが電気入出力の数に関し、所望の密度を有する必要な構造を形成する。
【0016】
更に本発明の別の目的は、バイアを介して達成される層間電気相互接続を有する、積層多層プリント配線基板から成る構造を提供することであり、これらのバイアが非導電ペーストにより充填され、各内層内のバイアが金属の別の層によりオーバめっきされて、導電接着剤が施されるパッドが形成され、これらが接合されて、電気入出力の数に関し所望の密度を有する必要な構造を形成する。
【0017】
本発明は、多くの異なる層間接続、及び当業者には明らかであろう結果の構造を生成する柔軟性を提供する。
【0018】
【課題を解決するための手段】
基本的に、本発明は、高いI/O歩留りを有するこうしたラミネート多層プリント配線基板(PWB)の製造において、各それぞれの層が、その特定の厚さのための最適な条件で個々に処理されるという点で、改善され単純化された処理を可能にする。この場合、各層には要求されるホールまたはホールの配列、或いはバイアが形成される。これらの層の各々内のそれぞれのバイアは、層の両面に配置されるコンポーネントまたは配線に関する電気相互接続を容易にするために、或いはラミネートの際に、隣接層または隣接表面上のコンポーネントまたは配線との電気相互接続を容易にするために充填され、製造プロセスを経済的及び効率的に最適化する。構造内のバイアは、ラミネーション・プロセスの間に、導電材料により充填されてもよい。この導電材料は、ホール内に押し込められるキャリア上にマスクを用いて選択的に、または非選択的に被覆される。
【0019】
特に、本発明は各層の厚さがアスペクト比ドリリングにより管理されることを容易にする。このドリリングは、単純な信号層または多層パネルから成る層の厚さが、プリント配線基板の直径及びパネル厚さに最適なドリリング・プロセスに、または他のホールまたはバイア生成プロセスに、個別に適合化されることを可能にする。
【0020】
本発明は業界で遭遇する製造問題及びコスト問題を解決し、後者にはプリント配線基板に与えられる追加の薄層が含まれ、最新技術に比較してレイヤ数及び厚さを低く抑える一方で、高いI/O歩留りを獲得する。これは好ましいことである。なぜなら、プリント配線基板の厚さが増加するとき、z軸すなわち多層相互接続、要するにめっきスルーホール(PTH)において、高アスペクト比処理を達成すること、並びに回路化のための銅めっき表面の厚さを達成することが、益々困難になるからである。本発明はこれらの特定の制限を受けない。なぜなら、各層内にホールを生成するプロセスが、プリント配線基板の個々の層のラミネーションの前に、より薄い単層内で実現されるからである。
【0021】
更に、本質的に多面電気相互接続を形成するために、各層内に設けられるホールまたはバイアの各々が、導電ペーストにより充填されるので、貫通する電気接続を生成するために、実質的にホールのためにめっきが全くまたはほとんど必要とされない。そのため、外部回路が特定の物理アプリケーション及び顧客の要求通り、微細化または高密度化される。これは特に、ホールまたはバイアのめっきの必要性を潜在的に排除するので、生産時間を大幅に減少させる。
【0022】
【発明の実施の形態】
図1を参照すると、多層プリント配線基板10の形成のために、複数の別々の層12、14、16及び18が示され、この例では基板10が合計4つの層から構成される。周知のように、各層は本来、有機基板などの誘電材料から成り、それらのそれぞれの両方の表面、すなわち12a、12b、14a、14b、16a、16b、及び18a、18b上には、好適な回路化めっきすなわち配線が設けられる。これは周知のように、マスクなどを用いて選択的に付着される。各層12、14、16及び18は、そこに形成されるホールまたはバイアのサイズに応じて、好適には約0.50mm(約20ミル)乃至約2.54mm(約100ミル)の範囲内で、厚さ"t"を有する。
【0023】
層12、14、16、18のラミネーション前に、各層内に複数のホールまたはバイア20、22、24、26が形成される。各層は、その両面及び重畳される層が電気的に相互接続されるか否かに応じて、異なる配列または数のホールを形成される。従って、例えば最上層12に最も多数のスルーホールまたはバイア20が設けられ、隣接層14はそれより少ない数のホール22を有し、続く層16及び18は、更に少ない数のホール24及び26を有するかもしれない。或いは、全く逆の順序であってもよい。
【0024】
連続的に重畳される層12、14、16、18のホール20、22、24、26は、互いに軸方向に位置合わせされるように穴を開けられる。従って、例えば、最上層12内のホール20は、層12の両側の表12a及び12b上の電気コンポーネントとの電気接続を提供し、幾つかは表面14a及び第2の層14内に形成される選択ホール22との接続を提供する。同様に、第2の層14内のホール22は、表面14b及びホール24との接続、更に第3の層16との接続を提供し、第3の層内のホールは、第4の層18内に形成されるホール26との接続を提供する。
【0025】
図1に示される個々の層の形成について、次に述べることにする。図2に示されるように、これは図1の層12、14、16、及び18の開始構造を示す基本層13が開示される。この例では、基本層13は厚さ"t"を有し、ここでは実質的に1内部要素を有する多層要素として示されるが、この層は物理設計による要求に応じて、0乃至任意の数の内部要素を有し得る。しかしながら、後に形成するホール即ち開口のアスペクト比を制限することが、本発明の趣旨であるので、説明上、内部要素を2つまでに制限することが好ましい。
【0026】
図2では、絶縁ベース部材13が示され、これは本発明では、最終的なプリント配線基板一体構造を生成するために使用される。本発明は図2に示される特定の構成に制限されるものではなく他の構成も容易に可能である。ベース部材13は第1及び第2の導電層40及び41を含み、これらは第1及び第2の誘電層7、8及び導電面50を挟む。好適な実施例では、2つの導電層の各々が銅または周知の導電材料から成り、各々が約6.35μm(約0.25ミル)乃至約76.2μm(約3.0ミル)の厚さを有し、好適には約19.05μm(約0.75ミル)の厚さである。2つの誘電層の各々は、ガラス繊維強化エポキシ樹脂(FR4)から成り、各々は約50.8μm(約2ミル)乃至約508μm(約20ミル)の厚さを有する。この特定の材料において、約50.8μm(約2ミル)以下の厚さは好ましくない。なぜなら、結果の構造が浅薄で、続く製造プロセスでの扱いが困難であるからである。一方、約508μm(約20ミル)以上の厚さも好ましくない。なぜなら、こうした厚い誘電層は、比較的大きな導体線幅及び厚さを要求することに加え、最適なパッケージ電気性能の達成を阻止するからである。更に本発明の目的は、アスペクト比などの項目に対する物理的制限を有することにより、最適なプロセス歩留りを可能にする個々の層を提供することである。
【0027】
誘電層7及び8の間には導電面50が設けられ、これは好適には銅または他の周知の導電材料から成り、約3.175μm(約0.125ミル)乃至約76.2μm(約3.0ミル)の範囲の厚さを有する。約3.175μm(約0.125ミル)以下の厚さの導電面50は、結果の構造が比較的高い温度に晒されるときに、好ましくないことが判明するであろう。更に、約76.2μm(3.0ミル)よりも大きい厚さは、従来のめっき技術によりこうした層を形成するのに必要な追加の時間、及び線幅制御に関連する課題により、好ましくないことが判明するであろう。また、導電面50は個々に処理されてもよく、薄い層の取り扱いが困難であることが判明しよう。
【0028】
図2に示されるように、領域51が絶縁ベース部材13内に配置される。領域51は絶縁ベース部材13のラミネーションの前に行われる、導電面50を個別化する間に形成される。プリント配線基板内のこうした領域は、業界では"クリアランス・ホール"として知られている。内部の導電面50に接触することなく、表面21上の導電層と表面23の導電層との間の電気接触を提供することが所望される場合、導電面50にクリアランス・ホールが設けられねばならない。クリアランス・ホールは、続いてバイア・ホールを形成するプロセスの間にこのプロセスの公差に起因してバイア・ホールが導電面50に接触しないように、バイア・ホールよりも実質的に大きな直径を有する。ある表面から内部導電面50へ直接導電路を形成する場合には、クリアランス・ホールは設けられない。
【0029】
図2に示される結果の構造は、好適には約119.38μm(約4.7ミル)乃至約1117.6μm(約44ミル)の範囲内の厚さを有し、より好適には、約203.2μm(約8ミル)の厚さを有する。
【0030】
導電層40及び41及び誘電層7及び8は、ラミネーション・プロセスを用いて導電面50に接着される。こうしたプロセスは既知であるので、ここでは説明を省略する。
【0031】
ベース部材13は少なくとも2つの表面、すなわち第1の表面21及び第2の表面23を含むように示される。
【0032】
2つの導電層及び2つの誘電層がベース部材13として示されるが、本発明はこれに制限されるものではない。特に、ここで教示する有利な結果を得るためには、1つのこうした導電層と、1つのこうした誘電層だけを提供することが必要である。内部導電面(例えば電源、グラウンドまたは信号用)を最終構造の一部として組み込むことが望まれる場合、各々に対して少なくとも2つの層が使用される。当然ながら、最終製品の動作要件に応じて、幾つかの導電層と誘電層、及び対応する内部導電面が使用されてもよい。
【0033】
図3を参照すると、内壁9を有する開口5が、ベース部材13を実質的に貫通して形成される。1つの開口だけがベース部材13内に形成されて示されるが、回路基板の最終的な電気要件に応じて、ベース部材13内に複数の開口が形成される。開口5は好適にはホールであり、機械ドリリングにより形成されるが、パンチングやレーザ・ドリリングなどの、他のホール形成技術も使用される。開口5は約101.6μm(約4ミル)乃至約355.6μm(約14ミル)の、好適には約203.2μm(約8ミル)の直径で形成される。開口5はまた、予め形成されたクリアランス・ホール51を通過するように示されるが、ホール形成に携わる当業者であれば、寸法安定性及び位置決めに関連して、開口5が中心からオフセットされてよいことが理解できよう。オフセット量は設計により規定され、しばしば許可されるオフセット量に制限が存在する。また、開口5が内部導電面50を直接貫通しても良いことが理解できよう。
【0034】
図3に示されるようなベース部材13の要素が使用される。なぜなら、ベース実現構造は、本発明の他の実施例にも適用可能であるからである。
【0035】
図4に示される好適な実施例の次のステップでは、ベース部材13のそれぞれの表面21及び23上に及び開口5の内壁9上に、第1の導電層60が提供される。図4に示されるように、この導電層60は、実質的にベース部材13の厚さ全体及びホール5の内壁9の表面を覆う。第1の導電層60はニッケル、アルミニウム、または銅から成るが、好適には銅が使用される。この第1の導電層の厚さは、約7.62μm(約0.3ミル)乃至約38.1μm(約1.5ミル)であるが、好適には約20.32μm(約0.8ミル)乃至約30.48μm(約1.2ミル)である。
【0036】
第1の導電層は、電気めっき、スパッタ、マグイオン(mag-ion)または周知の他の技術などの、従来のめっき法により付着される。これらの方法は、金属付着のための触媒として作用するために、パラジウム・スズ粒子を含む粒子から成るシード層(seed layer)などの、初期導電層(10Å乃至60Åの厚さを有する)を使用する。更に電気めっきなどの方法では、電気共通層を生成するために、非常に薄い初期金属付着(0.254μm乃至5.08μm(0.01ミル乃至0.2ミル))が触媒層上に付着されることが知られている。他の技術も類似の非常に薄い層を付着して実現し得る。様々な技術のために、この薄い層は示されず、第1の層の基本の厚さだけが示される。
【0037】
本発明の実施例では、電気めっきプロセスが使用される。
【0038】
第1の導電層の付着後、ホール5の直径が約203.2μm(約8ミル)から約152.4μm(約6ミル)に低減されるが、約50.8μm(約2ミル)乃至約304.8μm(約12ミル)程度であってもよい。ホール壁9上の第1の導電層は、基本的に層60と同一の厚さではない。めっきにおいて、"均一電着性(throwing power)"と呼ばれる既知の現象が存在し、これは実質的に、バイア・ホール内に第1の導電層をめっきするめっきプロセスの能力を意味する。これはホール壁9上の第1の導電層の厚さを、第1及び第2の表面(すなわち60)上の第1の導電層の厚さで除した百分率として表される。業界では一般に、ホール壁9上のバイア5の長さ内の第1の導電層が、ホール壁9に沿う任意のポイントにおける最小厚さとして規定される。ほとんどのめっきプロセスは、100%未満の"電着(throw)"をバイア・ホール内に生成する(すなわち、単位時間当たり、ホール壁内よりも表面上により多くの銅がめっきされる)。本発明はアスペクト比を制限することにより開口5全体に渡り、100%の均一電着性を獲得するアプローチを容易にする。
【0039】
次に述べる層間接続技術は、個々の要素の接合に関するので、内部開口上の接合層に対して、内部支持材を提供することが必要である。これは標準のラミネーション充填プロセスでは成功裡に達成できない。なぜなら、ラミネーション・サイクルの間に、誘電材料から過剰な樹脂が開口内に流れ込むからである。ホールを樹脂材料により充填するとき、熱膨張率の不一致から、接合後のパッケージ信頼性が低下する。従って、実質的に開口を導電性のまたは非導電性の永久材料により充填することが必要である。これはベース部材の熱膨張率に一致し、前の金属めっき浴と互換性のある材料を用いて行われて、例えばBhattによる米国特許第 '844で述べられるエポキシ樹脂ベースの材料などが使用される。銅ベースの導電接着剤ペーストなどの導電材料が、Ablestick社から商標名"Abelbond 8175"として、またE. I. duPont DeNemours社から商標名"CB100"として市販されている。2つの共通の技術が充填材をめっきスルー・ラミネーションまたはスクリーニングに導入するために使用可能であるが、他の注入技術も使用可能である。未充填のまま留まるめっきスルーホール(ツーリング・ホール、位置合わせホール等)が存在する場合、Bhattによる米国特許第5487218号で述べられるような選択的方法が使用される。他の方法も、続くニッケル、金、パラジウムなどの金属被覆などの充填材の接着や、銅と酸化物プロセス(例えば亜塩素酸塩)の処理を改善するために導入され得る。これらの方法は既知であり、ここでは説明を省略する。
【0040】
図5は、開口5を永久材料30により充填した後の、結果の構造を示す。開口は充填された開口5の外部表面が、ベース部材13上の第1の導電層60と実質的に平坦になるように充填され、それにより、後述する続くフォトリソグラフィ及び接合プロセスのために平坦な表面を提供する。しかしながら、図5に示されるように、表面上に過剰な充填材が存在し得る。
【0041】
図6は、機械または化学研磨などの平坦化ステップが実行された後の、結果の表面を示す。これらの方法は既知であるので、ここでは説明を省略する。
【0042】
図7は、プロセスにおける等価な状態での本発明の第2の実施例を示す。この第2の実施例では、導電層60がベース部材13に付着されない。従って、開口5の内壁は、前述の永久充填材により充填されるとき、金属被覆を有さない。この実施例では、好適な充填材が導電性であり、上面から下面への電気接続を提供する。ホール壁9は充填材と直接接触する。導電面50との接続を有することが望まれる場合、充填材と導電面50との直接接触が提供される。
【0043】
当業者であれば、開口5の内壁上に金属被覆を有するような、他の中間構造を生成することができよう。これは単に上面及び下面に金属被覆を付着しないか、或いは、係属中の米国特許出願第345573号(本出願人整理番号EN998113)"Fine Pitch Circuitization with filled PTH's"で述べられるように、実質的に金属被覆を除去することによる。これらの中間構造は設計に依存し、個々の層が異なる設計規則の適用を要求する。
【0044】
図8に示されるように、フォトイメージング(フォトレジスト)材料70及び71の層が、ベース部材13の両側のそれぞれの表面上に付着される。1例では、フォトレジストの層が、約7.62μm(約0.3ミル)乃至約50.8μm(約2.0ミル)の厚さを有する。好適な材料はネガティブ作用フォトレジストであり、例えばMacDermid社から販売される商標名"MIシリーズ"や、E. I. duPont DeNemours社から販売される商標名"フォトレジスト3120"などの、様々な例が知られている。ネガティブ作用フォトレジストは、付着後に好適なフォトマスクを通じて露光されると、露光領域に物理及び化学変化が生じ、これらの領域が続いて適用される現像液に対して不溶性となる。フォトマスクを用いて露光する方法は既知であり、接触式及び非接触式がある。この実施例では非接触方法(すなわち映写法(projection))を使用するが、何れの方法であっても問題ない。露光に続き、レジスト被覆されたベース部材13が現像液(例えば炭酸ナトリウムまたは炭酸プロピレン)中に浸され、硬化した露光領域に過剰な影響を及ぼすことなく非露光領域が除去される。必要に応じて、残りの露光部分を更に硬化するために、ベーキングや他のプロセスが使用される。
【0045】
重要な点として、めっきスルー・バイアはフォトイメージング層70及び71により覆われ、(フォトレジストの除去の後)ホール5の周辺に、完全な途切れのない導電層を提供する。業界において、フォトイメージング材料はめっきスルーホールを覆わねばならない(液体の場合、ホール壁の全長を被覆しなければならない)。付着されるフォトイメージング材料が薄いほど、露光されるパターンの解像度は良好になる。微細線回路を達成するより薄いフォトイメージング材料の使用は、(それが液体か固体かに関わらず)導電路を必要とするめっきスルー・バイアがエッチングされるのを防がねばならない。開口5は永久に充填されるホールを有し、フォトレジストの支持を提供する。エッチングから保護されるめっきバイアを有することにより、非常に薄いフォトイメージング層が使用可能になる。なぜなら、テントを達成する(または液体のためにホール壁を被覆する)心配が不要であるからである。これはまた、プロセスのロバスト性を提供するのに対して従来のテンティング・プロセスでは、破壊または位置づれしたテントがエッチングを可能にする。この方法により、フォトイメージング材料がプロセス・エラーにより完全に欠落しない限り、導電路はエッチングから保護される。
【0046】
図9では、前述の露光及び除去(現像)工程後のベース部材13が示される。フォトレジスト層70及び71の一部だけが取り残され、これらの部分が参照番号73により示されている。フォトレジストの除去された部分は開口75を形成し、最終的に回路が形成されるそれぞれの表面上の、事前に選択された領域が露光される。所定のパターンが両方の表面上に設けられる。
【0047】
ネガティブ作用フォトレジスト・プロシージャについて述べたが、本発明はこれに限られるものではない。代わりに、ポジティブ作用フォトレジストを使用することも可能であり、この場合、フォトマスク下の露光領域が現像液中に浸され、除去される。従って、本発明は1つ以上の容認される技術に適応可能である。
【0048】
図10に示されるように、ベース部材13がエッチング・プロセスに晒され、フォトレジスト現像及びフォトレジスト・ストリッピング・プロセス後に残存する露出部分(例えばサイト75)内の、銅または類似の導電材料が除去される。
【0049】
好適な実施例では、露出領域はウェット・エッチングにより除去され、これは既知の技術、好適には塩化第2銅または塩化第2鉄により実行される。ウェット・エッチングは周知であるので、ここでは説明を省略する。露出領域75のウェット・エッチングは、実質的に、露出された第1の導電層60と導電層40及び41を除去し、第1の誘電層7及び第2の誘電層8の露出部分を取り残す。非露出部分73は、第1の誘電層7及び第2の誘電層8上に回路パターンを画定する。
【0050】
更に、フォトレジストを例えば炭酸プロピレン、炭酸ナトリウムまたは水酸化ナトリウムなどの、既知の好適な溶剤を用いて剥ぎ取ることにより、フォトレジスト層70及び71の残存部分が除去される。レーザ・アブレーションや機械除去、またはそれらの組み合わせなどの他の除去技術もフォトレジスト層を除去するために使用可能である。1例では、ベース部材13の表面上の第1の導電層の露出領域が、1つ以上の回路トレースまたはコンタクト・パッド領域80として作用する。露出コンタクト・パッド領域に加え、最終製品の動作要件に応じて、ベース部材13上の1つ以上の領域81を露出することも可能である。この領域81はランド領域であり、スルーホール5を取り囲み、必要に応じて回路の上下の層と内部導電面50とを相互接続する。
【0051】
また、図10は中間結果の構造であり、この実施例にもとづき、本方法は図6または図7のいずれかに至るように選択される。そして、この構造が、最終接合及び結果の一体構造を達成するために使用される。
【0052】
図11は、本発明の別の実施例を示し、この実施例で形成される構造は、導電層65、好適には銅が、図6に示されるステップに続き、ベース部材13全体上にめっきされ、次に前述の処理に晒された結果の構造である。図7の後に、同じ第2の金属被覆ステップを実施することも可能であることが理解できよう。この実施例により得られる利点は、第2の金属化ステップの後、充填材が、続くウェット化学反応への露出から保護される点である。選択される充填材に応じて充填材の成分がウェット化学反応に有害であったり、これらの化学反応により影響されたりする。第2の金属被覆により得られる別の利点は、充填材が完全に硬化され、ベーキングなどの続く熱処理において、流動しないようにされる点である。更に別の利点は、ランド領域81が比較的大きく取れることである。続く接合ステップにおいて、導電接着剤ペーストがランド領域81上に施される。ランド領域は開口の直径そのものに比べ、ペーストを位置決めするためのより大きなターゲットを提供する。パッドだけに制限されるように、ラミネーションの間により少量のペーストが使用され、絞り出されるので、隣接導体への導電路を生成する可能性が低減される。
【0053】
図12は、内部開口のために、前述の実施例により生成される複数の内部構造を示し、当業者であれば、どれが相互に互いに排他的であるかが理解できよう。
【0054】
このように、図10及び図11に示される構成ブロックは、一体構造を形成するために必要とされる層となる。図1の層12、14、16及び18は、前述の方法により形成されるが、本発明はこれらにより示される層に限られるものではない。
【0055】
図13では、多層プリント配線基板10の一体構造を形成するために、個々の層12、14、16、18がラミネートされる前に、ホールまたはバイア20、22、24及び26の各々が、銅組成物、金、またはダイアモンド・ダスト・ペーストなどの導電ペースト30を付着され、これは好適には、充填材として前述したような導電接着剤ペースト組成物である。こうした材料は、スクリーニングまたはステンシリングなどの既知の方法により施される。導電接着剤ペーストは、既に充填されたバイア上に少量存在するように施される。施されるペーストの量は、バイアのサイズ及び要求される位置決めに依存する。導電ペーストのこれらの領域は、ラミネーションの際に層12、14、16、18の隣接面の間の導電性相互接続を形成する。これらの層は、ラミネーション・プロセスの間に、導電路を形成するパッドまたは位置合わせホール間に押し込められる、導電ペースト材料を圧縮することにより接合される。
【0056】
図14を参照すると、層12、14、及び16の鏡像として、追加の層32、34、36が、層18に対する追加のラミネーションとして示され、積層プリント配線基板40としてのより大きな構造を提供する。この構造は、追加のホールまたはバイア42、44、及び46を介する必要な相互接続を有し、これらのホールは、素子の上下層に加え、中間層の間の直接電気相互接続を形成するように位置合わせされ、必要な数の入出力(I/O)に対して要求されるラミネート層を有する、できるだけ大きな素子を生成する。
【0057】
前述の構成は、非常に単純であることにより、多層プリント配線またはプリント回路基板を最低コストで、最小の複雑性により、安価に且つ確実に生成する独特な方法を提供する。そこでは基本的に、相互接続を形成する隣接層の様々なホールが、互いに適切に位置合わせされ、適切な接触を保証するように考慮される。このタイプの構造は、必要な数の入出力の形成を可能にし、また、カスタマイズされたアプリケーションに対応するプリント配線基板を形成するために、必要な数のラミネート層の形成を可能にする。
【0058】
本発明により提供される利点は、設計の柔軟性において、及び多層プリント配線の階層電気接続の使用において容易に明らかになろう。これは層を階層的に積み重ねることにより、高いI/O数を達成する。
【0059】
本発明は特に、好適な実施例に関連して述べられてきたが、当業者であれば、形態及び詳細な面での他の変更についても、本発明の趣旨及び範囲から逸れることなく可能であることが理解できよう。
【0060】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0061】
(1)z軸電気相互接続を形成するように、誘電材料から成る複数の個々の層から形成される積層多層プリント配線基板を生成する方法であって、
第1の前記誘電層内にスルーホールを所定の配列で形成するステップと、
前記スルーホールを導電ペーストで充填するステップと、
少なくとも第2の前記誘電層内に、スルーホールを第2の配列で形成するステップと、
前記第2の誘電層内の前記スルーホールを導電ペーストで充填するステップと、
前記第1及び第2の誘電層をそれぞれの表面が接触するようにラミネートするステップと
を含み、前記第1の誘電層内の前記選択的スルーホールの少なくとも一部が、前記第2の誘電層内の前記スルーホールの一部に位置合わせされ、位置合わせされた前記ホール内の前記導電ペーストが、互いに電気的に導通する方法。
(2)前記第1の誘電層内の前記ホールの数及び配列が、前記第2の誘電層内の前記ホールの数及び配列と異なる、前記(1)記載の方法。
(3)前記第2の誘電層が前記第1の誘電層よりも少ないスルーホールを有する、前記(2)記載の方法。
(4)第3の誘電層が多数のスルーホールを特定の配列で形成され、
前記第3のスルーホールを導電ペーストで充填するステップと、
前記第3の誘電層を前記第1の誘電層から遠位的に、前記第2の誘電層の表面にラミネートするステップと
を含み、前記第3の誘電層内の少なくとも指定された前記スルーホールが、前記第2の誘電層内及び前記第1の誘電層内の選択的スルーホールと位置合わせされ、位置合わせされた前記スルーホール内の前記導電ペーストが、互いに電気的に導通する、前記(1)記載の方法。
(5)第4の誘電層が少なくとも1つのスルーホールを形成され、
前記少なくとも1つのスルーホールを導電ペーストで充填するステップと、
前記第4の誘電層を前記第2の誘電層から遠位的に、前記第3の誘電層の表面にラミネートするステップと
を含み、前記少なくとも1つのスルーホールが、前記第3の誘電層内のスルーホールと位置合わせされ、位置合わせされた前記スルーホール内の前記導電ペーストが、互いに電気的に導通する、前記(4)記載の方法。
(6)前記第4の層内の前記少なくとも1つのスルーホールが、前記第2及び第1の誘電層内のスルーホールと電気的に導通するように位置合わせされる、前記(5)記載の方法。
(7)導電ペーストにより充填されるスルーホールを有する追加の誘電層が、先行する前記誘電層にラミネートされ、界面電気接続を提供する相互に位置合わせされたスルーホールを有する、複数の層を含むプリント配線基板構造を形成する、前記(5)記載の方法。
(8)前記誘電層の各々が有機材料から成る、前記(1)記載の方法。
(9)前記導電ペーストが銅、銀、スズ、金及びパラジウムを含む材料のグループから選択される、前記(1)記載の方法。
(10)前記誘電層がエポキシ・ガラス繊維材料と共にラミネートされる、前記(1)記載の方法。
(11)前記誘電層が非強化エポキシまたはフォトイメージング材料と共にラミネートされる、前記(1)記載の方法。
(12)充填された前記ホールが、ラミネーションの前に導電接着剤を付着される、前記(1)記載の方法。
(13)前記導電接着剤がステンシリングまたはスクリーニングにより付着される、前記(12)記載の方法。
(14)前記ラミネーションを実現する材料が、前記誘電層のスルーホールに一致するホール・パターンを有する、前記(1)記載の方法。
(15)充填された前記ホールが、該ホール壁全体を通じて金属被覆を付着される、前記(1)記載の方法。
(16)充填された前記ホールが、該ホール壁全体を通じて金属被覆を有さない、前記(1)記載の方法。
(17)充填された前記スルーホールが、前記ペースト充填材上に、キャップを生成する金属被覆層を有する、前記(1)記載の方法。
(18)充填された前記スルーホールが、前記ペースト充填材上に、金属被覆層を有さない、前記(1)記載の方法。
(19)z軸電気相互接続を形成するように、誘電材料から成る複数の個々の層から形成される積層多層プリント配線基板であって、
導電ペーストにより充填されるスルーホールの配列を有する第1の誘電層と、
導電ペーストにより充填されるスルーホールの第2の配列を有する第2の誘電層と
を含み、前記第1及び第2の誘電層がそれぞれの表面が接触するようにラミネートされ、前記第1の誘電層内の前記スルーホールの少なくとも一部が、前記第2の誘電層内の前記スルーホールの一部に位置合わせされ、位置合わせされた前記ホール内の前記導電ペーストが、互いに電気的に導通するプリント配線基板。
(20)前記第1の誘電層内の前記ホールの数及び配列が、前記第2の誘電層内の前記ホールの数及び配列と異なる、前記(19)記載のプリント配線基板。
(21)前記第2の誘電層が前記第1の誘電層よりも少ないスルーホールを有する、前記(20)記載のプリント配線基板。
(22)第3の誘電層が多数のスルーホールを特定の配列で形成され、
前記第3のスルーホールが導電ペーストで充填され、
前記第3の誘電層が前記第1の誘電層から遠位的に、前記第2の誘電層の表面にラミネートされ、
前記第3の誘電層内の少なくとも指定された前記スルーホールが、前記第2の誘電層内及び前記第1の誘電層内の選択的スルーホールと位置合わせされ、位置合わせされた前記スルーホール内の前記導電ペーストが、互いに電気的に導通する、前記(19)記載のプリント配線基板。
(23)第4の誘電層が少なくとも1つのスルーホールを形成され、
前記少なくとも1つのスルーホールが導電ペーストで充填され、
前記第4の誘電層が前記第2の誘電層から遠位的に、前記第3の誘電層の表面にラミネートされ、
前記少なくとも1つのスルーホールが、前記第3の誘電層内のスルーホールと位置合わせされ、位置合わせされた前記スルーホール内の前記導電ペーストが、互いに電気的に導通する、前記(22)記載のプリント配線基板。
(24)前記第4の層内の前記少なくとも1つのスルーホールが、前記第2及び第1の誘電層内のスルーホールと導通するように位置合わせされる、前記(23)記載のプリント配線基板。
(25)導電ペーストにより充填されるスルーホールを有する追加の誘電層が、先行する前記誘電層にラミネートされ、界面電気接続を提供する相互に位置合わせされたスルーホールを有する、複数の層を含むプリント配線基板構造を有する、前記(23)記載のプリント配線基板。
(26)前記誘電層の各々が有機材料から成る、前記(19)記載のプリント配線基板。
(27)前記導電ペーストが銅、銀、スズ、金及びパラジウムを含む材料のグループから選択される、前記(19)記載のプリント配線基板。
(28)前記誘電層がエポキシ・ガラス繊維材料と共にラミネートされる、前記(19)記載のプリント配線基板。
(29)前記誘電層が非強化エポキシまたはフォトイメージング材料と共にラミネートされる、前記(19)記載のプリント配線基板。
(30)充填された前記ホールが、ラミネーションの前に導電接着剤を付着される、前記(19)記載のプリント配線基板。
(31)前記導電接着剤がステンシリングまたはスクリーニングにより付着される、前記(19)記載のプリント配線基板。
(32)前記ラミネーション材料が、前記誘電層のスルーホールに一致するホール・パターンを設けられる、前記(19)記載のプリント配線基板。
(33)充填された前記ホールが、該ホール壁全体を通じて金属被覆を付着される、前記(19)記載のプリント配線基板。
(34)充填された前記ホールが、該ホール壁全体を通じて金属被覆を有さない、前記(19)記載のプリント配線基板。
(35)充填された前記ホールが、前記ペースト充填材上に、キャップを生成する金属被覆層を有する、前記(19)記載のプリント配線基板。
(36)充填された前記ホールが、前記ペースト充填材上に、金属被覆層を有さない、前記(19)記載のプリント配線基板。
(37)前記ペーストが銅、銀、スズ、金、パラジウム、及び樹脂材料を含む材料のグループから選択される非導電ペーストである、前記(19)記載の方法。
(38)前記第1の誘電層が導電ペーストにより被覆される、前記(1)記載の方法。
(39)前記第1の誘電層上に被覆される導電材料を前記ラミネーションの間に、前記スルーホール内に導入することにより、前記導電ペーストが前記スルーホール内に充填される、前記(38)記載の方法。
(40)前記第1の誘電層の被覆が、マスクを用いて、またはマスクを用いずに、選択的に行われる、前記(38)記載の方法。
【図面の簡単な説明】
【図1】 ラミネーション前の、本発明に従うプリント配線基板(PWB)の別々の個々の層を示す図である。
【図2】 プリント配線基板の層の形成において使用される、開始構造としての基本層を示す図である。
【図3】 図2に続き、内壁を有する開口がベース部材を貫通して形成された図である。
【図4】 図3に続き、ベース部材のそれぞれの表面上及び開口の内壁上に、第1の導電層が提供された図である。
【図5】 図4に続き、開口を永久材料により充填した後の結果の構造を示す図である。
【図6】 図5に続き、機械または化学研磨などの平坦化ステップが実行された後の、結果の表面を示す図である。
【図7】 プロセスにおいて、図6と等価な状態での本発明の第2の実施例を示す図である。
【図8】 図6に続き、フォトイメージング材料の層が、ベース部材の両側のそれぞれの面上に付着された図である。
【図9】 図8に続き、露光及び除去(現像)工程後のベース部材を示す図である。
【図10】 図9に続き、ベース部材がエッチング・プロセスに晒され、露出部分内の導電材料が除去された図である。
【図11】 本発明の別の実施例を示し、導電層が図6に示されるステップに続き、ベース部材全体上にめっきされ、次に図8乃至図10と同様の処理に晒された結果の構造を示す図である。
【図12】 内部開口として、本発明の実施例により生成される複数の内部構造を示す図である。
【図13】 一体構造を形成するようにラミネートされたプリント配線基板の層を示す図である。
【図14】 必要な数の入出力(I/O)を提供するために、必要に応じてより大きな構造を形成するための、プリント配線基板の複数の層のラミネーションを示す図である。
【符号の説明】
7、8、12、14、16、18、32、34、36 誘電層
5、75 開口
9 内壁
10 多層プリント配線基板
13 ベース部材
20、22、24、26、42、44、46 スルーホール(バイア)
30 導電ペースト(永久材料)
40、41、60、65 導電層
50 導電面
51 クリアランス・ホール
70、71 フォトレジスト層(フォトイメージング層)
73 非露出領域
75 露出領域
80 コンタクト・パッド(回路トレース)
81 ランド領域
Claims (14)
- 第1の層及び第2の層を積層したプリント配線基板構造の製造方法であって、
(A)前記第1の層及び前記第2の層のそれぞれを、
絶縁ベース部材に開口を形成するステップと、
前記絶縁ベース部材の第1表面と第2表面と前記開口の内壁とに導電層を連続的に形成するステップと、
前記開口内に充填材を充填し、前記第1表面上の前記導電層に対して同じ高さになるように、そして、前記第2表面上の前記導電層に対して同じ高さになるように前記充填材を平坦化するステップと、
前記第1表面上の前記導電層とこれに隣接する前記充填材との上に第1フォトレジスト層を形成し、前記第2表面上の前記導電層とこれに隣接する前記充填材との上に第2フォトレジスト層を形成するステップと、
前記第1表面上の導電層のうち前記開口を取り囲む第1領域とこれに隣接する前記充填材とを少なくとも覆うように前記第1フォトレジスト層をパターン化すると共に、前記第2表面上の導電層のうち前記開口を取り囲む第2領域とこれに隣接する前記充填材とを少なくとも覆うように前記第2フォトレジスト層をパターン化するステップと、
前記第1フォトレジスト層で覆われていない前記第1表面上の導電層を除去することにより、前記第1表面上の導電層の前記第1領域を形成すると共に、前記第2フォトレジスト層で覆われていない前記第2表面上の導電層を除去することにより、前記第2表面上の導電層の前記第2領域を形成するステップと、
前記第1フォトレジスト層と前記第2フォトレジスト層とを除去するステップとにより形成し、
(B)前記第1の層の前記絶縁ベース部材の前記第2表面上の導電層の第2領域及びこれに隣接する前記充填材と、前記第2の層の前記絶縁ベース部材の前記第1表面上の導電層の第1領域及びこれに隣接する前記充填材とを導電性接着剤により接着することを特徴とする、プリント配線基板構造の製造方法。 - 前記充填材が導電ペーストである、請求項1記載の方法。
- 前記充填材が非導電ペーストである、請求項1記載の方法。
- 前記導電ペーストの材料が、銅、金及びダイアモンド・ダストから成る群から選択される、請求項2記載の方法。
- 前記導電層の材料が、銅、ニッケル及びアルミニウムから成る群から選択される、請求項1記載の方法。
- 第1の層及び第2の層を積層したプリント配線基板構造の製造方法であって、
(A)前記第1の層及び前記第2の層のそれぞれを、
絶縁ベース部材に開口を形成するステップと、
前記絶縁ベース部材の第1表面と第2表面と前記開口の内壁とに第1導電層を連続的に形成するステップと、
前記開口内に充填材を充填し、前記第1表面上の前記第1導電層に対して同じ高さになるように、そして、前記第2表面上の前記第1導電層に対して同じ高さになるように前記充填材を平坦化するステップと、
前記第1表面上の前記第1導電層とこれに隣接する前記充填材との上に第2導電層を形成し、前記第2表面上の前記第1導電層とこれに隣接する前記充填材との上に第3導電層を形成するステップと、
前記第2導電層の上に第1フォトレジスト層を形成し、前記第3導電層の上に第2フォトレジスト層を形成するステップと、
前記第2導電層のうち、上記充填材を覆う部分と該部分から延在して前記開口を取り囲む部分とからなる第2導電層部分を少なくとも覆うように前記第1フォトレジスト層をパターン化すると共に、前記第3導電層のうち、上記充填材を覆う部分と該部分から延在して前記開口を取り囲む部分とからなる第3導電層部分を少なくとも覆うように前記第2フォトレジスト層をパターン化するステップと、
前記第1フォトレジスト層で覆われていない前記第2導電層及びこれの下の前記第1導電層を除去することにより、前記第2導電層部分とこれに整列する第1導電層の第1領域とを形成すると共に、前記第2フォトレジスト層で覆われていない前記第3導電層及びこれの下の前記第1導電層を除去することにより、前記第3導電層部分とこれに整列する第1導電層の第2領域とを形成するステップと、
前記第1フォトレジスト層と前記第2フォトレジスト層とを除去するステップとにより形成し、
(B)前記第1の層の前記絶縁ベース部材の前記第2表面上の前記第3導電層部分と、前記第2の層の前記絶縁ベース部材の前記第1表面上の前記第2導電層部分とを導電性接着剤により接着することを特徴とする、プリント配線基板構造の製造方法。 - 前記充填材が導電ペーストである、請求項6記載の方法。
- 前記充填材が非導電ペーストである、請求項6記載の方法。
- 前記導電ペーストの材料が、銅、金及びダイアモンド・ダストから成る群から選択される、請求項7記載の方法。
- 前記第1導電層の材料が、銅、ニッケル及びアルミニウムから成る群から選択される、請求項6記載の方法。
- 前記第2導電層及び前記第3導電層の材料が、銅である、請求項6記載の方法。
- 第1の層及び第2の層を積層したプリント配線基板構造であって、
前記第1の層及び前記第2の層のそれぞれは、
(a)第1表面及び第2表面を有し、前記第1表面から前記第2表面へ貫通する開口を有する絶縁ベース部材と、
(b)前記第1表面上に設けられ前記開口を取り囲む導電性の第1領域、前記第2表面上に設けられ前記開口を取り囲む導電性の第2領域、並びに前記開口の内壁に設けられ前記導電性の第1領域と前記導電性の第2領域を接続する導電層と、
(c)前記開口内に設けられた非導電ペーストであって、前記第1表面側の前記非導電ペーストの第1面は前記導電性の第1領域と同じ高さであり、前記第2表面側の前記非導電ペーストの第2面は前記導電性の第2領域と同じ高さである、前記非導電ペーストと、
(d)前記導電性の第1領域と前記非導電ペーストの第1面との上に重なるように設けられ前記導電性の第1領域に接続する導電性の第3領域と、
(e)前記導電性の第2領域と前記非導電ペーストの第2面との上に重なるように設けられ前記導電性の第2領域に接続する導電性の第4領域とを備え、
前記第1の層の前記導電性の第4領域と前記第2の層の前記導電性の第3領域とが導電性接着剤により接着されていることを特徴とするプリント配線基板構造。 - 前記導電性の第1領域、前記導電性の第2領域及び前記開口の内壁に設けられた導電層の材料が、銅、ニッケル及びアルミニウムから成る群から選択される、請求項12記載のプリント配線基板構造。
- 前記導電性の第3領域及び前記導電性の第4領域の材料が、銅である、請求項12記載のプリント配線基板構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/812261 | 2001-03-19 | ||
US09/812,261 US6593534B2 (en) | 2001-03-19 | 2001-03-19 | Printed wiring board structure with z-axis interconnections |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002314253A JP2002314253A (ja) | 2002-10-25 |
JP3721139B2 true JP3721139B2 (ja) | 2005-11-30 |
Family
ID=25209038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002060395A Expired - Lifetime JP3721139B2 (ja) | 2001-03-19 | 2002-03-06 | プリント配線基板構造及びこれの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6593534B2 (ja) |
JP (1) | JP3721139B2 (ja) |
TW (1) | TW522774B (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10392162B4 (de) * | 2002-08-07 | 2012-02-23 | Denso Corporation | Schaltkreiskartenverbindungsstruktur und Herstellungsverfahren hierfür |
US6809269B2 (en) * | 2002-12-19 | 2004-10-26 | Endicott Interconnect Technologies, Inc. | Circuitized substrate assembly and method of making same |
US7679591B2 (en) * | 2004-07-09 | 2010-03-16 | Au Optronics Corporation | Light emitting display device |
US7253502B2 (en) | 2004-07-28 | 2007-08-07 | Endicott Interconnect Technologies, Inc. | Circuitized substrate with internal organic memory device, electrical assembly utilizing same, and information handling system utilizing same |
JP2006093549A (ja) * | 2004-09-27 | 2006-04-06 | Orion Denki Kk | プリント基板にアース接続用ランドを備えた電子機器 |
JP4608297B2 (ja) * | 2004-12-06 | 2011-01-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 積層配線基板の製造方法 |
JP2007129124A (ja) * | 2005-11-07 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 多層プリント配線基板及びその製造方法 |
US7629559B2 (en) * | 2005-12-19 | 2009-12-08 | Endicott Interconnect Technologies, Inc. | Method of improving electrical connections in circuitized substrates |
US7547577B2 (en) * | 2006-11-14 | 2009-06-16 | Endicott Interconnect Technologies, Inc. | Method of making circuitized substrate with solder paste connections |
US7800916B2 (en) * | 2007-04-09 | 2010-09-21 | Endicott Interconnect Technologies, Inc. | Circuitized substrate with internal stacked semiconductor chips, method of making same, electrical assembly utilizing same and information handling system utilizing same |
US8299371B2 (en) | 2010-12-20 | 2012-10-30 | Endicott Interconnect Technologies, Inc. | Circuitized substrate with dielectric interposer assembly and method |
TWI617225B (zh) * | 2010-12-24 | 2018-03-01 | Lg伊諾特股份有限公司 | 印刷電路板及其製造方法 |
TWI542264B (zh) * | 2010-12-24 | 2016-07-11 | Lg伊諾特股份有限公司 | 印刷電路板及其製造方法 |
KR20140048564A (ko) * | 2012-10-16 | 2014-04-24 | 삼성전기주식회사 | 코어기판, 그의 제조방법 및 메탈 비아용 구조체 |
US20150257316A1 (en) * | 2014-03-07 | 2015-09-10 | Bridge Semiconductor Corporation | Method of making thermally enhanced wiring board having isolator incorporated therein |
US11291146B2 (en) | 2014-03-07 | 2022-03-29 | Bridge Semiconductor Corp. | Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same |
CN111385963A (zh) * | 2018-12-29 | 2020-07-07 | 深南电路股份有限公司 | 一种多层线路板及其制备方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6130059A (ja) | 1984-07-20 | 1986-02-12 | Nec Corp | 半導体装置の製造方法 |
US5456004A (en) * | 1994-01-04 | 1995-10-10 | Dell Usa, L.P. | Anisotropic interconnect methodology for cost effective manufacture of high density printed circuit boards |
WO1996001497A1 (de) | 1994-07-05 | 1996-01-18 | Siemens Aktiengesellschaft | Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung |
JP3290041B2 (ja) | 1995-02-17 | 2002-06-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 多層プリント基板、多層プリント基板の製造方法 |
US5670750A (en) * | 1995-04-27 | 1997-09-23 | International Business Machines Corporation | Electric circuit card having a donut shaped land |
US5744285A (en) * | 1996-07-18 | 1998-04-28 | E. I. Du Pont De Nemours And Company | Composition and process for filling vias |
US6245696B1 (en) * | 1999-06-25 | 2001-06-12 | Honeywell International Inc. | Lasable bond-ply materials for high density printed wiring boards |
-
2001
- 2001-03-19 US US09/812,261 patent/US6593534B2/en not_active Expired - Lifetime
-
2002
- 2002-03-06 JP JP2002060395A patent/JP3721139B2/ja not_active Expired - Lifetime
- 2002-03-15 TW TW091104931A patent/TW522774B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US20020131229A1 (en) | 2002-09-19 |
US6593534B2 (en) | 2003-07-15 |
JP2002314253A (ja) | 2002-10-25 |
TW522774B (en) | 2003-03-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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Free format text: PAYMENT UNTIL: 20080916 Year of fee payment: 3 |
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Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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