JP2002314253A - ｚ軸相互接続を有するプリント配線基板構造 - Google Patents

ｚ軸相互接続を有するプリント配線基板構造

Info

Publication number
JP2002314253A
JP2002314253A JP2002060395A JP2002060395A JP2002314253A JP 2002314253 A JP2002314253 A JP 2002314253A JP 2002060395 A JP2002060395 A JP 2002060395A JP 2002060395 A JP2002060395 A JP 2002060395A JP 2002314253 A JP2002314253 A JP 2002314253A
Authority
JP
Japan
Prior art keywords
dielectric layer
hole
holes
printed wiring
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002060395A
Other languages
English (en)
Other versions
JP3721139B2 (ja
Inventor
Gerald W Jones
ジェラルド・ダブリュ・ジョーンズ
John M Lauffer
ジョン・エム・ラウファー
Voya R Markovich
ボヤ・アール・マルコビッチ
Thomas R Miller
トーマス・アール・ミラー
James P Paolletti
ジェームス・ピィ・パオレッティ
I Papathomas Constantinos
コンスタンチノス・アイ・パパトーマス
James R Stack
ジェームス・アール・スタック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2002314253A publication Critical patent/JP2002314253A/ja
Application granted granted Critical
Publication of JP3721139B2 publication Critical patent/JP3721139B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/462—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar double-sided circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0352—Differences between the conductors of different layers of a multilayer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0548—Masks
    • H05K2203/0554—Metal used as mask for etching vias, e.g. by laser ablation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 ｚ軸相互接続を有する多層プリント配線基板
構造を形成する、新たな単純化された方法を提供するこ
と。 【解決手段】 多層プリント配線基板１０の形成のため
に、複数の別々の層１２，１４，１６及び１８が示さ
れ、この例では基板１０が合計４つの層から構成され
る。周知のように、各層は本来、有機基板などの誘電材
料から成り、それらのそれぞれの両方の表面、すなわち
１２ａ，１２ｂ，１４ａ，１４ｂ，１６ａ，１６ｂ，及
び１８ａ，１８ｂ上には、好適な回路化めっきすなわち
配線が設けられる。これは周知のように、マスクなどを
用いて選択的に付着される。各層１２，１４，１６及び
１８は、そこに形成されるホールまたはバイアのサイズ
に応じて、好適には約０．５０ｍｍ（約２０ミル）乃至
約２．５４ｍｍ（約１００ミル）の範囲内で、厚さ
“ｔ”を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は多層プリント回路基
板または多層配線基板の製造方法に関し、特に、標準の
プリント配線基板（ＰＷＢ）構造と比較して、入出力
（Ｉ／Ｏ）の数の増加を可能にするために、階層配線構
造において、いわゆるｚ軸すなわち多層電気相互接続を
生成する方法に関する。
【０００２】
【従来の技術】プリント配線基板の複雑性が増すにつ
れ、各内層上で配線密度を増加する必要性が一層重要と
なる。多くの複雑なＰＷＢは現在、１．０ｍｍ（４０ミ
ル）の配線グリッドを有する。将来的なアプリケーショ
ンが、配線グリッドを０．５０ｍｍ以下に発展させる必
要性を駆り立てるであろう。これはより小さな線幅及び
線間隔を必要とする他に、配線グリッド（ピッチ）が減
少するので、内層上及び外側の配線面の回路基板上にお
いて、より小さな配線バイアを要求することになる。結
果的に、より小さなバイア・ホールがＰＷＢの長さ全体
を通じて形成されなければならず、それにより、非常に
高いアスペクト比（ＰＷＢの厚さをバイアの直径により
除算した値）への挑戦、並びに、こうしたバイアを形成
するために要求される処理を阻害することになる。バイ
アはまた、より緩いグラウンド・ルールの配線密度で通
常使用されるＰＷＢの内層上の貴重な面積、いわゆるリ
アル・エステート（real estate）を消費する。
【０００３】階層設計に従い製造されるＰＷＢは、様々
な配線ピッチの内層を使用し、これらは一緒に積み重ね
られて、要求される配線グリッドを形成する。更に、配
線バイアだけが、その配線網の電気接続が必要とされる
基板の長さを通じて延びる場合、ＰＷＢの全長に渡り延
びるバイアにより通常消費されるリアル・エステートが
開放され、回路トレースのために使用可能になる。
【０００４】有機ラミネートなどの誘電材料から成る基
板を含む多層プリント配線基板構造において、階層電気
接続を使用する概念は、技術的に次のような点で知られ
ている。すなわち、ラミネートのそれぞれの層内に形成
される相互接続バイアまたはホール内に、様々な導電要
素が挿入され、要求される様々な一部のまたは全部の層
の中間に配置されるコンポーネントとの電気接続を形成
する。
【０００５】積層構造の形成につながる誘電層の中間
に、複数の導電配線層を含む多層プリント配線基板の製
造及び採用は、技術的に及び業界において周知である。
特に、配線層上での接続のためのランドの形成、及び実
質的に１つの層を貫通するか、プリント配線基板誘電材
料層の一部のまたは全部の層を貫通するスルーホールま
たはバイアの形成、更に、層間接続を生成するための導
電材料によるバイアのコーティングなどは、周知であ
る。
【０００６】ある層の両面上に、または多層プリント配
線基板の追加の層の表面上に配置される電気コンポーネ
ントの相互接続を提供するために、ラミネートのそれぞ
れの重畳層を通じて延びる様々なホールまたはバイアの
間で、適切な位置合わせが達成される。それにより、バ
イアまたはホールを導電ペーストなどの導電材料により
充填する際に、適切な層間電気相互接続を提供すること
が必要である。
【０００７】本願の出願人に権利譲渡されたMizumotoら
による米国特許第５９５６８４３号は、多層プリント配
線基板及びその形成方法に関し、そこでは基板が、電気
接続コンポーネントが表面に形成される複数の誘電層か
ら形成され、それらが隣接層の中間に外部的にまたは内
部的に配置される。更に、隣接層間を接続するために、
垂直方向に位置合せされるスルーホールまたはバイアが
提供される。各ホールには、ホールまたはバイアの表面
を覆う導電めっき層または類似の構造が設けられ、ペー
スト状の導電材料または非導電材料が、各めっきホール
に充填される。この文献で述べられる前述の製造方法及
び結果の構造は、一般に満足のいくものであるが、本発
明は、電気相互接続を有する多層構造を組み込むこうし
た積層プリント配線基板構造の製造コストを本質的に低
減することにより、一層の改善を図るものであり、本質
的に、最適な経済的製造条件の下で、より高い処理歩留
りの獲得を可能にする。より高い歩留りは、個々の層を
処理能力及び物理的制限内で処理することにより得られ
る。また、各層が並列に処理されるので、個々の層が大
きな多層基板にラミネートされる前に、完全にテストさ
れる。
【０００８】Yasumotoらによる米国特許第４６１２０８
３号は、３次元半導体素子を形成するプロセスを開示
し、そこでは多層構造の様々なラミネート層が互いに重
畳され、ラミネートされる各層内において、様々な導電
性相互接続の形成を容易にする。これは比較的複雑な製
造手順を必要とし、多層半導体素子の様々な層の中間
に、適切な電気相互接続を提供するが、製造コストを大
幅に増加させる追加の処理を必要とする。
【０００９】Hubnerによる米国特許第５９０２１１８号
は、３次元回路構造を形成する方法を開示し、そこでは
半導体素子の様々な層が、金属コンポーネントの使用を
通じて相互接続され、これらはそれぞれの層内に位置合
わせされて形成されるホールと整合するように配置され
る。この構造は複雑であり、結果的に製造及び組み立て
の間の位置合わせが困難であり、多層すなわち積層電気
回路構造の形成において、製造コストの増大につなが
る。
【００１０】IBM Technical Disclosure Bulletin、Vol
ume 33、No．7、December 1990、"Automatic Method fo
r Registration and Stacking of Laminates"は、プリ
ント回路基板製造において使用される薄いラミネートを
自動的に位置合わせし、積み重ねる方法について述べて
いる。これは半導体構造を形成する薄いラミネートの層
を位置合わせし積み重ねる、一般に満足のいく方法を提
供するが、様々な電気コンポーネント、相互接続、及び
層の正確な位置決めを提供するために、処理装置が高価
なロボットの使用を必要とし、極めて複雑である。
【００１１】IBM Technical Disclosure Bulletin、Vol
ume 27、No．5、October 1984、"Multilayer Subsurfac
e Circuit Board Constructions"は、多層プリント回路
基板または配線基板の層の重ね合わせを開示し、そこで
は金属導体ピンが、層内に位置合わせされ、予め形成さ
れたホールまたはバイアを通じて挿入され、次にホール
が少なくとも部分的に導電ペーストにより充填される。
それにより、プリント回路または配線回路基板を形成す
る積層基板の内層及び外層上に配置される電気コンポー
ネントの相互接続が提供される。
【００１２】
【発明が解決しようとする課題】本質的に、本発明は、
多層プリント回路基板または配線基板の高密度配線構造
において、ｚ軸相互接続を生成するための方法及び構造
を提供することにより、従来技術を改善し、標準の配線
基板設計に比較して、入出力（Ｉ／Ｏ）数を多大に増加
させる。
【００１３】従って、本発明の目的は、ｚ軸相互接続を
有する多層プリント配線基板構造を形成する、新たな単
純化された方法を提供することである。
【００１４】本発明の別の目的は、位置合わせされる複
数のホールまたはバイアにより電気的に相互接続される
複数の回路面を有する、積層多層プリント配線基板構造
を形成する方法を提供することである。これらのホール
またはバイアは、プリント配線基板内に隣接して重畳さ
れる１つ以上のラミネート層を貫通して形成され、ホー
ルの各々が、要求される表面間及び層間電気接続を形成
する導電ペーストにより充填される。
【００１５】本発明の別の目的は、バイアを介して達成
される層間電気相互接続を有する、積層多層プリント配
線基板から成る構造を提供することであり、これらのバ
イアが導電ペーストにより充填され、ラミネートが電気
入出力の数に関し、所望の密度を有する必要な構造を形
成する。
【００１６】更に本発明の別の目的は、バイアを介して
達成される層間電気相互接続を有する、積層多層プリン
ト配線基板から成る構造を提供することであり、これら
のバイアが非導電ペーストにより充填され、各内層内の
バイアが金属の別の層によりオーバめっきされて、導電
接着剤が施されるパッドが形成され、これらが接合され
て、電気入出力の数に関し所望の密度を有する必要な構
造を形成する。
【００１７】本発明は、多くの異なる層間接続、及び当
業者には明らかであろう結果の構造を生成する柔軟性を
提供する。
【００１８】
【課題を解決するための手段】基本的に、本発明は、高
いＩ／Ｏ歩留りを有するこうしたラミネート多層プリン
ト配線基板（ＰＷＢ）の製造において、各それぞれの層
が、その特定の厚さのための最適な条件で個々に処理さ
れるという点で、改善され単純化された処理を可能にす
る。この場合、各層には要求されるホールまたはホール
の配列、或いはバイアが形成される。これらの層の各々
内のそれぞれのバイアは、層の両面に配置されるコンポ
ーネントまたは配線に関する電気相互接続を容易にする
ために、或いはラミネートの際に、隣接層または隣接表
面上のコンポーネントまたは配線との電気相互接続を容
易にするために充填され、製造プロセスを経済的及び効
率的に最適化する。構造内のバイアは、ラミネーション
・プロセスの間に、導電材料により充填されてもよい。
この導電材料は、ホール内に押し込められるキャリア上
にマスクを用いて選択的に、または非選択的に被覆され
る。
【００１９】特に、本発明は各層の厚さがアスペクト比
ドリリングにより管理されることを容易にする。このド
リリングは、単純な信号層または多層パネルから成る層
の厚さが、プリント配線基板の直径及びパネル厚さに最
適なドリリング・プロセスに、または他のホールまたは
バイア生成プロセスに、個別に適合化されることを可能
にする。
【００２０】本発明は業界で遭遇する製造問題及びコス
ト問題を解決し、後者にはプリント配線基板に与えられ
る追加の薄層が含まれ、最新技術に比較してレイヤ数及
び厚さを低く抑える一方で、高いＩ／Ｏ歩留りを獲得す
る。これは好ましいことである。なぜなら、プリント配
線基板の厚さが増加するとき、ｚ軸すなわち多層相互接
続、要するにめっきスルーホール（ＰＴＨ）において、
高アスペクト比処理を達成すること、並びに回路化のた
めの銅めっき表面の厚さを達成することが、益々困難に
なるからである。本発明はこれらの特定の制限を受けな
い。なぜなら、各層内にホールを生成するプロセスが、
プリント配線基板の個々の層のラミネーションの前に、
より薄い単層内で実現されるからである。
【００２１】更に、本質的に多面電気相互接続を形成す
るために、各層内に設けられるホールまたはバイアの各
々が、導電ペーストにより充填されるので、貫通する電
気接続を生成するために、実質的にホールのためにめっ
きが全くまたはほとんど必要とされない。そのため、外
部回路が特定の物理アプリケーション及び顧客の要求通
り、微細化または高密度化される。これは特に、ホール
またはバイアのめっきの必要性を潜在的に排除するの
で、生産時間を大幅に減少させる。
【００２２】
【発明の実施の形態】図１を参照すると、多層プリント
配線基板１０の形成のために、複数の別々の層１２、１
４、１６及び１８が示され、この例では基板１０が合計
４つの層から構成される。周知のように、各層は本来、
有機基板などの誘電材料から成り、それらのそれぞれの
両方の表面、すなわち１２ａ、１２ｂ、１４ａ、１４
ｂ、１６ａ、１６ｂ、及び１８ａ、１８ｂ上には、好適
な回路化めっきすなわち配線が設けられる。これは周知
のように、マスクなどを用いて選択的に付着される。各
層１２、１４、１６及び１８は、そこに形成されるホー
ルまたはバイアのサイズに応じて、好適には約０．５０
ｍｍ（約２０ミル）乃至約２．５４ｍｍ（約１００ミ
ル）の範囲内で、厚さ"ｔ"を有する。
【００２３】層１２、１４、１６、１８のラミネーショ
ン前に、各層内に複数のホールまたはバイア２０、２
２、２４、２６が形成される。各層は、その両面及び重
畳される層が電気的に相互接続されるか否かに応じて、
異なる配列または数のホールを形成される。従って、例
えば最上層１２に最も多数のスルーホールまたはバイア
２０が設けられ、隣接層１４はそれより少ない数のホー
ル２２を有し、続く層１６及び１８は、更に少ない数の
ホール２４及び２６を有するかもしれない。或いは、全
く逆の順序であってもよい。
【００２４】連続的に重畳される層１２、１４、１６、
１８のホール２０、２２、２４、２６は、互いに軸方向
に位置合わせされるように穴を開けられる。従って、例
えば、最上層１２内のホール２０は、層１２の両側の表
１２ａ及び１２ｂ上の電気コンポーネントとの電気接続
を提供し、幾つかは表面１４ａ及び第２の層１４内に形
成される選択ホール２２との接続を提供する。同様に、
第２の層１４内のホール２２は、表面１４ｂ及びホール
２４との接続、更に第３の層１６との接続を提供し、第
３の層内のホールは、第４の層１８内に形成されるホー
ル２６との接続を提供する。
【００２５】図１に示される個々の層の形成について、
次に述べることにする。図２に示されるように、これは
図１の層１２、１４、１６、及び１８の開始構造を示す
基本層１３が開示される。この例では、基本層１３は厚
さ"ｔ"を有し、ここでは実質的に１内部要素を有する多
層要素として示されるが、この層は物理設計による要求
に応じて、０乃至任意の数の内部要素を有し得る。しか
しながら、後に追加されるプロセス・アパーチャのアス
ペクト比を制限することが、本発明の趣旨であるので、
説明上、内部要素を２つまでに制限することが好まし
い。
【００２６】図２では、絶縁ベース部材１３が示され、
これは本発明では、最終的なプリント配線基板一体構造
を生成するために使用される。本発明は図２に示される
特定の構成に制限されるものではなく他の構成も容易に
可能である。ベース部材１３は第１及び第２の導電層４
０及び４１を含み、これらは第１及び第２の誘電層７、
８及び導電プレーン５０を挟む。好適な実施例では、２
つの導電層の各々が銅または周知の導電材料から成り、
各々が約６．３５μｍ（約０．２５ミル）乃至約７６．
２μｍ（約３．０ミル）の厚さを有し、好適には約１
９．０５μｍ（約０．７５ミル）の厚さである。２つの
誘電層の各々は、ガラス繊維強化エポキシ樹脂（ＦＲ
４）から成り、各々は約５０．８μｍ（約２ミル）乃至
約５０８μｍ（約２０ミル）の厚さを有する。この特定
の材料において、約５０．８μｍ（約２ミル）以下の厚
さは好ましくない。なぜなら、結果の構造が浅薄で、続
く製造プロセスでの扱いが困難であるからである。一
方、約５０８μｍ（約２０ミル）以上の厚さも好ましく
ない。なぜなら、こうした厚い誘電層は、比較的大きな
導体線幅及び厚さを要求することに加え、最適なパッケ
ージ電気性能の達成を阻止するからである。更に本発明
の目的は、アスペクト比などの項目に対する物理的制限
を有することにより、最適なプロセス歩留りを可能にす
る個々の層を提供することである。
【００２７】誘電層７及び８の間には導電プレーン５０
が設けられ、これは好適には銅または他の周知の導電材
料から成り、約３．１７５μｍ（約０．１２５ミル）乃
至約７６．２μｍ（約３．０ミル）の範囲の厚さを有す
る。約３．１７５μｍ（約０．１２５ミル）以下の厚さ
の導電プレーン５０は、結果の構造が比較的高い温度に
晒されるときに、好ましくないことが判明するであろ
う。更に、約７６．２μｍ（３．０ミル）よりも大きい
厚さは、従来のめっき技術によりこうした層を形成する
のに必要な追加の時間、及び線幅制御に関連する課題に
より、好ましくないことが判明するであろう。また、導
電プレーン５０は個々に処理されてもよく、薄い層の取
り扱いが困難であることが判明しよう。
【００２８】図２に示されるように、領域５１が要素１
３内に配置される。領域５１は要素１３のラミネーショ
ンの前に、導電プレーン５０の個別化の間に形成され
る。プリント配線基板内のこうした領域は、業界では"
クリアランス・ホール"として知られている。内部プレ
ーン５０に接触することなく、表面２１上のフィーチャ
と表面２３との間の電気接触を提供することが所望され
る場合、導電プレーン５０内にクリアランスが設けられ
ねばならない。クリアランスは、続いて生成されるアパ
ーチャを形成するプロセスの公差が接触しないように、
アパーチャよりも実質的に大きな直径を有する。ある表
面から内部プレーンへの導電路を提供したい場合、クリ
アランス・ホールは設けられない。
【００２９】図２に示される結果の構造は、好適には約
１１９．３８μｍ（約４．７ミル）乃至約１１１７．６
μｍ（約４４ミル）の範囲内の厚さを有し、より好適に
は、約２０３．２μｍ（約８ミル）の厚さを有する。
【００３０】導電層４０及び４１及び誘電層７及び８
は、ラミネーション・プロセスを用いて導電プレーン５
０に接着される。こうしたプロセスは既知であるので、
ここでは説明を省略する。
【００３１】ベース部材１３は少なくとも２つの表面、
すなわち第１の表面２１及び第２の表面２３を含むよう
に示される。
【００３２】２つの導電層及び２つの誘電層がベース部
材１３として示されるが、本発明はこれに制限されるも
のではない。特に、ここで教示する有利な結果を得るた
めには、１つのこうした導電層と、１つのこうした誘電
層だけを提供することが必要である。内部導電プレーン
（例えば電源、グラウンドまたは信号用）を最終構造の
一部として組み込むことが望まれる場合、各々に対して
少なくとも２つの層が使用される。当然ながら、最終製
品の動作要件に応じて、幾つかの導電層と誘電層、及び
対応する内部導電プレーンが使用されてもよい。
【００３３】図３を参照すると、内壁９を有する開口５
が、ベース部材１３を実質的に貫通して形成される。１
つの開口だけがベース部材１３内に形成されて示される
が、回路基板の最終的な電気要件に応じて、ベース部材
１３内に複数の開口が形成される。開口５は好適にはホ
ールであり、機械ドリリングにより形成されるが、パン
チングやレーザ・ドリリングなどの、他のホール形成技
術も使用される。開口５は約１０１．６μｍ（約４ミ
ル）乃至約３５５．６μｍ（約１４ミル）の、好適には
約２０３．２μｍ（約８ミル）の直径で形成される。開
口５はまた、予め形成されたクリアランス・ホール５１
を通過するように示されるが、ホール形成に携わる当業
者であれば、寸法安定性及び位置決めに関連して、開口
５が中心からオフセットされてよいことが理解できよ
う。オフセット量は設計により規定され、しばしば許可
されるオフセット量に制限が存在する。また、開口５が
内部導電プレーン５０を直接貫通しても良いことが理解
できよう。
【００３４】図１３に示されるようなベース部材１３の
要素が使用される。なぜなら、ベース実現構造は、本発
明の他の実施例にも適用可能であるからである。
【００３５】図４に示される好適な実施例の次のステッ
プでは、ベース部材１３のそれぞれの表面２１及び２３
上に及び開口５の内壁９上に、第１の導電層６０が提供
される。図４に示されるように、この導電層６０は、実
質的にベース部材１３の厚さ全体及びホール５の内壁９
の表面を覆う。第１の導電層６０はニッケル、アルミニ
ウム、または銅から成るが、好適には銅が使用される。
この第１の導電層の厚さは、約７．６２μｍ（約０．３
ミル）乃至約３８．１μｍ（約１．５ミル）であるが、
好適には約２０．３２μｍ（約０．８ミル）乃至約３
０．４８μｍ（約１．２ミル）である。
【００３６】第１の導電層は、電気めっき、スパッタ、
マグイオン（mag-ion）または周知の他の技術などの、
従来のめっき法により付着される。これらの方法は、金
属付着のための触媒として作用するために、パラジウム
・スズ粒子を含む粒子から成るシード層（seed layer）
などの、初期導電層（１０Å乃至６０Åの厚さを有す
る）を使用する。更に電気めっきなどの方法では、電気
共通層を生成するために、非常に薄い初期金属付着
（０．２５４μｍ乃至５．０８μｍ（０．０１ミル乃至
０．２ミル））が触媒層上に付着されることが知られて
いる。他の技術も類似の非常に薄い層を付着して実現し
得る。様々な技術のために、この薄い層は示されず、第
１の層の基本の厚さだけが示される。
【００３７】本発明の実施例では、電気めっきプロセス
が使用される。
【００３８】第１の導電層の付着後、ホール５の直径が
約２０３．２μｍ（約８ミル）から約１５２．４μｍ
（約６ミル）に低減されるが、約５０．８μｍ（約２ミ
ル）乃至約３０４．８μｍ（約１２ミル）程度であって
もよい。ホール壁９上の第１の導電層は、基本的に層６
０と同一の厚さではない。めっきにおいて、"均一電着
性（throwing power）"と呼ばれる既知の現象が存在
し、これは実質的に、バイア・ホール内に第１の導電層
をめっきするめっきプロセスの能力を意味する。これは
ホール壁９上の第１の導電層の厚さを、第１及び第２の
表面（すなわち６０）上の第１の導電層の厚さで除した
百分率として表される。業界では一般に、ホール壁９上
のバイア５の長さ内の第１の導電層が、ホール壁９に沿
う任意のポイントにおける最小厚さとして規定される。
ほとんどのめっきプロセスは、１００％未満の"電着（t
hrow）"をバイア・ホール内に生成する（すなわち、単
位時間当たり、ホール壁内よりも表面上により多くの銅
がめっきされる）。本発明はアスペクト比を制限するこ
とにより開口５全体に渡り、１００％の均一電着性を獲
得するアプローチを容易にする。
【００３９】次に述べる層間接続技術は、個々の要素の
接合に関するので、内部開口上の接合層に対して、内部
支持材を提供することが必要である。これは標準のラミ
ネーション充填プロセスでは成功裡に達成できない。な
ぜなら、ラミネーション・サイクルの間に、誘電材料か
ら過剰な樹脂が開口内に流れ込むからである。ホールを
樹脂材料により充填するとき、熱膨張率の不一致から、
接合後のパッケージ信頼性が低下する。従って、実質的
に開口を導電性のまたは非導電性の永久材料により充填
することが必要である。これはベース部材の熱膨張率に
一致し、前の金属めっき浴と互換性のある材料を用いて
行われて、例えばBhattによる米国特許第 '８４４で述
べられるエポキシ樹脂ベースの材料などが使用される。
銅ベースの導電接着剤ペーストなどの導電材料が、Able
stick社から商標名"Abelbond 8175"として、またE. I.
duPont DeNemours社から商標名"CB100"として市販され
ている。２つの共通の技術が充填材をめっきスルー・ラ
ミネーションまたはスクリーニングに導入するために使
用可能であるが、他の注入技術も使用可能である。未充
填のまま留まるめっきスルーホール（ツーリング・ホー
ル、位置合わせホール等）が存在する場合、Bhattによ
る米国特許第５４８７２１８号で述べられるような選択
的方法が使用される。他の方法も、続くニッケル、金、
パラジウムなどの金属被覆などの充填材の接着や、銅と
酸化物プロセス（例えば亜塩素酸塩）の処理を改善する
ために導入され得る。これらの方法は既知であり、ここ
では説明を省略する。
【００４０】図５は、開口５を永久材料３０により充填
した後の、結果の構造を示す。開口は充填された開口５
の外部表面が、ベース部材１３上の第１の導電層６０と
実質的に平坦になるように充填され、それにより、後述
する続くフォトリソグラフィ及び接合プロセスのために
平坦な表面を提供する。しかしながら、図５に示される
ように、表面プレーン上に過剰な充填材が存在し得る。
【００４１】図６は、機械または化学研磨などの平坦化
ステップが実行された後の、結果の表面を示す。これら
の方法は既知であるので、ここでは説明を省略する。
【００４２】図７は、プロセスにおける等価な状態での
本発明の第２の実施例を示す。この第２の実施例では、
導電層６０がベース部材１３に付着されない。従って、
開口５の内壁は、前述の永久充填材により充填されると
き、金属被覆を有さない。この実施例では、好適な充填
材が導電性であり、上面から下面への電気接続を提供す
る。ホール壁９は充填材と直接接触する。導電プレーン
５０との接続を有することが望まれる場合、充填材とプ
レーン５０との直接接触が提供される。
【００４３】当業者であれば、開口５の内壁上に金属被
覆を有するような、他の中間構造を生成することができ
よう。これは単に上面及び下面に金属被覆を付着しない
か、或いは、係属中の米国特許出願第３４５５７３号
（本出願人整理番号ＥＮ９９８１１３）"Fine Pitch Ci
rcuitization with filled PTH's"で述べられるよう
に、実質的に金属被覆を除去することによる。これらの
中間構造は設計に依存し、個々の層が異なる設計規則の
適用を要求する。
【００４４】図８に示されるように、フォトイメージン
グ（フォトレジスト）材料７０及び７１の層が、ベース
部材１３の両側のそれぞれの表面上に付着される。１例
では、フォトレジストの層が、約７．６２μｍ（約０．
３ミル）乃至約５０．８μｍ（約２．０ミル）の厚さを
有する。好適な材料はネガティブ作用フォトレジストで
あり、例えばMacDermid社から販売される商標名"ＭＩシ
リーズ"や、E. I. duPont DeNemours社から販売される
商標名"フォトレジスト３１２０"などの、様々な例が知
られている。ネガティブ作用フォトレジストは、付着後
に好適なフォトマスクを通じて露光されると、露光領域
に物理及び化学変化が生じ、これらの領域が続いて適用
される現像液に対して不溶性となる。フォトマスクを用
いて露光する方法は既知であり、接触式及び非接触式が
ある。この実施例では非接触方法（すなわち映写法（pr
ojection））を使用するが、何れの方法であっても問題
ない。露光に続き、レジスト被覆されたベース部材１３
が現像液（例えば炭酸ナトリウムまたは炭酸プロピレ
ン）中に浸され、硬化した露光領域に過剰な影響を及ぼ
すことなく非露光領域が除去される。必要に応じて、残
りの露光部分を更に硬化するために、ベーキングや他の
プロセスが使用される。
【００４５】重要な点として、めっきスルー・バイアは
フォトイメージング層７０及び７１により覆われ、（フ
ォトレジストの除去の後）ホール５の周辺に、完全な途
切れのない導電層を提供する。業界において、フォトイ
メージング材料はめっきスルーホールを覆わねばならな
い（液体の場合、ホール壁の全長を被覆しなければなら
ない）。付着されるフォトイメージング材料が薄いほ
ど、露光されるフィーチャの解像度は良好になる。微細
線回路を達成するより薄いフォトイメージング材料の使
用は、（それが液体か固体かに関わらず）導電路を必要
とするめっきスルー・バイアがエッチングされるのを防
がねばならない。開口５は永久に充填されるホールを有
し、フォトレジストの支持を提供する。エッチングから
保護されるめっきバイアを有することにより、非常に薄
いフォトイメージング層が使用可能になる。なぜなら、
テントを達成する（または液体のためにホール壁を被覆
する）心配が不要であるからである。これはまた、プロ
セスのロバスト性を提供するのに対して従来のテンティ
ング・プロセスでは、破壊または位置づれしたテントが
エッチングを可能にする。この方法により、フォトイメ
ージング材料がプロセス・エラーにより完全に欠落しな
い限り、導電路はエッチングから保護される。
【００４６】図９では、前述の露光及び除去（現像）工
程後のベース部材１３が示される。フォトレジスト層７
０及び７１の一部だけが取り残され、これらの部分が参
照番号７３により示されている。フォトレジストの除去
された部分は開口７５を形成し、最終的に回路が形成さ
れるそれぞれの表面上の、事前に選択された領域が露光
される。所定のパターンが両方の表面上に設けられる。
【００４７】ネガティブ作用フォトレジスト・プロシー
ジャについて述べたが、本発明はこれに限られるもので
はない。代わりに、ポジティブ作用フォトレジストを使
用することも可能であり、この場合、フォトマスク下の
露光領域が現像液中に浸され、除去される。従って、本
発明は１つ以上の容認される技術に適応可能である。
【００４８】図１０に示されるように、ベース部材１３
がエッチング・プロセスに晒され、フォトレジスト現像
及びフォトレジスト・ストリッピング・プロセス後に残
存する露出部分（例えばサイト７５）内の、銅または類
似の導電材料が除去される。
【００４９】好適な実施例では、露出領域はウェット・
エッチングにより除去され、これは既知の技術、好適に
は塩化第２銅または塩化第２鉄により実行される。ウェ
ット・エッチングは周知であるので、ここでは説明を省
略する。露出領域７５のウェット・エッチングは、実質
的に、露出された第１の導電層６０と導電層４０及び４
１を除去し、第１の誘電層７及び第２の誘電層８の露出
部分を取り残す。非露出部分７３は、第１の誘電層７及
び第２の誘電層８上に回路パターンを画定する。
【００５０】更に、フォトレジストを例えば炭酸プロピ
レン、炭酸ナトリウムまたは水酸化ナトリウムなどの、
既知の好適な溶剤を用いて剥ぎ取ることにより、フォト
レジスト層７０及び７１の残存部分が除去される。レー
ザ・アブレーションや機械除去、またはそれらの組み合
わせなどの他の除去技術もフォトレジスト層を除去する
ために使用可能である。１例では、ベース部材１３の表
面上の第１の導電層の露出領域が、１つ以上の回路トレ
ースまたはコンタクト・パッド領域８０として作用す
る。露出コンタクト・パッド領域に加え、最終製品の動
作要件に応じて、ベース部材１３上の１つ以上の領域８
１を露出することも可能である。この領域８１はランド
領域であり、スルーホール５を取り囲み、必要に応じて
回路の上下の層と内部導電プレーン５０とを相互接続す
る。
【００５１】また、図１０は中間結果の構造であり、こ
の実施例にもとづき、本方法は図６または図７のいずれ
かに至るように選択される。そして、この構造が、最終
接合及び結果の一体構造を達成するために使用される。
【００５２】図１１は、本発明の別の実施例を示し、こ
の実施例で形成される構造は、導電層６５、好適には銅
が、図６に示されるステップに続き、ベース部材１３全
体上にめっきされ、次に前述の処理に晒された結果の構
造である。図７の後に、同じ第２の金属被覆ステップを
実施することも可能であることが理解できよう。この実
施例により得られる利点は、第２の金属化ステップの
後、充填材が、続くウェット化学反応への露出から保護
される点である。選択される充填材に応じて充填材の成
分がウェット化学反応に有害であったり、これらの化学
反応により影響されたりする。第２の金属被覆により得
られる別の利点は、充填材が完全に硬化され、ベーキン
グなどの続く熱処理において、流動しないようにされる
点である。更に別の利点は、ランド領域８１が比較的大
きく取れることである。続く接合ステップにおいて、導
電接着剤ペーストがランド領域８１上に施される。ラン
ド領域は開口の直径そのものに比べ、ペーストを位置決
めするためのより大きなターゲットを提供する。パッド
だけに制限されるように、ラミネーションの間により少
量のペーストが使用され、絞り出されるので、隣接導体
フィーチャへの導電路を生成する可能性が低減される。
【００５３】図１２は、内部開口のために、前述の実施
例により生成される複数の内部構造を示し、当業者であ
れば、どれが相互に互いに排他的であるかが理解できよ
う。
【００５４】このように、図１０及び図１１に示される
構成ブロックは、一体構造を形成するために必要とされ
る層となる。図１の層１２、１４、１６及び１８は、前
述の方法により形成されるが、本発明はこれらにより示
される層に限られるものではない。
【００５５】図１３では、多層プリント配線基板１０の
一体構造を形成するために、個々の層１２、１４、１
６、１８がラミネートされる前に、ホールまたはバイア
２０、２２、２４及び２６の各々が、銅組成物、金、ま
たはダイアモンド・ダスト・ペーストなどの導電ペース
ト３０を付着され、これは好適には、充填材として前述
したような導電接着剤ペースト組成物である。こうした
材料は、スクリーニングまたはステンシリングなどの既
知の方法により施される。導電接着剤ペーストは、既に
充填されたバイア上に少量存在するように施される。施
されるペーストの量は、バイアのサイズ及び要求される
位置決めに依存する。導電ペーストのこれらの領域は、
ラミネーションの際に層１２、１４、１６、１８の隣接
面の間の導電性相互接続を形成する。これらの層は、ラ
ミネーション・プロセスの間に、導電路を形成するパッ
ドまたは位置合わせホール間に押し込められる、導電ペ
ースト材料を圧縮することにより接合される。
【００５６】図１４を参照すると、層１２、１４、及び
１６の鏡像として、追加の層３２、３４、３６が、層１
８に対する追加のラミネーションとして示され、積層プ
リント配線基板４０としてのより大きな構造を提供す
る。この構造は、追加のホールまたはバイア４２、４
４、及び４６を介する必要な相互接続を有し、これらの
ホールは、素子の上下層に加え、中間層の間の直接電気
相互接続を形成するように位置合わせされ、必要な数の
入出力（Ｉ／Ｏ）に対して要求されるラミネート層を有
する、できるだけ大きな素子を生成する。
【００５７】前述の構成は、非常に単純であることによ
り、多層プリント配線またはプリント回路基板を最低コ
ストで、最小の複雑性により、安価に且つ確実に生成す
る独特な方法を提供する。そこでは基本的に、相互接続
を形成する隣接層の様々なホールが、互いに適切に位置
合わせされ、適切な接触を保証するように考慮される。
このタイプの構造は、必要な数の入出力の形成を可能に
し、また、カスタマイズされたアプリケーションに対応
するプリント配線基板を形成するために、必要な数のラ
ミネート層の形成を可能にする。
【００５８】本発明により提供される利点は、設計の柔
軟性において、及び多層プリント配線の階層電気接続の
使用において容易に明らかになろう。これは層を階層的
に積み重ねることにより、高いＩ／Ｏ数を達成する。
【００５９】本発明は特に、好適な実施例に関連して述
べられてきたが、当業者であれば、形態及び詳細な面で
の他の変更についても、本発明の趣旨及び範囲から逸れ
ることなく可能であることが理解できよう。
【００６０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００６１】（１）ｚ軸電気相互接続を形成するよう
に、誘電材料から成る複数の個々の層から形成される積
層多層プリント配線基板を生成する方法であって、第１
の前記誘電層内にスルーホールを所定の配列で形成する
ステップと、前記スルーホールを導電ペーストで充填す
るステップと、少なくとも第２の前記誘電層内に、スル
ーホールを第２の配列で形成するステップと、前記第２
の誘電層内の前記スルーホールを導電ペーストで充填す
るステップと、前記第１及び第２の誘電層をそれぞれの
表面が接触するようにラミネートするステップとを含
み、前記第１の誘電層内の前記選択的スルーホールの少
なくとも一部が、前記第２の誘電層内の前記スルーホー
ルの一部に位置合わせされ、位置合わせされた前記ホー
ル内の前記導電ペーストが、互いに電気的に導通する方
法。 （２）前記第１の誘電層内の前記ホールの数及び配列
が、前記第２の誘電層内の前記ホールの数及び配列と異
なる、前記（１）記載の方法。 （３）前記第２の誘電層が前記第１の誘電層よりも少な
いスルーホールを有する、前記（２）記載の方法。 （４）第３の誘電層が多数のスルーホールを特定の配列
で形成され、前記第３のスルーホールを導電ペーストで
充填するステップと、前記第３の誘電層を前記第１の誘
電層から遠位的に、前記第２の誘電層の表面にラミネー
トするステップとを含み、前記第３の誘電層内の少なく
とも指定された前記スルーホールが、前記第２の誘電層
内及び前記第１の誘電層内の選択的スルーホールと位置
合わせされ、位置合わせされた前記スルーホール内の前
記導電ペーストが、互いに電気的に導通する、前記
（１）記載の方法。 （５）第４の誘電層が少なくとも１つのスルーホールを
形成され、前記少なくとも１つのスルーホールを導電ペ
ーストで充填するステップと、前記第４の誘電層を前記
第２の誘電層から遠位的に、前記第３の誘電層の表面に
ラミネートするステップとを含み、前記少なくとも１つ
のスルーホールが、前記第３の誘電層内のスルーホール
と位置合わせされ、位置合わせされた前記スルーホール
内の前記導電ペーストが、互いに電気的に導通する、前
記（４）記載の方法。 （６）前記第４の層内の前記少なくとも１つのスルーホ
ールが、前記第２及び第１の誘電層内のスルーホールと
電気的に導通するように位置合わせされる、前記（５）
記載の方法。 （７）導電ペーストにより充填されるスルーホールを有
する追加の誘電層が、先行する前記誘電層にラミネート
され、界面電気接続を提供する相互に位置合わせされた
スルーホールを有する、複数の層を含むプリント配線基
板構造を形成する、前記（５）記載の方法。 （８）前記誘電層の各々が有機材料から成る、前記
（１）記載の方法。 （９）前記導電ペーストが銅、銀、スズ、金及びパラジ
ウムを含む材料のグループから選択される、前記（１）
記載の方法。 （１０）前記誘電層がエポキシ・ガラス繊維材料と共に
ラミネートされる、前記（１）記載の方法。 （１１）前記誘電層が非強化エポキシまたはフォトイメ
ージング材料と共にラミネートされる、前記（１）記載
の方法。 （１２）充填された前記ホールが、ラミネーションの前
に導電接着剤を付着される、前記（１）記載の方法。 （１３）前記導電接着剤がステンシリングまたはスクリ
ーニングにより付着される、前記（１２）記載の方法。 （１４）前記ラミネーションを実現する材料が、前記誘
電層のスルーホールに一致するホール・パターンを有す
る、前記（１）記載の方法。 （１５）充填された前記ホールが、該ホール壁全体を通
じて金属被覆を付着される、前記（１）記載の方法。 （１６）充填された前記ホールが、該ホール壁全体を通
じて金属被覆を有さない、前記（１）記載の方法。 （１７）充填された前記スルーホールが、前記ペースト
充填材上に、キャップを生成する金属被覆層を有する、
前記（１）記載の方法。 （１８）充填された前記スルーホールが、前記ペースト
充填材上に、金属被覆層を有さない、前記（１）記載の
方法。 （１９）ｚ軸電気相互接続を形成するように、誘電材料
から成る複数の個々の層から形成される積層多層プリン
ト配線基板であって、導電ペーストにより充填されるス
ルーホールの配列を有する第１の誘電層と、導電ペース
トにより充填されるスルーホールの第２の配列を有する
第２の誘電層とを含み、前記第１及び第２の誘電層がそ
れぞれの表面が接触するようにラミネートされ、前記第
１の誘電層内の前記スルーホールの少なくとも一部が、
前記第２の誘電層内の前記スルーホールの一部に位置合
わせされ、位置合わせされた前記ホール内の前記導電ペ
ーストが、互いに電気的に導通するプリント配線基板。 （２０）前記第１の誘電層内の前記ホールの数及び配列
が、前記第２の誘電層内の前記ホールの数及び配列と異
なる、前記（１９）記載のプリント配線基板。 （２１）前記第２の誘電層が前記第１の誘電層よりも少
ないスルーホールを有する、前記（２０）記載のプリン
ト配線基板。 （２２）第３の誘電層が多数のスルーホールを特定の配
列で形成され、前記第３のスルーホールが導電ペースト
で充填され、前記第３の誘電層が前記第１の誘電層から
遠位的に、前記第２の誘電層の表面にラミネートされ、
前記第３の誘電層内の少なくとも指定された前記スルー
ホールが、前記第２の誘電層内及び前記第１の誘電層内
の選択的スルーホールと位置合わせされ、位置合わせさ
れた前記スルーホール内の前記導電ペーストが、互いに
電気的に導通する、前記（１９）記載のプリント配線基
板。 （２３）第４の誘電層が少なくとも１つのスルーホール
を形成され、前記少なくとも１つのスルーホールが導電
ペーストで充填され、前記第４の誘電層が前記第２の誘
電層から遠位的に、前記第３の誘電層の表面にラミネー
トされ、前記少なくとも１つのスルーホールが、前記第
３の誘電層内のスルーホールと位置合わせされ、位置合
わせされた前記スルーホール内の前記導電ペーストが、
互いに電気的に導通する、前記（２２）記載のプリント
配線基板。 （２４）前記第４の層内の前記少なくとも１つのスルー
ホールが、前記第２及び第１の誘電層内のスルーホール
と導通するように位置合わせされる、前記（２３）記載
のプリント配線基板。 （２５）導電ペーストにより充填されるスルーホールを
有する追加の誘電層が、先行する前記誘電層にラミネー
トされ、界面電気接続を提供する相互に位置合わせされ
たスルーホールを有する、複数の層を含むプリント配線
基板構造を有する、前記（２３）記載のプリント配線基
板。 （２６）前記誘電層の各々が有機材料から成る、前記
（１９）記載のプリント配線基板。 （２７）前記導電ペーストが銅、銀、スズ、金及びパラ
ジウムを含む材料のグループから選択される、前記（１
９）記載のプリント配線基板。 （２８）前記誘電層がエポキシ・ガラス繊維材料と共に
ラミネートされる、前記（１９）記載のプリント配線基
板。 （２９）前記誘電層が非強化エポキシまたはフォトイメ
ージング材料と共にラミネートされる、前記（１９）記
載のプリント配線基板。 （３０）充填された前記ホールが、ラミネーションの前
に導電接着剤を付着される、前記（１９）記載のプリン
ト配線基板。 （３１）前記導電接着剤がステンシリングまたはスクリ
ーニングにより付着される、前記（１９）記載のプリン
ト配線基板。 （３２）前記ラミネーション材料が、前記誘電層のスル
ーホールに一致するホール・パターンを設けられる、前
記（１９）記載のプリント配線基板。 （３３）充填された前記ホールが、該ホール壁全体を通
じて金属被覆を付着される、前記（１９）記載のプリン
ト配線基板。 （３４）充填された前記ホールが、該ホール壁全体を通
じて金属被覆を有さない、前記（１９）記載のプリント
配線基板。 （３５）充填された前記ホールが、前記ペースト充填材
上に、キャップを生成する金属被覆層を有する、前記
（１９）記載のプリント配線基板。 （３６）充填された前記ホールが、前記ペースト充填材
上に、金属被覆層を有さない、前記（１９）記載のプリ
ント配線基板。 （３７）前記ペーストが銅、銀、スズ、金、パラジウ
ム、及び樹脂材料を含む材料のグループから選択される
非導電ペーストである、前記（１９）記載の方法。 （３８）前記第１の誘電層が導電ペーストにより被覆さ
れる、前記（１）記載の方法。 （３９）前記第１の誘電層上に被覆される導電材料を前
記ラミネーションの間に、前記スルーホール内に導入す
ることにより、前記導電ペーストが前記スルーホール内
に充填される、前記（３８）記載の方法。 （４０）前記第１の誘電層の被覆が、マスクを用いて、
またはマスクを用いずに、選択的に行われる、前記（３
８）記載の方法。
【図面の簡単な説明】
【図１】ラミネーション前の、本発明に従うプリント配
線基板（ＰＷＢ）の別々の個々の層を示す図である。
【図２】プリント配線基板の層の形成において使用され
る、開始構造としての基本層を示す図である。
【図３】図２に続き、内壁を有する開口がベース部材を
貫通して形成された図である。
【図４】図３に続き、ベース部材のそれぞれの表面上及
び開口の内壁上に、第１の導電層が提供された図であ
る。
【図５】図４に続き、開口を永久材料により充填した後
の結果の構造を示す図である。
【図６】図５に続き、機械または化学研磨などの平坦化
ステップが実行された後の、結果の表面を示す図であ
る。
【図７】プロセスにおいて、図６と等価な状態での本発
明の第２の実施例を示す図である。
【図８】図６に続き、フォトイメージング材料の層が、
ベース部材の両側のそれぞれの面上に付着された図であ
る。
【図９】図８に続き、露光及び除去（現像）工程後のベ
ース部材を示す図である。
【図１０】図９に続き、ベース部材がエッチング・プロ
セスに晒され、露出部分内の導電材料が除去された図で
ある。
【図１１】本発明の別の実施例を示し、導電層が図６に
示されるステップに続き、ベース部材全体上にめっきさ
れ、次に図８乃至図１０と同様の処理に晒された結果の
構造を示す図である。
【図１２】内部開口として、本発明の実施例により生成
される複数の内部構造を示す図である。
【図１３】一体構造を形成するようにラミネートされた
プリント配線基板の層を示す図である。
【図１４】必要な数の入出力（Ｉ／Ｏ）を提供するため
に、必要に応じてより大きな構造を形成するための、プ
リント配線基板の複数の層のラミネーションを示す図で
ある。
【符号の説明】
７、８、１２、１４、１６、１８、３２、３４、３６
誘電層 ５、７５ 開口 ９ 内壁 １０ 多層プリント配線基板 １３ ベース部材 ２０、２２、２４、２６、４２、４４、４６ スルーホ
ール（バイア） ３０ 導電ペースト（永久材料） ４０、４１、６０、６５ 導電層 ５０ 導電プレーン ５１ クリアランス・ホール ７０、７１ フォトレジスト層（フォトイメージング
層） ７３ 非露出領域 ７５ 露出領域 ８０ コンタクト・パッド（回路トレース） ８１ ランド領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェラルド・ダブリュ・ジョーンズ アメリカ合衆国13732、ニューヨーク州ア パラチン、フォレスト・ヒル・ロード 1070 (72)発明者 ジョン・エム・ラウファー アメリカ合衆国14892、ニューヨーク州ウ ェイバリー、リンカーン・ストリート・エ クステンション 213 (72)発明者 ボヤ・アール・マルコビッチ アメリカ合衆国13760、ニューヨーク州エ ンドウェル、ジョエル・ドライブ 3611 (72)発明者 トーマス・アール・ミラー アメリカ合衆国13760、ニューヨーク州エ ンドウェル、ホリー・レーン 2914 (72)発明者 ジェームス・ピィ・パオレッティ アメリカ合衆国13760、ニューヨーク州エ ンドウェル、ストーンフィールド・ロード 710 (72)発明者 コンスタンチノス・アイ・パパトーマス アメリカ合衆国13760、ニューヨーク州エ ンディコット、コベントリー・ロード 75 (72)発明者 ジェームス・アール・スタック アメリカ合衆国13760、ニューヨーク州エ ンディコット、ジマー・アベニュー 605 Ｆターム(参考） 5E346 AA43 CC04 CC09 CC32 CC55 CC58 DD02 DD12 DD32 DD44 EE04 EE12 FF07 FF13 GG15 GG17 GG18 GG22 GG28 HH25

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】ｚ軸電気相互接続を形成するように、誘電
    材料から成る複数の個々の層から形成される積層多層プ
    リント配線基板を生成する方法であって、 第１の前記誘電層内にスルーホールを所定の配列で形成
    するステップと、 前記スルーホールを導電ペーストで充填するステップ
    と、 少なくとも第２の前記誘電層内に、スルーホールを第２
    の配列で形成するステップと、 前記第２の誘電層内の前記スルーホールを導電ペースト
    で充填するステップと、 前記第１及び第２の誘電層をそれぞれの表面が接触する
    ようにラミネートするステップとを含み、前記第１の誘
    電層内の前記選択的スルーホールの少なくとも一部が、
    前記第２の誘電層内の前記スルーホールの一部に位置合
    わせされ、位置合わせされた前記ホール内の前記導電ペ
    ーストが、互いに電気的に導通する方法。
  2. 【請求項２】前記第１の誘電層内のホールの数及び配列
    が、前記第２の誘電層内のホールの数及び配列と異な
    る、請求項１記載の方法。
  3. 【請求項３】前記第２の誘電層が前記第１の誘電層より
    も少ないスルーホールを有する、請求項２記載の方法。
  4. 【請求項４】第３の誘電層が多数のスルーホールを特定
    の配列で形成され、 前記第３のスルーホールを導電ペーストで充填するステ
    ップと、 前記第３の誘電層を前記第１の誘電層から遠位的に、前
    記第２の誘電層の表面にラミネートするステップとを含
    み、前記第３の誘電層内の少なくとも指定された前記ス
    ルーホールが、前記第２の誘電層内及び前記第１の誘電
    層内の選択的スルーホールと位置合わせされ、位置合わ
    せされた前記スルーホール内の前記導電ペーストが、互
    いに電気的に導通する、請求項１記載の方法。
  5. 【請求項５】第４の誘電層が少なくとも１つのスルーホ
    ールを形成され、 前記少なくとも１つのスルーホールを導電ペーストで充
    填するステップと、 前記第４の誘電層を前記第２の誘電層から遠位的に、前
    記第３の誘電層の表面にラミネートするステップとを含
    み、前記少なくとも１つのスルーホールが、前記第３の
    誘電層内のスルーホールと位置合わせされ、位置合わせ
    された前記スルーホール内の前記導電ペーストが、互い
    に電気的に導通する、請求項４記載の方法。
  6. 【請求項６】前記第４の層内の前記少なくとも１つのス
    ルーホールが、前記第２及び第１の誘電層内のスルーホ
    ールと電気的に導通するように位置合わせされる、請求
    項５記載の方法。
  7. 【請求項７】導電ペーストにより充填されるスルーホー
    ルを有する追加の誘電層が、先行する前記誘電層にラミ
    ネートされ、界面電気接続を提供する相互に位置合わせ
    されたスルーホールを有する、複数の層を含むプリント
    配線基板構造を形成する、請求項５記載の方法。
  8. 【請求項８】前記誘電層の各々が有機材料から成る、請
    求項１記載の方法。
  9. 【請求項９】前記導電ペーストが銅、銀、スズ、金及び
    パラジウムを含む材料のグループから選択される、請求
    項１記載の方法。
  10. 【請求項１０】前記誘電層がエポキシ・ガラス繊維材料
    と共にラミネートされる、請求項１記載の方法。
  11. 【請求項１１】前記誘電層が非強化エポキシまたはフォ
    トイメージング材料と共にラミネートされる、請求項１
    記載の方法。
  12. 【請求項１２】充填された前記ホールが、ラミネーショ
    ンの前に導電接着剤を付着される、請求項１記載の方
    法。
  13. 【請求項１３】前記導電接着剤がステンシリングまたは
    スクリーニングにより付着される、請求項１２記載の方
    法。
  14. 【請求項１４】前記ラミネーションを実現する材料が、
    前記誘電層のスルーホールに一致するホール・パターン
    を有する、請求項１記載の方法。
  15. 【請求項１５】充填された前記ホールが、該ホール壁全
    体を通じて金属被覆を付着される、請求項１記載の方
    法。
  16. 【請求項１６】充填された前記ホールが、該ホール壁全
    体を通じて金属被覆を有さない、請求項１記載の方法。
  17. 【請求項１７】充填された前記スルーホールが、前記ペ
    ースト充填材上に、キャップを生成する金属被覆層を有
    する、請求項１記載の方法。
  18. 【請求項１８】充填された前記スルーホールが、前記ペ
    ースト充填材上に、金属被覆層を有さない、請求項１記
    載の方法。
  19. 【請求項１９】ｚ軸電気相互接続を形成するように、誘
    電材料から成る複数の個々の層から形成される積層多層
    プリント配線基板であって、 導電ペーストにより充填されるスルーホールの配列を有
    する第１の誘電層と、 導電ペーストにより充填されるスルーホールの第２の配
    列を有する第２の誘電層とを含み、前記第１及び第２の
    誘電層がそれぞれの表面が接触するようにラミネートさ
    れ、前記第１の誘電層内の前記スルーホールの少なくと
    も一部が、前記第２の誘電層内の前記スルーホールの一
    部に位置合わせされ、位置合わせされた前記ホール内の
    前記導電ペーストが、互いに電気的に導通するプリント
    配線基板。
  20. 【請求項２０】前記第１の誘電層内の前記ホールの数及
    び配列が、前記第２の誘電層内の前記ホールの数及び配
    列と異なる、請求項１９記載のプリント配線基板。
  21. 【請求項２１】前記第２の誘電層が前記第１の誘電層よ
    りも少ないスルーホールを有する、請求項２０記載のプ
    リント配線基板。
  22. 【請求項２２】第３の誘電層が多数のスルーホールを特
    定の配列で形成され、 前記第３のスルーホールが導電ペーストで充填され、 前記第３の誘電層が前記第１の誘電層から遠位的に、前
    記第２の誘電層の表面にラミネートされ、 前記第３の誘電層内の少なくとも指定された前記スルー
    ホールが、前記第２の誘電層内及び前記第１の誘電層内
    の選択的スルーホールと位置合わせされ、位置合わせさ
    れた前記スルーホール内の前記導電ペーストが、互いに
    電気的に導通する、請求項１９記載のプリント配線基
    板。
  23. 【請求項２３】第４の誘電層が少なくとも１つのスルー
    ホールを形成され、 前記少なくとも１つのスルーホールが導電ペーストで充
    填され、 前記第４の誘電層が前記第２の誘電層から遠位的に、前
    記第３の誘電層の表面にラミネートされ、 前記少なくとも１つのスルーホールが、前記第３の誘電
    層内のスルーホールと位置合わせされ、位置合わせされ
    た前記スルーホール内の前記導電ペーストが、互いに電
    気的に導通する、請求項２２記載のプリント配線基板。
  24. 【請求項２４】前記第４の層内の前記少なくとも１つの
    スルーホールが、前記第２及び第１の誘電層内のスルー
    ホールと導通するように位置合わせされる、請求項２３
    記載のプリント配線基板。
  25. 【請求項２５】導電ペーストにより充填されるスルーホ
    ールを有する追加の誘電層が、先行する前記誘電層にラ
    ミネートされ、界面電気接続を提供する相互に位置合わ
    せされたスルーホールを有する、複数の層を含むプリン
    ト配線基板構造を有する、請求項２３記載のプリント配
    線基板。
  26. 【請求項２６】前記誘電層の各々が有機材料から成る、
    請求項１９記載のプリント配線基板。
  27. 【請求項２７】前記導電ペーストが銅、銀、スズ、金及
    びパラジウムを含む材料のグループから選択される、請
    求項１９記載のプリント配線基板。
  28. 【請求項２８】前記誘電層がエポキシ・ガラス繊維材料
    と共にラミネートされる、請求項１９記載のプリント配
    線基板。
  29. 【請求項２９】前記誘電層が非強化エポキシまたはフォ
    トイメージング材料と共にラミネートされる、請求項１
    ９記載のプリント配線基板。
  30. 【請求項３０】充填された前記ホールが、ラミネーショ
    ンの前に導電接着剤を付着される、請求項１９記載のプ
    リント配線基板。
  31. 【請求項３１】前記導電接着剤がステンシリングまたは
    スクリーニングにより付着される、請求項１９記載のプ
    リント配線基板。
  32. 【請求項３２】前記ラミネーション材料が、前記誘電層
    のスルーホールに一致するホール・パターンを設けられ
    る、請求項１９記載のプリント配線基板。
  33. 【請求項３３】充填された前記ホールが、該ホール壁全
    体を通じて金属被覆を付着される、請求項１９記載のプ
    リント配線基板。
  34. 【請求項３４】充填された前記ホールが、該ホール壁全
    体を通じて金属被覆を有さない、請求項１９記載のプリ
    ント配線基板。
  35. 【請求項３５】充填された前記ホールが、前記ペースト
    充填材上に、キャップを生成する金属被覆層を有する、
    請求項１９記載のプリント配線基板。
  36. 【請求項３６】充填された前記ホールが、前記ペースト
    充填材上に、金属被覆層を有さない、請求項１９記載の
    プリント配線基板。
  37. 【請求項３７】前記ペーストが銅、銀、スズ、金、パラ
    ジウム、及び樹脂材料を含む材料のグループから選択さ
    れる非導電ペーストである、請求項１９記載の方法。
  38. 【請求項３８】前記第１の誘電層が導電ペーストにより
    被覆される、請求項１記載の方法。
  39. 【請求項３９】前記第１の誘電層上に被覆される導電材
    料を前記ラミネーションの間に、前記スルーホール内に
    導入することにより、前記導電ペーストが前記スルーホ
    ール内に充填される、請求項３８記載の方法。
  40. 【請求項４０】前記第１の誘電層の被覆が、マスクを用
    いて、またはマスクを用いずに、選択的に行われる、請
    求項３８記載の方法。
JP2002060395A 2001-03-19 2002-03-06 プリント配線基板構造及びこれの製造方法 Expired - Lifetime JP3721139B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/812,261 US6593534B2 (en) 2001-03-19 2001-03-19 Printed wiring board structure with z-axis interconnections
US09/812261 2001-03-19

Publications (2)

Publication Number Publication Date
JP2002314253A true JP2002314253A (ja) 2002-10-25
JP3721139B2 JP3721139B2 (ja) 2005-11-30

Family

ID=25209038

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002060395A Expired - Lifetime JP3721139B2 (ja) 2001-03-19 2002-03-06 プリント配線基板構造及びこれの製造方法

Country Status (3)

Country Link
US (1) US6593534B2 (ja)
JP (1) JP3721139B2 (ja)
TW (1) TW522774B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004016054A1 (ja) * 2002-08-07 2004-02-19 Denso Corporation 配線基板および配線基板の接続構造
US6809269B2 (en) * 2002-12-19 2004-10-26 Endicott Interconnect Technologies, Inc. Circuitized substrate assembly and method of making same
US7679591B2 (en) * 2004-07-09 2010-03-16 Au Optronics Corporation Light emitting display device
US7253502B2 (en) 2004-07-28 2007-08-07 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal organic memory device, electrical assembly utilizing same, and information handling system utilizing same
JP2006093549A (ja) * 2004-09-27 2006-04-06 Orion Denki Kk プリント基板にアース接続用ランドを備えた電子機器
JP4608297B2 (ja) * 2004-12-06 2011-01-12 インターナショナル・ビジネス・マシーンズ・コーポレーション 積層配線基板の製造方法
JP2007129124A (ja) * 2005-11-07 2007-05-24 Matsushita Electric Ind Co Ltd 多層プリント配線基板及びその製造方法
US7629559B2 (en) * 2005-12-19 2009-12-08 Endicott Interconnect Technologies, Inc. Method of improving electrical connections in circuitized substrates
US7547577B2 (en) * 2006-11-14 2009-06-16 Endicott Interconnect Technologies, Inc. Method of making circuitized substrate with solder paste connections
US7800916B2 (en) 2007-04-09 2010-09-21 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal stacked semiconductor chips, method of making same, electrical assembly utilizing same and information handling system utilizing same
US8299371B2 (en) 2010-12-20 2012-10-30 Endicott Interconnect Technologies, Inc. Circuitized substrate with dielectric interposer assembly and method
TWI617225B (zh) * 2010-12-24 2018-03-01 Ｌｇ伊諾特股份有限公司 印刷電路板及其製造方法
TWI542264B (zh) * 2010-12-24 2016-07-11 Ｌｇ伊諾特股份有限公司 印刷電路板及其製造方法
KR20140048564A (ko) * 2012-10-16 2014-04-24 삼성전기주식회사 코어기판, 그의 제조방법 및 메탈 비아용 구조체
US20150257316A1 (en) * 2014-03-07 2015-09-10 Bridge Semiconductor Corporation Method of making thermally enhanced wiring board having isolator incorporated therein
US11291146B2 (en) 2014-03-07 2022-03-29 Bridge Semiconductor Corp. Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
CN111385963A (zh) * 2018-12-29 2020-07-07 深南电路股份有限公司 一种多层线路板及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6130059A (ja) 1984-07-20 1986-02-12 Nec Corp 半導体装置の製造方法
US5456004A (en) * 1994-01-04 1995-10-10 Dell Usa, L.P. Anisotropic interconnect methodology for cost effective manufacture of high density printed circuit boards
WO1996001497A1 (de) 1994-07-05 1996-01-18 Siemens Aktiengesellschaft Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
JP3290041B2 (ja) 1995-02-17 2002-06-10 インターナショナル・ビジネス・マシーンズ・コーポレーション 多層プリント基板、多層プリント基板の製造方法
US5670750A (en) * 1995-04-27 1997-09-23 International Business Machines Corporation Electric circuit card having a donut shaped land
US5744285A (en) * 1996-07-18 1998-04-28 E. I. Du Pont De Nemours And Company Composition and process for filling vias
US6245696B1 (en) * 1999-06-25 2001-06-12 Honeywell International Inc. Lasable bond-ply materials for high density printed wiring boards

Also Published As

Publication number Publication date
TW522774B (en) 2003-03-01
US6593534B2 (en) 2003-07-15
US20020131229A1 (en) 2002-09-19
JP3721139B2 (ja) 2005-11-30

Similar Documents

Publication Publication Date Title
US5129142A (en) Encapsulated circuitized power core alignment and lamination
US5229550A (en) Encapsulated circuitized power core alignment and lamination
US4663497A (en) High density printed wiring board
US5260518A (en) Multilayer circuit board for mounting ICs and method of manufacturing the same
US5891795A (en) High density interconnect substrate
US5985760A (en) Method for manufacturing a high density electronic circuit assembly
JP2002314253A (ja) ｚ軸相互接続を有するプリント配線基板構造
US8726495B2 (en) Multi-layer board manufacturing method thereof
US7754598B2 (en) Method for manufacturing coreless packaging substrate
US20050251997A1 (en) Method for forming printed circuit board
JP2003031925A (ja) 同一平面回路フィーチャを有する構造およびその製法
JP2003209366A (ja) フレキシブル多層配線基板およびその製造方法
JP2007081157A (ja) 多層配線基板及びその製造方法
JP3577421B2 (ja) 半導体装置用パッケージ
US8409982B2 (en) Method of forming solid blind vias through the dielectric coating on high density interconnect (HDI) substrate materials
US20120243155A1 (en) Conductive metal nub for enhanced electrical interconnection, and information handling system utilizing same
CN110366310B (zh) 软硬复合板及其制法
JP2002324962A (ja) インダクタ内蔵のプリント配線板及びその製造方法
JP2002290048A (ja) 多層回路基板におけるビア形成方法
KR101523840B1 (ko) 프린트 배선판 및 프린트 배선판의 제조 방법
JP2005236220A (ja) 配線基板と配線基板の製造方法、および半導パッケージ
JP2005203457A (ja) 部品内蔵配線板の製造方法
JP2001308484A (ja) 回路基板及びその製造方法
KR100630913B1 (ko) 인쇄회로기판의 제조방법
AU565755B2 (en) High density printed wiring board

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050222

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050519

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050624

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050830

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050909

R150 Certificate of patent or registration of utility model

Ref document number: 3721139

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080916

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090916

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090916

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100916

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100916

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110916

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120916

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130916

Year of fee payment: 8

EXPY Cancellation because of completion of term