TWI450316B - 三維電感器與轉換器 - Google Patents

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Description

三維電感器與轉換器
本發明大體上係關於積體電路器件，且更特定言之，係關於使用穿孔之實施於積體電路中之電感器與轉換器。
電感器與轉換器用於廣泛各種積體電路應用(包括射頻(RF)積體電路應用)中。晶片上電感器為可將能量儲存於由穿過其之電流所產生的磁場中之被動電組件。電感器可為形如包括一或多個「匝」之線圈之導體。該等匝將由流經該導體之每一匝的電流所誘發的磁場通量集中於該等電感器匝內之「電感性」區域中。匝之數目與匝之大小影響電感。
具有耦合磁通量之兩個(或兩個以上)電感器形成轉換器。轉換器為將電能自一電路經由電感性耦合之導體轉移至另一電路之器件，該等電感性耦合之導體通常為形成該轉換器之電感器的線圈或匝。第一或「初級」電感器中之變化電流在第二或「次級」電感器中誘發變化電壓。若將負載耦合至該次級電感器，則電流將在該次級電感器中流動且電能將自該初級電路經由該轉換器流動至該負載。
在積體電路晶粒及電路封裝中實施的習知電感器可具有若干缺點。可藉由在導電層中形成螺線跡線或螺旋跡線以形成電感器匝來製造此等電感器。在一些狀況中，此等跡線可耦合至鄰近層中之跡線以達成較高電感。不幸的是，該等電感器可消耗過量金屬層資源，且在無不合需要之按 比例調整的情況下，可能不會提供充分的電流容量或足夠高的品質因數。另外，因為該等電感器之電感性區域相對於封裝基板及電路晶粒中的其他跡線層實質上平行，所以該等電感性區域可對該積體電路內之其他組件具有不良的電磁干擾(EMI)效應及/或其電感器特性可受該基板或電路晶粒內的鄰近導體負面影響。
圖1展示CMOS技術100之橫截面，其包括三個區段：重分配設計層(RDL)區段102、前段製程(FEOL)區段104及後段製程(BEOL)區段106。FEOL區段104包括基板108且BEOL區段106包括複數個金屬層M1至Mn。FEOL區段104之高度或厚度114通常遠大於BEOL區段106之高度或厚度110。接近於基板108的BEOL區段106之金屬層用於器件之間的互連件，且習知電感器可誘發至周圍層之不良耦合。因而，為提供用於互連件之空間並最小化由習知電感器導致的不良耦合，遠離基板108之BEOL區段106中之電感器可用高度112小於BEOL區段106之總高度110。按照慣例，通常在BEOL區段106中之金屬層M1至Mn中之一或多者中使用二維幾何結構來製造晶片上電感器。
在圖2中說明具有兩個輸入埠202、204之例示性對稱單匝電感器200之俯視圖。可藉由對稱線206來分割對稱電感器200，以使得在對稱線206之一側上的第一半電感器208具有與在對稱線206之另一側上的第二半電感器210相同之尺寸。然而，因為電感值與用以形成電感器之金屬線的總長度成比例，所以對稱電感器200之單匝電感器幾何結構 具有電感劣勢，此係因該電感器僅具有單一匝。額外匝或金屬長度可增加電感值。
習知晶片上電感器與電晶體之間的尺寸比可提供可由BEOL金屬層中的電感器消耗的相對過量之金屬層資源的評價。習知晶片上電感器可佔據300μm×300μm(即，90,000μm2 )之面積。與之相比，使用一可用特徵大小，一電晶體可佔據0.09μm2 之面積。因而，由該電感器消耗的空間與由該電晶體消耗的空間之間的晶片大小比為1,000,000：1。此外，歸因於CMOS技術按比例調整，每mm2 之晶片成本繼續增加，此係因為被動器件之BEOL不按比例調整，而主動器件之FEOL按比例調整。因而，電感器或轉換器之晶片成本極高且可能在較進階之技術節點(例如，45nm或32nm)中增加。
在圖3中說明例示性螺旋多匝電感器300之俯視圖。該螺旋架構可用以增加電感值。螺旋多匝電感器300不具有類似於單匝電感器200之對稱性，但歸因於增加之總串聯金屬長度，其具有增加之電感值。缺乏對稱性給予電感器300之輸入以極性。因為電感器300之電感值與用以形成電感器300之總串聯金屬長度成比例，所以電感值受形成該等電感器匝的金屬導體之寬度、該等匝之間的空間、該金屬導體之直徑及螺旋中之匝的數目影響。至電感器300之輸入通常引出至該電感器結構之同一側。螺旋多匝電感器300包括多匝螺旋部分302、第一輸入304及第二輸入306，第二輸入306自螺旋終點308引出至與第一輸入304相同之 電感器300之一側。引線310用以自電感器300之螺旋終點308引出第二輸入306。在此組態中，相對於單匝電感器200，多匝電感器300具有一些劣勢。多匝電感器300需要兩個金屬層：一金屬層，其用於第一輸入304及螺旋部分302以增加電感；及一第二金屬層，其用於引線310以自螺旋終點308引出第二輸入306。與之相比，單匝電感器200可實施於一個金屬層上。歸因於螺旋多匝電感器300之多匝部分302與引線310交叉，其亦具有重疊區312及314，重疊區312及314可導致該等層之間的電容耦合。此等重疊區312、314之此等電容耦合可使電感器300之效能降級。
由於金屬層M1至Mn亦用於器件之間的互連件以及除了製造諸如電感器200及300之電感器之外的其他目的，因此電感器可用高度112小於BEOL區段106之總高度110。此等類型之電感器亦將誘發至周圍層之不良耦合。為降低至基板之耦合，此等類型之電感器通常置於上部金屬層中。此外，在與電感器200或300相同之金屬層上的其他器件或互連件與該電感器分離達隔離距離(例如，100微米)，以防止在該電感器與其他器件或互連件之間的磁耦合。此隔離距離藉由電路與電感器磁場之間的所需隔離來確定，且加入至由該電感器消耗之面積，且因而增加該晶粒之成本。
一種用以進一步增加電感器之總金屬長度的習知方法為金屬串聯堆疊。圖4說明包括在BEOL區段106中之金屬層M1至Mn中形成的三個不同金屬層402、404、406之電感器400。金屬層402與404分離達距離412，且金屬層404與406 分離達距離414。藉由垂直連接器408及410串聯連接金屬層402、404、406。三層電感器400具有在金屬層402上之第一輸入416及在金屬層406上之第二輸入418。使用與圖3中所展示之引線310相似之在另一層上之引線，可將第二輸入418引出至與第一輸入416相同之該電感器結構之一側。金屬層402、404、406之間的距離412、414相對於金屬層402、404、406中之每一者上的螺旋形狀之直徑(例如，200μm)極小(例如，2μm至3μm)。因而，垂直連接器408及410之長度對整體電感器長度僅貢獻可忽略不計的量。電感器400之總金屬長度約3倍於電感器300之總金屬長度。然而，三層電感器400按照慣例具有不到3倍於電感器300之電感值的電感值，此係因為歸因於該多個層之間的磁場消除(magnetic field cancellation)，總電感減小。因而，歸因於BEOL區段106之製程約束，使用金屬堆疊來增加電感值的能力有限。
注意到對於以上電感器組態中之任一者，電感隨總金屬導體長度而變。因而不論何種技術，該電感器大小皆相同。用於此等電感器之每一金屬層可或者為數十億個或數十億個以上電晶體提供空間。另外，因為該等電感器之電感性區域相對於其他跡線層實質上平行，所以該等電感性區域對積體電路內之其他組件具有不良電磁干擾(EMI)效應及/或其電感器特性可受鄰近導體負面影響。
電感器之此等問題在由兩個或兩個以上電感器構成的轉換器之狀況下倍增。在圖5中說明在一晶片之BEOL區段中 的轉換器500之例示性實施。該晶片包括BEOL區段502(其中，實施轉換器500)及FEOL區段504。FEOL區段504包括基板506及沈積於基板506之頂部上的用於摻雜及其他目的之各種上層(該晶片之主動器件通常位於該等上層中)。轉換器500包括電感性耦合之第一電感器510及第二電感器512。在此實施方案中，BEOL區段502中之金屬層逐漸變厚以調諧第一電感器510與第二電感器512的電感值。為清晰起見，圖5之右側展示轉換器500之符號表示。第一電感器510具有用於連接至該晶片上之電路的第一輸入P1及耦合至接地之第二輸入。第二電感器512具有用於連接至該晶片上之另一電路的第一輸入P2及亦耦合至接地之第二輸入。該符號表示亦說明第一電感器510與第二電感器512之間的在轉換器500中的電感性耦合。類似於以上所描述之電感器，此電感器實施方案消耗成本極高之大量面積。
因而，將需要具有一種用於轉換器與積體電路中之新型電感器，該新型電感器可在較少空間中產生較高電感值，可利用較小特徵大小之進展，或對積體電路內之其他組件具有較少電磁干擾效應。
一種使用矽穿孔(TSV)之三維晶片上電感器可用於積體電路及轉換器中。該三維晶片上電感器可在較少空間中產生較高電感且因而釋放許多寶貴的晶片上資源。該三維晶片上電感器可利用較小特徵大小之進展並因新穎技術而縮小。該三維晶片上電感器歸因於TSV之整合而具有垂直態 樣且可對該積體電路內之其他組件具有較少電磁干擾效應。亦可遮蔽該三維晶片上電感器之TSV以減少對周圍組件之電磁干擾效應。
該三維晶片上電感器包括一第一金屬層之複數個片段、一第二金屬層之複數個片段、一第一電感器輸入、一第二電感器輸入，及耦合該第一金屬層之複數個片段與該第二金屬層之複數個片段之複數個矽穿孔。該複數個矽穿孔及該等片段在該第一電感器輸入與該第二電感器輸入之間形成一連續、非相交路徑。該第一金屬層可為一在該晶片之後段製程區段中之金屬層。該第二金屬層可位於該晶片之一重分配設計層中。
該三維晶片上電感器可具有一對稱或非對稱幾何結構。在一對稱幾何結構中，該第一電感器輸入及該第二電感器輸入位於該第一金屬層及該第二金屬層中之一者中，且該晶片上電感器具有一圍繞一在該第一電感器輸入與該第二電感器輸入之間穿過之對稱線的對稱幾何結構。在一非對稱幾何結構中，該第一電感器輸入位於該第一金屬層及該第二金屬層中之一者中，且該第二電感器輸入位於另一金屬層中。
該複數個矽穿孔可以一規則陣列圖案分佈。該規則陣列圖案之矽穿孔可由一包含複數個接地矽穿孔之周邊圍繞，其中該複數個接地矽穿孔耦合至接地。此等接地矽穿孔可在該晶片中顯著地減少該電感器對周圍器件之電磁干擾。
亦揭示一種三維晶片上轉換器。該三維晶片上轉換器包 括一第一晶片上電感器及一第二晶片上電感器。該第一晶片上電感器及該第二晶片上電感器中之每一者包括在一第一金屬層中之複數個第一片段、在一第二金屬層中之複數個第二片段、一第一電感器輸入、一第二電感器輸入，及耦合該複數個第一片段與該複數個第二片段以在該第一電感器輸入與該第二電感器輸入之間形成一連續、非相交路徑之複數個矽穿孔。該第一晶片上電感器電感性耦合至該第二晶片上電感器，且該第一晶片上電感器除經由接地而耦合之外不實體耦合至該第二晶片上電感器。該第一電感器輸入及該第二電感器輸入可位於該第一金屬層及該第二金屬層中之一者中。該第一金屬層可為該晶片之後段製程區段中之金屬層中之一者。該第二金屬層可位於該晶片之一重分配設計層中。該第一晶片上電感器之複數個矽穿孔可以一規則陣列圖案分佈，且該第二晶片上電感器之複數個矽穿孔可以一規則陣列圖案分佈。亦可遮蔽該等矽穿孔以減少對周圍器件之電磁干擾。
亦揭示一種三維晶片上射頻放大器。該三維晶片上射頻放大器包括一第一晶片上轉換器、一第二晶片上轉換器，及一第一晶片上電晶體。該第一晶片上轉換器包括一第一晶片上電感器及一第二晶片上電感器。該第二晶片上轉換器包括一第三晶片上電感器及一第四晶片上電感器。該第一晶片上電晶體包括一閘極、一汲極及一源極。該第一晶片上電感器、該第二晶片上電感器、該第三晶片上電感器及該第四晶片上電感器中之每一者包括：在一第一金屬層 中之複數個第一片段；在一第二金屬層中之複數個第二片段；一第一電感器輸入；一第二電感器輸入；及耦合該複數個第一片段與該複數個第二片段以在該第一電感器輸入與該第二電感器輸入之間形成一連續、非相交路徑之複數個矽穿孔。該第一晶片上電感器電感性耦合至該第二晶片上電感器，該第三晶片上電感器電感性耦合至該第四晶片上電感器，且該第一晶片上電感器、該第二晶片上電感器、該第三晶片上電感器及該第四晶片上電感器除了經由接地而耦合之外並不彼此實體耦合。該第二晶片上電感器之第一電感器輸入耦合至該第一晶片上電晶體之閘極。該第三晶片上電感器之第一電感器輸入耦合至該第一晶片上電晶體之汲極。該第一晶片上電感器、該第二晶片上電感器、該第三晶片上電感器及該第四晶片上電感器之第二電感器輸入耦合至接地。該晶片上電晶體之源極耦合至接地。該第一電感器輸入及該第二電感器輸入可位於該第一金屬層及該第二金屬層中之一者中。該第一金屬層可為一在該晶片之後段製程區段中之金屬層。該第二金屬層可位於該晶片之一重分配設計層中。該等晶片上電感器中之每一者之複數個矽穿孔可以一規則陣列圖案分佈且可加以遮蔽。
該三維晶片上放大器亦可包括一第五電感器、一第六電感器及一包括一閘極、一汲極及一源極之第二晶片上電晶體。該第二晶片上電晶體之閘極可耦合至該第一晶片上電晶體之汲極；該第二晶片上電晶體之汲極可耦合至該第三 晶片上電感器之第一電感器輸入，該第二晶片上電晶體之源極可耦合至接地；該第五晶片上電感器及該第六晶片上電感器之第一電感器輸入可耦合至一供應電壓；該第五電感器之第二電感器輸入可耦合至該第一晶片上電晶體之汲極；且該第六電感器之第二電感器輸入可耦合至該第二晶片上電晶體之汲極。該第五晶片上電感器及該第六晶片上電感器中之每一者可包括在一第一金屬層中之複數個第一片段、在一第二金屬層中之複數個第二片段，及耦合該複數個第一片段與該複數個第二片段以分別在該第五電感器及該第六電感器之第一電感器輸入與第二電感器輸入之間形成一連續、非相交路徑之複數個矽穿孔。該第五電感器之第一及第二電感器輸入位於該第一金屬層及該第二金屬層中之一者中。該第六電感器之第一及第二電感器輸入位於該第一金屬層及該第二金屬層中之一者中。
為更完全地理解本發明，現參考以下詳細描述及隨附圖式。
類似於圖1，圖6展示CMOS技術600之橫截面，該CMOS技術600包括三個區段：重分配設計層(RDL)區段602、前段製程(FEOL)區段604，及後段製程(BEOL)區段606。FEOL區段604包括具有用於主動器件之若干頂層的基板608且BEOL區段606包括可複數個金屬層M1至Mn，該等金屬層中之一部分610可用於習知電感器。FEOL區段604之高度遠大於可用於BEOL區段606中之電感器610的高度。 在一非限制性例示性實施例中，FEOL區段604可具有約200μm之高度，而可用於BEOL區段606中之電感器610的高度可為約10μm。
圖6亦展示包括複數個垂直矽穿孔(TSV)622之整合的電感器620之例示性實施例之分解前視圖。如下文所解釋，電感器620主要位於CMOS技術600之FEOL區段604中且延伸至RDL區段602及BEOL區段606中。該等TSV 622穿過基板608且耦合RDL區段602與BEOL區段606之M1層。TSV高度630可50倍於BEOL區段606中之電感器可用高度610。TSV 622增加電感器620之總長度，該總長度增加該電感值，此係因為電感器串聯長度與電感值成正比。如圖6中所展示，在三維幾何結構中，每一TSV之頂部可藉由M1金屬層中之金屬片段626耦合至其他TSV且每一TSV之底部可藉由RDL區段602中之金屬片段624耦合至其他TSV。
諸如電感器200、300及400之習知二維晶片上電感器設計限制於藉由增加電感器面積來增加電感密度，此係因為BEOL中之金屬層之間的距離可忽略不計。舉例而言，金屬層402、404、406之間的距離412、414可為2μm至3μm，而金屬層402、404、406中之每一者上的螺旋形狀之直徑可為200μm至300μm。因此，習知電感器設計實際上限制於二維最佳化。藉由在該電感器設計中整合TSV，TSV之垂直高度(例如，200μm)及連接該等TSV的片段之水平間距(例如，20μm)可為顯著的。因此，可在三維中設計並最佳化TSV電感器。
TSV電感器亦可顯示實質上對稱之幾何結構。圖7展示例示性電感器700之俯視圖。電感器700包括穿過基板之複數個TSV 702、在BEOL區段中之M1層中之複數個M1片段704，及在RDL區段中之複數個RDL片段706。電感器700亦包括一對電感器輸入708、710。注意到在三維中設計電感器700；因此M1片段704與RDL片段706垂直地分離達TSV 702所穿過的FEOL區段604之厚度或高度。電感器700具有一對稱設計。圖8說明電感器700之簡化二維形狀800，其用以展示電感器700圍繞在電感器輸入708、710之間穿過的中心線之對稱性。
此三維TSV電感器可因而提供在電感密度與對稱幾何結構上之優勢。該三維電感器可藉由具有RDL及M1互連件之規則TSV陣列之對稱連接及該等電感器輸入之對稱定位來具有對稱結構。亦藉由該等TSV之垂直高度來增加電感密度。
圖9展示電感器700之三維視圖，電感器700包括穿過該基板之複數個TSV 702、在BEOL區段之M1層中之複數個M1片段704、在RDL區段中之複數個RDL片段706，及該對電感器輸入708、710。注意到TSV高度及片段長度未按比例繪製。例示性TSV高度可包括50μm或200μm且例示性連接器長度可為20μm或50μm。為最小化對周圍器件之干擾，電感器700可由耦合至接地的TSV之相似分隔之正方形圍繞。亦可使用已知用以最小化電磁干擾之其他方法。
作為一實例且並非限制，具有電感器700之結構的例示 性電感器可具有100μm之TSV高度、20μm之TSV直徑，及具有20μm之長度的M1及RDL片段。電感器700具有64個TSV、32個M1片段及31個RDL片段。因而，具有以上例示性尺寸之實施例將具有64*100+(32+31)*20μm之總電感器長度(其等於7.66mm)，且將具有約90μm×90μm之水平橫截面。此實施例之電感值為約12nH。與之相比，具有200μm×200μm之例示性水平橫截面的圖3中之螺旋電感器300佔據超過4倍於該三維TSV電感器之面積的面積，且取決於跡線厚度與間隔，螺旋電感器300通常具有約0.64nH之電感。
圖10展示替代非對稱電感器1000之三維視圖。電感器1000包括複數個TSV 1002、在BEOL區段(底部)之M1層中之複數個M1片段1006，及在RDL區段(頂部)中之複數個RDL片段1004。電感器1000亦包括在BEOL區段中之第一電感器輸入1008及第二電感器輸入1010。圖10中之頂部部分展示自晶片移除之電感器1000，且該圖之底部部分說明至電感器輸入1008、1010之連接。第一電感器輸入1008耦合至TSV 1012，且第二電感器輸入1010耦合至TSV 1014。注意到電感器1000具有不對稱螺旋形狀。電感器輸入1008、1010耦合至基板1016中之電路1018。TSV 1002亦穿過基板1016。M1片段1006位於BEOL區段中之M1層中且至少耦合至中心TSV 1014之電感器輸入1010位於BEOL區段中之另一金屬層中。電路1018可接著耦合至BEOL區段中之一或多個金屬層中。
圖11展示用以藉由電感器及轉換器獲得較高密度之三維晶粒堆疊方法。此晶粒堆疊技術始於圖11之左上方的區塊100中之第一晶粒1100及圖11之右側的區塊105中之第二晶粒1150。
第一晶粒1100包括BEOL區段1102及FEOL區段1104。FEOL區段1104包括基板1108及上層1110(複數個主動器件實施於該等上層1110中)。BEOL區段1102包括複數個金屬層，該複數個金屬層包括最接近基板1108之第一金屬層1112及最遠離基板1108之頂部金屬層1106，其中至少一金屬層包括電感器。BEOL區段1102位於第一晶粒1100之正面(FS)且FEOL區段1104之基板1108當前位於第一晶粒1100之背面(BS)。
區塊101展示矽穿孔(TSV)1120，其穿孔穿過上層1110及FEOL區段1104之基板1108之一部分。在此區塊中，基板1108具有厚度t1。TSV 1120之頂部耦合至BEOL區段1102中之第一金屬層1112。
區塊102展示在基板薄化之後的第一晶粒1100。該基板薄化製程將基板1108之厚度自厚度t1減小至厚度t2。該基板薄化製程在基板1108之底部暴露TSV 1120之底端。
區塊103展示在基板1108之底部添加RDL層1130之後的第一晶粒1100。RDL區段1130現位於第一晶粒1100之背面。RDL區段1130包括將TSV 1120之底端耦合至位於晶粒1100之背面的信號輸入1132之導體，從而形成自信號輸入1132穿經RDL區段1130及TSV 1120至BEOL區段1102中之 第一金屬層1112之導電路徑。
區塊104展示第一晶粒1100之倒裝，以使得位於第一晶粒1100之正面的BEOL區段1102之金屬層現處於底部，且位於第一晶粒1100之背面的RDL區段1130現處於頂部。
區塊105展示包括BEOL區段1152及FEOL區段1154之第二晶粒1150。BEOL區段1152包括複數個金屬層，該複數個金屬層包括最遠離基板1158之頂部金屬層1156，其中至少一金屬層包括電感器。FEOL區段1154包括基板1158及上層1160(複數個主動器件實施於該等上層1160中)。BEOL區段1152位於第二晶粒1150之正面(FS)且FEOL區段1154之基板1158位於第二晶粒1150之背面(BS)。
區塊106展示第二晶粒1150之倒裝，以使得位於第二晶粒1150之正面的BEOL區段1152之金屬層現處於底部，且位於第二晶粒1150之背面的基板1158現處於頂部。
區塊107展示使用微凸塊1140的第二晶粒1150之正面至第一晶粒1100之背面之連接。微凸塊1140提供將位於第一晶粒1100之背面的RDL區段1130之信號輸入1132耦合至位於第二晶粒1150之正面的BEOL區段1152中之頂部金屬層1156之導電路徑。
因而，此三維晶粒堆疊技術提供可用以將第二晶粒1150中之頂部金屬層1156中之電感器或轉換器穿經金屬凸塊1140並穿經第一晶粒1100中之RDL區段1130及TSV 1120而耦合至第一晶粒1100之第一金屬層1112之導電路徑。
圖12說明包括第一電感器1202及第二電感器1204之轉換 器1200。電感值主要與電感器長度成比例且轉換器需要兩個電感器外加更多晶片區域以用於該電磁耦合結構。第一電感器1202具有第一輸入1208及第二輸入1210；第一輸入1208可耦合至初級電路(未圖示)且第二電感器輸入1210耦合至接地。第二電感器1204具有第一輸入1212及第二輸入1214；第一輸入1212可耦合至負載(未圖示)且第二電感器輸入1214耦合至接地。第一電感器1202以促進該兩個電感器之間的電磁耦合1206之方式與第二電感器1204實體分離，以使得在第一電感器1202中之變化電流在第二電感器1204中誘發變化電壓，此情形導致能量自初級電路經由轉換器1200流動至負載。不同材料(例如，鐵磁性材料)可用以增強轉換器1200內之耦合係數。可增強耦合係數之一些例示性鐵磁性材料包括鎳、鈷、鐵及高導磁合金(mumetal)。
圖13展示使用包括矽穿孔(TSV)之電感器的轉換器1300之例示性實施方案。轉換器1300包括第一電感器1310及第二電感器1320。第一電感器1310及第二電感器1320中之每一者包括穿過一晶片之基板的複數個TSV 1302(例如，見圖6)，該複數個矽穿孔1302藉由BEOL區段中之M1層中之M1片段1306在頂端耦合並藉由RDL區段中之RDL片段1304在底端耦合以形成一連續路徑。第一電感器1310具有第一輸入1312及第二輸入1314；第一輸入1312可耦合至初級電路(未圖示)且第二電感器輸入1314耦合至接地。第二電感器1320具有第一輸入1322及第二輸入1324；第一輸入1322 可耦合至負載(未圖示)且第二電感器輸入1324耦合至接地。第一電感器1310藉由介電材料而以促進該兩個電感器之間的電磁耦合之方式與第二電感器1320實體分離。穿過該基板之該等TSV增加電感器長度，該電感器長度增加電感值。在連續路徑中藉由RDL及M1片段交替連接TSV會形感晶片上電感器，且該對此等TSV電感器形成轉換器。
轉換器之例示性應用為用於圖14中所展示之射頻(RF)放大器1400中，該放大器可用於RF積體電路中。RF放大器1400包括藉由電晶體1406而耦合在一起之第一轉換器1402及第二轉換器1404。電晶體1406具有閘極1410、源極1412及汲極1414。電晶體1406之源極1412耦合至接地。
第一轉換器1402包括第一電感器1420，第一電感器1420電感性耦合至第二電感器1422。第一電感器1420具有第一輸入1424及第二輸入1426；第一輸入1424可耦合至RF輸入且第二電感器輸入1426耦合至接地。第二電感器1422具有第一輸入1428及第二輸入1430；第一輸入1428耦合至電晶體1406之閘極1410且第二電感器輸入1430耦合至接地。
第二轉換器1404包括第三電感器1440，第三電感器1440電感性耦合至第四電感器1442。第三電感器1440具有第一輸入1444及第二輸入1446；第一電感器輸入1444耦合至電晶體1406之汲極1414且第二電感器輸入1446耦合至接地。第四電感器1442具有第一輸入1448及第二輸入1450；第一輸入1448可用作RF輸出且第二電感器輸入1450耦合至接地。歸因於轉換器1402與1404之電感器之間的匝數比，該 等轉換器起信號耦合及阻抗轉換之作用。
圖15展示使用包括矽穿孔(TSV)之電感器的RF放大器1500之例示性實施方案。RF放大器1500包括藉由電晶體1506而耦合在一起之第一轉換器1502及第二轉換器1504。電晶體1506具有閘極1510、源極1512及汲極1514。電晶體1506之源極1512耦合至接地。
第一轉換器1502包括第一電感器1520，第一電感器1520電感性耦合至第二電感器1522。第一電感器1520及第二電感器1522中之每一者包括穿過一晶片之基板的複數個TSV，其中該等TSV藉由BEOL區段中之M1層中之片段在頂端耦合並藉由RDL區段中之片段在底端耦合以形成連續路徑(例如，見圖12)。第一電感器1520具有第一輸入1524及第二輸入1526；第一輸入1524可耦合至RF輸入且第二輸入1526耦合至接地。第二電感器1522具有第一輸入1528及第二輸入1530；第一輸入1528耦合至電晶體1506之閘極1510且第二電感器輸入1530耦合至接地。
第二轉換器1504包括第三電感器1540，第三電感器1540電感性耦合至第四電感器1542。第三電感器1540及第四電感器1542中之每一者包括穿過該晶片之基板的複數個TSV，其中該等TSV藉由BEOL區段中之M1層中之片段在頂端耦合並藉由RDL區段中之片段在底端耦合以形成連續路徑(例如，見圖13)。第三電感器1540具有第一輸入1544及第二輸入1546；第一輸入1544耦合至電晶體1506之汲極1514且第二輸入1546耦合至接地。第四電感器1542具有第 一輸入1548及第二輸入1550、第一輸入1548可用作RF輸出且第二輸入1550耦合至接地。
使用TSV之電感器及轉換器可用於各種其他應用中，另一實例為圖16中所展示之雙級放大器1600。放大器1600包括第一轉換器1602及第二轉換器1604，兩者可包括如以上所描述之TSV電感器。第一轉換器1602與第二轉換器1604經由第一電晶體1606及第二電晶體1608而耦合在一起。第一電晶體1606包括閘極1662、汲極1664，及源極1666。第二電晶體1608包括閘極1682、汲極1684，及源極1686。第一電晶體1606之汲極1664經由第一電感器1610耦合至供應電壓VDD 且第二電晶體1608之汲極1684經由第二電感器1612耦合至該供應電壓VDD 。第一電感器1610或第二電感器1612亦可為如以上所描述之TSV電感器。
第一轉換器1602包括第一電感器1620，第一電感器1620電感性耦合至第二電感器1622。第一電感器1620具有第一輸入1624及第二輸入1626。第二電感器1622具有第一輸入1628及第二輸入1630。第一電感器1620之第一輸入1624耦合至放大器1600之信號輸入。第二電感器1622之第一輸入1628經由第一電容器1632耦合至第一電晶體1606之閘極1662。第一電感器1620之第二電感器輸入1626及第二電感器1622之第二輸入1630兩者耦合至接地。
第一電晶體1606之閘極1662亦經由電阻器1634耦合至該供應電壓VDD 。第二電晶體1608之閘極1682耦合至第一電晶體1606之汲極1664。第一電晶體1606之源極1666及第二 電晶體1608之源極1686兩者耦合至接地。
第二轉換器1604包括第一電感器1640，第一電感器1640電感性耦合至第二電感器1642。第一電感器1640具有第一輸入1644及第二輸入1646。第二電感器1642具有第一輸入1648及第二輸入1650。第一電感器1640之第一輸入1644經由第二電容器1636耦合至第二電晶體1608之汲極1684。第二電感器1642之第一輸入1648可用作雙級放大器1600之輸出。第一電感器1640之第二輸入1646及第二電感器1642之第二輸入1650兩者耦合至接地。歸因於在轉換器1602與1604之電感器之間的匝數比，該等轉換器起信號耦合及阻抗轉換之作用。
圖17展示例示性無線通信系統1700，在該無線通信系統1700中，可有利地採用使用複數個矽穿孔(TSV)而實施之電感器或轉換器之實施例，其中使用一晶粒之BEOL區段中之金屬層中之導電片段及RDL區段中之導電片段來將該等TSV互相耦合以形成連續導電路徑。使用TSV而實施之該等電感器可具有對稱或不對稱幾何結構。為達成說明之目的，圖17展示三個遠端單元1720、1730及1750以及兩個基地台1740。應認識到，典型無線通信系統可具有更多的遠端單元及基地台。遠端單元1720、1730及1750中之任一者可包括如本文所揭示的支援多種功率模式之記憶體功率管理系統。圖17展示自基地台1740至遠端單元1720、1730及1750之前向鏈路信號1780及自遠端單元1720、1730及1750至基地台1740之反向鏈路信號1790。
在圖17中，將遠端單元1720展示為行動電話，將遠端單元1730展示為攜帶型電腦，且將遠端單元1750展示為無線區域迴路系統中之固定位置遠端單元。舉例而言，該等遠端單元可為蜂巢式電話、手持型個人通信系統(PCS)單元、諸如個人資料助理之攜帶型資料單元，或諸如儀錶讀取設備之固定位置資料單元。儘管圖17說明可包括如本文中所揭示之支援多種功率模式之記憶體功率管理系統之某些例示性遠端單元，但該記憶體功率管理系統不限於此等例示性所說明單元。實施例可適當地用於需要支援多種功率模式之記憶體功率管理系統之任何電子器件中。
雖然上文已揭示並有本發明之原理之例示性實施例，但本發明並不限於所揭示之實施例。實情為，本申請案意欲涵蓋使用本發明之一般原理的本發明之任何變化、用途或調適。此外，本申請案意欲涵蓋在本發明所屬之技術中已知或習知實務範圍內並落入隨附申請專利範圍之限制內之相對於本揭示案的此等偏離。
100‧‧‧CMOS技術/區塊
101‧‧‧區塊
102‧‧‧重分配設計層(RDL)/區塊
103‧‧‧區塊
104‧‧‧前段製程(FEOL)區段/區塊
105‧‧‧區塊
106‧‧‧後段製程(BEOL)區段/區塊
107‧‧‧區塊
108‧‧‧基板
110‧‧‧BEOL區段之高度或厚度
112‧‧‧電感器可用高度
114‧‧‧FEOL區段之高度或厚度
200‧‧‧對稱單匝電感器
202‧‧‧輸入埠
204‧‧‧輸入埠
206‧‧‧對稱線
208‧‧‧第一半電感器
210‧‧‧第二半電感器
300‧‧‧螺旋多匝電感器
302‧‧‧多匝螺旋部分
304‧‧‧第一輸入
306‧‧‧第二輸入
308‧‧‧螺旋終點
310‧‧‧引線
312‧‧‧重疊區
314‧‧‧重疊區
400‧‧‧三層電感器
402‧‧‧金屬層
404‧‧‧金屬層
406‧‧‧金屬層
408‧‧‧垂直連接器
410‧‧‧垂直連接器
412‧‧‧距離
414‧‧‧距離
416‧‧‧第一輸入
418‧‧‧第二輸入
500‧‧‧轉換器
502‧‧‧後段製程(BEOL)區段
504‧‧‧前段製程(FEOL)區段
506‧‧‧基板
510‧‧‧第一電感器
512‧‧‧第二電感器
600‧‧‧CMOS技術
602‧‧‧重分配設計層(RDL)區段
604‧‧‧前段製程(FEOL)區段
606‧‧‧後段製程(BEOL)區段
608‧‧‧基板
610‧‧‧電感器可用高度
620‧‧‧電感器
622‧‧‧垂直矽穿孔(TSV)
624‧‧‧金屬片段
626‧‧‧金屬片段
630‧‧‧TSV高度
700‧‧‧電感器
702‧‧‧垂直矽穿孔(TSV)
704‧‧‧M1片段
706‧‧‧重分配設計層(RDL)片段
708‧‧‧電感器輸入
710‧‧‧電感器輸入
800‧‧‧電感器之簡化二維形狀
1000‧‧‧替代非對稱電感器
1002‧‧‧垂直矽穿孔(TSV)
1004‧‧‧重分配設計層(RDL)片段
1006‧‧‧M1片段
1008‧‧‧第一電感器輸入
1010‧‧‧第二電感器輸入
1012‧‧‧垂直矽穿孔(TSV)
1014‧‧‧垂直矽穿孔(TSV)
1016‧‧‧基板
1018‧‧‧電路
1100‧‧‧第一晶粒
1102‧‧‧後段製程(BEOL)區段
1104‧‧‧前段製程(FEOL)區段
1106‧‧‧頂部金屬層
1108‧‧‧基板
1110‧‧‧上層
1112‧‧‧第一金屬層
1120‧‧‧矽穿孔(TSV)
1130‧‧‧重分配設計層(RDL)區段
1132‧‧‧信號輸入
1140‧‧‧微凸塊
1150‧‧‧第二晶粒
1152‧‧‧後段製程(BEOL)區段
1154‧‧‧前段製程(FEOL)區段
1156‧‧‧頂部金屬層
1158‧‧‧基板
1160‧‧‧上層
1200‧‧‧轉換器
1202‧‧‧第一電感器
1204‧‧‧第二電感器
1206‧‧‧電磁耦合
1208‧‧‧第一電感器之第一輸入
1210‧‧‧第一電感器之第二輸入
1212‧‧‧第二電感器之第一輸入
1214‧‧‧第二電感器之第二輸入
1300‧‧‧轉換器
1302‧‧‧矽穿孔(TSV)
1304‧‧‧重分配(RDL)片段
1306‧‧‧M1片段
1310‧‧‧第一電感器
1312‧‧‧第一電感器之第一輸入
1314‧‧‧第一電感器之第二輸入
1320‧‧‧第二電感器
1322‧‧‧第二電感器之第一輸入
1324‧‧‧第二電感器之第二輸入
1400‧‧‧射頻(RF)放大器
1402‧‧‧第一轉換器
1404‧‧‧第二轉換器
1406‧‧‧電晶體
1410‧‧‧閘極
1412‧‧‧源極
1414‧‧‧汲極
1420‧‧‧第一電感器
1422‧‧‧第二電感器
1424‧‧‧第一電感器之第一輸入
1426‧‧‧第一電感器之第二輸入
1428‧‧‧第二電感器之第一輸入
1430‧‧‧第二電感器之第二輸入
1440‧‧‧第三電感器
1442‧‧‧第四電感器
1444‧‧‧第三電感器之第一輸入
1446‧‧‧第三電感器之第二輸入
1448‧‧‧第四電感器之第一輸入
1450‧‧‧第四電感器之第二輸入
1500‧‧‧RF放大器
1502‧‧‧第一轉換器
1504‧‧‧第二轉換器
1506‧‧‧電晶體
1510‧‧‧閘極
1512‧‧‧源極
1514‧‧‧汲極
1520‧‧‧第一電感器
1522‧‧‧第二電感器
1524‧‧‧第一電感器之第一輸入
1526‧‧‧第一電感器之第二輸入
1528‧‧‧第二電感器之第一輸入
1530‧‧‧第二電感器之第二輸入
1540‧‧‧第三電感器
1542‧‧‧第四電感器
1544‧‧‧第三電感器之第一輸入
1546‧‧‧第三電感器之第二輸入
1548‧‧‧第四電感器之第一輸入
1550‧‧‧第四電感器之第二輸入
1600‧‧‧雙級放大器
1602‧‧‧第一轉換器
1604‧‧‧第二轉換器
1606‧‧‧第一電晶體
1608‧‧‧第二電晶體
1610‧‧‧第一電感器
1612‧‧‧第二電感器
1620‧‧‧第一轉換器之第一電感器
1622‧‧‧第一轉換器之第二電感器
1624‧‧‧第一轉換器之第一電感器之第一輸入
1626‧‧‧第一轉換器之第一電感器之第二輸入
1628‧‧‧第一轉換器之第二電感器之第一輸入
1630‧‧‧第一轉換器之第二電感器之第二輸入
1632‧‧‧第一電容器
1634‧‧‧電阻器
1636‧‧‧第二電容器
1640‧‧‧第二轉換器之第一電感器
1642‧‧‧第二轉換器之第二電感器
1644‧‧‧第二轉換器之第一電感器之第一輸入
1646‧‧‧第二轉換器之第一電感器之第二輸入
1648‧‧‧第二轉換器之第二電感器之第一輸入
1650‧‧‧第二轉換器之第二電感器之第二輸入
1662‧‧‧第一電晶體之閘極
1664‧‧‧第一電晶體之汲極
1666‧‧‧第一電晶體之源極
1682‧‧‧第二電晶體之閘極
1684‧‧‧第二電晶體之汲極
1686‧‧‧第二電晶體之源極
1700‧‧‧無線通信系統
1720‧‧‧遠端單元
1730‧‧‧遠端單元
1740‧‧‧基地台
1750‧‧‧遠端單元
1780‧‧‧前向鏈路信號
1790‧‧‧反向鏈路信號
M1-Mn‧‧‧金屬層
P1‧‧‧第一輸入
t1‧‧‧厚度
t2‧‧‧厚度
圖1為CMOS器件之橫截面之示意圖；圖2為對稱二維電感器之示意性俯視圖；圖3為螺旋、非對稱二維電感器之示意性俯視圖；圖4為三層螺旋、非對稱二維電感器之示意性透視圖；及圖5為包括轉換器之CMOS器件之示意性橫截面；圖6為CMOS器件之橫截面之示意性前視圖，其展示矽穿 孔將後段製程區段中之第一金屬層中之導電片段連接至RDL區段中之導電片段；圖7為對稱三維晶片上電感器之示意性俯視圖；圖8為圖7之對稱三維電感器之簡化二維俯視圖，該圖說明該電感器之對稱性；圖9為圖7之對稱三維晶片上電感器之示意性透視圖；圖10為非對稱三維晶片上電感器之示意性透視圖，該圖展示該電感器至晶片之基板中之電路的耦合；圖11說明用以互連兩個晶粒之三維晶粒堆疊技術；圖12說明轉換器；圖13為三維晶片上轉換器之示意性透視圖；圖14說明射頻放大器；圖15為三維晶片上射頻放大器之示意性透視圖；圖16說明可藉由三維電感器及三維轉換器兩者實施之雙級放大器；及圖17為展示例示性無線通信系統之方塊圖，在該無線通信系統中，可有利地採用三維電感器轉換器或基於其之其他器件。
702‧‧‧垂直矽穿孔(TSV)
704‧‧‧M1片段
706‧‧‧重分配設計層(RDL)片段
708‧‧‧電感器輸入
710‧‧‧電感器輸入

Claims (14)

  1. 一種三維晶片上電感器，該晶片包含具有一頂部側及一底部側之一基板，該電感器包含：一第一金屬層之複數個片段，該第一金屬層在該基板之該頂部側之上；一第二金屬層之複數個片段；及一第一電感器輸入及一第二電感器輸入；其特徵在於：該第二金屬層在該基板之該底部側之下；及複數個矽穿孔，其從該基板之該頂部側延伸至該基板之該底部側且耦合該第一金屬層之該複數個片段與該第二金屬層之該複數個片段以在該第一電感器輸入與該第二電感器輸入之間形成一連續、非相交路徑；其中該電感器並未形成一碎裂停止結構的部分。
  2. 如請求項1之晶片上電感器，其中該第一金屬層位於該晶片之一後段製程區段中。
  3. 如請求項1或2之晶片上電感器，其中該第二金屬層位於該晶片之一重分配設計層區段中。
  4. 如請求項1之晶片上電感器，其中該第一電感器輸入及該第二電感器輸入位於該第一金屬層及該第二金屬層中之一者中，且該晶片上電感器具有一圍繞一在該第一電感器輸入與該第二電感器輸入之間穿過之對稱線的對稱幾何結構。
  5. 如請求項1之晶片上電感器，其中該晶片上電感器具有 一非對稱幾何結構。
  6. 如請求項5之晶片上電感器，其中該第一電感器輸入位於該第一金屬層及該第二金屬層中之一者中，且該第二電感器輸入位於一第三金屬層中。
  7. 如請求項1之晶片上電感器，其中該複數個矽穿孔以一規則陣列圖案分佈。
  8. 如請求項7之晶片上電感器，其中該規則陣列圖案之矽穿孔由一包含耦合至接地的複數個矽穿孔之周邊圍繞。
  9. 一種三維晶片上轉換器，該晶片包含具有一頂部側及一底部側之一基板，該轉換器包含：一第一晶片上電感器及一第二晶片上電感器，該第一晶片上電感器及該第二晶片上電感器中之每一者根據前述請求項之任一者，其中該第一晶片上電感器電感性耦合至該第二晶片上電感器，且該第一晶片上電感器除了經由接地而耦合之外不實體耦合至該第二晶片上電感器。
  10. 一種三維晶片上射頻放大器，該晶片包含具有一頂部側及一底部側之一基板，該射頻放大器包含：一第一晶片上轉換器，其包含一第一晶片上電感器及一第二晶片上電感器；一第二晶片上轉換器，其包含一第三晶片上電感器及一第四晶片上電感器；一第一晶片上電晶體，其包含一閘極、一汲極及一源極；其中該第一晶片上電感器、該第二晶片上電感器、該 第三晶片上電感器及該第四晶片上電感器中之每一者包含在一第一金屬層中之複數個第一片段，該第一金屬層在該基板之該頂部側之上；在一第二金屬層中之複數個第二片段，該第二金屬層在該基板之該底部側之下；一第一電感器輸入及一第二電感器輸入，該第一電感器輸入及該第二電感器輸入位於該第一金屬層及該第二金屬層中之一者中；及複數個矽穿孔，其從該基板之該頂部側延伸至該基板之該底部側且耦合該複數個第一片段與該複數個第二片段以在該第一電感器輸入與該第二電感器輸入之間形成一連續、非相交路徑；該第一晶片上電感器電感性耦合至該第二晶片上電感器，該第三晶片上電感器電感性耦合至該第四晶片上電感器，且該第一晶片上電感器、該第二晶片上電感器、該第三晶片上電感器及該第四晶片上電感器除了經由接地而耦合之外並不彼此實體耦合；該第一晶片上電感器之該第一電感器輸入耦合至該晶片上射頻放大器之一輸入；該第二晶片上電感器之該第一電感器輸入耦合至該第一晶片上電晶體之該閘極；該第三晶片上電感器之該第一電感器輸入耦合至該第一晶片上電晶體之該汲極，該第四晶片上電感器之該第一電感器輸入耦合至該晶片上射頻放大器之一輸出；該第一晶片上電感器、該第二晶片上電感器、該第三晶片上電感器及該第四晶片上電感器之該第二電感器輸入耦合至接地；且該第一晶片上電晶體之該源極耦合至接地； 其中該電感器並未形成一碎裂停止結構的部分。
  11. 如請求項10之晶片上射頻放大器，其中該第一金屬層位於該晶片之一後段製程區段中。
  12. 如請求項10之晶片上射頻放大器，其中該第二金屬層位於該晶片之一重分配設計層中。
  13. 如請求項10之晶片上射頻放大器，其進一步包含：一第五電感器，其包括一第一電感器輸入及一第二電感器輸入；一第六電感器，其包括一第一電感器輸入及一第二電感器輸入；及一第二晶片上電晶體，其包括一閘極、一汲極及一源極；該第二晶片上電晶體之該閘極耦合至該第一晶片上電晶體之該汲極；該第二晶片上電晶體之該汲極耦合至該第三晶片上電感器之該第一電感器輸入，該第二晶片上電晶體之該源極耦合至接地；該第五晶片上電感器及該第六晶片上電感器之該等第一電感器輸入耦合至一供應電壓；該第五晶片上電感器之該第二電感器輸入耦合至該第一晶片上電晶體之該汲極；且該第六晶片上電感器之該第二電感器輸入耦合至該第二晶片上電晶體之該汲極。
  14. 如請求項13之晶片上射頻放大器，其中該第五晶片上電感器包含在一第一金屬層中之複數個第一片段，該第一金屬層在該基板之該頂部側之上；在一第二金屬層中之 複數個第二片段，該第二金屬層在該基板之該底部側之下；及從該基板之該頂部側延伸至該基板之該底部側且耦合該複數個第一片段與該複數個第二片段以在該第五電感器之該第一電感器輸入與該第二電感器輸入之間形成一連續、非相交路徑之複數個矽穿孔，該第五電感器之該第一電感器輸入及該第二電感器輸入位於該第一金屬層及該第二金屬層中之一者中；且該第六晶片上電感器包含在一第一金屬層中之複數個第一片段，該第一金屬層在該基板之該頂部側之上；在一第二金屬層中之複數個第二片段，該第二金屬層在該基板之該底部側之下；及從該基板之該頂部側延伸至該基板之該底部側且耦合該複數個第一片段與該複數個第二片段以在該第六電感器之該第一電感器輸入與該第二電感器輸入之間形成一連續、非相交路徑之複數個矽穿孔，該第六電感器之該第一電感器輸入及該第二電感器輸入位於該第一金屬層及該第二金屬層中之一者中。
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