JP2006173525A - 半導体装置 - Google Patents

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Abstract

【課題】実装面積が小さく性能ばらつきの少ないインダクタを有する半導体装置を提供する。
【解決手段】半導体基板10と、半導体基板10の表面11に配列して形成される少なくとも一つ以上の配線パターン13と、半導体基板10の裏面に配列して形成される少なくとも一つ以上の配線パターン14と、表面側及び裏面側の配線パターン13,14の夫々の面内に形成される、表面11から裏面12に貫通する少なくとも一つ以上の貫通電極15と、を有し、配線パターン13と配線パターン14とを貫通電極15を介して螺旋状に接続することにより形成される螺旋状インダクタ16を有する半導体装置1を提供する。
【選択図】図1A

Description

この発明は、半導体装置に関し、とくにインダクタを半導体基板に実装する技術に関する。
例えば特許文献1にはその表面にめっきや金属蒸着を施すことにより形成された平面渦巻状のインダクタ(スパイラルインダクタ)を有する半導体基板が開示されている。
特開平8−97375号公報
ところで、上記のようなスパイラルインダクタによって所望の大きさのインダクタンスを得ようとすれば、必然的にコイル径を拡大せざるを得ず、それによりインダクタの実装面積が拡がって他の素子や回路を実装するための面積が圧迫されてしまうこととなる。また携帯機器等の対象機器への実装上の問題から、可能なチップサイズに限界がある場合には、回路に要求されるインダクタンス値を得ることができなくなる。さらに、スパイラルインダクタは、その形態上の制約から全体としてコイル径を一定に保つことができないため、共振周波数等の性能に製造ばらつきが生じやすいという問題がある。
本発明はこのような事情に鑑みてなされたもので、実装面積が小さく性能ばらつきの少ないインダクタを有する半導体装置を提供することを目的とする。
上記目的を達成するための本発明のうちの主たる発明は、半導体装置であって、半導体基板と、前記半導体基板の表面に配列して形成される少なくとも一つ以上の配線パターンと、前記半導体基板の裏面に配列して形成される少なくとも一つ以上の配線パターンと、 前記表面側及び裏面側の前記配線パターンの夫々の面内に形成される前記半導体基板の表面から裏面に貫通する少なくとも一つ以上の貫通電極と、を有し、前記表面側の配線パターンと前記裏面側の配線パターンとを前記貫通電極を介して螺旋状に接続することにより形成される螺旋状インダクタを有することとする。
本発明の半導体装置に形成されている螺旋状インダクタは、その一部の構造が貫通電極によって形成されている。このため、従来の平面渦巻状インダクタ等に比べて、半導体基板の表面や裏面に露出する配線パターンの面積が少なくて済むという利点を有する。また従来の平面渦巻状インダクタと異なり、コイル径が一定であるため、共振周波数等の特性の製造ばらつきを生じにくく、品質の安定したインダクタを供給できるという利点を有する。また螺旋状インダクタは、その構造によって半導体基板そのものが磁心(コア)として機能することになるため、必要な大きさのインダクタンスを得やすいという利点を有する。
本発明によれば、実装面積が小さく性能ばらつきの少ないインダクタを有する半導体装置を提供することができる。
図1A、図1B、及び図1Cに本発明の一実施形態として説明する半導体装置1を示している。図1Aは本実施形態にかかる半導体装置1の斜視図であり、図1Bは半導体装置1を、半導体基板10の表面11側から眺めた表面図であり、図1Cは半導体装置1を裏面12側から眺めた裏面図である。
図1Cに示すように、半導体基板10の裏面12には、矩形の複数の配線パターン(以下、裏面パターン14(1)〜14(6)という)が、平行かつ一列に配列されて形成されている。また図1Bに示すように、半導体基板10の表面11には、その長辺が上記裏面パターン14対して所定角度傾斜する平行四辺形の複数の配線パターン(以下、表面パターン13(1)〜13(6)という)が、平行かつ一列に配列されて形成されている。上記表面パターン13及び裏面パターン14は導電体である。導電体の素材は、例えば銅、金、銀、錫、インジウム、アルミニウム、ニッケル、クロム、もしくはこれらの合金等である。
図1A乃至図1Cに示すように、表面パターン13及び裏面パターン14の夫々の端部には、半導体基板10の表面11側から裏面12側に貫通する貫通電極15(0)〜15(11)が形成されている。この貫通電極15の断面構造を図2に示している。同図に示すように、貫通電極15を構成する円筒状の貫通孔151の内側面には、絶縁膜157が形成されている。また絶縁膜17の上には、TiN/Cu等からなるバリア層152が形成されている。そしてこのバリア層152の表面には、導電材153がめっきされている。なお、導電材153の素材としては、例えば銅、金、銀、錫、インジウム、アルミニウム、ニッケル、クロム、もしくはこれらの合金等が用いられる。
半導体基板10の裏面12に形成されている複数の裏面パターン14(1)〜(6)のうち、裏面パターン14(1)は、裏面パターン14(1)の一端に形成されている貫通電極15(1)を介して、表面パターン13(1)に接続している。一方、半導体基板10の表面11に形成されている複数の表面パターン13(1)〜(5)のうちの表面パターン13(1)は、当該表面パターン13(1)の他端に形成されている貫通電極15(2)を介して裏面パターン14(2)に接続している。さらにこの裏面パターン14(2)は、当該裏面パターン14(2)の一端に形成されている貫通電極15(3)を介して表面パターン13(2)に接続している。またこの表面パターン13(2)は、当該表面パターン13(2)の他端に形成されている貫通電極15(4)を介して裏面パターン14(3)に接続している。このように、表面パターン→貫通電極→裏面パターン→貫通電極→表面パターンの繋がりが繰り返されることによって、半導体基板10には、貫通電極15(0)と貫通電極15(11)とを両端とする螺旋状インダクタ16が形成されている。
上記螺旋状インダクタ16は、その一部の構造が貫通電極15によって形成されている。このため、例えば従来の平面渦巻状インダクタに比べて、半導体基板10の表面11や裏面12に露出する配線パターンの面積が少なくて済むという利点を有する。また従来の平面渦巻状インダクタと異なり、半導体基板10の厚みが一様である限り、コイル径は一定となり、共振周波数等の特性の製造ばらつきを生じにくく、品質の安定したインダクタを供給できるという利点を有する。また螺旋状インダクタは、その構造上、半導体基板10が磁心(コア)として機能するため、必要な大きさのインダクタンスを得やすいという利点を有する。
なお、本実施形態の螺旋状インダクタ16は、例えば半導体基板10に設けられた他の回路や素子に接続して用いられる。また螺旋状インダクタ16は、例えば半導体装置10の外部の回路に接続して用いられる。螺旋状インダクタ16を構成する表面パターン13や裏面パターン14、又は貫通電極15の所定位置に、電極パッドが設けられるか、もしくは、配線パターンやボンディングワイヤーが接続される。
次に半導体装置1の製造方法について説明する。なお、半導体基板10としては、シリコン基板を用いるものとする。またベースとなるウェハとしては、表面11及び裏面12に熱酸化法やプラズマCVD(Plasma Chemical Vapor Deposition)、スパッタリング法等により5μm厚のシリコン酸化膜(SiO)による絶縁層155,156が施された130μm厚のシリコンウェハを用いるものとする。
図3に半導体基板10に貫通電極15を形成するためのプロセスを示している。まず半導体基板10の表面11のうち、貫通電極15が形成される部分(40μm径)以外の部分にフォトレジストを施した後、四フッ化炭素(CF)等のエッチングガスを用いてエッチングを行って、貫通電極15が形成される部分に形成されている絶縁層155を除去する。貫通電極15が形成される部分に形成されている絶縁層155が除去された後の状態を図3(a)に示している。
次に六フッ化炭素(CF)等のエッチングガスを用いてエッチングを行うことにより、半導体基板10に貫通孔151を形成する(図3(b))。これにより貫通孔151の底部に絶縁層156が露出する。次に四フッ化炭素(CF)等のエッチングガスを用いてエッチングを行い、貫通孔151の底部に露出する部分となる部分の絶縁層156を除去する(図3(c))。
次に貫通孔151の内側面に露出しているシリコン表面を絶縁すべく、貫通孔151の内側面にCVD(Chemical Vapor Deposition)、熱酸化法、スパッタ等の方法により、SiOからなる絶縁膜157を形成する(図3(d))。なお、この工程を行うことにより貫通孔151の底部に再びSiO158が付着してしまうこととなる。
次に貫通孔151の底部に付着したSiO158を除去する。この際、貫通孔151の表面11近傍に形成されている絶縁膜157が剥がれないようにするために、あらかじめCVD、熱酸化法、スパッタ等により貫通孔151の表面11近傍に保護膜159を形成しておく(図3(e))。そして保護膜159を形成した後、表面11からエッチバックを行う。これにより貫通孔151の底部に形成されているSiO158が除去される。図3(f)にSiO158が除去された後の状態を示す。
次にCVDによって貫通孔151の内側面に下から順にTiN、Cuを形成してなるバリア層152(バリアシード層)を形成する(図3(g))。次にバリア層152の表面に半導体基板10の第2面側から導電材153をめっきする(図3(h))。以上の工程を経ることにより半導体基板10に貫通電極15が形成される。
次に以上のようにした貫通電極15が形成された半導体基板10の裏面12に裏面パターン14を形成する。図4に裏面パターン14を形成する際のプロセスフローを示している。なお、同図では貫通電極15は省略している。裏面パターン14の形成に際しては、まず半導体基板10の裏面12全面に導電材となるCuをめっきする(S410)。次に裏面12の全面にフォトレジストを施し(S411)、露光・現像を行って裏面パターン14となる部分をマスクする(S412)。次にエッチングを行って、裏面パターン14となる部分以外の部分のCuを除去する(S413)。次にフォトレジストを除去する(S414)。以上により半導体基板10の第2面に裏面パターン14が形成される。
次に半導体基板10の表面11に表面パターン13を形成する。図5に表面パターン13を形成する際のプロセスフローを示している。なお、同図では貫通電極15は省略している。表面パターン13の形成に際しては、まず半導体基板10の表面11全面に導電材となるCuをめっきする(S510)。次に表面11にフォトレジストを施して(S511)、露光・現像を行うことにより表面パターン13を形成する部分をマスクする(S512)。次にエッチングを行って表面パターン13を形成する部分以外の部分に施されているCuを除去する(S513)。そして更にフォトレジストを除去する(S514)。以上により半導体基板10の表面11に表面パターン13が形成される。
以上のプロセスを経た後、半導体基板10の表面11側にはソルダーレジストが施され、さらに半田ボールが形成される。その後、さらにダイシングを行ってチップ化することにより、螺旋状インダクタ16を有する半導体基板10が完成する。なお、このようにして感性した半導体基板10には、通常は以上のプロセスに加えて、トランジスタやダイオード、CMOS(Complementary Metal Oxide Semiconductor)、リニア(バイポーラ)、バイCMOS、MOS、ディスクリート等の素子や集積回路等の電子デバイスを形成するためのプロセスが施される。
ところで、以上に説明した構造からなる螺旋状インダクタの構成を多層配線構造からなる半導体装置1に設けることもできる。図6は螺旋状インダクタ16を多層配線構造からなる半導体装置1に設けた場合の一例である。同図に示す半導体装置1は、半導体基板10の表面に、第1の絶縁層21及び第2の絶縁層22を順に積層してなるものである。
多層配線構造を構成している第1の絶縁層21や第1の絶縁層21と第2の絶縁層22の境界部分、及び第2の絶縁層22と半導体基板10の境界部分等には、導電材からなる配線パターン25(1)〜25(5)が形成されている。また第2の絶縁層22の表面には、導電材からなる配線パターン25(6)が形成されている。また半導体基板10の裏面12側には、平行四辺形の複数の配線パターン25(7)が形成されている。
ここで第2の絶縁層22の上、すなわち同図に示す半導体装置1の表面に露出している配線パターン25(6)と、半導体基板10の裏面12側に設けられている配線パターン25(7)とは、貫通電極15を介して接続している。そして、半導体基板10には、このような組み合わせからなる配線パターン25(6)と配線パターン25(7)と同様の構成が複数の貫通電極15を介して一つながりに接続されており、これにより全体として一つの螺旋状インダクタ16が形成されている。なお、このように配線パターン25(6)と配線パターン25(7)を貫通電極15で接続する構成以外にも、例えば配線パターン25(5)と配線パターン25(7)の組み合わせや、配線パターン25(3)と配線パターン25(7)の組み合わせを貫通電極15を介して接続することによっても、多層配線構造の半導体装置1に螺旋状インダクタ16を設けることができる。
なお、以上の実施形態の説明は本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明はその趣旨を逸脱することなく、変更、改良され得ると共に本発明にはその等価物が含まれることは勿論である。
例えば、螺旋状インダクタ16を構成している表面パターン13や裏面パターン14の形状は、上述した形状に限られない。
また例えば、半導体装置1に上述した構造からなる、巻数が異なる螺旋状インダクタを複数個設け、これにより半導体基板10にトランスを形成することができる。図7Aは巻回軸を一致させて設けた螺旋状インダクタ16、及び螺旋状インダクタ17によってトランスが形成された半導体装置1の一例を示す斜視図である。また図7Bは、図7Aに示す半導体装置1を表面方向から見た図である。図7Cは、図7Aに示す半導体装置1を裏面方向から見た図である。これらの図に示しているように、各螺旋状インダクタ16,17を構成している表面11側の各配線パターンが、螺旋状インダクタ16,17ごとに交互に繰り返し配列されている。また各螺旋状インダクタ16,17を構成している裏面12側の各配線パターンが、螺旋状インダクタ16,17ごとに交互に繰り返し配列されている。
また他の応用例として、一つの半導体装置1に複数の螺旋状インダクタを設け、これら螺旋状インダクタ間の電磁誘導を利用して、2つの回路間で通信を行うようにすることができる。そしてこの場合には電気的な結合を介さずに通信を行うようにすることもできる。またそれぞれに螺旋状インダクタが形成された複数個の半導体装置1を並べて配置し、各半導体装置1に形成されている螺旋状インダクタ間の電磁誘導を利用して通信を行うようにすることもできる。この場合には、平面状の回路基板に半導体装置1を横並びに配置するレイアウトによって螺旋状インダクタ間の磁束を結合させるという、従来のスパイラルインダクタの構成ではできなかった回路設計が可能となる。
本発明の一実施形態として説明する半導体装置1の構造を示す斜視図である。 本発明の一実施形態として説明する半導体装置1の構造を示す表面図である。 本発明の一実施形態として説明する半導体装置1の構造を示す裏面図である。 本発明の一実施形態として説明する貫通電極15の断面構造を示す図である。 本発明の一実施形態として説明する半導体基板10に貫通電極15を形成するためのプロセスを説明する図である。 本発明の一実施形態として説明する裏面パターン14を形成するためのプロセスフローである。 本発明の一実施形態として説明する表面パターン13を形成するためのプロセスフローである。 本発明の一実施形態として説明する多層配線構造を有する半導体装置1の断面図である。 本発明の一実施形態として説明する半導体装置1の構造を示す斜視図である。 本発明の一実施形態として説明する半導体装置1の構造を示す表面図である。 本発明の一実施形態として説明する半導体装置1の構造を示す裏面図である。
符号の説明
1 半導体装置 10 半導体基板
11 表面 12 裏面
13 表面パターン 14 裏面パターン
15 貫通電極 151 貫通孔
152 バリア層 153 導電材
16 螺旋状インダクタ 17 螺旋状インダクタ

Claims (7)

  1. 半導体基板と、
    前記半導体基板の表面に配列して形成される少なくとも一つ以上の配線パターンと、
    前記半導体基板の裏面に配列して形成される少なくとも一つ以上の配線パターンと、
    前記表面側及び裏面側の前記配線パターンの夫々の面内に形成される前記半導体基板の表面から裏面に貫通する少なくとも一つ以上の貫通電極と、
    を有し、
    前記表面側の配線パターンと前記裏面側の配線パターンとを前記貫通電極を介して螺旋状に接続することにより形成される螺旋状インダクタを有することを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置であって、
    前記貫通電極は、前記表面側の配線パターン及び前記裏面側の配線パターンの端部に形成されており、前記螺旋状インダクタは、前記端部同士を前記貫通電極を介して接続することにより形成されていることを特徴とする半導体装置。
  3. 請求項1に記載の半導体装置であって、
    前記表面側の前記各配線パターンの形状は同一であり、
    前記裏面側の前記各配線パターンの形状は同一であり、
    前記表面側の前記各配線パターンは所定の間隔で一列に配置されており、
    前記裏面側の前記各配線パターンは所定の間隔で一列に配置されていること
    を特徴とする半導体装置。
  4. 請求項1に記載の半導体装置であって、
    巻回軸が一致する複数の前記螺旋状インダクタを有することを特徴とする半導体装置。
  5. 請求項4に記載の半導体装置であって、
    前記各螺旋状インダクタを構成している前記表面側の前記各配線パターンが、前記螺旋状インダクタごとに交互に繰り返し配列されており、前記各螺旋状インダクタを構成している前記裏面側の前記各裏面パターンが、前記螺旋状インダクタごとに交互に繰り返し配列されていることを特徴とする半導体装置。
  6. 請求項1に記載の半導体装置であって、
    前記半導体基板の表面側に形成される多層配線構造を有し、
    前記表面側の配線パターンは、前記多層配線構造として形成されていること
    を特徴とする半導体装置。
  7. 請求項1〜6のいずれか一項記載の半導体装置であって、
    前記半導体基板は、シリコン基板であることを特徴とする半導体装置。

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