JP2007019071A - 電子基板の製造方法、電子基板および電子機器 - Google Patents
電子基板の製造方法、電子基板および電子機器 Download PDFInfo
- Publication number
- JP2007019071A JP2007019071A JP2005196094A JP2005196094A JP2007019071A JP 2007019071 A JP2007019071 A JP 2007019071A JP 2005196094 A JP2005196094 A JP 2005196094A JP 2005196094 A JP2005196094 A JP 2005196094A JP 2007019071 A JP2007019071 A JP 2007019071A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- electronic substrate
- electronic
- stress relaxation
- winding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 title claims description 60
- 238000000034 method Methods 0.000 claims abstract description 52
- 238000005553 drilling Methods 0.000 claims abstract 2
- 238000004804 winding Methods 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 19
- 230000008707 rearrangement Effects 0.000 claims description 17
- 239000005300 metallic glass Substances 0.000 claims description 12
- 230000035699 permeability Effects 0.000 claims description 10
- 238000009966 trimming Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 55
- 230000008569 process Effects 0.000 abstract description 21
- 239000004020 conductor Substances 0.000 abstract description 3
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 230000004907 flux Effects 0.000 description 10
- 239000010949 copper Substances 0.000 description 7
- 238000002161 passivation Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000007747 plating Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 235000012489 doughnuts Nutrition 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F17/0033—Printed inductances with the coil helically wound around a magnetic core
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
- H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
- H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
- H01F41/041—Printed circuit coils
- H01F41/046—Printed circuit coils structurally combined with ferromagnetic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
- H01F27/28—Coils; Windings; Conductive connections
- H01F27/29—Terminals; Tapping arrangements for signal inductances
- H01F27/292—Surface mounted devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/812—Applying energy for connecting
- H01L2224/8121—Applying energy for connecting using a reflow oven
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/81815—Reflow soldering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Coils Or Transformers For Communication (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
【課題】 トロイダルインダクタ４０を簡単に製造することが可能な半導体チップ１の製造方法を提供する。
【解決手段】 半導体チップ１上に第１配線１２を形成する工程と、その第１配線１２を覆うように応力緩和層３０を形成する工程と、その応力緩和層３０に貫通孔３３，３４を穿設して第１配線１２の端部を露出させる工程と、その第１配線１２の端部から貫通孔３３，３４を通り応力緩和層３０の表面にかけて第２配線２２を形成することにより、第１配線１２および第２配線２２を巻き線とし応力緩和層３０をコア４２とするトロイダルインダクタ４０を形成する工程と、を有する。
【選択図】 図２
【解決手段】 半導体チップ１上に第１配線１２を形成する工程と、その第１配線１２を覆うように応力緩和層３０を形成する工程と、その応力緩和層３０に貫通孔３３，３４を穿設して第１配線１２の端部を露出させる工程と、その第１配線１２の端部から貫通孔３３，３４を通り応力緩和層３０の表面にかけて第２配線２２を形成することにより、第１配線１２および第２配線２２を巻き線とし応力緩和層３０をコア４２とするトロイダルインダクタ４０を形成する工程と、を有する。
【選択図】 図２
Description
本発明は、電子基板の製造方法、電子基板および電子機器に関するものである。
携帯電話やパーソナルコンピュータ等の電子機器には、電子回路が形成された半導体チップ（電子基板）が搭載されている。この半導体チップは、抵抗やインダクタ、キャパシタ等の受動素子とともに利用される場合がある。そこで、半導体チップ上にスパイラルインダクタを形成する技術が提案されている（例えば、特許文献１または特許文献２参照）。スパイラルインダクタは、能動面上に渦巻き状の巻き線が形成されたものである。
特開２００２−１６４４６８号公報
特開２００３−３４７４１０号公報
Ermolov et al,「Microreplicated RF Toroidal Inductor」,IEEE Transactions on Microwave Theory and Techniques,Vol.52,No.1,January 2004,p29-36
しかしながら、スパイラルインダクタでは、半導体チップを構成するシリコンとの磁束の干渉により漏れ電流が発生するため、Ｑ値（インダクタンスと抵抗値との比）の向上に限界がある。
この問題を解決するため、半導体チップ上にトロイダルインダクタを形成する技術が提案されている（例えば、非特許文献１参照）。トロイダルインダクタは、能動面と平行に配置されたリング状のコアの周りに、らせん状の巻き線が形成されたものである。しかしながら、この技術では、ＭＥＭＳ（Micro Electro Mechanical Systems）技術や転写技術を用いてトロイダルインダクタを形成するので、金型等を使用した特別な工程が必要になるという問題がある。
本発明は、上記課題を解決するためになされたものであって、インダクタを簡単に製造することが可能であり、またインダクタのＱ値を確保することが可能な、電子基板の形成方法および電子基板の提供を目的とする。また、低コストで電気特性に優れた電子機器の提供を目的とする。
上記目的を達成するため、本発明に係る電子基板の製造方法は、電子回路の接続端子の再配置配線と、リング状のコアおよびらせん状の巻き線を備えたインダクタとが、表面に形成されてなる電子基板の製造方法であって、前記再配置配線の形成工程において、前記巻き線の少なくとも一部を形成することを特徴とする。
また前記電子基板の表面に応力緩和層を形成する工程において、前記コアを形成することが望ましい。
また、前記電子基板上に第１配線を形成する工程と、前記第１配線を覆うように応力緩和層を形成する工程と、前記応力緩和層に貫通孔を穿設し、前記第１配線の端部を露出させる工程と、前記第１配線の端部から前記貫通孔を通り前記応力緩和層の表面にかけて第２配線を形成し、前記第１配線および前記第２配線により前記巻き線を形成する工程と、を有することが望ましい。
これらの構成によれば、工程数を極端に増加させることなく、また金型など特別の設備を必要とすることなく、インダクタを簡単かつ低コストで形成することができる。
また前記電子基板の表面に応力緩和層を形成する工程において、前記コアを形成することが望ましい。
また、前記電子基板上に第１配線を形成する工程と、前記第１配線を覆うように応力緩和層を形成する工程と、前記応力緩和層に貫通孔を穿設し、前記第１配線の端部を露出させる工程と、前記第１配線の端部から前記貫通孔を通り前記応力緩和層の表面にかけて第２配線を形成し、前記第１配線および前記第２配線により前記巻き線を形成する工程と、を有することが望ましい。
これらの構成によれば、工程数を極端に増加させることなく、また金型など特別の設備を必要とすることなく、インダクタを簡単かつ低コストで形成することができる。
また、前記巻き線の内側に配置された前記コアの全部または一部を除去する工程を有することが望ましい。
この構成によれば、コアにおける磁束線の乱れを減少させて透磁率を向上させることが可能になり、インダクタのＱ値を向上させることができる。
また、前記巻き線の内側に配置された前記コアの全部または一部に、前記応力緩和層より透磁率の高い物質を形成する工程を有することが望ましい。
この構成によれば、コアにおける磁束密度を向上させることが可能になり、インダクタのＱ値を向上させることができる。
この構成によれば、コアにおける磁束線の乱れを減少させて透磁率を向上させることが可能になり、インダクタのＱ値を向上させることができる。
また、前記巻き線の内側に配置された前記コアの全部または一部に、前記応力緩和層より透磁率の高い物質を形成する工程を有することが望ましい。
この構成によれば、コアにおける磁束密度を向上させることが可能になり、インダクタのＱ値を向上させることができる。
また、前記巻き線の一部をトリミングして、前記インダクタの特性調整を行う工程を有することが望ましい。
この構成によれば、所望の特性を備えたインダクタを形成することができる。
この構成によれば、所望の特性を備えたインダクタを形成することができる。
一方、本発明に係る電子基板は、上述した電子基板の製造方法を使用して製造したことを特徴とする。
この構成によれば、低コストで高Ｑ値のインダクタが形成された電子基板を提供することができる。
この構成によれば、低コストで高Ｑ値のインダクタが形成された電子基板を提供することができる。
また、電子回路の接続端子の再配置配線と、リング状のコアおよびらせん状の巻き線を備えたインダクタとが、表面に形成されてなる電子基板であって、前記巻き線の少なくとも一部は、前記再配置配線と同じ材料で構成されていることを特徴とする。
また前記コアは、前記電子基板の表面に形成された応力緩和層と同じ材料で構成されていることが望ましい。
また、前記電子基板上に形成された第１配線と、前記第１配線を覆うように形成された応力緩和層と、前記応力緩和層に形成され、前記第１配線の端部を露出させる貫通孔と、前記第１配線の端部から前記貫通孔を通り前記応力緩和層の表面にかけて形成され、前記第１配線とともに前記巻き線を形成する第２配線と、を有することが望ましい。
これらの構成によれば、工程数を極端に増加させることなく、また金型など特別の設備を必要とすることなく、インダクタを簡単かつ低コストで形成することができる。
また前記コアは、前記電子基板の表面に形成された応力緩和層と同じ材料で構成されていることが望ましい。
また、前記電子基板上に形成された第１配線と、前記第１配線を覆うように形成された応力緩和層と、前記応力緩和層に形成され、前記第１配線の端部を露出させる貫通孔と、前記第１配線の端部から前記貫通孔を通り前記応力緩和層の表面にかけて形成され、前記第１配線とともに前記巻き線を形成する第２配線と、を有することが望ましい。
これらの構成によれば、工程数を極端に増加させることなく、また金型など特別の設備を必要とすることなく、インダクタを簡単かつ低コストで形成することができる。
また前記巻き線の間のスペースは、略一定幅に形成されていることが望ましい。
この構成によれば、巻き線のＬ／Ｓ（Line and Space）の比率が大きくなり、配線抵抗を低減することができる。
この構成によれば、巻き線のＬ／Ｓ（Line and Space）の比率が大きくなり、配線抵抗を低減することができる。
また前記巻き線の内側の全部または一部に、空間が形成されていることが望ましい。
この構成によれば、コアにおける磁束線の乱れを減少させて透磁率を向上させることが可能になり、インダクタのＱ値を向上させることができる。
この構成によれば、コアにおける磁束線の乱れを減少させて透磁率を向上させることが可能になり、インダクタのＱ値を向上させることができる。
また前記コアは、アモルファス金属または金属ガラスを含んでいることが望ましい。
この構成によれば、コアにおける磁束密度を向上させることが可能になり、インダクタのＱ値を向上させることができる。
この構成によれば、コアにおける磁束密度を向上させることが可能になり、インダクタのＱ値を向上させることができる。
また前記電子回路と前記インダクタとの間に、導電層が形成されていることが望ましい。
この構成によれば、電磁シールド効果により、インダクタの磁界が電子回路に及ぼす影響（カップリング）を低減することができる。
この構成によれば、電磁シールド効果により、インダクタの磁界が電子回路に及ぼす影響（カップリング）を低減することができる。
一方、本発明に係る電子機器は、上述した電子基板を備えたことを特徴とする。
この構成によれば、低コストで高Ｑ値のインダクタが形成された電子基板を備えているので、低コストで電気特性に優れた電子機器を提供することができる。
この構成によれば、低コストで高Ｑ値のインダクタが形成された電子基板を備えているので、低コストで電気特性に優れた電子機器を提供することができる。
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
（第１実施形態）
第１実施形態に係る半導体チップ（電子基板）は、再配置配線および応力緩和層の形成工程を利用してトロイダルインダクタを形成したものである。そこで最初に、接続端子の再配置配線および応力緩和層について説明する。以下、電子基板としては、半導体チップ（特に能動素子形成面側）に形成されたトロイダルインダクタを例にして説明するが、電子基板としては、半導体チップの能動素子形成面とは逆側、あるいは半導体素子の形成されていないシリコン基板、ガラス基板、石英基板、水晶基板など少なくとも表面絶縁性の基板であればなにを使用しても構わない。
（第１実施形態）
第１実施形態に係る半導体チップ（電子基板）は、再配置配線および応力緩和層の形成工程を利用してトロイダルインダクタを形成したものである。そこで最初に、接続端子の再配置配線および応力緩和層について説明する。以下、電子基板としては、半導体チップ（特に能動素子形成面側）に形成されたトロイダルインダクタを例にして説明するが、電子基板としては、半導体チップの能動素子形成面とは逆側、あるいは半導体素子の形成されていないシリコン基板、ガラス基板、石英基板、水晶基板など少なくとも表面絶縁性の基板であればなにを使用しても構わない。
（再配置配線）
図１は再配置配線の説明図であり、図１（ａ）は半導体チップの平面図であり、図１（ｂ）は図１（ａ）のＢ−Ｂ線における側面断面図である。図１（ｂ）に示すように、電子回路が形成された半導体チップ１の表面には、電子回路を保護するためのパッシベーション膜８が形成されている。また半導体チップ１の表面には、電子回路を外部に電気的接続するための接続端子６２が形成されている。その接続端子６２の表面には、パッシベーション膜８の開口部が形成されている。
図１は再配置配線の説明図であり、図１（ａ）は半導体チップの平面図であり、図１（ｂ）は図１（ａ）のＢ−Ｂ線における側面断面図である。図１（ｂ）に示すように、電子回路が形成された半導体チップ１の表面には、電子回路を保護するためのパッシベーション膜８が形成されている。また半導体チップ１の表面には、電子回路を外部に電気的接続するための接続端子６２が形成されている。その接続端子６２の表面には、パッシベーション膜８の開口部が形成されている。
図１（ａ）に示すように、半導体チップ１の周縁部に沿って、複数の接続端子６２が整列配置されている。近年の半導体チップ１の小型化により、隣接する接続端子６２間のピッチは非常に狭くなっている。この半導体チップ１を相手側基板に実装すると、隣接する接続端子６２間に短絡が発生するおそれがある。そこで接続端子６２間のピッチを広げるため、接続端子６２の再配置配線６４が形成されている。
具体的には、半導体チップ１の表面中央部に、複数のパッド６３がマトリクス状に配列形成されている。そのパッド６３に対して、接続端子６２から引き出された再配置配線６４が接続されている。これにより、狭ピッチの接続端子６２が中央部に引き出されて広ピッチ化されている。このような半導体チップ１の形成には、ウェハの状態において一括して再配置配線および樹脂封止を行なってから個々の半導体チップ１に分離する、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術が利用されている。
このＷ−ＣＳＰ技術を用いて半導体チップ１を形成する場合には、半導体チップ１を実装する相手側基板と半導体チップ１との熱膨張係数の差によって生ずる応力を緩和する必要がある。そこで図１（ｂ）に示すように、感光性ポリイミドやＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂からなる応力緩和層３０が、半導体チップ１の表面中央部に形成されている。そして、その応力緩和層３０の表面に、上述したパッド６３が形成されている。
パッド６３の表面にはバンプ７８が形成されている。このバンプ７８は、例えばハンダバンプであり、印刷法等によって形成されている。そしてこのバンプ７８が、相手側基板の接続端子に対して、リフローやＦＣＢ（Flip Chip Bonding）等により実装される。なお異方導電性フィルム等を介して、半導体チップ１のパッド６３を相手側基板の接続端子に実装することも可能である。
（トロイダルインダクタを備えた電子基板）
図２は第１実施形態に係る半導体チップであり、図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＣ−Ｃ線における側面断面図である。第１実施形態に係る半導体チップ（電子基板）１は、応力緩和層３０によりリング状のコア４２が形成され、応力緩和層３０の両面に配置された第１配線１２および第２配線２２によりらせん状の巻き線が形成されてなるトロイダルインダクタ４０を備えたものである。
図２は第１実施形態に係る半導体チップであり、図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＣ−Ｃ線における側面断面図である。第１実施形態に係る半導体チップ（電子基板）１は、応力緩和層３０によりリング状のコア４２が形成され、応力緩和層３０の両面に配置された第１配線１２および第２配線２２によりらせん状の巻き線が形成されてなるトロイダルインダクタ４０を備えたものである。
図２（ｂ）に示すように、パッシベーション膜８の表面に第１配線１２が形成されている。この第１配線１２は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等の導電性材料で形成されている。なおトロイダルインダクタの巻き線として必要な抵抗レンジや耐許容電流値等の特性に応じて、第１配線１２の構成材料を適宜選択することができる。なお後述する電解メッキ法により第１配線１２を形成する場合には、第１配線１２は下地層の表面に形成されるが、図２（ｂ）では下地層の記載を省略している。
図２（ａ）に示すように、第１配線１２は略台形状にパターニングされ、複数の第１配線１２が同一円周上に放射状に配置されている。なお隣接する第１配線１２間のスペースは、フォトリソグラフィの解像限界付近の一定幅に形成することが望ましい。これにより、第１配線１２のＬ／Ｓ（Line and Space）の比率が大きくなり、配線抵抗を低減することができる。そして一つの第１配線１２が、連結配線１２ａを介して、接続端子１１に連結されている。
図２（ｂ）に示すように、第１配線１２を覆うように応力緩和層３０が形成されている。その応力緩和層３０には、内側貫通孔（ビア）３３および外側貫通孔３４が形成されている。
図２（ａ）に示すように、内側貫通孔３３は第１配線１２の内側端部が露出するように穿設され、複数の内側貫通孔３３が同一円周上に配置されている。また外側貫通孔３４は第１配線１２の外側端部が露出するように穿設され、複数の外側貫通孔３４が同一円周上に配置されている。なお内側貫通孔３３および外側貫通孔３４の開口形状は、扇型や長方形、長円形、楕円形等に形成すればよい。また複数の内側貫通孔３３および／または複数の外側貫通孔３４がそれぞれ連結された溝を形成してもよい。
図２（ａ）に示すように、内側貫通孔３３は第１配線１２の内側端部が露出するように穿設され、複数の内側貫通孔３３が同一円周上に配置されている。また外側貫通孔３４は第１配線１２の外側端部が露出するように穿設され、複数の外側貫通孔３４が同一円周上に配置されている。なお内側貫通孔３３および外側貫通孔３４の開口形状は、扇型や長方形、長円形、楕円形等に形成すればよい。また複数の内側貫通孔３３および／または複数の外側貫通孔３４がそれぞれ連結された溝を形成してもよい。
図２（ｂ）に示すように、応力緩和層３０の表面に第２配線２２が形成されている。この第２配線２２も、第１配線１２と同様の導電性材料で形成されている。なお第２配線２２は、内側貫通孔３３および外側貫通孔３４の内部にも充填され、第１配線１２に連結されている。
図２（ａ）に示すように、第２配線２２は、隣接する第１配線１２のうち、一方の第１配線１２上に形成された応力緩和層３０の内側貫通孔３３と、他方の第１配線１２上に形成された応力緩和層３０の外側貫通孔３４とを結ぶようにパターニングされている。なお第１配線１２と同様に、隣接する第２配線２２間のスペースも、フォトリソグラフィの解像限界付近の一定幅に形成することが望ましい。そして一つの第２配線２２が、連結配線２２ａを介して、他の接続端子２１に連結されている。
図２（ａ）に示すように、第２配線２２は、隣接する第１配線１２のうち、一方の第１配線１２上に形成された応力緩和層３０の内側貫通孔３３と、他方の第１配線１２上に形成された応力緩和層３０の外側貫通孔３４とを結ぶようにパターニングされている。なお第１配線１２と同様に、隣接する第２配線２２間のスペースも、フォトリソグラフィの解像限界付近の一定幅に形成することが望ましい。そして一つの第２配線２２が、連結配線２２ａを介して、他の接続端子２１に連結されている。
このように、第１配線１２および第２配線２２が順次連結されて、らせん状の巻き線が形成されている。また巻き線の内側の応力緩和層３０により、リング状のコア４２が構成されている。この巻き線およびコア４２により、トロイダルインダクタ４０が構成されている。
なおコア４２を構成する応力緩和層３０を構成する樹脂材料に、アモルファス金属や金属ガラス等の高透磁率物質を分散させてもよい。その応力緩和層３０でコア４２を構成することにより、磁束密度を向上させることが可能になり、トロイダルインダクタ４０のＬ値（インダクタンス）およびＱ値を向上させることができる。もしくは、例えばスパッタ工程やメッキ工程などの別工程でパーロマイ合金やアモルファス金属や金属ガラス等の高透磁率物質のコア４２を構成する材料を設けて、それをトロイダルインダクタ４０のコア４２として用いても良い。こうすることで、トロイダルインダクタ４０のＬ値（インダクタンス）およびＱ値を著しく向上させることができる。
なおコア４２を構成する応力緩和層３０を構成する樹脂材料に、アモルファス金属や金属ガラス等の高透磁率物質を分散させてもよい。その応力緩和層３０でコア４２を構成することにより、磁束密度を向上させることが可能になり、トロイダルインダクタ４０のＬ値（インダクタンス）およびＱ値を向上させることができる。もしくは、例えばスパッタ工程やメッキ工程などの別工程でパーロマイ合金やアモルファス金属や金属ガラス等の高透磁率物質のコア４２を構成する材料を設けて、それをトロイダルインダクタ４０のコア４２として用いても良い。こうすることで、トロイダルインダクタ４０のＬ値（インダクタンス）およびＱ値を著しく向上させることができる。
図２に示すトロイダルインダクタ４０は、半導体チップの電子回路の接続端子１１，２１に連結されて、電子回路の一部を構成している。
図３は、第１実施形態の第１変形例の平面図である。この第１変形例では、一つの第２配線２２が連結配線２２ａを介してパッド２６に連結されている。そのパッド２６の表面にはバンプ２８が形成され、相手側基板に実装しうるようになっている。したがって、この第１変形例によれば、半導体チップの電子回路と相手側基板との間にトロイダルインダクタ４０を配置することができる。
図３は、第１実施形態の第１変形例の平面図である。この第１変形例では、一つの第２配線２２が連結配線２２ａを介してパッド２６に連結されている。そのパッド２６の表面にはバンプ２８が形成され、相手側基板に実装しうるようになっている。したがって、この第１変形例によれば、半導体チップの電子回路と相手側基板との間にトロイダルインダクタ４０を配置することができる。
図４は、第１実施形態の第２変形例の側面断面図である。この第２変形例では、パッシベーション膜８の裏側の略全面に導電層（シールド層）７が形成されている。この導電層７は、電子回路の形成プロセスを利用してＡｌ等により形成することが可能である。この導電層７を接地または一定電位に保持すれば、電磁シールド効果により、トロイダルインダクタ４０の磁界が半導体チップ１の能動素子を含む電子回路に及ぼす影響（カップリング）を低減することができる。なお導電層７は、トロイダルインダクタ４０と電子回路との間であれば、いかなる位置に形成してもよい。また導電層７は、半導体チップの略全面に形成されていなくても、少なくともトロイダルインダクタの形成領域に形成されていればよい。さらにまた、トロイダルインダクタ形成層と同一平面上、もしくは更に絶縁層や誘電層と導電層をトロイダルインダクタ形成層の上層もしくは下層に設け、他の受動部品（インダクタ、キャパシタ、レジスタ）を集積するようにしても良い。こうすることで、さらに部品の集積度を向上することができる。
（電子基板の製造方法）
次に、上述した半導体チップの製造方法につき、図５および図６を用いて説明する。
図５および図６は、本実施形態に係る半導体チップの製造方法の工程図である。ここでは、図５（ａ）に示すように、電子回路が形成された半導体チップの表面に、電子回路を保護するためのパッシベーション膜８と、電子回路を外部に電気的接続するための接続端子１１とが形成され、接続端子１１の表面にパッシベーション膜８の開口部が形成された状態から説明する。
次に、上述した半導体チップの製造方法につき、図５および図６を用いて説明する。
図５および図６は、本実施形態に係る半導体チップの製造方法の工程図である。ここでは、図５（ａ）に示すように、電子回路が形成された半導体チップの表面に、電子回路を保護するためのパッシベーション膜８と、電子回路を外部に電気的接続するための接続端子１１とが形成され、接続端子１１の表面にパッシベーション膜８の開口部が形成された状態から説明する。
まず図５（ａ）に示すように、半導体チップ１の表面全体に下地膜１４を形成する。この下地膜１４は、下層のバリア層と上層のシード層とで構成される。シード層は、第１配線を電解メッキ法で形成する際の電極として機能するものであり、Ｃｕ等により厚さ数１００ｎｍ程度に形成する。バリア層は、Ａｌ等からなる接続端子へのＣｕの拡散を防止するものであり、ＴｉＷやＴｉＮ等により厚さ１００ｎｍ程度に形成する。これらの各層は、真空蒸着やスパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法、またはＩＭＰ（イオンメタルプラズマ）法を用いて形成することが可能である。
次に図５（ｂ）に示すように、下地膜１４の表面にレジスト９０を塗布し、フォトリソグラフィを行って、第１配線および連結配線（以下「第１配線等」という。）の形成領域にレジスト９０の開口部を形成する。
次に図５（ｃ）に示すように、下地膜１４のシード層を電極として電解Ｃｕメッキを行い、レジスト９０の開口部にＣｕを埋め込んで、第１配線１２等を形成する。
次に図５（ｃ）に示すように、下地膜１４のシード層を電極として電解Ｃｕメッキを行い、レジスト９０の開口部にＣｕを埋め込んで、第１配線１２等を形成する。
次に図５（ｄ）に示すように、レジストを剥離する。
次に図５（ｅ）に示すように、第１配線１２等をマスクとして、下地膜１４をエッチングする。このエッチングには、反応性イオンエッチング（ＲＩＥ；Reactive Ion Etching）等を利用することが可能である。なお第１配線１２等および下地膜１４のシード層は共にＣｕで構成されているが、第１配線１２等は下地膜１４のシード層より十分に厚いので、エッチングによりシード層を完全に除去することができる。
次に図５（ｅ）に示すように、第１配線１２等をマスクとして、下地膜１４をエッチングする。このエッチングには、反応性イオンエッチング（ＲＩＥ；Reactive Ion Etching）等を利用することが可能である。なお第１配線１２等および下地膜１４のシード層は共にＣｕで構成されているが、第１配線１２等は下地膜１４のシード層より十分に厚いので、エッチングによりシード層を完全に除去することができる。
次に図６（ａ）に示すように、第１配線１２を覆うように応力緩和層３０を形成する。応力緩和層３０は、印刷法やフォトリソグラフィを用いて半導体チップ１の表面中央部に形成する。その応力緩和層３０には、上述した内側貫通孔３３および外側貫通孔３４を形成する。なお応力緩和層３０を構成する誘電体材料として、感光性を有する樹脂材料を採用すれば、フォトリソグラフィを用いて簡単かつ正確に応力緩和層３０をパターニングすることができる。
次に図６（ｂ）に示すように、応力緩和層３０の表面から内側貫通孔３３および外側貫通孔３４の内部にかけて、第２配線２２およびその下地層２４を形成する。その具体的な方法は、上述した第１配線１２およびその下地膜１４の形成方法と同様である。また応力緩和層３０の表面に形成された第２配線２２をレーザ等でトリミングすることにより、インダクタ特性のチューニングを行うことも可能である。
上述した第２配線２２は、図１に示す再配置配線６４の形成工程において、再配置配線６４と同時に形成することができる。すなわち、トロイダルインダクタの巻き線となる第２配線を、メッキやフォトリソグラフィ等を利用して正確に形成することが可能になる。よって、所望の特性を備えたトロイダルインダクタを形成することができる。
以上に詳述したように、本実施形態に係る半導体チップは、応力緩和層でコアを形成し、再配置配線と同時に巻き線を形成して、トロイダルインダクタを形成する構成とした。この構成によれば、工程数を極端に増加させることなく、また金型など特別の設備を必要とすることなく、トロイダルインダクタを簡単かつ低コストで形成することができる。
なおスパイラルインダクタと比べて、トロイダルインダクタでは、半導体チップとの磁束の干渉による漏れ電流が発生しにくく、高Ｑ値を確保することができる。
なおスパイラルインダクタと比べて、トロイダルインダクタでは、半導体チップとの磁束の干渉による漏れ電流が発生しにくく、高Ｑ値を確保することができる。
（第２実施形態）
図７（ａ）は、第２実施形態に係る半導体チップであり、図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）のＤ−Ｄ線における側面断面図である。第２実施形態では、コア４２が応力緩和層から独立して形成されている点で、コアを応力緩和層で形成した第１実施形態とは異なっている。なお第１実施形態と同様の構成となる部分については、その説明を省略する。
図７（ａ）は、第２実施形態に係る半導体チップであり、図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）のＤ−Ｄ線における側面断面図である。第２実施形態では、コア４２が応力緩和層から独立して形成されている点で、コアを応力緩和層で形成した第１実施形態とは異なっている。なお第１実施形態と同様の構成となる部分については、その説明を省略する。
図７（ａ）に示すように、第２実施形態でも、第１配線１２が略台形状にパターニングされ、複数の第１配線１２が同一円周上に放射状に配置されている。
その第１配線１２の中央部を覆うように、熱可塑性樹脂材料等からなるコア４２が形成されている。このコア４２は、ドーナツをその中心軸と垂直に半割りした形状とされ、図７（ｂ）に示すように、コア４２の断面は略半円形状とされている。その具体的な形成方法として、まず半導体チップ１上に熱可塑性樹脂材料を塗布し、次に転写型を加熱しつつ押圧して、コア４２を成型する方法を採用することが可能である。
その第１配線１２の中央部を覆うように、熱可塑性樹脂材料等からなるコア４２が形成されている。このコア４２は、ドーナツをその中心軸と垂直に半割りした形状とされ、図７（ｂ）に示すように、コア４２の断面は略半円形状とされている。その具体的な形成方法として、まず半導体チップ１上に熱可塑性樹脂材料を塗布し、次に転写型を加熱しつつ押圧して、コア４２を成型する方法を採用することが可能である。
図７（ｂ）に示すように、コア４２の表面に第２配線２２が形成されている。図７（ａ）に示すように、第２配線２２は、隣接する第１配線１２のうち、一方の第１配線１２の内側端部と、他方の第１配線１２の外側端部とを連結するようにパターニングされている。このように、第１配線１２および第２配線２２が順次連結されて、コア４２の周囲に巻き線が形成され、トロイダルインダクタ４０が構成されている。
なおコア４２を構成する樹脂材料に、アモルファス金属や金属ガラス等の高透磁率物質を分散させてもよい。第２実施形態では、応力緩和層から独立してコア４２を設けているので、コア４２を構成する樹脂材料のみに高透磁率物質を分散させることができる。これにより、コア４２の磁束密度を向上させることが可能になり、トロイダルインダクタ４０のＬ値（インダクタンス）およびＱ値を向上させることができる。もしくは、例えばスパッタ工程やメッキ工程などの別工程でパーロマイ合金やアモルファス金属や金属ガラス等の高透磁率物質のコア４２を構成する材料を設けて、それをトロイダルインダクタ４０のコア４２として用いても良い。こうすることで、トロイダルインダクタ４０のＬ値（インダクタンス）およびＱ値を著しく向上させることができる。
図８は、第２実施形態の変形例の説明図である。この変形例では、いったん形成したコア４２の全部または一部が除去されて、巻き線の内側の全部または一部に空間が形成されている。この空間は、コア４２の全周にわたって形成することが望ましい。コア４２を除去する方法として、半導体チップを溶剤に浸漬してコア４２を溶解する方法や、Ｏ２プラズマによりコア４２を等方性ドライエッチングする方法等を採用することが可能である。
この構成によれば、コア４２における磁束線の乱れを減少させて透磁率を向上させることが可能になり、トロイダルインダクタのＬ値（インダクタンス）およびＱ値を向上させることができる。
この構成によれば、コア４２における磁束線の乱れを減少させて透磁率を向上させることが可能になり、トロイダルインダクタのＬ値（インダクタンス）およびＱ値を向上させることができる。
（電子機器）
次に、上述した半導体チップ（電子基板）を備えた電子機器の例につき、図９を用いて説明する。
図９は、携帯電話の斜視図である。上述した半導体チップは、携帯電話３００の筐体内部に配置されている。
次に、上述した半導体チップ（電子基板）を備えた電子機器の例につき、図９を用いて説明する。
図９は、携帯電話の斜視図である。上述した半導体チップは、携帯電話３００の筐体内部に配置されている。
なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
例えば、上記各実施形態では半導体チップの表面にトロイダルインダクタを形成したが、半導体チップの裏面にトロイダルインダクタを形成して、貫通電極により表面との導通を確保してもよい。また上記各実施形態では、電子回路が形成された半導体チップにトロイダルインダクタを形成したが、絶縁材料からなる電子基板にトロイダルインダクタを形成してもよい。また上記各実施形態では、リング状のコアの周囲にらせん状の巻き線が配置されたトロイダルインダクタを形成したが、棒状のコアの周囲にらせん状の巻き線が配置されたインダクタを形成してもよい。ただし、リング状のコアを備えたトロイダルインダクタは、磁束が閉ループを構成するため、棒状のコアを備えたインダクタに比べて効率がよい。また上記各実施形態では、電解メッキ法により第１配線および第２配線を形成したが、スパッタ法や蒸着法等の他の成膜方法を採用してもよい。
１‥半導体チップ １２‥第１配線 ２２‥第２配線 ３０‥応力緩和層 ３３，３４‥貫通孔 ４０‥トロイダルインダクタ ４２‥コア
Claims (15)
- 電子回路の接続端子の再配置配線と、リング状のコアおよびらせん状の巻き線を備えたインダクタとが、表面に形成されてなる電子基板の製造方法であって、
前記再配置配線の形成工程において、前記巻き線の少なくとも一部を形成することを特徴とする電子基板の製造方法。 - 前記電子基板の表面に応力緩和層を形成する工程において、前記コアを形成することを特徴とする請求項１に記載の電子基板の製造方法。
- 前記電子基板上に第１配線を形成する工程と、
前記第１配線を覆うように応力緩和層を形成する工程と、
前記応力緩和層に貫通孔を穿設し、前記第１配線の端部を露出させる工程と、
前記第１配線の端部から前記貫通孔を通り前記応力緩和層の表面にかけて第２配線を形成し、前記第１配線および前記第２配線により前記巻き線を形成する工程と、
を有することを特徴とする請求項１または請求項２に記載の電子基板の製造方法。 - 前記巻き線の内側に配置された前記コアの全部または一部を除去する工程を有することを特徴とする請求項１ないし請求項３のいずれかに記載の電子基板の製造方法。
- 前記巻き線の内側に配置された前記コアの全部または一部に、前記応力緩和層より透磁率の高い物質を形成する工程を有することを特徴とする請求項１ないし請求項３のいずれかに記載の電子基板の製造方法。
- 前記巻き線の一部をトリミングして、前記インダクタの特性調整を行う工程を有することを特徴とする請求項１ないし請求項５のいずれかに記載の電子基板の製造方法。
- 請求項１ないし請求項６に記載の電子基板の製造方法を使用して製造したことを特徴とする電子基板。
- 電子回路の接続端子の再配置配線と、リング状のコアおよびらせん状の巻き線を備えたインダクタとが、表面に形成されてなる電子基板であって、
前記巻き線の少なくとも一部は、前記再配置配線と同じ材料で構成されていることを特徴とする電子基板。 - 前記コアは、前記電子基板の表面に形成された応力緩和層と同じ材料で構成されていることを特徴とする請求項８に記載の電子基板。
- 前記電子基板上に形成された第１配線と、
前記第１配線を覆うように形成された応力緩和層と、
前記応力緩和層に形成され、前記第１配線の端部を露出させる貫通孔と、
前記第１配線の端部から前記貫通孔を通り前記応力緩和層の表面にかけて形成され、前記第１配線とともに前記巻き線を形成する第２配線と、
を有することを特徴とする請求項８または請求項９に記載の電子基板。 - 前記巻き線の間のスペースは、略一定幅に形成されていることを特徴とする請求項８ないし請求項１０のいずれかに記載の電子基板。
- 前記巻き線の内側の全部または一部に、空間が形成されていることを特徴とする請求項８ないし請求項１１のいずれかに記載の電子基板。
- 前記コアは、アモルファス金属または金属ガラスを含んでいることを特徴とする請求項８ないし請求項１２のいずれかに記載の電子基板。
- 前記電子回路と前記インダクタとの間に、導電層が形成されていることを特徴とする請求項８ないし請求項１３のいずれかに記載の電子基板。
- 請求項７ないし請求項１４のいずれかに記載の電子基板を備えたことを特徴とする電子機器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005196094A JP4764668B2 (ja) | 2005-07-05 | 2005-07-05 | 電子基板の製造方法および電子基板 |
| TW095123549A TW200709315A (en) | 2005-07-05 | 2006-06-29 | Manufacturing method for electronic substrate, electronic substrate, and electronic apparatus |
| US11/478,013 US20070008058A1 (en) | 2005-07-05 | 2006-06-29 | Manufacturing method for electronic substrate, electronic substrate, and electronic apparatus |
| CNA2006101011390A CN1893071A (zh) | 2005-07-05 | 2006-07-03 | 电子基板的制造方法、电子基板、以及电子设备 |
| KR1020060061918A KR100844063B1 (ko) | 2005-07-05 | 2006-07-03 | 전자 기판의 제조 방법, 전자 기판, 및 전자 기기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005196094A JP4764668B2 (ja) | 2005-07-05 | 2005-07-05 | 電子基板の製造方法および電子基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007019071A true JP2007019071A (ja) | 2007-01-25 |
| JP4764668B2 JP4764668B2 (ja) | 2011-09-07 |
Family
ID=37597732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005196094A Expired - Fee Related JP4764668B2 (ja) | 2005-07-05 | 2005-07-05 | 電子基板の製造方法および電子基板 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20070008058A1 (ja) |
| JP (1) | JP4764668B2 (ja) |
| KR (1) | KR100844063B1 (ja) |
| CN (1) | CN1893071A (ja) |
| TW (1) | TW200709315A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008093472A1 (ja) | 2007-01-30 | 2008-08-07 | Nec Corporation | 移動通信システム、マルチキャストデータ配信方法、コアネットワーク装置、およびアクセスネットワーク装置 |
| JP2017504212A (ja) * | 2014-01-21 | 2017-02-02 | クアルコム，インコーポレイテッド | 集積デバイスの再配線層内の環状インダクタ |
| WO2018122949A1 (ja) * | 2016-12-27 | 2018-07-05 | 三菱電機株式会社 | インダクタ素子 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4380681B2 (ja) * | 2006-09-27 | 2009-12-09 | エプソンイメージングデバイス株式会社 | 実装構造体、電気光学装置、及び電子機器、並びに実装構造体の製造方法 |
| FR2907590B1 (fr) * | 2006-10-23 | 2009-01-23 | Commissariat Energie Atomique | Bobinage solenoide annulaire, bobinage comportant plusieurs branches de bobinage et micro-inductance comportant l'un des bobinages |
| US9431473B2 (en) | 2012-11-21 | 2016-08-30 | Qualcomm Incorporated | Hybrid transformer structure on semiconductor devices |
| US10002700B2 (en) | 2013-02-27 | 2018-06-19 | Qualcomm Incorporated | Vertical-coupling transformer with an air-gap structure |
| US9634645B2 (en) | 2013-03-14 | 2017-04-25 | Qualcomm Incorporated | Integration of a replica circuit and a transformer above a dielectric substrate |
| US20140327510A1 (en) * | 2013-05-06 | 2014-11-06 | Qualcomm Incorporated | Electronic device having asymmetrical through glass vias |
| US9449753B2 (en) | 2013-08-30 | 2016-09-20 | Qualcomm Incorporated | Varying thickness inductor |
| US9906318B2 (en) | 2014-04-18 | 2018-02-27 | Qualcomm Incorporated | Frequency multiplexer |
| US11581121B1 (en) * | 2017-09-19 | 2023-02-14 | Embedded Systems Inc. | Common mode choke |
| JP6969317B2 (ja) * | 2017-11-24 | 2021-11-24 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| US20210125948A1 (en) * | 2019-10-28 | 2021-04-29 | Nanya Technology Corporation | Semiconductor device and method for fabricating the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2793943B1 (fr) * | 1999-05-18 | 2001-07-13 | Memscap | Micro-composants du type micro-inductance ou micro- transformateur, et procede de fabrication de tels micro- composants |
| US7067228B2 (en) * | 2000-06-22 | 2006-06-27 | Hitachi Chemical Co., Ltd. | Photosensitive resin composition, photosensitive element employing it, resist pattern forming method, and printed wiring board fabrication method |
| JP2002100733A (ja) * | 2000-09-21 | 2002-04-05 | Nec Corp | 高周波集積回路装置 |
| JP2004104103A (ja) * | 2002-08-21 | 2004-04-02 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| US6990729B2 (en) * | 2003-09-05 | 2006-01-31 | Harris Corporation | Method for forming an inductor |
| JP4059498B2 (ja) * | 2003-10-24 | 2008-03-12 | ローム株式会社 | 半導体装置 |
| JP4855075B2 (ja) * | 2004-02-04 | 2012-01-18 | イビデン株式会社 | 多層プリント配線板 |
-
2005
- 2005-07-05 JP JP2005196094A patent/JP4764668B2/ja not_active Expired - Fee Related
-
2006
- 2006-06-29 US US11/478,013 patent/US20070008058A1/en not_active Abandoned
- 2006-06-29 TW TW095123549A patent/TW200709315A/zh unknown
- 2006-07-03 KR KR1020060061918A patent/KR100844063B1/ko not_active IP Right Cessation
- 2006-07-03 CN CNA2006101011390A patent/CN1893071A/zh active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008093472A1 (ja) | 2007-01-30 | 2008-08-07 | Nec Corporation | 移動通信システム、マルチキャストデータ配信方法、コアネットワーク装置、およびアクセスネットワーク装置 |
| EP2528250A1 (en) | 2007-01-30 | 2012-11-28 | Nec Corporation | Mobile communication system, core network node, access network, terminal and corresponding multicast data distribution methods |
| JP2017504212A (ja) * | 2014-01-21 | 2017-02-02 | クアルコム，インコーポレイテッド | 集積デバイスの再配線層内の環状インダクタ |
| WO2018122949A1 (ja) * | 2016-12-27 | 2018-07-05 | 三菱電機株式会社 | インダクタ素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4764668B2 (ja) | 2011-09-07 |
| KR20070005492A (ko) | 2007-01-10 |
| CN1893071A (zh) | 2007-01-10 |
| US20070008058A1 (en) | 2007-01-11 |
| TW200709315A (en) | 2007-03-01 |
| KR100844063B1 (ko) | 2008-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4764668B2 (ja) | 電子基板の製造方法および電子基板 | |
| JP4544181B2 (ja) | 電子基板、半導体装置および電子機器 | |
| JP4572343B2 (ja) | 電子基板、半導体装置および電子機器 | |
| US6512298B2 (en) | Semiconductor device and method for producing the same | |
| JP4290158B2 (ja) | 半導体装置 | |
| WO2010050091A1 (ja) | 半導体装置 | |
| JP4238843B2 (ja) | 半導体チップ、半導体チップの製造方法および電子機器 | |
| JP2004214561A (ja) | 半導体装置及びその製造方法 | |
| TW202038421A (zh) | 包含用於屏蔽之至少一圖案化接地平面之基板 | |
| JP2007150022A (ja) | 電子基板、その製造方法および電子機器 | |
| JP2008085362A (ja) | 半導体装置及び半導体モジュール | |
| US6781229B1 (en) | Method for integrating passives on-die utilizing under bump metal and related structure | |
| US6396157B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JP2005108929A (ja) | 半導体装置及びその製造方法 | |
| JP4265575B2 (ja) | 半導体チップおよび電子機器 | |
| JP4779606B2 (ja) | 電子基板、その製造方法および電子機器 | |
| JP5083360B2 (ja) | 電子基板、半導体装置および電子機器 | |
| JP2008103397A (ja) | 電子基板とその製造方法及び電子機器 | |
| JP2009088099A (ja) | 半導体装置 | |
| JP2008034507A (ja) | 半導体装置とその製造方法 | |
| JP2008103394A (ja) | 電子基板の製造方法、電子基板および電子機器 | |
| US20240097648A1 (en) | Package comprising an acoustic device and a polymer cap layer | |
| JP2008103602A (ja) | 電子基板、その製造方法および電子機器 | |
| US20230101228A1 (en) | Package comprising an acoustic device and a cap substrate comprising an inductor | |
| JP4779605B2 (ja) | 電子基板および電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071226 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090609 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090903 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090904 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090925 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20091204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101222 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110613 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |