CN1893071A - 电子基板的制造方法、电子基板、以及电子设备 - Google Patents

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Abstract

电子基板的制造方法，使用具有包括连接端子的电子电路的基板，包括：形成电感器的工序，在上述基板上形成环状磁芯，在上述磁芯的外侧形成螺旋状导体，以使形成具有上述磁芯与上述螺旋状导体的电感器；以及连接工序，将构成上述螺旋状导体的至少一部分的再配置布线与上述连接端子连接。

Description

电子基板的制造方法、电子基板、以及电子设备
技术领域
本发明涉及电子基板的制造方法、电子基板、以及电子设备。
背景技术
在携带电话或者个人计算机等电子设备中，搭载着形成有电子电路的半导体芯片(电子基板)。
该半导体芯片，有时与电阻或者电感器、电容器等无源元件一起利用。
如在特开2002-164468号公报或者特开2003-347410号公报中所公开，提出在半导体芯片上形成螺旋状电感器(Spiral Inductor)的技术。
螺旋状电感器，在有源面上形成有螺旋状的线圈。
然而，在螺旋状电感器中，由于构成半导体芯片的硅与磁通之间相互干涉而产生漏电流，因此限制提高Q值(电感与电阻值比)。
为了解决该问题，如在Ermolov et al，‘Microreplicated RF ToroidalInductor’，IEEETransactions on Microwave Theory and Techniques，Vol.52，No.1，January 2004，P29-36中所公开，提出在半导体芯片上形成环状电感器(Toroidal Inductor)的技术。
环状电感器，在以与有源面平行的方式配置的环状磁芯的周围，形成螺旋状的线圈。
然而，在该技术中，由于使用MEMS(Micro Electro MechanicalSystems)技术或者转印技术形成环状电感器，因此存在需要使用模具等的特别的工序的问题。
发明内容
本发明鉴于此，其目的在于提供一种能简单地制造电感器，能保证电感器Q值的电子基板的形成方法以及电子基板。
还有，其目的在于以低成本提供在电特性方面优秀的电子设备。
为了达到上述目的，有关本发明的电子基板的制造方法，准备基板，该基板具有包括连接端子的电子电路，该电子基板的制造方法包括：形成电感器的工序，在上述基板上形成环状磁芯，在上述磁芯的外侧形成螺旋状导体，由此形成具有上述磁芯与上述螺旋状导体的电感器；以及连接工序，将构成上述螺旋状导体的至少一部分的再配置布线与上述电子电路的上述连接端子连接。
在有关本发明的电子基板的制造方法中，作为优选，在形成上述磁芯的工序中，在上述基板上形成应力缓和层。
在有关本发明的电子基板的制造方法中，作为优选，形成上述电感器的工序，包括：形成第一导体元件的工序，在上述基板上形成构成螺旋状导体的至少一部分的第一导体元件；形成应力缓和层的工序，形成应力缓和层以使其被覆上述第一导体元件；形成上述磁芯的工序，在上述应力缓和层中形成贯通孔，露出上述第一导体元件的端部，以形成上述磁芯；以及形成第二导体元件的工序，形成第二导体元件，该第二导体元件为构成螺旋状导体的至少一部分，并且通过上述贯通孔从上述第一导体元件的端部开始延伸至上述磁芯的表面。
根据这些构成，不会极端地增加工序数，还有，不会需要模具等特别的设备，而以简单且较低成本能够形成环状电感器。
在有关本发明的电子基板的制造方法中，作为优选，具有去除工序，在该工序中去除在上述螺旋状导体的内侧中配置的上述磁芯的至少一部分。
根据该构成，减少磁芯的磁力线的紊乱而能够提高导磁率，能够提高环状电感器的L值(电感系数)以及Q值。
在有关本发明的电子基板的制造方法中，作为优选，具有形成高导磁率部件的工序，在该工序中将导磁率高于上述应力缓和层的高导磁率部件，形成在配置在上述螺旋状导体内侧中的上述磁芯的至少一部分中。
根据该构成，能够提高磁芯的磁通密度，能够提高电感器的Q值。
在有关本发明的电子基板的制造方法中，作为优选，具有进行上述电感器的特性调整的工序，在该工序中微调上述螺旋状导体的一部分，以使进行上述电感器的特性调整。
根据该构成，能够形成具备期望特性的电感器。
有关本发明的电子基板，使用上述的电子基板的制造方法而制造。
根据该构成，能够以低成本提供形成有高Q值的电感器的电子基板。
有关本发明的电阻基板，具有：基板，其具有包括连接端子的电子电路；电感器，其具有形成在上述基板上的环状磁芯、形成在上述磁芯的外侧的螺旋状导体；以及再配置布线，其构成上述螺旋状导体的至少一部分，以与上述螺旋状导体的材料相同的材料形成，与上述电子电路的上述连接端子连接。
在有关本发明的电子基板中，作为优选，包括应力缓和层，该应力缓和层，由与上述磁芯相同的材料构成，形成在上述基板上。
在有关本发明的电子基板中，作为优选，具有在所述基板上形成的所述应力缓和层，该应力缓和层，被覆所述螺旋状导体的至少一部分，包括所述磁芯，具有在所述应力缓和层中形成的贯通孔，该贯通孔露出在所述磁芯的外侧形成的所述螺旋状导体的至少一部分的端部，
上述电感器，具有：第一导体元件，其形成在上述基板上，构成上述螺旋状导体的至少一部分；以及第二导体元件，其构成螺旋状导体的至少一部分，通过上述贯通孔从上述第一导体元件的端部延伸至上述磁芯的表面。
根据这些构成，不会极端地增加工序数，还有，不会需要模具等特别的设备，而以简单且较低成本能够形成环状电感器。
在根据本发明的电子基板中，作为优选，上述第一导体元件之间的空隙、或者上述第二导体元件之间的空隙，大致以一定宽度来形成。
根据该构成，螺旋状导体的L/S(Line and Space)的比率变大，能够减少布线电阻。
在有关本发明的电子基板中，作为优选，在上述螺旋状导体的内侧的至少一部分中，形成有空隙。
根据该构成，减少磁芯42的磁力线的紊乱而能够提高导磁率，能够提高环状电感器的L值(电感系数)以及Q值。
在根据本发明的电子基板中，作为优选，上述磁心包括非结晶金属或者金属玻璃。
根据该构成，能够提高磁芯的磁通密度，能够提高电感器的Q值。
在根据本发明的电子基板中，作为优选，在上述电子电路与上述电感器之间，形成有导电层。
根据该构成，由电磁屏蔽效果，能够减少电感器的磁场带给电子电路的影响(耦合)。
有关本发明的电子设备，具备上述的电子基板。
根据该构成，由于以低成本具备形成有高Q值的电感器的电子基板，因此能够以低成本提供在电特性方面优秀的电子设备。
附图说明
图1A是再配置布线的说明图且半导体芯片的俯视图，图1B是再配置布线的说明图且图1A的B-B线的剖面图。
图2A是有关第一实施方式的半导体芯片的俯视图，图2B是图2A的C-C线的半导体芯片的剖面图。
图3是有关第一实施方式的第一变形例的半导体芯片的俯视图。
图4是有关第一实施方式的第二变形例的半导体芯片的剖面图。
图5A～图5E是第一实施方式的半导体芯片的制造方法的工序图。
图6A以及图6B是第一实施方式的半导体芯片的制造方法的工序图。
图7A是有关第二实施方式的半导体芯片的俯视图，图7B是图7A的D-D线的半导体芯片的剖面图。
图8是图2实施方式的变形例的半导体芯片的剖面图。
图9是携带电话的立体图。
具体实施方式
下面参照附图，说明本发明的实施方式。
还有，在下面用于说明的各个附图中，适当地改变各个部件的比例尺，以使各个部件成为能够识别的大小。
(第一实施方式)
有关第一实施方式的半导体芯片(电子基板)，利用再配置布线以及应力缓和层的形成工序形成环状电感器。
因此，首先，说明连接端子的再配置布线以及应力缓和层。
下面，作为电子基板，以形成在半导体芯片(特别有源元件形成面侧)上的环状电感器为例进行说明。
作为电子基板，只要是与半导体芯片的有源元件形成面相反侧，或者没有形成半导体元件的硅基板、玻璃基板，石英基板、水晶基板等至少表面绝缘性基板的话，使用任何基板都可以。
(再配置布线)
图1A为，再配置布线的说明图，半导体芯片的俯视图。
图1B为，再配置布线的说明图，图1A的B-B线的剖面图。
如图1B所示，在形成有电子电路的半导体芯片1的表面上，形成有用于保护电子电路的钝化(passivation)膜8。
还有，在半导体芯片1的表面上，形成有用于电子电路与外部之间的电连接的连接端子62。
在该连接端子62的表面上，形成有钝化膜8。
如图1A所示，沿着半导体芯片1的周缘部，排列配置有多个连接端子62。
由近年的半导体芯片1的小型化，导致相邻的连接端子62之间的间距变得非常狭窄。
若将该半导体芯片1安装在对方侧基板中，则在相邻的连接端子62之间存在发生短路的可能性。
因此，形成连接端子62的再配置布线64，以使扩大连接端子62之间的间距。
具体而言，在半导体芯片1的表面中央部中，以矩阵形状排列形成有多个焊盘(pad)63。
该焊盘63，与从连接端子62引出的再配置布线64连接。
由此，窄间距的连接端子62引出在中央部中而实现宽间距化。
在这样的半导体芯片1的形成中，利用W-CSP(Waferlevel ChipScalePackage)技术，该技术为在晶片(wafer)状态中整体上进行再配置布线以及树脂密封后分离为各个半导体芯片1的技术。
在利用该W-CSP技术形成半导体芯片1的情况下，有需要缓和由安装有半导体芯片1的对方侧基板与半导体芯片1之间的热膨胀系数之差而产生的应力。
因此，如图1B所示，由感光性聚酰亚胺或者BCB(苯并环丁烯)、苯酚酚醛清漆(phenol novolac)树脂等的感光性树脂构成的应力缓和层30，形成在半导体芯片1的表面中央部中。
并且，在该应力缓和层30的表面上，形成有上述焊盘63。
在焊盘63的表面上形成有凸块(bump)78。
该凸块78为，例如锡焊凸块，由印刷法等形成。
并且该凸块78，由回流焊(reflow)或者FCB(Flip Chip Bonding)等安装在对方侧基板的连接端子上。
还有，也可以通过各向异性导电膜，将半导体芯片1的焊盘63安装在对方侧基板的连接端子上。
(具备环状电感器的电子基板)
图2A是有关第一实施方式的半导体芯片的俯视图，图2B是图2A的C-C线的半导体芯片的剖面图。
有关第一实施方式的半导体芯片(电子基板)1，具备环状电感器40，该环状电感器40由应力缓和层30形成环状磁芯42，由配置在应力缓和层30的两面上的第一导体元件12以及第二导体元件22形成螺旋转导体。
如图2B所示，在钝化膜8的表面上形成有第一导体元件12。
该第一导体元件12，以铜(Cu)、金(Au)、银(Ag)、钛(Ti)、钨(W)、钛钨(TiW)、氮化钛(TiN)、镍(Ni)、镍钒(NiV)、铬(Cr)、铝(Al)、钯(Pd)等的导电性材料来形成。
还有，根据作为环状电感器的螺旋状导体所必要的电阻范围或者可容许电流值等特性，能够适当地选择第一导体元件12的构成材料。
还有，在由后述的电镀法形成第一导体元件12的情况下，第一导体元件12形成在基础层的表面上，但在图2B中省略基础层的记载。
如图2A所示，以大致梯形状形成第一导体元件12的图案，多个第一导体元件12以辐射形状配置在同一圆周上。
还有，相邻的第一导体元件12之间的空隙，形成为光刻的析像精度界限左右的一定宽度。
由此，第一导体元件12的L/S(Line and Space)的比率变大，能减少布线电阻。
并且一个第一导体元件12，通过连接布线12a，与连接端子11连接。
如图2B所示，形成应力缓和层30以使覆盖第一导体元件12。
在该应力缓和层30中，形成有内侧贯通孔33以及外侧贯通空34。
如图2A所示，内侧贯通孔33以露出第一导体元件12的内侧端部的方式穿孔设置，多个内侧贯通孔33配置在同一圆周上。
还有，外侧贯通孔34以露出第一导体元件12的外侧端部的方式穿孔设置，多个外侧贯通孔34配置在同一圆周上。
还有，内侧贯通孔33以及外侧贯通孔34的优选开口形状为，扇形或者长方形、长圆形、椭圆形等。
还有，也可以在多个内侧贯通孔33以及/或者多个外侧贯通孔34中，连接相邻的贯通孔，形成圆形的沟。
如图2B所示，在应力缓和层30的表面扇形成有第二导体元件22。
该第二导体元件22，也与第一导体元件12一样由导电性材料形成。
还有，第二导电元件22，也填充在内侧贯通孔33以及外侧贯通孔34的内部中，与第一导体元件12连接。
如图2A所示，第二导体元件22，以在相邻的第一导体元件12之中，连接在一方的第一导体元件12上形成的应力缓和层30的内侧贯通孔33，与另一方的第一导体元件12上形成的应力缓和层30的内侧贯通孔34之间的方式形成图案。
还有，作为优选，与第一导体元件12一样，将相邻的第二导体元件22之间的空隙，形成为光刻的析像精度界限左右的一定宽度。
并且，一个第二导体元件22，通过连接布线22a，与连接端子21连接。
如上述所述，第一导体元件12以及第二导体元件22依次连接，形成螺旋状导体。
还有，由螺旋状导体内侧的应力缓和层30，构成环状磁芯42。
由螺旋状导体以及磁芯42，构成环状电感器40。
还有，作为优选，构成磁芯42的应力缓和层30，构成其的树脂材料中，分散非结晶金属或者金属玻璃等高导磁率物质(高导磁率部件)。
由该应力缓和层30构成磁芯42，能够提高磁通密度，能够提高环状电感器40的L值(电感系数)以及Q值。
或者，例如也可以在溅射(sputter)工序或者镀覆工序等其他工序中预备构成非结晶金属或者金属玻璃等高导磁率物质(高导磁率部件)的磁芯42的材料，将其作为环状电感器40的磁芯42来使用。
由此，能够明显提高能够提高环状电感器40的L值(电感系数)以及Q值。
图2所示的环状电感器40，与半导体芯片的电子电路的连接端子11、21连接，而构成电子电路的一部分。
图3是第一实施方式的第一变形例的俯视图。
在该第一变形例中，一个第二导体元件22通过连接布线22a与焊盘26连接。
在该焊盘26的表面上形成有凸块28，以使能够安装在对方侧基板上。
从而，根据该第一变形例，在半导体芯片的电子电路与对方侧基板之间能够配置环状电感器40。
图4是第一实施方式的第二变形例的剖面图。
在该第二变形例中，在钝化膜8的背面的大致整个面上形成有导电层(屏蔽层)7。
该导电层7，利用电子电路的形成工艺可以由Al等来形成。
若使该导电层7接地或者保持一定电势，则由电磁屏蔽效果，可以减少环状电感器40的磁场带给半导体芯片1的有源元件的电子电路的影响(耦合)。
还有，导电层7，可以形成在环状电感器40与电子电路之间的任何位置。
还有，导电层7，即使没有形成在半导体芯片的大致整个面，作为优选，也至少形成在环状电感器40的形成区域。
另外还有，作为优选，将绝缘层或者电介质层和导电层设置在与环状电感器形成层的同一平面上、此外或者环状电感器形成层的上层或者下层上，以使集成其他无源部件(电感器、电容器、寄存器)。
由此，可以进一步提高部件的集成度。
(电子基板的制造方法)
接着，利用图5A～图6B说明上述半导体芯片的制造方法。
图5A～图6B是有关本实施方式的半导体芯片的制造方法的工序图。
在此，从下述状态开始说明，下述状态为：如图5A所示，在形成有电子电路的半导体芯片的表面上，形成有用于保护电子电路的钝化膜8、以及用于电子电路与外部之间的电连接的连接端子11，在连接端子11的表面上形成有钝化膜8的开口部的状态。
首先如图5A所示，在半导体芯片1的整个表面上形成由基础膜14。
该基础膜14，由下层的阻挡层(barrier layer)与上层的晶种(seed)层构成。
晶种层，作为在以电镀法形成第一导体元件时的电极来发挥作用，由Cu等以100nm左右的厚度来形成。
阻挡层，防止Cu扩散到由Al等构成的连接端子，由TiW或者TiN等以100nm左右的厚度来形成。
这些各个层，可以使用真空蒸镀或者溅射、离子镀等的PVD(PhysicalVapor Deposition)法，或者IMP(离子化金属等离子体)法而形成。
接着如图5B所示，在基础膜14的表面上涂敷抗蚀剂90，进行光刻，在第一导体元件以及连接布线(以下称为‘第一导体元件等’)的形成区域中形成抗蚀剂90的开口部。
接着如图5C所示，将基础膜14的晶种层作为电极进行Cu电镀，在抗蚀剂90的开口部中填充Cu，而形成第一导体元件12等。
接着如图5D所示，剥离抗蚀剂。
接着如图5E所示，将第一导体元件12作为掩模，蚀刻基础膜14。
在该蚀刻中，可以利用反应性离子蚀刻(RIE：Reactive Ion Etching)等。
还有，第一导体元件12以及基础膜14的晶种层均由Cu构成，但第一导体元件12等比基础膜14的晶种层厚的多，因此由蚀刻能够彻底地去除晶种层。
接着如图6A所示，形成应力缓和层30以使覆盖第一导体元件12。
应力缓和层30，利用印刷法或者光刻法形成在半导体芯片1的表面中央部分中。
在该应力缓和层30中，形成上述内侧贯通孔33以及外侧贯通孔34。
还有，作为构成应力缓和层的电介质材料，若采用具有感光性的树脂材料，则用光刻法简单且正确地形成应力缓和层30的图案。
接着如图6B所示，从应力缓和层30的表面一直到内侧贯通孔33以及外侧贯通孔34的内部中，形成有第二导体元件22及其基础层24。
其具体的方法，与上述第一导体元件12及其基础层14的形成方法相同。
还有，以激光等对形成在应力缓和层30的表面上的第二导体元件22进行微调(trimming)，也能进行电感器特性的调整。
上述第二导体元件22，在图1B所示的再配置布线64的形成工序中，能够与再配置布线64同时形成。
即，将成为环状电感器的导体的第二导体元件22，利用电镀或者光刻等能够正确地形成。
由此，能够形成具备期望特性的环状电感器。
如上所述，有关本实施方式的半导体芯片，以应力缓和层30形成磁芯42，将再配置布线与螺旋状导体同时形成，而形成环状电感器。
根据该构成，不会极端地增加工序数，还有，不会需要模具等特别的设备，而以简单且较低成本能够形成环状电感器。
还有，比螺旋状电感器相比，环状电感器，难以产生由半导体芯片地磁通量干涉导致的漏电流，能够保证较高Q值。
(第二实施方式)
图7A是有关第二实施方式的半导体芯片的俯视图，图7B是图7A的D-D像的半导体芯片的剖面图。
在第二实施方式中，磁芯43独立于应力缓和层的这一点，与以应力缓和层形成磁芯的第一实施方式不同。
还有，对于与第一实施方式构成相同的部分，省略其说明。
如图7A所示，在第二实施方式中，也同样第一导体元件12的图案形成为大致梯形状，且多个第一导体元件12以辐射形状配置在同一圆周上。
形成由热可塑性树脂材料等构成的磁芯42，以使覆盖该第一导体元件12的中央部。
该磁芯42，形成为将环(doughnut)向与其中心轴垂直的方向进行二等分的形状，如图7B所示，磁芯43的剖面为半圆形状。
作为其具体的形成方法，能够采用首先在半导体芯片1上涂敷热可塑性树脂材料，其后对转印模进行加热且加压，成型磁芯42的方法。
如图7B所示，在磁芯42的表面上形成第二导体元件22。
如图7A所示，第二导体元件22，图案形成为在相邻的第一导体元件12中，连接一方的第一导体元件12的内侧端部与另一方的第一导体元件12的外侧端部之间。
这样，第一导体元件12以及第二导体元件22依次连接，在磁芯42的周围形成螺旋状导体，而构成环状电感器40。
还有，构成磁芯42的树脂材料中，也可以分散非结晶金属或者金属玻璃等高导磁率物质(高导磁率部件)。
在第二实施方式中，以从应力缓和层中独立的方式设置磁芯42，因此只能在构成磁芯42的树脂材料中分散高导磁率物质。
由此，能够提高磁芯42的磁通密度，能够提高环状电感器40的L值(电感系数)以及Q值。
或者，例如也可以在溅射(sputter)工序或者电镀工序等其他工序中预备构成非结晶金属或者金属玻璃等高导磁率物质(高导磁率部件)的磁芯42的材料，将其作为环状电感器40的磁芯42来使用。
由此，能够明显提高环状电感器40的L值(电感系数)以及Q值。
图8是第二实施方式的变形例的说明图。
在该变形例中，已经形成的磁芯42的全部或者一部分被去除，而螺旋状导体的内侧的全部或者一部分中形成空隙。
作为优选，该空隙遍及磁芯42的全周围而形成。
作为去除磁芯42的方法，能够采用将半导体芯片浸渍在溶剂中溶解磁芯42的方法、或者由O2等离子体(plasma)对磁芯42进行各向同性干刻的方法。
根据该构成，减少磁芯42的磁力线的紊乱而能够提高导磁率，能够提高环状电感器的L值(电感系数)以及Q值。
(电子设备)
接着，利用图9说明具备上述半导体芯片(电子基板)的电子设备的例。
图9是携带电话的立体图。
上述半导体芯片配置在携带电话300的设备壳体内部。
还有，上述半导体装置，除了携带电话以外还能使用于各种电子设备中。
例如，能适用于液晶投影仪(project)、具有多媒体功能的个人计算机(PC)以及工程工作站(EWS)、寻呼机文字处理器、电视机、探视型或者监控注视型的磁带录像机、电子记事本、台式电子计算器、汽车导航装置、POS终端、具备触摸面板的装置等的电子设备中。
还有，在本发明的技术范围，不限定于上述的实施方式，还包括在没有脱离本发明的要点的范围中，对上述的实施方式施加各种修改的技术。
即，在实施方式中提出的具体的材料或者层结构等为只不过是若干的一例，能够进行适当的更换。
例如，在上述各实施方式中在半导体芯片的表面上形成环状电感器，当也可以在半导体芯片的背面上形成环状电感器，由贯通电极保证表面之间的导通。
还有，在上述各实施方式中，在形成有电子电路的半导体芯片中形成环状电感器，当也可以在由绝缘材料构成的电子基板中形成环状电感器。
还有，在上述实施反思中，形成在环状磁芯周围配置有螺旋状导体的环状电感器，当也可以形成在棒形磁芯周围配置螺旋状导体的电感器。
但是，具备环状磁芯的环状电感器，由于磁通量构成闭环，因此比具备棒形磁芯的电感器效率高。
还有，在上述各实施方式中，通过电镀法形成第一导体元件以及第二导体元件，当也可以采用喷镀法或者蒸镀法的其他成膜方法。

Claims (17)

1、一种电子基板的制造方法，
准备具有电子电路的基板，该电子电路包括连接端子，
该电子基板的制造方法包括：
在所述基板上形成环状磁芯，在所述磁芯的外侧形成螺旋状导体，以此形成具有所述磁芯与所述螺旋状导体的电感器的工序；以及
将构成所述螺旋状导体的至少一部分的再配置布线与所述电子电路的所述连接端子连接的工序。
2、如权利要求1所述的电子基板的制造方法，其特征在于，
在形成所述磁芯的工序中，在所述基板上形成应力缓和层。
3、如权利要求2所述的电子基板的制造方法，其特征在于，
在形成所述磁芯的工序中，在所述磁芯的至少一部分，形成导磁率高于所述应力缓和层的高导磁率部件。
4、如权利要求1所述的电子基板的制造方法，其特征在于，
形成所述电感器的工序，包括：
在所述基板上形成构成所述螺旋状导体的至少一部分的第一导体元件的工序；
按照被覆所述第一导体元件的方式形成应力缓和层的工序；
通过在所述应力缓和层形成贯通孔，露出所述第一导体元件的端部，形成所述磁芯的工序；以及
形成构成所述螺旋状导体的至少一部分，并且通过所述贯通孔从所述第一导体元件的端部延伸至所述磁芯的表面的第二导体元件的工序。
5、如权利要求1至4中的任一项所述的电子基板的制造方法，其特征在于，
具有去除在所述螺旋状导体的内侧配置的所述磁芯的至少一部分的工序。
6、如权利要求4所述的电子基板的制造方法，其特征在于，
具有在所述螺旋状导体内侧配置的所述磁芯的至少一部分，形成导磁率高于所述应力缓和层的高导磁率部件的工序。
7、如权利要求1至6中的任一项所述的电子基板的制造方法，其特征在于，
具有通过微调所述螺旋状导体的一部分，来进行所述电感器的特性调整的工序。
8、一种电子基板，
使用权利要求1至7中的任一项所述的电子基板的制造方法制造。
9、一种电子设备，
具备权利要求8所述的电子基板。
10、一种电子基板，具有：
基板，其具有包括连接端子的电子电路；
电感器，其具有形成在所述基板上的环状磁芯和形成在所述磁芯的外侧的螺旋状导体；以及
再配置布线，其构成所述螺旋状导体的至少一部分，以与所述螺旋状导体的材料相同的材料形成，与所述电子电路的所述连接端子连接。
11、如权利要求10所述的电子基板，其特征在于，
包括形成在所述基板上的、由与所述磁芯相同的材料构成的应力缓和层。
12、如权利要求10或者11所述的电子基板，其特征在于，
具有在所述基板上形成的所述应力缓和层，该应力缓和层，被覆所述螺旋状导体的至少一部分，包括所述磁芯，具有在所述应力缓和层中形成的贯通孔，该贯通孔露出在所述磁芯的外侧形成的所述螺旋状导体的至少一部分的端部，
所述电感器，具有：
第一导体元件，其形成在所述基板上，构成所述螺旋状导体的至少一部分；以及
第二导体元件，其构成所述螺旋状导体的至少一部分，通过所述贯通孔从所述第一导体元件的端部延伸至所述磁芯的表面。
13、如权利要求10至12中的任一项所述的电子基板，其特征在于，
所述第一导体元件之间的空隙或者所述第二导体元件之间的空隙，形成为大致一定宽度。
14、如权利要求10至13中的任一项所述的电子基板，其特征在于，
在所述螺旋状导体的内侧的至少一部分，形成有空间。
15、如权利要求10至14中的任一项所述的电子基板，其特征在于，
所述磁芯包括非结晶金属或者金属玻璃。
16、如权利要求10至15中的任一项所述的电子基板，其特征在于，
在所述电子电路与所述电感器之间，形成有导电层。
17、一种电子设备，
具备权利要求10至16中的任一项所述的电子基板。
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