JP2009043777A - インダクタ素子及びその製造方法 - Google Patents

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Abstract

【課題】本発明は、半導体基板に形成されたインダクタ素子及びその製造方法に関し、特に携帯情報通信機器や無線ＬＡＮ（Local Area Network）等に用いられる高周波モジュールや電圧変換モジュールに適用され、小型化できると共に、抵抗損失の増加を抑制することのできるインダクタ素子及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１１に形成されたインダクタ素子２０であって、半導体基板１１を貫通すると共に、スパイラル形状とされ、導電性を有したインダクタ本体６１と、インダクタ本体６１の側面と半導体基板１１との間に設けられた絶縁膜１２とを設けた。
【選択図】図９

Description

本発明は、インダクタ素子及びその製造方法に係り、特に半導体基板に形成されたインダクタ素子及びその製造方法に関する。
携帯情報通信機器や無線ＬＡＮ（Local Area Network）等に用いられる高周波モジュールや電圧変換モジュールには、半導体基板にインダクタ素子（図１参照）を形成することで、モジュールの小型化を図ったものがある。
図１は、従来のインダクタ素子の断面図である。
図１を参照するに、従来のインダクタ素子２００は、絶縁膜２０２，２０５と、インダクタ本体２０３と、配線パターン２０６，２０７とを有する。絶縁膜２０２は、半導体基板２０１の上面に設けられている。絶縁膜２０２は、半導体基板２０１とインダクタ本体２０３との間を絶縁するための膜である。
図２は、図１に示すインダクタ本体の平面図である。
図１及び図２を参照するに、インダクタ本体２０３は、スパイラル形状とされており、絶縁膜２０２上に設けられている。インダクタ本体２０３は、接続部２０３Ａ，２０３Ｂを有する。接続部２０３Ａは、配線パターン２０６と接続されている。接続部２０３Ｂは、配線パターン２０７と接続されている。
絶縁膜２０５は、インダクタ本体２０３を覆うように、絶縁膜２０２上に設けられている。絶縁膜２０５は、接続部２０３Ａの上面を露出する開口部２１１と、接続部２０３Ｂの上面の一部を露出する開口部２１２とを有する。
配線パターン２０６は、開口部２１１及び絶縁膜２０５上に設けられている。配線パターン２０６は、インダクタ本体２０３と電気的に接続されている。配線パターン２０６は、図示していない電子部品（例えば、半導体チップ）と電気的に接続される配線パターンである。
配線パターン２０７は、開口部２１２及び絶縁膜２０５上に設けられている。配線パターン２０７は、インダクタ本体２０３と電気的に接続されている。配線パターン２０７は、図示していない電子部品（例えば、コンデンサ）と電気的に接続される配線パターンである。
上記構成とされたインダクタ素子２００では、インダクタ本体２０３の外周辺長Ｊを短くすると共に、インダクタ本体２０３の幅Ｋを狭くし、かつインダクタ本体２０３の巻き数を増加させることにより、インダクタ素子２００の小型化を図っている。
図３〜図８は、従来のインダクタ素子の製造工程を示す図である。図３〜図８において、従来のインダクタ素子２００と同一構成部分には同一符号を付す。
始めに、図３に示す工程では、半導体基板２０１上に、ＣＶＤ法により絶縁膜２０２（例えば、酸化膜）を形成し、その後、絶縁膜２０２上に、蒸着法或いはスパッタ法により導電膜２１５を形成する。
次いで、図４に示す工程では、インダクタ本体２０３の形成領域に対応する部分の導電膜２１５上に、レジスト膜２１６を形成する。次いで、図５に示す工程では、レジスト膜２１６をマスクとする異方性エッチングにより、図４に示す導電膜２１５をパターニングして、インダクタ本体２０３を形成する。
次いで、図６に示す工程では、図５に示すレジスト膜２１６を除去する。次いで、図７に示す工程では、図６に示す構造体上に、開口部２１１，２１２を有した絶縁膜２０５を形成する。
次いで、図８に示す工程では、図３〜図６に示す工程と同様な手法により、配線パターン２０６，２０７を形成する。これにより、インダクタ素子２００が製造される（例えば、特許文献１参照。）。
特開２００５−７９２８６号公報
しかしながら、従来のインダクタ素子２００では、インダクタ本体２０３の外周辺長Ｊを短くすると共に、インダクタ本体２０３の幅Ｋを狭くし、かつインダクタ本体２０３の巻き数を増加させることにより、インダクタ素子２００の小型化を図ることが検討されていたが、この場合、インダクタ本体２０３の抵抗損失が増加して、インダクタ素子２００の特性が劣化してしまうという問題があった。
そこで、インダクタ本体２０３の抵抗損失の増加を抑制するために、インダクタ本体２０３を構成する導電膜２１５の膜厚を厚くすることが考えられるが、従来のインダクタ素子２００では、スパッタ法や蒸着法等の方法を用いて、インダクタ本体２０３を形成していたため、導電膜２１５の膜厚を厚くすることが困難であった。このため、従来のインダクタ素子２００では、インダクタ素子２００を小型化した場合、インダクタ本体２０３の抵抗損失の増加を抑制することができないという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、小型化できると共に、抵抗損失の増加を抑制することのできるインダクタ素子及びその製造方法を提供することを目的とする。
本発明の一観点によれば、半導体基板に形成されたインダクタ素子であって、前記半導体基板を貫通すると共に、スパイラル形状とされ、導電性を有したインダクタ本体と、前記インダクタ本体の側面と前記半導体基板との間に設けられた絶縁膜と、を有することを特徴とするインダクタ素子が提供される。
本発明によれば、半導体基板を貫通すると共に、スパイラル形状とされ、導電性を有したインダクタ本体を設けることにより、インダクタ素子を小型化することができると共に、インダクタ本体の厚さを厚くすることが可能（インダクタ本体の厚さを半導体基板と略等しい厚さにすることが可能）となるので、インダクタ素子の抵抗損失の増加を抑制することができる。
本発明の他の観点によれば、半導体基板に形成されたインダクタ素子であって、前記半導体基板を貫通すると共に、同心状に配置された複数の第１の導電部材と、前記半導体基板を貫通すると共に、同心状に配置された複数の第２の導電部材と、前記第１の導電部材の側面と前記第２の導電部材の側面との間、及び前記第１及び第２の導電部材の側面と前記半導体基板との間に設けられた絶縁膜と、を備え、前記絶縁膜を介して、前記第１の導電部材と第２の導電部材を交互に配置すると共に、前記第１の導電部材と該第１の導電部材と隣り合う前記第２の導電部材とを電気的に接続する導電部材接続用配線パターンを設けたことを特徴とするインダクタ素子が提供される。
本発明によれば、絶縁膜を介して、第１の導電部材と第２の導電部材を交互に配置すると共に、第１の導電部材と該第１の導電部材と隣り合う第２の導電部材とを電気的に接続する導電部材接続用配線パターンを設けたことにより、第１の導電部材と第２の導電部材との間に半導体基板が存在することがなくなるため、インダクタ素子を小型化することができる。
また、第１及び第２の導電部材の厚さを厚くする（この場合、第１及び第２の導電部材の厚さを半導体基板と同じ厚さにする）ことが可能となるため、インダクタ素子の抵抗損失の増加を抑制することができる。
本発明のその他の観点によれば、導電性を有するインダクタ本体を備えたインダクタ素子の製造方法であって、半導体基板を貫通するように、スパイラル形状とされた溝部を形成する溝部形成工程と、前記溝部の側面に対応する部分の前記半導体基板に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜が形成された前記溝部に前記インダクタ本体を形成するインダクタ本体形成工程と、を含むことを特徴とするインダクタ素子の製造方法が提供される。
本発明によれば、半導体基板を貫通するようにスパイラル形状とされた溝部を形成し、次いで、溝部の側面に対応する部分の半導体基板に絶縁膜を形成し、その後、絶縁膜が形成された溝部にインダクタ本体を形成することにより、インダクタ素子を小型化することができると共に、インダクタ本体の厚さを厚くすることが可能となるため、インダクタ素子の抵抗損失の増加を抑制することができる。
本発明のその他の観点によれば、半導体基板に形成されたインダクタ素子の製造方法であって、前記半導体基板に複数の第１の貫通溝を同心状に形成する第１の貫通溝形成工程と、前記複数の第１の貫通溝の側面に対応する部分の前記半導体基板に第１の絶縁膜を形成する第１の絶縁膜形成工程と、前記第１の絶縁膜形成工程後に、前記複数の第１の貫通溝にそれぞれ第１の導電部材を形成する第１の導電部材形成工程と、前記第１の絶縁膜間に位置する部分の前記半導体基板を除去して、前記第１の絶縁膜間に複数の第２の貫通溝を形成する第２の貫通溝形成工程と、前記第１の絶縁膜が形成されていない複数の第２の貫通溝の側面に対応する部分の前記半導体基板に第２の絶縁膜を形成する第２の絶縁膜形成工程と、前記第１及び第２の絶縁膜形成後に、前記複数の第２の貫通溝のそれぞれに第２の導電部材を形成する第２の導電部材形成工程と、前記第１の導電部材と該第１の導電部材と隣り合う前記第２の導電部材とを電気的に接続する導電部材接続用配線パターンを形成する導電部材接続用配線パターン形成工程と、を含むことを特徴とするインダクタ素子の製造方法が提供される。
本発明によれば、第１の絶縁膜が形成された複数の第１の貫通溝にそれぞれ第１の導電部材を形成し、次いで、第１の絶縁膜間に位置する部分の半導体基板を除去して、第１の絶縁膜間に複数の第２の貫通溝を形成し、その後、第１の絶縁膜が形成されていない複数の第２の貫通溝の側面に対応する部分の半導体基板に第２の絶縁膜を形成し、次いで、複数の第２の貫通溝のそれぞれに第２の導電部材を形成することにより、第１の導電部材と第２の導電部材との間に半導体基板が介在することがなくなるため、インダクタ素子を小型化することができる。
また、第１及び第２の導電部材の厚さを厚くすることが可能となるため、インダクタ素子の抵抗損失の増加を抑制することができる。
本発明によれば、インダクタ素子を小型化できると共に、インダクタ素子の抵抗損失の増加を抑制することができる。
次に、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図９は、本発明の第１の実施の形態に係るインダクタ素子を備えた高周波モジュールの断面図である。
図９を参照するに、高周波モジュール１０は、半導体基板１１と、絶縁膜１２，１７，１８と、貫通ビア１４，１５と、インダクタ素子２０と、ビア２２，２３，２８，２９と、配線２５〜２７と、パッド３１，３２と、チップコンデンサ３４と、高周波用半導体チップ３５と、ＣＰＵ用半導体チップ３６と、外部接続端子３８とを有する。
半導体基板１１は、薄板化された基板であり、貫通孔４５，４６と、スパイラル形状とされた溝部４７とを有する。溝部４７は、半導体基板１１を貫通するように形成された溝である。溝部４７は、後述するインダクタ本体６１を配設するための溝である。溝部４７の幅Ｗ１は、例えば、６０μｍとすることができる。半導体基板１１としては、例えば、シリコン基板を用いることができる。半導体基板１１としてシリコン基板を用いた場合、半導体基板１１の厚さは、例えば、２００μｍ〜５００μｍとすることができる。
絶縁膜１２は、貫通ビア１４，１５の側面と半導体基板１１との間（言い換えれば、貫通孔４５，４６の側面に対応する部分の半導体基板１１）と、インダクタ本体６１の側面と半導体基板１１との間（言い換えれば、溝部４７の側面に対応する部分の半導体基板１１）に設けられている。絶縁膜１２は、半導体基板１１と貫通ビア１４，１５及びインダクタ本体６１とを絶縁するための膜である。絶縁膜１２としては、例えば、酸化膜を用いることができる。絶縁膜１２として酸化膜を用いた場合、絶縁膜１２の厚さは、例えば、０．５μｍ〜２．０μｍとすることができる。
貫通ビア１４は、絶縁膜１２が形成された貫通孔４５に設けられている。貫通ビア１４の上端部は、ビア２２と接続されており、貫通ビア１４の下端部は、ビア２８と接続されている。貫通ビア１４は、ビア２２と接続された配線２５とビア２８と接続されたパッド３１とを電気的に接続している。貫通ビア１４の材料としては、例えば、Ｃｕを用いることができる。
貫通ビア１５は、絶縁膜１２が形成された貫通孔４６に設けられている。貫通ビア１５の上端部は、ビア２３と接続されており、貫通ビア１５の下端部は、ビア２９と接続されている。貫通ビア１５は、ビア２３と接続された配線２７とビア２９と接続されたパッド３２とを電気的に接続している。貫通ビア１５の材料としては、例えば、Ｃｕを用いることができる。
絶縁膜１７は、半導体基板１１の上面１１Ａを覆うように設けられている。絶縁膜１７は、開口部５１〜５４を有する。開口部５１は、貫通ビア１４上に位置する部分の絶縁膜１７を貫通するように形成されている。開口部５２は、貫通ビア１５上に位置する部分の絶縁膜１７を貫通するように形成されている。なお、開口部５３，５４の形成位置については、インダクタ素子２０の構成を説明する際に説明する。絶縁膜１７としては、例えば、酸化膜を用いることができる。絶縁膜１７として酸化膜を用いた場合、絶縁膜１７の厚さは、例えば、０．５μｍ〜２．０μｍとすることができる。
絶縁膜１８は、半導体基板１１の下面１１Ｂを覆うように設けられている。絶縁膜１８は、開口部５６，５７を有する。開口部５６は、貫通ビア１４の下方に位置する部分の絶縁膜１８を貫通するように形成されている。開口部５７は、貫通ビア１５の下方に位置する部分の絶縁膜１８を貫通するように形成されている。絶縁膜１８としては、例えば、酸化膜を用いることができる。絶縁膜１８として酸化膜を用いた場合、絶縁膜１８の厚さは、例えば、０．５μｍ〜２．０μｍとすることができる。
インダクタ素子２０は、絶縁膜１２，１７，１８と、スパイラル形状とされた溝部４７と、インダクタ本体６１と、配線パターン６３，６４と、磁性体６６，６７とを有する。
図１０は、図９に示すインダクタ本体の平面図である。
図９及び図１０を参照するに、インダクタ本体６１は、絶縁膜１２が形成された溝部４７（半導体基板１１を貫通する溝）に配設されており、スパイラル形状とされている。インダクタ本体６１は、導電性を有しており、溝部４７を充填する導電膜により構成されている。インダクタ本体６１の上面は、半導体基板１１の上面１１Ａと略面一とされており、インダクタ本体６１の下面は、半導体基板１１の下面１１Ｂと略面一とされている。つまり、インダクタ本体６１は、インダクタ本体６１の厚さ（インダクタ本体６１を構成する導電膜の厚さ）が半導体基板１１の厚さと略等しくなるように構成されている。
このように、半導体基板１１を貫通すると共に、スパイラル形状とされ、導電性を有したインダクタ本体６１を設けることにより、インダクタ素子２０を小型化することができると共に、インダクタ本体６１の厚さ（導電膜の厚さ）を厚くすることが可能（具体的には、インダクタ本体６１の厚さを半導体基板１１と略等しい厚さにすることが可能）となるので、インダクタ素子２０の抵抗損失の増加を抑制することができる。
インダクタ本体６１は、接続部７１，７２を有する。接続部７１の上面は、絶縁膜１７の開口部５３により露出されている。開口部５３は、接続部７１上に位置する部分の絶縁膜１７を貫通するように形成されている。接続部７１は、開口部５３に設けられた部分の配線パターン６３と接続されている。
接続部７２の上面は、絶縁膜１７の開口部５４により露出されている。開口部５４は、接続部７２上に位置する部分の絶縁膜１７を貫通するように形成されている。接続部７２は、開口部５４に設けられた部分の配線パターン６４と接続されている。開口部５３，５４を有した絶縁膜１７は、接続部７１，７２の上面を除いた部分のインダクタ本体６１、及びインダクタ本体６１の形成領域に対応する部分の半導体基板１１の上面１１Ａを覆うように配置されている。
配線パターン６３は、ビア７４と、ビア７４と一体的に構成された配線７５とを有する。ビア７４は、開口部５３に配設されている。ビア７４は、接続部７１と接続されている。配線７５は、ビア７４及び絶縁膜１７上に設けられている。配線７５には、高周波用半導体チップ３５が実装されている。配線パターン６３は、高周波用半導体チップ３５とインダクタ本体６１とを電気的に接続している。配線パターン６３の材料としては、例えば、Ｃｕを用いることができる。
配線パターン６４は、ビア７６と、ビア７６と一体的に構成された配線７７とを有する。ビア７６は、開口部５４に配設されている。ビア７６は、接続部７２と接続されている。配線７７は、ビア７６及び絶縁膜１７上に設けられている。配線７７は、チップコンデンサ３４が実装されている。配線パターン６４は、チップコンデンサ３４とインダクタ本体６１とを電気的に接続している。配線パターン６４の材料としては、例えば、Ｃｕを用いることができる。
磁性体６６は、インダクタ本体６１の上方に配置された部分の絶縁膜１７及び配線７５，７７上に設けられている。磁性体６６の材料としては、例えば、フェライトを用いることができる。磁性体６６の材料としてフェライトを用いた場合、磁性体６６の厚さは、例えば、０．５μｍ〜２０μｍとすることができる。
磁性体６７は、インダクタ本体６１の下方に配置された部分の絶縁膜１８の面１８Ａに設けられている。磁性体６７の材料としては、例えば、フェライトを用いることができる。磁性体６７の材料としてフェライトを用いた場合、磁性体６７の厚さは、例えば、０．５μｍ〜２０μｍとすることができる。
このように、インダクタ本体６１の上下方向に磁性体６６，６７を設けることにより、インダクタ本体６１のインダクタンスの値を大きくすることが可能となるため、インダクタ素子２０の特性を向上させることができる。
図９を参照するに、ビア２２は、開口部５１に配設されている。ビア２２の上端部は、配線２５と接続されており、ビア２２の下端部は、貫通ビア１４の上端部と接続されている。ビア２２は、配線２５と一体的に構成されている。
ビア２３は、開口部５２に配設されている。ビア２３の上端部は、配線２７と接続されており、ビア２３の下端部は、貫通ビア１５の上端部と接続されている。ビア２３は、配線２７と一体的に構成されている。
配線２５は、絶縁膜１７及びビア２２上に設けられている。配線２５は、ビア２２を介して、貫通ビア１４と電気的に接続されている。配線２５には、チップコンデンサ３４が実装されている。配線２５は、チップコンデンサ３４及び配線パターン６４を介して、インダクタ本体６１と電気的に接続されている。
配線２６は、絶縁膜１７上に設けられている。配線２６には、高周波用半導体チップ３５及びＣＰＵ用半導体チップ３６が実装されている。配線２６は、高周波用半導体チップ３５を介して、配線パターン６３と電気的に接続されている。また、配線２６は、ＣＰＵ用半導体チップ３６を介して、配線２７と電気的に接続されている。
配線２７は、絶縁膜１７及びビア２３上に設けられている。配線２７は、ビア２３を介して、貫通ビア１５と電気的に接続されている。配線２７には、ＣＰＵ用半導体チップ３６が実装されている。配線２７は、ＣＰＵ用半導体チップ３６を介して、配線２６と電気的に接続されている。
ビア２８は、開口部５６に配設されている。ビア２８は、パッド３１と一体的に構成されている。ビア２８の上端部は、貫通ビア１４の下端部と接続されている。ビア２８は、貫通ビア１４を介して、ビア２２と電気的に接続されている。ビア２９は、開口部５７に配設されている。ビア２９は、パッド３２と一体的に構成されている。ビア２９の上端部は、貫通ビア１５の下端部と接続されている。ビア２９は、貫通ビア１５を介して、ビア２３と電気的に接続されている。
パッド３１は、ビア２８の下端及び絶縁膜１８の面１８Ａに設けられている。パッド３１は、ビア２８を介して、貫通ビア１４と電気的に接続されている。パッド３１の下面には、外部接続端子３８が配設されている。
パッド３２は、ビア２９の下端及び絶縁膜１８の面１８Ａに設けられている。パッド３２は、ビア２９を介して、貫通ビア１５と電気的に接続されている。パッド３２の下面には、外部接続端子３８が配設されている。上記説明したビア２２，２３，２８，２９、配線２５〜２７、及びパッド３１，３２の材料としては、例えば、Ｃｕを用いることができる。
チップコンデンサ３４は、配線２５，７７に実装されている。チップコンデンサ３４は、インピーダンスの調整やバイパスコンデンサとして機能する電子部品である。高周波用半導体チップ３５は、配線２６，７５に実装されている。高周波用半導体チップ３５は、信号の変復調を行うための電子部品である。ＣＰＵ用半導体チップ３６は、配線２６，２７に実装されている。ＣＰＵ用半導体チップ３６は、信号の制御及び処理を行うための電子部品である。
外部接続端子３８は、パッド３１，３２の下面に設けられている。外部接続端子３８としては、例えば、はんだボールを用いることができる。
本実施の形態のインダクタ素子によれば、半導体基板１１を貫通すると共に、スパイラル形状とされ、導電性を有したインダクタ本体６１を設けることにより、インダクタ素子２０を小型化することができると共に、インダクタ本体６１の厚さ（導電膜の厚さ）を厚くすることが可能（具体的には、インダクタ本体６１の厚さを半導体基板１１と略等しい厚さにすることが可能）となるので、インダクタ素子２０の抵抗損失の増加を抑制することができる。
また、本実施の形態のインダクタ素子２０を高周波モジュール１０に設けることにより、半導体基板１１の面方向のサイズを小さくすることが可能となるため、高周波モジュール１０の小型化を図ることができる。
なお、本実施の形態では、インダクタ素子２０を高周波モジュール１０に適用した場合を例に挙げて説明したが、本実施の形態に係るインダクタ素子２０は、例えば、後述する図１１に示すような電圧変換モジュール８０（具体的な電圧変換モジュール８０としては、例えば、ＤＣ−ＤＣコンバーターやレギュレーター等）に設けてもよい。
図１１は、本発明の第１の実施の形態に係るインダクタ素子を備えた電圧変換モジュールの断面図である。図１１において、先に説明した高周波モジュール１０（図９参照）と同一構成部分には同一符号を付す。
図１１を参照するに、電圧変換モジュール８０は、先に説明した高周波モジュール１０に設けられた配線２６、高周波用半導体チップ３５、及びＣＰＵ用半導体チップ３６を構成要素から除くと共に、配線８１、半導体チップ８４、及びチップ抵抗８５を設け、チップコンデンサ３４を配線２５，８１に実装した以外は高周波モジュール１０と同様に構成される。
配線８１は、配線２５と配線７７との間に位置する部分の絶縁膜１７上に設けられている。配線８１には、チップコンデンサ３４及びチップ抵抗８５が実装されている。
半導体チップ８４は、配線２７，７５に実装されている。半導体チップ８４は、配線パターン６３を介して、インダクタ本体６１と電気的に接続されている。半導体チップ８４としては、例えば、スイッチング機能を有した半導体チップを用いることができる。
チップ抵抗８５は、配線２５，８１に実装されている。チップ抵抗８５は、配線８１を介して、チップコンデンサ３４と電気的に接続されている。チップ抵抗８５は、半導体チップ８４に印加される電圧を検出するためのものである。
上記構成とされた電圧変換モジュール８０に本実施の形態のインダクタ素子２０を設けることにより、半導体基板１１の面方向のサイズを小さくすることが可能となるため、電圧変換モジュール８０の小型化を図ることができる。
図１２〜図２１は、本発明の第１の実施の形態に係るインダクタ素子の製造工程を示す図である。図１２〜図２１において、第１の実施の形態のインダクタ素子２０と同一構成部分には同一符号を付す。
始めに、図１２に示す工程では、薄板化した半導体基板１１上に、開口部９１Ａを有したレジスト膜９１を形成する。このとき、開口部９１は、インダクタ素子６１の形成領域に対応する部分の半導体基板１１の上面１１Ａを露出するように形成する。開口部９１Ａは、平面視スパイラル形状とされている。半導体基板１１としては、例えば、シリコン基板を用いることができる。半導体基板１１としてシリコン基板を用いた場合、半導体基板１１の厚さは、例えば、２００μｍ〜５００μｍとすることができる。
次いで、図１３に示す工程では、レジスト膜９１をマスクとする異方性エッチング（例えば、ドライエッチング）により、半導体基板１１が貫通するまでエッチングを行って、スパイラル形状とされた溝部４７を形成する（溝部形成工程）。溝部４７の幅Ｗ１は、例えば、６０μｍとすることができる。次いで、図１４に示す工程では、図１３に示すレジスト膜９１を除去する。
次いで、図１５に示す工程では、少なくとも溝部４７の側面に対応する部分の半導体基板１１の面を覆うように絶縁膜１２を形成する（絶縁膜形成工程）。絶縁膜１２としては、例えば、酸化膜（例えば、厚さ０．５μｍ〜２．０μｍ）を用いることができる。なお、本実施の形態では、絶縁膜１２が半導体基板１１の両面１１Ａ，１１Ｂにも絶縁膜１２が形成された場合を例に挙げて、以下の説明を行う。
次いで、図１６に示す工程では、図１５に示す構造体の下面に給電層９３を形成する（給電層形成工程）。給電層９３としては、例えば、金属箔（例えば、Ｃｕ箔）や金属板（例えば、Ｃｕ板）等を用いることができる。具体的には、例えば、図１５に示す構造体の下面に、金属箔（例えば、Ｃｕ箔）或いは金属板（例えば、Ｃｕ板）を貼り付けることで給電層９３を形成する。
次いで、図１７に示す工程では、給電層９３に給電して、電解めっき法により、溝部４７を充填するように導電膜９５を形成する（導電膜形成工程）。導電膜９５は、インダクタ本体６１の母材となる膜である。導電膜９５としては、例えば、Ｃｕめっき膜を用いることができる。
次いで、図１８に示す工程では、半導体基板１１の上面１１Ａ及び下面１１Ｂから突出した余分な絶縁膜１２及び導電膜９５と、給電層９３とを除去する。具体的には、半導体基板１１の上面１１Ａが露出するまで絶縁膜１２及び導電膜９５を研磨すると共に、半導体基板１１の下面１１Ｂが露出するまで絶縁膜１２、給電層９３、及び導電膜９５を研磨することにより、余分な絶縁膜１２及び導電膜９５と、給電層９３とを除去する（導電膜除去工程及び給電層除去工程）。これにより、半導体基板１１を貫通するインダクタ本体６１が形成される（図１６〜図１８に示す工程がインダクタ本体形成工程に相当する）。インダクタ本体６１の幅は、例えば、６０μｍとすることができる。
このように、絶縁膜１２が形成されると共に、スパイラル形状とされた溝部４７にインダクタ本体６１を形成することにより、インダクタ素子２０を小型化することができると共に、インダクタ本体６１の厚さ（インダクタ本体６１を構成する導電膜９５の厚さ）を厚くすることが可能となるため、インダクタ素子２０の抵抗損失の増加を抑制することができる。
次いで、図１９に示す工程では、図１８に示す構造体の上面に、開口部５３，５４を有した絶縁膜１７を形成すると共に、図１８に示す構造体の下面に絶縁膜１８を形成する。このとき、開口部５３は、インダクタ本体６１に設けられた接続部７１の上面を露出するように形成する。開口部５４は、インダクタ本体６１に設けられた接続部７２の上面を露出するように形成する。絶縁膜１７，１８としては、例えば、酸化膜を用いることができる。絶縁膜１７として酸化膜を用いた場合、絶縁膜１７は、例えば、熱酸化法やＣＶＤ法により酸化膜を成膜した後、成膜した酸化膜の一部を異方性エッチングすることで形成できる。絶縁膜１８は、例えば、熱酸化法やＣＶＤ法により形成することができる。絶縁膜１７，１８として酸化膜を用いた場合、絶縁膜１７，１８の厚さは、例えば、０．５μｍ〜２．０μｍとすることができる。
次いで、図２０に示す工程では、図１９に示す構造体上に、配線パターン６３，６４を形成する。具体的には、配線パターン６３，６４は、例えば、セミアディティブ法により形成することができる。配線パターン６３，６４としては、例えば、Ｃｕめっき膜を用いることができる。
次いで、図２１に示す工程では、インダクタ本体６１の上方に配置された部分の絶縁膜１７及び配線７５，７７を覆うように磁性体６６を形成すると共に、インダクタ本体６１の下方に配置された部分の絶縁膜１８を覆うように磁性体６７を形成する。これにより、第１の実施の形態のインダクタ素子２０が製造される。
このように、インダクタ本体６１の上方及び下方に磁性体６６，６７を形成することにより、インダクタ本体６１のインダクタンスの値を大きくすることが可能となるため、インダクタ素子２０の特性を向上させることができる。
磁性体６６，６７は、例えば、スパッタ法により、図２０に示す構造体の上下面にフェライト膜を形成し、その後、不要な部分のフェライト膜をエッチングにより除去することで形成する。なお、磁性体６６，６７は、印刷法により形成してもよい。
本実施の形態のインダクタ素子の製造方法によれば、半導体基板１１を貫通するようにスパイラル形状とされた溝部４７を形成し、次いで、溝部４７の側面に対応する部分の半導体基板１１に絶縁膜１２を形成し、その後、絶縁膜１２が形成された溝部４７にインダクタ本体６１を形成することにより、インダクタ素子２０を小型化することができると共に、インダクタ本体６１の厚さ（インダクタ本体６１を構成する導電膜９５の厚さ）を厚くすることが可能となるため、インダクタ素子２０の抵抗損失の増加を抑制することができる。
（第２の実施の形態）
図２２は、本発明の第２の実施の形態に係るインダクタ素子を備えた高周波モジュールの断面図である。図２２において、第１の実施の形態で説明した高周波モジュール１０（図９参照）と同一構成部分には同一符号を付す。
図２２を参照するに、高周波モジュール１００は、第１の実施の形態で説明した高周波モジュール１０に設けられたインダクタ素子２０の代わりにインダクタ素子１１０を設けた以外は高周波モジュール１０と同様な構成とされている。
インダクタ素子１１０は、絶縁膜１２，１７，１８と、第１の貫通溝１１４〜１１６と、第２の貫通溝１１８，１１９と、インダクタ本体１２０と、絶縁膜１７，１８と、配線パターン６３，６４と、磁性体６６，６７とを有する。
図２３は、第１及び第２の貫通溝の形成位置及び形状を説明するための図である。
図２２及び図２３を参照するに、第１の貫通溝１１４〜１１６は、半導体基板１１を貫通するように形成された大きさの異なる溝であり、同心状に配置されている。第１の貫通溝１１４〜１１６は、一部が不連続とされた溝であり、平面視枠形状とされている。
第１の貫通溝１１４は、第１の貫通溝１１５よりも外側に配置されている。第１の貫通溝１１４は、後述する第１の導電部材１２１（インダクタ本体１２０の構成要素の１つ）が配設されている。
第１の貫通溝１１５は、第１の貫通溝１１４よりも内側に配置されている。第１の貫通溝１１５には、後述する第１の導電部材１２２（インダクタ本体１２０の構成要素の１つ）が配設されている。
第１の貫通溝１１６は、第１の貫通溝１１５よりも内側に配置されている。第１の貫通溝１１６には、後述する第１の導電部材１２３（インダクタ本体１２０の構成要素の１つ）が配設されている。第１の貫通溝１１４と第１の貫通溝１１５との間隔は、第１の貫通溝１１５と第１の貫通溝１１６との間隔と略等しくなるように設定されている。第１の貫通溝１１４〜１１６の幅は、例えば、６０μｍとすることができる。第１の貫通溝１１４〜１１６の側面と半導体基板１１との間には、絶縁膜１２が配設されている。
第２の貫通溝１１８，１１９は、半導体基板１１を貫通するように形成された大きさの異なる溝であり、同心状に配置されている。第２の貫通溝１１８，１１９は、一部が不連続とされた溝であり、平面視枠形状とされている。
第２の貫通溝１１８は、第１の貫通溝１１４と第１の貫通溝１１５との間に配置されている。第２の貫通溝１１８は、第１の貫通溝１１５を囲むような形状とされている。第２の貫通溝１１８の側面と第１の貫通溝１１４，１１５の側面との間、及び第２の貫通溝１１８の側面と半導体基板１１との間には、絶縁膜１２が設けられている。第２の貫通溝１１８は、絶縁膜１２により構成された溝である。第２の貫通溝１１８には、後述する第２の導電部材１２４（インダクタ本体１２０の構成要素の１つ）が配設されている。
第２の貫通溝１１９は、第１の貫通溝１１５と第１の貫通溝１１６との間に配置されている。第２の貫通溝１１９は、第１の貫通溝１１６を囲むような形状とされている。第２の貫通溝１１９の側面と第１の貫通溝１１５，１１６の側面との間、及び第２の貫通溝１１９の側面と半導体基板１１との間には、絶縁膜１２が設けられている。第２の貫通溝１１９は、絶縁膜１２により構成された溝である。第２の貫通溝１１９には、後述する第２の導電部材１２５（インダクタ本体１２０の構成要素の１つ）が配設されている。第２の貫通溝１１８，１１９の幅は、例えば、６０μｍとすることができる。
図２４は、本発明の第２の実施の形態に係るインダクタ素子の平面図である。図２４において、図２２に示す構造体と同一構成部分には同一符号を付す。
図２２及び図２４を参照するに、インダクタ本体１２０は、第１の導電部材１２１〜１２３と、第２の導電部材１２４，１２５と、導電部材接続用配線パターン１３１〜１３４とを有する。
図２５は、図２２に示すインダクタ本体の平面図である。図２５では、説明の便宜上、導電部材接続用配線パターン１３１〜１３４の図示を省略する。また、図２５において、図２２に示す構造体と同一構成部分には同一符号を付す。
次に、図２２、図２４、及び図２５を参照して、第１の導電部材１２１〜１２３と、第２の導電部材１２４，１２５とについて順次説明する。
第１の導電部材１２１は、絶縁膜１２が形成された第１の貫通溝１１４に配設されている。これにより、第１の導電部材１２１の側面は、絶縁膜１２により覆われている。第１の導電部材１２１の上端面は、半導体基板１１の上面１１Ａと略面一とされており、第１の導電部材１２１の下端面は、半導体基板１１の下面１１Ｂと略面一とされている。
第１の導電部材１２１は、第１の接続部１２１Ａと、第２の接続部１２１Ｂとを有する。第１の接続部１２１Ａは、配線パターン６３に設けられたビア７４と接続されている。第１の接続部１２１Ａは、配線パターン６３を介して、高周波用半導体チップ３５と電気的に接続されている。第２の接続部１２１Ｂは、導電部材接続用配線パターン１３１と接続されている。第２の接続部１２１Ｂは、導電部材接続用配線パターン１３１を介して、第２の導電部材１２４と電気的に接続されている。
第１の導電部材１２２は、絶縁膜１２が形成された第１の貫通溝１１５に配設されている。これにより、第１の導電部材１２２の側面は、絶縁膜１２により覆われている。第１の導電部材１２２の上端面は、半導体基板１１の上面１１Ａと略面一とされており、第１の導電部材１２２の下端面は、半導体基板１１の下面１１Ｂと略面一とされている。
第１の導電部材１２２は、第１の接続部１２２Ａと、第２の接続部１２２Ｂとを有する。第１の接続部１２２Ａは、導電部材接続用配線パターン１３２と接続されている。第１の接続部１２２Ａは、導電部材接続用配線パターン１３２を介して、第２の導電部材１２４と電気的に接続されている。第２の接続部１２２Ｂは、導電部材接続用配線パターン１３３と接続されている。第２の接続部１２２Ｂは、導電部材接続用配線パターン１３３を介して、第２の導電部材１２５と電気的に接続されている。
第１の導電部材１２３は、絶縁膜１２が形成された第１の貫通溝１１６に配設されている。これにより、第１の導電部材１２３の側面は、絶縁膜１２により覆われている。第１の導電部材１２３の上端面は、半導体基板１１の上面１１Ａと略面一とされており、第１の導電部材１２３の下端面は、半導体基板１１の下面１１Ｂと略面一とされている。
第１の導電部材１２３は、第１の接続部１２３Ａと、第２の接続部１２３Ｂとを有する。第１の接続部１２３Ａは、導電部材接続用配線パターン１３４と接続されている。第１の接続部１２３Ａは、導電部材接続用配線パターン１３４を介して、第２の導電部材１２５と電気的に接続されている。第２の接続部１２３Ｂは、配線パターン６４に設けられたビア７６と接続されている。第２の接続部１２３Ｂは、配線パターン６４を介して、チップコンデンサ３４と電気的に接続されている。
第２の導電部材１２４は、絶縁膜１２により囲まれた第２の貫通溝１１８に配設されている。第２の導電部材１２４の側面は、絶縁膜１２により覆われている。第２の導電部材１２４は、絶縁膜１２を介して、第１の導電部材１２１，１２２と隣接している。第２の導電部材１２４の上端面は、半導体基板１１の上面１１Ａと略面一とされており、第２の導電部材１２４の下端面は、半導体基板１１の下面１１Ｂと略面一とされている。
第２の導電部材１２４は、第１の接続部１２４Ａと、第２の接続部１２４Ｂとを有する。第１の接続部１２４Ａは、導電部材接続用配線パターン１３１と接続されている。第１の接続部１２４Ａは、導電部材接続用配線パターン１３１を介して、第１の導電部材１２１に設けられた第２の接続部１２１Ｂと電気的に接続されている。第２の接続部１２４Ｂは、導電部材接続用配線パターン１３２と接続されている。第２の接続部１２４Ｂは、導電部材接続用配線パターン１３２を介して、第１の導電部材１２２に設けられた第１の接続部１２２Ａと電気的に接続されている。
第２の導電部材１２５は、絶縁膜１２により囲まれた第２の貫通溝１１９に配設されている。第２の導電部材１２５の側面は、絶縁膜１２により覆われている。第２の導電部材１２５は、絶縁膜１２を介して、第１の導電部材１２２，１２３と隣接している。第２の導電部材１２５の上端面は、半導体基板１１の上面１１Ａと略面一とされており、第２の導電部材１２５の下端面は、半導体基板１１の下面１１Ｂと略面一とされている。
第２の導電部材１２５は、第１の接続部１２５Ａと、第２の接続部１２５Ｂとを有する。第１の接続部１２５Ａは、導電部材接続用配線パターン１３３と接続されている。第１の接続部１２５Ａは、導電部材接続用配線パターン１３３を介して、第１の導電部材１２２に設けられた第２の接続部１２２Ｂと電気的に接続されている。第２の接続部１２５Ｂは、導電部材接続用配線パターン１３４と接続されている。第２の接続部１２５Ｂは、導電部材接続用配線パターン１３４を介して、第１の導電部材１２３に設けられた第１の接続部１２３Ａと電気的に接続されている。
上記説明したように、第１の導電部材１２１〜１２３と第２の導電部材１２４，１２５とは、絶縁膜１２を介して、交互に配置されている。
このように、絶縁膜１２を介して、第１の導電部材１２１，１２２と第２の導電部材１２４とが隣接すると共に、絶縁膜１２を介して、第１の導電部材１２２，１２３と第２の導電部材１２５とが隣接するように、第１の導電部材１２１〜１２３と第２の導電部材１２４，１２５とを交互に配置することにより、第１及び第２の導電部材１２１〜１２５間に半導体基板１１が介在することがなくなり、インダクタ本体１２０のサイズ（具体的には、半導体基板１１の上面１１Ａ（又は下面１１Ｂ）方向におけるインダクタ本体１２０のサイズ）が小さくなるので、インダクタ素子１１０を小型化することができる。
また、第１及び第２の導電部材１２１〜１２５の厚さを厚くする（この場合、第１及び第２の導電部材１２１〜１２５の厚さを半導体基板１１と同じ厚さにする）ことが可能となるため、インダクタ素子１１０の抵抗損失の増加を抑制することができる。
さらに、上記構成とされたインダクタ本体１２０を有するインダクタ素子１１０を高周波モジュール１００に設けることにより、半導体基板１１の面方向（上面１１Ａ方向又は下面１１Ｂ方向）のサイズを小さくすることが可能となるため、高周波モジュール１００の小型化を図ることができる。
図２４を参照するに、導電部材接続用配線パターン１３１は、ビア１４１，１４２と、配線１４３とを有する。ビア１４１は、第１の接続部１２４Ａ上に配置された部分の絶縁膜１７を貫通するように設けられている。ビア１４１は、第１の接続部１２４Ａと接続されている。ビア１４２は、第２の接続部１２１Ｂ上に配置された部分の絶縁膜１７を貫通するように設けられている。ビア１４２は、第１の接続部１２１Ｂと接続されている。配線１４３は、ビア１４１，１４２及び絶縁膜１７上に設けられている。配線１４３は、ビア１４１，１４２の上端と接続されている。配線１４３は、ビア１４１，１４２と一体的に構成されている。導電部材接続用配線パターン１３１は、第１の導電部材１２１と、第１の導電部材１２１と隣り合うように配置された第２の導電部材１２４とを電気的に接続している。
導電部材接続用配線パターン１３２は、ビア１４４，１４５と、配線１４６とを有する。ビア１４４は、第１の接続部１２２Ａ上に配置された部分の絶縁膜１７を貫通するように設けられている。ビア１４４は、第１の接続部１２２Ａと接続されている。ビア１４５は、第２の接続部１２４Ｂ上に配置された部分の絶縁膜１７を貫通するように設けられている。ビア１４５は、第２の接続部１２４Ｂと接続されている。配線１４６は、ビア１４４，１４５及び絶縁膜１７上に設けられている。配線１４６は、ビア１４４，１４５の上端と接続されている。配線１４６は、ビア１４４，１４５と一体的に構成されている。導電部材接続用配線パターン１３２は、第１の導電部材１２２と、第１の導電部材１２２と隣り合うように配置された第２の導電部材１２４とを電気的に接続している。
導電部材接続用配線パターン１３３は、ビア１４７，１４８と、配線１４９とを有する。ビア１４７は、第１の接続部１２５Ａ上に配置された部分の絶縁膜１７を貫通するように設けられている。ビア１４７は、第１の接続部１２５Ａと接続されている。ビア１４８は、第２の接続部１２２Ｂ上に配置された部分の絶縁膜１７を貫通するように設けられている。ビア１４８は、第２の接続部１２２Ｂと接続されている。配線１４９は、ビア１４７，１４８及び絶縁膜１７上に設けられている。配線１４９は、ビア１４７，１４８の上端と接続されている。配線１４９は、ビア１４７，１４８と一体的に構成されている。導電部材接続用配線パターン１３３は、第１の導電部材１２２と、第１の導電部材１２２と隣り合うように配置された第２の導電部材１２４とを電気的に接続している。
導電部材接続用配線パターン１３４は、ビア１５１，１５２と、配線１５３とを有する。ビア１５１は、第１の接続部１２３Ａ上に配置された部分の絶縁膜１７を貫通するように設けられている。ビア１５１は、第１の接続部１２３Ａと接続されている。ビア１５２は、第２の接続部１２５Ｂ上に配置された部分の絶縁膜１７を貫通するように設けられている。ビア１５２は、第２の接続部１２５Ｂと接続されている。配線１５３は、ビア１５１，１５２及び絶縁膜１７上に設けられている。配線１５３は、ビア１５１，１５２の上端と接続されている。配線１５３は、ビア１５１，１５２と一体的に構成されている。導電部材接続用配線パターン１３４は、第１の導電部材１２３と、第１の導電部材１２３と隣り合うように配置された第２の導電部材１２５とを電気的に接続している。
上記説明したインダクタ本体１２０（第１の導電部材１２１〜１２３、第２の導電部材１２４，１２５、及び導電部材接続用配線パターン１３１〜１３４よりなる構造体）は、平面視スパイラル形状とされている。
このように、第１の導電部材１２１〜１２３と、第１の導電部材と隣り合う第２の導電部材１２４，１２５とを電気的に接続する導電部材接続用配線パターン１３１〜１３４を設けると共に、第１の導電部材１２１〜１２３、第２の導電部材１２４，１２５、及び導電部材接続用配線パターン１３１〜１３４よりなるインダクタ本体１２０を平面視スパイラル形状とすることにより、インダクタ本体１１０に電流をスパイラル状に流すことができる。
図２２及び図２４を参照するに、絶縁膜１７は、インダクタ本体１２０の上面及び半導体基板１１の上面１１Ａを覆うように設けられている。絶縁膜１７は、図示していない複数の開口部（先に説明したビア１４１，１４２，１４４，１４５，１４７，１４８，１５２，１５３を配設するための開口部）と、開口部５３，５４とを有する。開口部５３は、第１の接続部１２１Ａの上面を露出するように形成されている。開口部５４は、第２の接続部１２３Ｂの上面を露出するように形成されている。絶縁膜１８は、インダクタ本体１２０の下面及び半導体基板１１の下面１１Ｂを覆うように設けられている。
配線パターン６３は、絶縁膜１７上及び開口部５３に設けられている。配線パターン６３は、第１の導電部材１２１に設けられた第１の接続部１２１Ａと接続されている。配線パターン６３は、インダクタ本体１２０と高周波用半導体チップ３５とを電気的に接続している。
配線パターン６４は、絶縁膜１７上及び開口部５４に設けられている。配線パターン６４は、第１の導電部材１２３に設けられた第２の接続部１２３Ｂと接続されている。配線パターン６４は、インダクタ本体１２０とチップコンデンサ３４とを電気的に接続している。
磁性体６６は、インダクタ本体１２０の上方に配置された部分の絶縁膜１７及び配線７５，７７上に設けられている。磁性体６７は、インダクタ本体１２０の下方に配置された部分の絶縁膜１８の面１８Ａに設けられている。磁性体６６，６７の材料としては、例えば、フェライトを用いることができる。磁性体６６，６７の材料としてフェライトを用いた場合、磁性体６６，６７の厚さは、例えば、０．５μｍ〜２０μｍとすることができる。
このように、インダクタ本体１２０の上下方向に磁性体６６，６７を設けることにより、インダクタ本体１２０のインダクタンスの値を大きくすることが可能となるため、インダクタ素子１１０の特性を向上させることができる。
本実施の形態のインダクタ素子によれば、絶縁膜１２を介して、第１の導電部材１２１，１２２と第２の導電部材１２４とが隣接すると共に、絶縁膜１２を介して、第１の導電部材１２２，１２３と第２の導電部材１２５とが隣接するように、第１の導電部材１２１〜１２３と第２の導電部材１２４，１２５とを交互に配置することにより、第１及び第２の導電部材１２１〜１２５間に半導体基板１１が介在することがなくなり、インダクタ本体１２０のサイズ（具体的には、半導体基板１１の上面１１Ａ（又は下面１１Ｂ）方向におけるインダクタ本体１２０のサイズ）が小さくなるため、インダクタ素子１１０を小型化することができる。
また、第１及び第２の導電部材１２１〜１２５の厚さを厚くする（この場合、第１及び第２の導電部材１２１〜１２５の厚さを半導体基板１１と同じ厚さにする）ことが可能となるため、インダクタ素子１１０の抵抗損失の増加を抑制することができる。
さらに、本実施の形態のインダクタ素子１１０を高周波モジュール１００に設けることにより、半導体基板１１の面方向（上面１１Ａ方向又は下面１１Ｂ方向）のサイズを小さくすることが可能となるため、高周波モジュール１００の小型化を図ることができる。
なお、本実施の形態では、インダクタ素子１１０を高周波モジュール１００に適用した場合を例に挙げて説明したが、第１の実施の形態で説明した電圧変換モジュール８０（図１１参照）に設けられたインダクタ素子２０の代わりにインダクタ素子１１０を設けてもよい。この場合、インダクタ素子２０を設けた場合と比較して、電圧変換モジュール８０をさらに小型化することができる。
図２６〜図３７は、本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図である。図３８は、図２７に示す構造体の平面図であり、図３９は、図３１に示す構造体の平面図であり、図４０は、図３２に示す構造体の平面図である。図２６〜図４０において、第２の実施の形態のインダクタ素子１１０と同一構成部分には同一符号を付す。また、図３９では、説明の便宜上、レジスト膜１５９の図示を省略する。
始めに、図２６に示す工程では、薄板化した半導体基板１１上に、同心状に配置された開口部１５６Ａ〜１５６Ｃを有したレジスト膜１５６を形成する。半導体基板１１としては、例えば、シリコン基板を用いることができる。半導体基板１１としてシリコン基板を用いた場合、半導体基板１１の厚さは、例えば、２００μｍ〜５００μｍとすることができる。開口部１５６Ａは、第１の貫通溝１１４の形成領域に対応する部分の半導体基板１１の上面１１Ａを露出するように形成し、開口部１５６Ｂは、第１の貫通溝１１５の形成領域に対応する部分の半導体基板１１の上面１１Ａを露出するように形成する。また、開口部１５６Ｃは、第１の貫通溝１１６の形成領域に対応する部分の半導体基板１１の上面１１Ａを露出するように形成する。
次いで、図２７に示す工程では、図２６に示すレジスト膜１５６をマスクとする異方性エッチング（例えば、ドライエッチング）により、開口部１５６Ａ〜１５６Ｃに露出された部分の半導体基板１１が貫通するまでエッチングして、同心状に第１の貫通溝１１４〜１１６（第１の貫通溝１１４〜１１６が形成された半導体基板１１の平面図は図３７参照）を形成する（第１の貫通溝形成工程）。第１の貫通溝１１４〜１１６の幅は、例えば、６０μｍとすることができる。この場合、第１の貫通溝１１４〜１１６の配設ピッチは、例えば、６１．５μｍとすることができる。
次いで、図２８に示す工程では、第１の実施の形態で説明した図１５〜図１８に示す工程と同様な処理を行って、第１の貫通溝１１４〜１１６の側面に対応する部分の半導体基板１１の面を覆う絶縁膜１２を形成（第１の絶縁膜形成工程）し、その後、絶縁膜１２が形成された第１の貫通溝１１４〜１１６に第１の導電部材１２１〜１２３を形成する（第１の導電部材形成工程）。
このように、半導体基板１１を貫通する第１の貫通溝１１４〜１１６に第１の導電部材１２１〜１２３を形成することにより、第１の導電部材１２１〜１２３の膜厚を厚くすることが可能となるため、インダクタ素子１１０の抵抗損失の増加を抑制することができる。
絶縁膜１２としては、例えば、酸化膜（例えば、厚さ０．５μｍ〜２．０μｍ）を用いることができる。絶縁膜１２として酸化膜を用いた場合、絶縁膜１２は、例えば、熱酸化法やＣＶＤ法により形成することができる。第１の導電部材１２１〜１２３の材料としては、例えば、Ｃｕを用いることができる。第１の導電部材１２１〜１２３の材料としてＣｕを用いた場合、例えば、半導体基板１１の下面１１Ｂに給電層９３を貼り付け（給電層形成工程）、その後、電解めっき法により給電層９３上にＣｕめっき膜を析出成長させて第１の貫通溝１１４〜１１６をＣｕめっき膜で充填し（第１のめっき膜形成工程）、その後、半導体基板１１の上面１１Ａ及び下面１１Ｂから突出した部分のＣｕめっき膜及び絶縁膜１２と、給電層９３とを除去する（第１のめっき膜除去工程及び給電層除去工程）ことにより、第１の導電部材１２１〜１２３を形成する。第１の導電部材１２１〜１２３の幅は、例えば、６０μｍとすることができる。
次いで、図２９に示す工程では、図２８に示す構造体の下面に固定用接着シート１５８を貼り付ける。固定用接着シート１５８の厚さは、例えば、３０μｍとすることができる。
次いで、図３０に示す工程では、図２９に示す構造体上に開口部１５９Ａを有したレジスト膜１５９を形成する。開口部１５９Ａは、第１の導電部材１２１，１２３と第１の導電部材１２２との間に位置する部分の半導体基板１１の上面１１Ａを露出するように形成する。
次いで、図３１に示す工程では、レジスト膜１５９をマスクとする異方性エッチングにより、開口部１５９Ａに露出された部分の半導体基板１１（絶縁膜１２（第１の絶縁膜）間に配置された部分の半導体基板１１）をエッチングして、第２の貫通溝１１８，１１９（第２の貫通溝１１８，１１９が形成された半導体基板１１の平面図は図３８参照）を形成する（第２の貫通溝形成工程）。第２の貫通溝１１８，１１９の幅は、例えば、６０μｍとすることができる。
次いで、図３２に示す工程では、図３１に示すレジスト膜１５９を除去し、その後、絶縁膜１２（第１の絶縁膜）が形成されていない第２の貫通溝１１８，１１９の側面に対応する部分の半導体基板１１の面に絶縁膜１２（第２の絶縁膜）を形成（図３９参照）する（第２の絶縁膜形成工程）。絶縁膜１２（第２の絶縁膜）としては、例えば、酸化膜を用いることができる。絶縁膜１２（第２の絶縁膜）として酸化膜を用いた場合、絶縁膜１２（第２の絶縁膜）は、例えば、熱酸化法やＣＶＤ法等の方法により形成することができる。
次いで、図３３に示す工程では、図３２に示す構造体の上面を覆うように給電層１６１を形成する（給電層形成工程）。給電層１６１としては、例えば、金属箔（例えば、Ｃｕ箔）や金属板（例えば、Ｃｕ板）等を用いることができる。具体的には、例えば、図３２に示す構造体の下面に、金属箔（例えば、Ｃｕ箔）或いは金属板（例えば、Ｃｕ板）を貼り付けることにより給電層１６１を形成する。
次いで、図３４に示す工程では、図３３に示す構造体に設けられた固定用接着シート１５８を剥離する。次いで、図３５に示す工程では、第１の実施の形態で説明した図１７及び図１８に示す工程と同様な処理を行って、第２の貫通溝１１８，１１９に第２の導電部材１２４，１２５を形成する（第２の導電部材形成工程）。第２の導電部材１２４，１２５としては、例えば、Ｃｕめっき膜（第２のめっき膜）を用いることができる。また、第２の導電部材１２４，１２５の幅は、例えば、６０μｍとすることができる。
このように、絶縁膜１２（第１の絶縁膜）間に配置された部分の半導体基板１１）をエッチングして、第２の貫通溝１１８，１１９を形成すると共に、第２の貫通溝１１８，１１９に第２の導電部材１２４，１２５を形成することにより、
第１の導電部材１２１〜１２３と第２の導電部材１２４，１２５との間に半導体基板１１が介在することがなくなるため、インダクタ素子１１０を小型化することができる。
また、半導体基板１１を貫通する第２の貫通溝１１８，１１９に第２の導電部材１２４，１２５を形成することにより、第２の導電部材１２４，１２５の膜厚を厚くすることが可能となるため、インダクタ素子１１０の抵抗損失の増加を抑制することができる。
次いで、図３６に示す工程では、第１の実施の形態で説明した図１９に示す工程と同様な手法により、図３５に示す構造体の上面に開口部５３，５４を有した絶縁膜１７を形成すると共に、図３５に示す構造体の下面に絶縁膜１８を形成する。開口部５３は、第１の導電部材１２１に設けられた第１の接続部１２１Ａを露出するように形成し、開口部５４は、第１の導電部材１２３に設けられた第２の接続部１２３Ｂを露出するように形成する。
次いで、図３７に示す工程では、第１の実施の形態で説明した図２０に示す工程と同様な手法（例えば、セミアディティブ法）により、図３７に示す構造体の上面に配線パターン６３，６４と導電部材接続用配線パターン１３１〜１３４（図示せず）とを同時に形成する（導電部材接続用配線パターン形成工程）。これにより、インダクタ本体１２０が形成される。
その後、第１の実施の形態で説明した図２１に示す工程と同様な手法（例えば、スパッタ法）により、インダクタ本体１２０の上面側に磁性体６６を形成すると共に、インダクタ本体１２０の下面側に磁性体６７を形成する（磁性体形成工程）。これにより、インダクタ素子１１０が製造される。磁性体６６，６７としてフェライト膜を用いた場合、磁性体６６，６７の厚さは、例えば、０．５μｍ〜２０μｍとすることができる。
このように、インダクタ本体１２０の上方及び下方に磁性体６６，６７を形成することにより、インダクタ本体１２０のインダクタンスの値を大きくすることが可能となるため、インダクタ素子１１０の特性を向上させることができる。
本実施の形態のインダクタ素子の製造方法によれば、絶縁膜１２（第１の絶縁膜）が形成された第１の貫通溝１１４〜１１６に第１の導電部材１２１〜１２３を形成し、次いで、第１の導電部材１２１，１２３と第１の導電部材１２２との間に位置する部分の半導体基板１１を除去して第２の貫通溝１１８，１１９を形成し、その後、絶縁膜１２（第１の絶縁膜）が形成されていない第２の貫通溝１１８，１１９の側面に対応する部分の半導体基板１１に絶縁膜１２（第２の絶縁膜）を形成し、次いで、第２の貫通溝１１８，１１９に第２の導電部材１２４，１２５を形成することにより、第１の導電部材１２１〜１２３と第２の導電部材１２４，１２５との間に半導体基板１１が介在することがなくなるため、インダクタ素子１１０を小型化することができる。
また、第１及び第２の導電部材１２１〜１２５の厚さを厚くすることが可能となるため、インダクタ素子１１０の抵抗損失の増加を抑制することができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第１の実施の形態で説明したインダクタ本体６１を円形スパイラル形状としてもよい。また、例えば、第２の実施の形態で説明したインダクタ本体１２０を円形スパイラル形状としてもよい。
本発明は、小型化できると共に、抵抗損失の増加を抑制することのできるインダクタ素子及びその製造方法に適用できる。
従来のインダクタ素子の断面図である。 図１に示すインダクタ本体の平面図である。 従来のインダクタ素子の製造工程を示す図（その１）である。 従来のインダクタ素子の製造工程を示す図（その２）である。 従来のインダクタ素子の製造工程を示す図（その３）である。 従来のインダクタ素子の製造工程を示す図（その４）である。 従来のインダクタ素子の製造工程を示す図（その５）である。 従来のインダクタ素子の製造工程を示す図（その６）である。 本発明の第１の実施の形態に係るインダクタ素子を備えた高周波モジュールの断面図である。 図９に示すインダクタ本体の平面図である。 本発明の第１の実施の形態に係るインダクタ素子を備えた電圧変換モジュールの断面図である。 本発明の第１の実施の形態に係るインダクタ素子の製造工程を示す図（その１）である。 本発明の第１の実施の形態に係るインダクタ素子の製造工程を示す図（その２）である。 本発明の第１の実施の形態に係るインダクタ素子の製造工程を示す図（その３）である。 本発明の第１の実施の形態に係るインダクタ素子の製造工程を示す図（その４）である。 本発明の第１の実施の形態に係るインダクタ素子の製造工程を示す図（その５）である。 本発明の第１の実施の形態に係るインダクタ素子の製造工程を示す図（その６）である。 本発明の第１の実施の形態に係るインダクタ素子の製造工程を示す図（その７）である。 本発明の第１の実施の形態に係るインダクタ素子の製造工程を示す図（その８）である。 本発明の第１の実施の形態に係るインダクタ素子の製造工程を示す図（その９）である。 本発明の第１の実施の形態に係るインダクタ素子の製造工程を示す図（その１０）である。 本発明の第２の実施の形態に係るインダクタ素子を備えた高周波モジュールの断面図である。 第１及び第２の貫通溝の形成位置及び形状を説明するための図である。 本発明の第２の実施の形態に係るインダクタ素子の平面図である。 図２２に示すインダクタ本体の平面図である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その１）である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その２）である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その３）である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その４）である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その５）である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その６）である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その７）である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その８）である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その９）である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その１０）である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その１１）である。 本発明の第２の実施の形態に係るインダクタ素子の製造工程を示す図（その１２）である。 図２７に示す構造体の平面図である。 図３１に示す構造体の平面図である。 図３２に示す構造体の平面図である。
符号の説明
１０，１００ 高周波モジュール
１１ 半導体基板
１１Ａ 上面
１１Ｂ 下面
１２，１７，１８ 絶縁膜
１４，１５ 貫通ビア
１８Ａ 面
２０，１１０ インダクタ素子
２２，２３，２８，２９，７４，７６，１４１，１４２，１４４，１４５，１４７，１４８１５１，１５２ ビア
２５〜２７，７５，７７，１４３，１４６，１４９，１５３ 配線
３１，３２ パッド
３４ チップコンデンサ
３５ 高周波用半導体チップ
３６ ＣＰＵ用半導体チップ
３８ 外部接続端子
４５，４６ 貫通孔
４７ 溝部
５１〜５４，５６，５７，９１Ａ，１５６Ａ〜１５６Ｃ，１５９Ａ 開口部
６１，１２０ インダクタ本体
６３，６４ 配線パターン
６６，６７ 磁性体
７１，７２ 接続部
８０ 電圧変換モジュール
９１，１５６，１５９ レジスト膜
９３，１６１ 給電層
９５ 導電体
１１４〜１１６ 第１の貫通溝
１１８，１１９ 第２の貫通溝
１２１〜１２３ 第１の導電部材
１２１Ａ，１２２Ａ，１２３Ａ，１２４Ａ，１２５Ａ 第１の接続部
１２１Ｂ，１２２Ｂ，１２３Ｂ，１２４Ｂ，１２５Ｂ 第２の接続部
１２４，１２５ 第２の導電部材
１３１〜１３４ 導電部材接続用配線パターン
１５８ 固定用接着シート
Ｗ１ 幅

Claims (11)

  1. 半導体基板に形成されたインダクタ素子であって、
    前記半導体基板を貫通すると共に、スパイラル形状とされ、導電性を有したインダクタ本体と、
    前記インダクタ本体の側面と前記半導体基板との間に設けられた絶縁膜と、を有することを特徴とするインダクタ素子。
  2. 前記インダクタ本体の上下方向にそれぞれ磁性体を設けたことを特徴とする請求項１記載のインダクタ素子。
  3. 半導体基板に形成されたインダクタ素子であって、
    前記半導体基板を貫通すると共に、同心状に配置された複数の第１の導電部材と、
    前記半導体基板を貫通すると共に、同心状に配置された複数の第２の導電部材と、
    前記第１の導電部材の側面と前記第２の導電部材の側面との間、及び前記第１及び第２の導電部材の側面と前記半導体基板との間に設けられた絶縁膜と、を備え、
    前記絶縁膜を介して、前記第１の導電部材と第２の導電部材を交互に配置すると共に、前記第１の導電部材と該第１の導電部材と隣り合う前記第２の導電部材とを電気的に接続する導電部材接続用配線パターンを設けたことを特徴とするインダクタ素子。
  4. 前記複数の第１の導電部材、前記複数の第２の導電部材、及び前記導電部材接続用配線パターンよりなる構造体は、平面視スパイラル形状であることを特徴とする請求項３記載のインダクタ素子。
  5. 前記構造体の上下方向にそれぞれ磁性体を設けたことを特徴とする請求項４記載のインダクタ素子。
  6. 導電性を有するインダクタ本体を備えたインダクタ素子の製造方法であって、
    半導体基板を貫通するように、スパイラル形状とされた溝部を形成する溝部形成工程と、
    前記溝部の側面に対応する部分の前記半導体基板に絶縁膜を形成する絶縁膜形成工程と、
    前記絶縁膜が形成された前記溝部に前記インダクタ本体を形成するインダクタ本体形成工程と、を含むことを特徴とするインダクタ素子の製造方法。
  7. 前記インダクタ本体形成工程は、前記半導体基板の一方の面に給電層を形成する給電層形成工程と、
    電解めっき法により、前記絶縁膜が設けられた前記溝部を充填するように導電膜を形成する導電膜形成工程と、
    前記半導体基板の他方の面から突出した部分の前記導電膜を除去する導電膜除去工程と、
    前記導電膜除去工程後に、前記給電層を除去する給電層除去工程と、を含むことを特徴とする請求項６記載のインダクタ素子の製造方法。
  8. 半導体基板に形成されたインダクタ素子の製造方法であって、
    前記半導体基板に複数の第１の貫通溝を同心状に形成する第１の貫通溝形成工程と、
    前記複数の第１の貫通溝の側面に対応する部分の前記半導体基板に第１の絶縁膜を形成する第１の絶縁膜形成工程と、
    前記第１の絶縁膜形成工程後に、前記複数の第１の貫通溝にそれぞれ第１の導電部材を形成する第１の導電部材形成工程と、
    前記第１の絶縁膜間に位置する部分の前記半導体基板を除去して、前記第１の絶縁膜間に複数の第２の貫通溝を形成する第２の貫通溝形成工程と、
    前記第１の絶縁膜が形成されていない複数の第２の貫通溝の側面に対応する部分の前記半導体基板に第２の絶縁膜を形成する第２の絶縁膜形成工程と、
    前記第１及び第２の絶縁膜形成後に、前記複数の第２の貫通溝のそれぞれに第２の導電部材を形成する第２の導電部材形成工程と、
    前記第１の導電部材と該第１の導電部材と隣り合う前記第２の導電部材とを電気的に接続する導電部材接続用配線パターンを形成する導電部材接続用配線パターン形成工程と、を含むことを特徴とするインダクタ素子の製造方法。
  9. 前記第１の導電部材形成工程は、前記半導体基板の一方の面に給電層を形成する給電層形成工程と、
    電解めっき法により、前記複数の第１の貫通溝を第１のめっき膜により充填する第１のめっき膜形成工程と、
    前記半導体基板の他方の面から突出した部分の前記第１のめっき膜を除去する第１のめっき膜除去工程と、
    前記第１のめっき膜除去工程後に、前記給電層を除去する給電層除去工程と、を含むことを特徴とする請求項８記載のインダクタ素子の製造方法。
  10. 前記第２の導電部材形成工程は、前記半導体基板の一方の面に給電層を形成する給電層形成工程と、
    電解めっき法により、前記複数の第２の貫通溝を第２のめっき膜により充填する第２のめっき膜形成工程と、
    前記半導体基板の他方の面から突出した部分の前記第２のめっき膜を除去する第２のめっき膜除去工程と、
    前記第２のめっき膜除去工程後に、前記給電層を除去する給電層除去工程と、を含むことを特徴とする請求項８又は９記載のインダクタ素子の製造方法。
  11. 前記導電部材接続用配線パターン形成工程後に、前記第１の導電部材、前記第２の導電部材、及び前記導電部材接続用配線パターンの上下方向に磁性体を形成する磁性体形成工程をさらに設けたことを特徴とする請求項８ないし１０のうち、いずれか一項記載のインダクタ素子の製造方法。
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