JP2004022906A - 半導体集積回路用インダクタ及びその製造方法 - Google Patents
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Abstract
【解決手段】ダマシン法により形成された多層配線層の最上層配線層18上に、スパイラルインダクタ40が形成されている。このインダクタ40は、最上層配線29が形成された絶縁膜17a上に、この最上層配線29に接触するようにしてバリアメタル層をパターン形成し、その後、全面に保護絶縁膜を形成した後、この保護絶縁膜におけるバリアメタル層上の部分を開口し、その上に更にバリアメタル層を全面に形成し、このバリアメタル層をメッキ電極としてCu膜をメッキにより厚く形成し、このCu膜を湿式エッチングすることにより、形成する。このため、膜厚が厚く、線幅が広いインダクタ40を形成することができる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体集積回路内に形成されるインダクタ及びその製造方法に関する。
【0002】
【従来の技術】
従来の半導体集積回路に組み込まれたインダクタは、ダマシンプロセスにより形成される多層配線の最上層の配線と同一層にパターン形成されている(特開2001−267320号公報)。図5は従来のインダクタを含む半導体集積回路の断面図である。基板1の表面に、ウエル2,3が形成されており、ウエル2の表面の素子分離領域4,5により区画された領域にMOSトランジスタの1対の高濃度拡散層6とその内側の低濃度拡散層7が形成されている。そして、拡散層6間の基板上にゲート絶縁膜8が形成されており、このゲート絶縁膜8上にゲート電極9と、ゲート電極9の側面の側壁絶縁膜10とが形成されている。これにより、LDD構造のMOSトランジスタが形成されている。
【0003】
そして、ダマシン法により、基板1上に多層配線が形成されている。即ち、基板1上に第1層間絶縁膜11が形成されており、この第1層間絶縁膜11上に第1配線層12が形成されている。この第1配線層12は以下の工程により形成される。先ず、図6(a)に示すように、第1層間絶縁膜11にコンタクトホール21を形成した後、第1層間絶縁膜11上に絶縁膜11aを形成する。その後、図6(b)に示すように、絶縁膜11aに配線22用の溝22aを、フォトリソグラフィにより絶縁膜11a上にレジストパターンを形成した後、このレジストパターンをマスクとして絶縁膜11aをドライエッチングすることにより形成する。
【0004】
そして、図6(c)に示すように、配線22用の溝22aの底面及び側面を含む表面にメッキ電極となる薄い金属膜32(TaN膜等)をスパッタリング等により形成し、更に溝22aの底部にバリアメタル層23を形成した後、金属膜32を陰極としてCuをメッキすることにより、配線22の溝22a内にCuを埋め込む。この場合に、絶縁膜11a上にもCuが堆積する。
【0005】
その後、図6(d)に示すように、CMP(化学的機械的研磨:Chemical Mechanical Polishing)研磨により、絶縁膜11a上のCuを除去して、絶縁膜11aを露出させると共に、絶縁膜11aの表面と配線溝22a内に埋め込まれたCuの表面とを平坦化する。これにより、第1配線層12に埋め込み配線22が形成される。
【0006】
同様にして、ダマシン法により、絶縁膜11a上に第2層間絶縁膜13が形成され、この第2層間絶縁膜13にコンタクトホール24が形成されると共に、第2層間絶縁膜13上に形成された絶縁膜13aに第2配線層14の配線25が形成される。更に、絶縁膜13a上に第3層間絶縁膜15が形成され、この第3層間絶縁膜15にコンタクトホール26が形成されると共に、第3層間絶縁膜15上に形成された絶縁膜15aに第3配線層16の配線27が形成される。更に、絶縁膜15a上に第4層間絶縁膜17が形成され、この第4層間絶縁膜17にコンタクトホール28が形成されると共に、第4層間絶縁膜17上に形成された絶縁膜17aに最上層配線層18の最上層配線29が形成される。この最上層配線29においても、底面にバリアメタル層23が形成されていると共に、最上層配線29の上にもバリアメタル層31が形成されている。また、保護膜19が全面に形成されている。
【0007】
而して、従来のインダクタを有する半導体集積回路用においては、最上層配線層18の最上層配線29を形成する際に、同時に、コイル状のインダクタ30を形成する。つまり、最上層配線層18において、フォトリソグラフィにより、絶縁膜17aに、最上層配線29用の溝をパターニングする際に、同時に、コイル状の配線であるインダクタ30用の溝もパターニングする。そして、メッキ電極用の薄膜をスパッタリングにより形成した後、Cu膜を電解メッキにより前記溝内に埋め込むように形成し、その後、CMP研磨することにより、表面を平坦化する。
【0008】
このようにして、従来の半導体集積回路においては、ダマシン法により形成された多層配線の最上層の配線層18に、最上層配線29と共にインダクタ30が形成される。
【0009】
【発明が解決しようとする課題】
しかしながら、従来の半導体集積回路用インダクタにおいては、ダマシン法により、最上層配線29と同時にインダクタ30が形成されるため、この最上層配線層18の膜厚によりインダクタ30の厚さが制限される。この最上層配線層18の膜厚は製造プロセス上の制限により、厚くするには限界がある。また、図6(d)に示すように、前述の如く、ダマシン法のCMP研磨工程において、配線表面の中央が削れて凹部が生じるというディッシングという現象が生じるが、このディッシングという現象は配線幅が広いほど、顕著になる。このため、インダクタ30の配線幅にも制約がある。
【0010】
このため、従来のインダクタは、その配線幅及び膜厚に制約があり、その断面積を大きくすることができない。従って、従来のインダクタは抵抗値が高く、インダクタの性能を示すQ値を向上させにくいという問題点がある。
【0011】
また、図6(d)に示すように、CMPにより研磨された配線22の表面33は、ディッシングという現象により、凹んでおり、膜の平坦性が悪い。また、CMPの条件のバラツキにより、インダクタの膜厚の均一性が低く、特性のバラツキが生じやすい。
【0012】
本発明はかかる問題点に鑑みてなされたものであって、広大な断面積が得られ、抵抗値を著しく低下させることができてQ値を向上させることができると共に、膜厚の均一性が高い半導体集積回路用インダクタ及びその製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
本発明に係る半導体集積回路用インダクタは、基板と、この基板上にダマシン法により形成された配線層と、この配線層上に配置された導電体層をパターニングすることにより形成されたインダクタと、を有することを特徴とする。
【0014】
この半導体集積回路用インダクタにおいて、例えば、前記導電体層は銅又は銅合金層であり、前記インダクタはこの導電体層の等方性エッチングによりパターン形成されている。
【0015】
また、前記等方性エッチングは例えば湿式エッチングである。そして、例えば、前記導電体層はメッキにより形成されたものである。更に、前記インダクタの外に、前記導電体層をパターニングすることにより形成されたボンディングパッドを有する。
【0016】
本発明に係る他の半導体集積回路用インダクタは、基板と、この基板上に設けられた複数の配線層と、前記配線層間及び最下層の配線層と基板との間に配置された複数の層間絶縁膜と、最上層の前記配線層上に形成されたインダクタと、を有し、前記各配線層は、配線層用絶縁膜と、この配線層用絶縁膜に溝を形成した後、前記溝に導電材料を埋め込み、表面をCMPにより平坦化することにより形成された配線とを有し、前記インダクタは、最上層の前記配線層上に絶縁膜を介して導電体層を形成した後、これをパターニングすることにより形成されたものであることを特徴とする。
【0017】
この半導体集積回路用インダクタにおいて、前記導電体層は、例えば、メッキにより形成されたものであり、例えば、前記導電体層は、銅又は銅合金層である。
【0018】
そして、前記インダクタは、例えば、等方性エッチングによりパターン形成されており、前記等方性エッチングは、例えば、湿式エッチングである。
【0019】
また、例えば、前記導電体層をパターニングすることにより形成されたボンディングパッドを有し、前記インダクタは前記ボンディングパッドと同時に形成されている。
【0020】
前記インダクタは、例えば、前記絶縁膜に設けた開口を介して、その下層の最上層配線層の配線に接続されている。そして、前記最上層配線層の配線は、前記インダクタとその長手方向にわたって接触しており、前記最上層配線層の配線が前記インダクタと共にインダクタンスとして機能するように構成することもできる。
【0021】
本発明に係る半導体集積回路用インダクタの製造方法は、基板上に、コンタクトホールが形成された層間絶縁膜と配線層用絶縁膜に導電体が埋め込まれて構成された配線からなる配線層とが、交互に積層された多層配線層をダマシン法により形成する工程と、前記多層配線層上に導電体層を形成する工程と、前記導電体層を等方性エッチングによりスパイラル状にパターニングしてインダクタを形成する工程と、を有することを特徴とする。
【0022】
この半導体集積回路用インダクタの製造方法において、前記導電体層を形成する工程は、例えば、メッキにより導電体層を堆積する工程である。また、前記等方性エッチングは、例えば、湿式エッチングである。
【0023】
更に、前記インダクタを形成する工程においては、同時に前記導電体層からボンディングパッドを形成することができる。
【0024】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。図1は本発明の第1実施例を示す断面図、図2は同じくそのインダクタの部分を拡大して示す斜視図、図3(a)乃至(d)はインダクタの形成方法を工程順に示す断面図である。図1において、図5と同一構成物には同一符号を付してその詳細な説明は省略する。
【0025】
図1において、基板1上に多層配線がダマシン法により形成されており、層間絶縁膜としては最上層の第4層間絶縁膜17にコンタクトホール28が形成されている点までは、図5に示す従来の半導体集積回路のインダクタと同様である。そして、この第4層間絶縁膜17上に絶縁膜17aを形成し、ダマシン法により、この絶縁膜17aに最上層の配線29用の溝をパターニングした後、Cuをメッキし、Cuを前記溝内に埋め込み、その後、CMPにより平坦化することにより、配線29を形成する。本実施例においては、この最上層配線層18にインダクタを形成しない。
【0026】
そして、最上層配線層18上に、本実施例のスパイラルインダクタ40が形成されている。次に、このインダクタ40の形成方法について説明する。先ず、図3(a)に示すように、最上層配線29が形成された絶縁膜17a上に、この最上層配線29に接触するようにしてバリアメタル層41をパターン形成し、その後、全面に保護絶縁膜42を形成する。そして、この保護絶縁膜42におけるバリアメタル層41上の部分を開口する。なお、バリアメタル層41としては、例えば、厚さが2000ÅのTiN層を形成すればよい。また、保護絶縁膜42は例えば厚さが3000ÅのSiON層である。
【0027】
そして、図3(b)に示すように、更にバリアメタル層43を全面に形成し、このバリアメタル層43をメッキ電極として、Cu膜44を電解メッキにより形成する。そして、このCu膜44上に、バリアメタル層45を形成する。なお、バリアメタル層43及びバリアメタル層45としては、例えば、夫々厚さが2000Å及び500ÅのTiW層を形成すれば良い。また、Cu膜44の厚さは例えば3μmである。
【0028】
その後、図3(c)に示すように、バリアメタル層45上に、フォトリソグラフィによりインダクタの形状のレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、バリアメタル層45、Cu膜44及びバリアメタル層43を湿式エッチングすることにより、図2に示すスパイラスインダクタ40を形成する。この場合に、インダクタ40は、このインダクタ40の下層の最上層配線層18に形成された最上層配線29に対し、コンタクト39を介して接続される。インダクタ40の線幅(レジスト幅)は例えば10μmである。従って、実質的に幅10μm、厚さ3μmの断面を有する広大な断面積を有するインダクタ40が形成される。
【0029】
なお、このCu膜44としては、例えば、従来、ダマシン法により形成された多層配線の最上層配線層18上に、はんだボールに接続されるボンディングパッドを設ける際に形成されているCu膜と同じ膜を使用してもよい。これにより、本発明のインダクタ40は、前記Cu膜を湿式エッチングしてパターニングすることによって、ボンディングパッドの形成と同時に形成することができ、インダクタ40をボンディングパッドと同じ層に形成することができる。
【0030】
また、Cu膜の湿式エッチングは、エッチング液として、硫酸と過酸化水素との混合液である硫酸過水を使用すればよく、また、バリアメタルがTiW膜である場合は、これを過酸化水素水により湿式エッチングすることができる。
【0031】
次に、図3(d)に示すように、全体をポリイミド等のカバー膜46で被覆し、半導体集積回路のインダクタが完成する。
【0032】
上述の如く構成された半導体集積回路のインダクタにおいては、Cu膜44を湿式エッチングすることにより、インダクタの形状をパターニングするので、
膜厚及び線幅については実質的に制約がなく、極めて広大な断面積を有するインダクタを形成することができる。これにより、インダクタの抵抗値を低減することができ、Q値を高めることができる。また、本実施例においては、Cu膜44を湿式エッチングにより形成するので、得られたインダクタ40の配線側面は、図3(c)に示すように、鼓型に凹む。これにより、インダクタ40の表面積を側面が平面の場合に比して増大させることができ、高周波信号による表皮効果を低減することができる。これによっても、インダクタのQ値が向上する。なお、このインダクタの配線の側面が凹むことは、従来のディッシングと異なり、膜の平坦性に悪影響を与えることはない。
【0033】
次に、図4を参照して本発明の第2実施例について説明する。この第2実施例においては、インダクタ50の下層の最上層配線層18に形成される最上層配線51の形状を、インダクタ50と同様にスパイラル状に形成したものである。即ち、インダクタ50の配線幅の中心をとおる円(一部切欠)と、最上層配線51の配線幅の中心をとおる円(一部切欠)とが平面視で一致するように、インダクタ50と最上層配線51とが配置されている。
【0034】
このように構成された半導体集積回路のインダクタにおいては、インダクタ50と最上層配線51とが重なり、最上層配線51もインダクタとして機能するので、インダクタの断面積を更に増大することができる。従って、インダクタとしてのQ値を更に増大させることができる。
【0035】
なお、上記各実施例においては、インダクタ40,50が、ダマシン法により形成された多層配線の最上層配線に接続されているが、本発明はこれに限らず、他の配線層の配線に対し、コンタクトホールを介して、インダクタ40,50を接続しても良い。また、インダクタ40,50と、最上層配線層18との間に、絶縁膜42ではなく層間絶縁膜を設け、この層間絶縁膜にコンタクトホールを形成することにより、インダクタ40,50と、最上層配線層18に形成した最上層配線29又はその下層の配線とを、前記コンタクトホール等を介して接続することとしても良い。
【0036】
【発明の効果】
以上説明したように、本発明によれば、ダマシン法により形成される(多層)配線層の上に(請求項1)、またこの(多層)配線層における最上層配線層の上に(請求項6)、インダクタを設けたので、従来のように、最上層配線層自体にインダクタを形成した場合と異なり、その配線幅及び配線膜厚は制約を受けず、任意に大きくすることができる。このため、インダクタの断面積を従来の配線層に形成したインダクタに比して著しく増大させることができ、インダクタの抵抗値を低減し、Q値を高めることができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る半導体集積回路用インダクタを示す断面図である。
【図2】同じくそのインダクタの部分を示す模式的斜視図である。
【図3】(a)乃至(d)は同じくそのインダクタの形成工程を順に示す断面図である。
【図4】本発明の第2実施形態に係る半導体集積回路用インダクタのインダクタの部分を示す模式的斜視図である。
【図5】従来の半導体集積回路用インダクタを示す断面図である。
【図6】(a)乃至(d)は同じくその配線(インダクタも含めて)の形成工程を順に示す断面図である。
【符号の説明】
1:基板
9:ゲート電極
11,13,15,17:層間絶縁膜
12,14,16,18:配線層
11a、13a、15a、17a:(配線層用)絶縁膜
22,25,27,29:配線
21,24,26,28:コンタクトホール
30:(ダマシン法により形成された)インダクタ
40、50:インダクタ
41,43,45:バリアメタル層
43:絶縁膜
44:Cu膜
46:カバー膜
Claims (17)
- 基板と、この基板上にダマシン法により形成された配線層と、この配線層上に配置された導電体層をパターニングすることにより形成されたインダクタと、を有することを特徴とする半導体集積回路用インダクタ。
- 前記導電体層は銅又は銅合金層であり、前記インダクタはこの導電体層の等方性エッチングによりパターン形成されていることを特徴とする請求項1に記載の半導体集積回路用インダクタ。
- 前記等方性エッチングは湿式エッチングであることを特徴とする請求項2に記載の半導体集積回路用インダクタ。
- 前記導電体層はメッキにより形成されたものであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路用インダクタ。
- 前記インダクタの外に、前記導電体層をパターニングすることにより形成されたボンディングパッドを有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路用インダクタ。
- 基板と、この基板上に設けられた複数の配線層と、前記配線層間及び最下層の配線層と基板との間に配置された複数の層間絶縁膜と、最上層の前記配線層上に形成されたインダクタと、を有し、前記各配線層は、配線層用絶縁膜と、この配線層用絶縁膜に溝を形成した後、前記溝に導電材料を埋め込み、表面をCMPにより平坦化することにより形成された配線とを有し、前記インダクタは、最上層の前記配線層上に絶縁膜を介して導電体層を形成した後、これをパターニングすることにより形成されたものであることを特徴とする半導体集積回路用インダクタ。
- 前記導電体層は、メッキにより形成されたものであることを特徴とする請求項6に記載の半導体集積回路用インダクタ。
- 前記導電体層は、銅又は銅合金層であることを特徴とする請求項7に記載の半導体集積回路用インダクタ。
- 前記インダクタは、等方性エッチングによりパターン形成されていることを特徴とする請求項6に記載の半導体集積回路用インダクタ。
- 前記等方性エッチングは、湿式エッチングであることを特徴とする請求項9に記載の半導体集積回路用インダクタ。
- 前記導電体層をパターニングすることにより形成されたボンディングパッドを有することを特徴とする請求項6乃至10のいずれか1項に記載の半導体集積回路用インダクタ。
- 前記インダクタは前記絶縁膜に設けた開口を介して、その下層の最上層配線層の配線に接続されていることを特徴とする請求項6乃至11のいずれか1項に記載の半導体集積回路用インダクタ。
- 前記最上層配線層の配線は、前記インダクタとその長手方向にわたって接触しており、前記最上層配線層の配線が前記インダクタと共にインダクタンスとして機能することを特徴とする請求項12に記載の半導体集積回路用インダクタ。
- 基板上に、コンタクトホールが形成された層間絶縁膜と配線層用絶縁膜に導電体が埋め込まれて構成された配線からなる配線層とが、交互に積層された多層配線層をダマシン法により形成する工程と、前記多層配線層上に導電体層を形成する工程と、前記導電体層を等方性エッチングによりスパイラル状にパターニングしてインダクタを形成する工程と、を有することを特徴とする半導体集積回路用インダクタの製造方法。
- 前記導電体層を形成する工程は、メッキにより導電体層を堆積する工程であることを特徴とする請求項14に記載の半導体集積回路用インダクタの製造方法。
- 前記等方性エッチングは、湿式エッチングであることを特徴とする請求項14に記載の半導体集積回路用インダクタの製造方法。
- 前記インダクタを形成する工程において、同時に前記導電体層からボンディングパッドを形成することを特徴とする請求項14乃至16のいずれか1項に記載の半導体集積回路用インダクタの製造方法。
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