JP3996602B2

JP3996602B2 - インダクタの製造方法並びにインダクタ及びはんだボールの製造方法。

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Publication number: JP3996602B2
Application number: JP2005021309A
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Inventors: ダニエル・シー・エデルステイン; パナヨティス・シー・アンドリカコス; ジョン・エム・コッテ; ハリクリア・デリギアニ; ジョン・エイチ・マガーレイン; ケビン・エス・ペトラーカ; ケネス・ジェイ・ステイン; リチャード・ピー・ボラント
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Publication date: 2007-10-24
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Description

本発明は、集積回路の分野に関し、より詳しくは、高Ｑファクタ（クオリティ・ファクタ）のインダクタ構造、高Ｑファクタのインダクタ構造を製造する方法、および集積回路製造プロセス中に高Ｑファクタのインダクタ構造を集積する方法に関する。

インダクタは、無線周波（ＲＦ）の用途向けの多くの集積回路中に使用されている。インダクタは、通常、集積回路チップの表面上または近くに比較的厚い金属から製造される。集積回路が動作するＲＦ周波数が増加するにつれて、インダクタのＱファクタも増加しないかぎり、消費電力は増加する。インダクタのＱファクタは、Ｑ＝Ｅｓ／Ｅｌとして定義され、ここでＥｓは、インダクタのリアクティブ部分に蓄えられたエネルギー量であり、Ｅｌは、インダクタのリアクティブ部分での損失のエネルギー量である。インダクタのＱファクタ（Ｑ値）は、Ｑ＝Ｗ_ｏＬ／Ｒとしても表すことができ、ここでＷ_ｏは共振周波数、Ｌはインダクタのインダクタンス値、Ｒはその抵抗値である。第２の式の意味は、Ｒが小さくなるにつれてＱが増加することである。
米国特許第６，３６８，４８４号米国特許第６，２９７，１４０号米国特許第６，２５１，４２８号

高導電率金属、広幅金属ラインまたは厚肉金属ラインを使用してインダクタを製造することによって、インダクタ中の抵抗を小さくすることができる。しかし、広幅金属ラインのインダクタを使用すると、集積回路チップ表面の広い領域が使い果たされる恐れがある。インダクタを配置するのに適した集積回路の領域は、しばしば非常に限られている。特に高導電率金属を使用し、続いて高導電率で厚肉金属インダクタを集積回路の中間接続層中に集積化するときは、厚肉金属インダクタの製造は問題である。したがって、高導電率金属から形成された高Ｑファクタの厚肉金属インダクタ、ならびに集積回路チップ用のインダクタを形成するための中間接続層製造技法に適合した方法および集積化スキームが必要である。

本発明の第１の態様は、インダクタを形成するための方法であり、この方法は、（ａ）半導体基板を提供するステップと、（ｂ）基板の上表面上に誘電層を形成するステップと、（ｃ）誘電層中に下側トレンチを形成するステップと、（ｄ）誘電層の上表面上にレジスト層を形成するステップと、（ｅ）下側トレンチに対して位置合せされ、底部が下側トレンチに開いている上側トレンチをレジスト層中に形成するステップと、（ｆ）インダクタを形成するために、導体で下側トレンチを完全に充填し、上側トレンチを少なくとも部分的に充填するステップとを備える。

本発明の第２の態様は、インダクタを形成するための方法であり、この方法は、（ａ）半導体基板を提供するステップと、（ｂ）基板の上表面上に誘電層を形成するステップと、（ｃ）誘電層中に下側トレンチを形成するステップと、（ｄ）下側トレンチ中および誘電層の上表面の上にコンフォーマル導電性ライナを形成するステップと、（ｅ）導電性ライナの上にコンフォーマルＣｕシード層を形成するステップと、（ｆ）基板上にレジスト層を形成するステップと、（ｇ）下側トレンチに対して位置合せされ、底部が下側トレンチに開いている上側トレンチをレジスト層中に形成するステップと、（ｈ）インダクタを形成する目的で、Ｃｕを電気メッキして下側トレンチに完全に充填し、上側トレンチを少なくとも部分的に充填するステップと、（ｉ）レジスト層を除去するステップと、（ｊ）すべての露出したＣｕ表面の上に導電性不動態化層を選択的に形成するステップと、（ｋ）誘電層の表面にある導電性ライナの領域からＣｕシード層を選択的に除去し、誘電層の表面から導電性ライナを除去するステップとを備える。

本発明の第３の態様は、半導体構造であり、この構造は、上表面、底部表面および側壁を有するインダクタと、インダクタを電気的に接触させる手段とを含み、インダクタの下側部分が半導体基板上に形成された誘電層中に固定した距離だけ延び、上側部分が、誘電層の上に延在する。

本発明の特徴は、添付の特許請求の範囲に記載されている。しかし、本発明自体は、例示的な実施形態の以下の詳しい説明を添付の図面と併せて参照すると、もっともよく理解されよう。

図１は、本発明の第１の実施形態によるインダクタおよびコンタクト・パッドの平面図である。図１では、集積回路チップ１００Ａが、集積回路チップ内のワイヤリング・レベル（図示せず）と相互接続するための一体ビア１１０Ａおよび１１０Ｂを有するインダクタ１０５を含む。インダクタ１０５は、スパイラル・インダクタとして示してあるが、本発明は、他の形状のインダクタにも適用できる。集積回路チップ１００Ａは、集積回路チップ内のワイヤリング・レベル（図示せず）と相互接続するためのビア１２０の底部中のＩ／Ｏターミナル・パッド１１５と、Ｉ／Ｏターミナル・パッド１１５上に形成されビア１２０の一部を覆う導電性不動態化層１２５も含む。

図２は、本発明の第２の実施形態によるインダクタおよびコンタクト・パッドの平面図である。図２では、集積回路チップ１００Ｂが、集積回路チップ内のワイヤリング・レベル（図示せず）と相互接続するための一体ビア１１０Ａおよび１１０Ｂを有するインダクタ１０５を含む。インダクタ１０５は、スパイラル・インダクタとして示してあるが、本発明は、他の形状のインダクタにも適用できる。集積回路チップ１００Ｂは、集積回路チップ内のワイヤリング・レベル（図示せず）と相互接続するためのビア１２０の底部中のＩ／Ｏターミナル・パッド１１５と、Ｉ／Ｏターミナル・パッド１１５上に形成されビア１２０の一部を覆う導電性不動態化層１２５と、パッド限定メタラージ（ＰＬＭ；pad limiting metallurgy）層１３０と、導電性不動態化層１２５の上に形成されたはんだボール１３５とをさらに含む。はんだボールは、Ｃ４（controlledcollapse chip connection）ボール、Ｃ４はんだボールおよびはんだバンプとしても知られている。本発明においては、用語「はんだボール」は、用語「はんだコラム（soldercolumn）」と置き換えることができる。はんだコラムは、ＰｂまたはＰｂ／Ｓｎ合金の円柱であり、本発明は、はんだコラム相互接続技術にも適用できる。

図３は、本発明の第３の実施形態によるインダクタおよびコンタクト・パッドの平面図である。図３では、集積回路チップ１００Ｃが、集積回路チップ内のワイヤリング・レベル（図示せず）と相互接続するための一体ビア１１０Ａおよび１１０Ｂを有するインダクタ１０５を含む。インダクタ１０５は、スパイラル・インダクタとして示してあるが、本発明は、他の形状のインダクタにも適用できる。集積回路チップ１００Ｃは、集積回路チップ内のワイヤリング・レベル（図示せず）と相互接続するためのビア１２０の底部中のＩ／Ｏターミナル・パッド１１５と、ビア１２０上に形成されその一部を覆う、導電性不動態化処理で被覆されて盛り上がったパッド１４０と、ＰＬＭ層１３０と、導電性不動態化層１２５の上に形成されたはんだボール１３５とをさらに含む。ＰＬＭ層１３０は、盛り上がったパッド１４０上に完全に乗っている。

図４〜９は、本発明の第１、第２および第３の実施形態に共通する製造ステップを示す部分断面図である。図４〜９は、図１の線Ｓ１−Ｓ１、図２の線Ｓ２−Ｓ２または図３の線Ｓ３−Ｓ３で切断したものとすることができる。

図４では、半導体基板２００は、Ｉ／Ｏターミナル・パッド１１５およびアンダーパス・ワイヤ２０５Ａ、２０５Ｂを含む。Ｉ／Ｏターミナル・パッド１１５の上表面２１０、およびアンダーパス・ワイヤ２０５Ａ、２０５Ｂの上表面２１５Ａ、２１５Ｂは、それぞれ基板２００の上表面２２０と同一平面上である。アンダーパス・ワイヤ２０５Ａ、２０５ＢおよびＩ／Ｏターミナル・パッド１１５は、他のワイヤリング・レベル（図示せず）中のワイヤと電気的に接続し、最終的には基板２００内の能動デバイスと電気的に接続する。アンダーパス・ワイヤ２０５Ａ、２０５Ｂは、インダクタ１０５（図１、２または３参照）との電気的接続部になる。一例では、Ｉ／Ｏターミナル・パッド１１５およびアンダーパス・ワイヤ２０５Ａ、２０５Ｂは、ＴａＮ／Ｔａライナ（まずＴａＮ層が形成される）およびＣｕコアを含み、ダマシン法またはデュアルダマシン法によって形成され、図４に示す基板２００の一部分はＳｉＯ_２を含む。ＴａＮ／Ｔａライナは、なくすことができ、またＷ、ＴｉおよびＴｉＮなど他の材料からなるライナと置き換えることもできる。

ダマシン法では、トレンチが誘電層中にエッチングされ、最適導電性コンフォーマル・ライナおよび導電性シード層が、トレンチの底部および側壁上、ならびに誘電層の上表面上に堆積される。次いで、コア導体が、シード層上に堆積またはメッキされて、トレンチを充填する。最後に、化学機械研磨（ＣＭＰ）ステップを行い、誘電層の上表面からすべてのライナ、シード層およびコア導体を除去して、トレンチが導体で充填され、トレンチの上表面が誘電層の上表面と同一平面上になる状態にして置く。デュアルダマシン法では、ライナまたはコア導体を形成する前に、下側ワイヤリング・レベルで開いたビアをトレンチの底部に形成する。

図５では、第１の誘電層２２５が、基板２００の上表面２２０上、ならびにアンダーパス・ワイヤ２０５Ａ、２０５ＢおよびＩ／Ｏターミナル・パッド１１５のそれぞれ上表面２１５Ａ、２１５Ｂおよび２１０上に形成される。第２の誘電層２３０が、第１の誘電層２２５の上表面２３５上に形成される。第３の誘電層２４０が、第２の誘電層２３０の上表面２４５上に形成される。一例では、第１の誘電層２２５は、Ｓｉ_３Ｎ_４で、その厚さは約３５０Å〜１０５０Åであり、第２の誘電層２３０は、ＳｉＯ_２で、その厚さは約１５００Å〜５０００Åであり、第３の誘電層２４０は、Ｓｉ_３Ｎ_４で、その厚さは約２０００Å〜６０００Åである。

３つの誘電層２２５、２３０および２４０の代わりに、たとえばＳｉＯ_２またはＳｉ_３Ｎ_４のどちらか１層の誘電層のみ、あるいはたとえばＳｉ_３Ｎ_４の上にＳｉＯ_２がある２層を使用して、本発明を実施することも可能である。

図６では、アンダーパス・ワイヤ２０５Ａ、２０５ＢおよびＩ／Ｏターミナル・パッド１１５の上に配置された第３の誘電層２４０の一部分を除去し、第２の誘電層２３０の上表面２４５を露出させる。図７では、アンダーパス・ワイヤ２０５Ａ、２０５ＢおよびＩ／Ｏターミナル・パッド１１５の上に配置された第２の誘電層２３０および第１の誘電層２２５の一部分を除去し、それぞれトレンチ２５０Ａ、２５０Ｂおよびビア１２０を形成し、アンダーパス・ワイヤ２０５Ａ、２０５ＢおよびＩ／Ｏターミナル・パッド１１５のそれぞれ上表面２１５Ａ、２１５Ｂおよび２１０を露出させる。さらに、第３の誘電層２４０の一部分および第２の誘電層２３０の一部分をＤ１の深さまで除去して、トレンチ２６０を形成する。

トレンチ２５０Ａ、２５０Ｂおよび２６０は、実際は、インダクタ１０５（図１、２および３参照）が後でそこに形成される１つの相互接続されたスパイラル・トレンチであり、トレンチ２５０Ａ、２５０Ｂは、スパイラル・トレンチのうちビア１１０Ａ、１１０Ｂ（図１、２および３参照）が形成される部分を表していることを理解すべきである。トレンチ２５０Ａ、２５０Ｂおよび２６０は、断面の形で「別々の」トレンチとしてのみ示してあるが、今スパイラル・トレンチのどの部分を説明しているのかについて混乱を避けるために「別々の」という用語を使用する。

トレンチ２５０Ａ、２５０Ｂおよびビア１２０中から誘電層２２５を除去するとき、誘電層２２５を保護するのに十分な第２の誘電層２３０がトレンチ２６０中に残っているかぎり、トレンチ２６０中の第２の誘電層２３０の正確な除去深さＤ１は、重要ではない。一例では、Ｄ１は約２５００Å〜７５００Åである。Ｄ２は、トレンチ２６０の深さであり、Ｄ３は、トレンチ２５０Ａ、２５０Ｂおよびビア１２０の深さである。トレンチ２６０とトレンチ２５０Ａ、２５０Ｂおよびビア１２０の間の深さの差は、Ｄ３−Ｄ２である。

図６および７に示すステップは、いくつかの方法によって実施することができる。第１の方法では、フォトレジストの第１の層を塗布し、第１のフォトリソグラフィ・プロセスを施し、上記の例では、ＳｉＯ_２の上のＳｉ_３Ｎ_４を選択的にエッチングするために、第１の反応性イオン・エッチング（ＲＩＥ）プロセスを実施し、それによって図６に示すように第３の誘電層２４０中にトレンチ２５０Ａ、２５０Ｂおよびビア１２０を画定する。次いで、第１のレジスト層を除去し、第２のレジスト層を塗布し、Ｓｉ_３Ｎ_４の上にＳｉＯ_２がある上記の例では、第２および第３の誘電層２４０中にトレンチ２５０Ａ、２５０Ｂおよびビア１２０を完全に開けるとともに、図７に示すようにトレンチ２６０中の第２の誘電層２３０中にＤ１の深さまでエッチングするために、第２のフォトリソグラフィ・プロセスを実施し、続いて、第２のＲＩＥプロセスを実施して選択的にエッチングする。次いで、第２のレジストを除去する。

第２の方法では、１層のデュアル・トーン・レジスト層（積層または複合のポジティブ／ネガティブ・レジスト）を塗布し、デュアル・トーンのフォトマスクを使用するフォトリソグラフィ・プロセスを実施して、トレンチ２５０Ａ、２５０Ｂおよびビア１２０を形成すべきところのレジスト層を完全に除去し、トレンチ２６０を形成すべきところのレジスト層（レジスト層を下に薄くする）を部分的にのみ除去する。次いで、１回のＲＩＥエッチングを実施して（図６は飛ばして）図７に示すような構造を形成する。次いで、デュアル・トーン・レジスト層を除去する。どちらの場合でも、クリーンアップ・エッチング、たとえば希釈ＨＦを使用するウェット・エッチングを施すことができる。

図８では、コンフォーマル・ライナ２６５が、第３の誘電層２４０の上表面２７０上、ならびにトレンチ２５０Ａ、２５０Ｂおよび２６０ならびにビア１２０の側壁および底部上に堆積される。次いで、コンフォーマル・シード層２７５が、ライナ２６５の上表面２８０上に堆積される。一例では、ライナ２６５は、約１０Å〜１０００ÅのＴａＮの上に堆積された約２００Å〜５０００ÅのＴａであり、シード層２７５は、約１００Å〜１５００ÅのＣｕであり、ともに物理的気相成長法（ＰＶＤ；physical vapor deposition）またはイオン化ＰＶＤ（ＩＰＶＤ）によって形成される。

図９では、ＣＭＰプロセスを実施して、トレンチ２５０Ａ、２５０Ｂおよび２６０ならびにビア１２０の側壁および底部上のシード層は残したままで、ライナ２６５が第３の誘電層２６５の上表面２７０と接触しているところではライナ２６５からシード層２７５を除去する。ＣＭＰは、その後に任意選択のクリーンアップ・エッチングを施すことができる。シード層２７５がＣｕである例では、クリーンアップ・エッチングを施すために、希シュウ酸／ＨＦエッチャントを使用することができる。任意選択のＣｕクリーンアップ・エッチングを施すこともできる。

第２の方法では、前述のＣＭＰプロセスを実施せず、シード層２７５がライナ２６５上のいたるところに残る。シード層２７５は、下記のように後続のステップで除去されることになる。

これで、インダクタ製造のうち本発明の実施形態にすべて共通する部分は完了する。第１の誘電層２２５、第２の誘電層２３０および第３の誘電層２４０を使用する本発明について説明してきたが、より多くまたはより少ない誘電層を使用して本発明を実施することも可能であることに留意すべきである。たとえば、上記の３層の誘電層の代わりに１層または２層の誘電層を使用することもできる。

図１０〜１５は、図４〜９に示した本発明の第１および第２の実施形態に共通するステップに続く製造ステップを表す部分断面図である。図１０〜１５は、第１の実施形態の場合、図１の線Ｓ１−Ｓ１、または第２の実施形態の場合、図２の線Ｓ２−Ｓ２で切断したものである。

図１０では、レジスト層２８５を形成しパターン化して、トレンチ２５０Ａ、２５０Ｂおよび２６０の側壁および底部上のシード層２７５を露出させるが、ビア１２０は保護する。レジスト層２８５は、厚さがＤ４である。パターン化されたレジスト層２８５は、トレンチ２５０Ａ、２５０Ｂおよび２６０の深さを深くするように働く。一例では、Ｄ４は、厚さ約８〜２０μｍである。一例では、レジスト層２８５は、どんな従来のスパン塗布レジストでもよい。第２の例では、Ｄ４は、厚さ約２０〜５０μｍである。約２０μｍより上では、デュポン（ＤｕＰｏｎｔ、米国デラウェア州ウィルミントン（Wilmington））製のＲｉｓｔｏｎ（登録商標）、または他のロール塗布レジストを使用することができる。Ｄ４の値は、図１１に示し下記で説明するようにして形成されるインダクタ１０５（図２参照）の厚さを制御するファクタの１つである。

図１１では、トレンチ２５０Ａ、２５０Ｂおよび２６０は、カソードとしてシード層２７５を使用する電気メッキによって、深さＤ５の金属で部分的に充填されて、インダクタ１０５を形成する。厚さＤ５は、インダクタ１０５の厚さを制御する別のファクタである。シード層２７５の個々のアイランドは、基板２００のすべての上に延在する、事実上ブラケットの、コンフォーマルではあるが、導電性被覆であるライナ２６５によって電気的に接続されていることに留意されたい。一般に、メッキ・プロセスは、その後のレジスト層の除去をより容易にするために、トレンチ２６０を充填する金属がレジスト層２８５の上表面から約１〜２μｍ内に達したときに、停止させる。トレンチを過剰に充填し、次いで過剰な金属をＣＭＰ処理によって除去することが可能である。一例では、インダクタ１０５は、メッキしたＣｕから形成される。例示的なＣｕメッキ・プロセスは、全体を参照により本明細書に組み込むボラン（Volant）他の米国特許第６，３６８，４８４号に記載されている。一例では、Ｄ５は、約５〜５０μｍである。

図１２では、レジスト層２８５（図１１参照）が除去される。インダクタ１０５のコイルの幅Ｗ１および間隔Ｓ１は、本発明では限定されない。Ｗ１およびＳ１は、下限が具体的なフォトリソグラフィ・プロセス（レジスト・システム、マスク技術、露光ツールおよび波長）によって印刷可能な最小限のライン／間隔によって限定され、その上限がインダクタに利用可能な集積回路の面積の量によって限定される。一例では、Ｗ１は、約２〜３０μｍであり、Ｓ１は、約２〜２０μｍである。

第２の方法では、たとえばウェット・エッチングによって露出された領域からシード層２７５をこのとき除去する。一例では、ウェット・エッチャントは、硫酸、過硫酸アンモニウムおよび水の混合液である。Ｃｕのエッチング速度は、インダクタ１０５または他のＣｕメッキされた構造を実質的にエッチングまたはアンダーカットせずにシード層２７５の除去を制御することができるように、十分に遅くなければならない。

図１３では、第１の導電性不動態化層２９０が、露出したライナ２６５上を除き、インダクタ１０５のすべての露出した表面の上に選択的に電気メッキされる。第２の導電性不動態化層２９５が、露出したライナ２６５上を除き、第１の導電性不動態化層２９０のすべての露出した表面の上に選択的に電気メッキされる。一例では、第１の導電性不動態化層２９０は、厚さ約２０００Å〜６０００ÅのＮｉであり、第２の導電性不動態化層２９５は、厚さ約１２００Å〜４０００ÅのＡｕである。１層の導電性不動態化層を使用することが可能である。第１の導電性不動態化層２９０および第２の導電性不動態化層２９５は、図１、２および３に示し、上記に説明した導電性不動態化層１２５と同等である。

図１４では、露出したライナ２６５がすべて除去される。ライナ２６５がＴａＮ／Ｔａであり、第２の導電性不動態化層２９５がＡｕである例では、フッ素ベースのＲＩＥを使用することができる。

図１５では、ブラケット有機不動態化層３００を塗布し、フォトリソグラフィでパターン化して、Ｉ／Ｏターミナル・パッド１１５の上のコンタクト・パッド３０５を露出させる。一例では、ブラケット有機不動態化層３００は、ポリイミドである。ポリイミド層は、通常、ポリイミド前駆体で被覆し次いで加熱によって前駆体を硬化ポリイミドに転換することによって形成される。市販のポリイミド前駆体（ポリアミン酸）またはデュポン（ＤｕＰｏｎｔ、米国デラウェア州ウィルミントン（Wilmington））製の様々なポリイミド前駆体が、Ｐｙｒａｌｉｎの商品名で入手できる。これらのポリイミド前駆体は、ＰＩ−２５５５、ＰＩ−２５４５、ＰＩ−２５６０、ＰＩ−５８７８、ＰＩＨ−６１４５４およびＰＩ−２５４０の商品名で入手可能なものを含め、多くのグレードで売られている。これらのいくつかは、ピロメリット酸二無水物−オキシジアニリン（pyromelliticdianhydride-oxydianiline；ＰＭＡ−ＯＤＡ）ポリイミド前駆体である。硬化ポリイミド層は、厚さ約０．４〜５μｍである。コンタクト・パッド３０５は、ワイヤボンド・パッドとして使用することができる。ワイヤボンディングでは、ＡｌワイヤまたはＡｕワイヤがコンタクト・パッドに超音波で溶接またはボンディングされる。これで、本発明の第1の実施形態の製造について終わる。

図１６は、本発明の第２の実施形態で、図１０〜１５に示したステップに続く製造ステップを表す部分断面図である。図１６は、図２の線Ｓ２−Ｓ２で切断したものである。図１６では、ＰＬＭ層１３０を形成して盛り上がったコンタクト・パッド３０５と電気的に接触させ、はんだボール１３５をＰＬＭ層１３０上に形成する。スルー・マスク・メッキＣ４プロセス（through mask plated C4 process）によって、ＰＬＭ１３０およびはんだボール１３５を形成することができる。スルー・マスク・メッキＣ４プロセスは、当分野では周知であるが、簡単に言うと、ＰＬＭおよびシード層を蒸着またはスパッタリングし、ウェハ上にパターン化されたマスクを形成し、ＰｂまたはＰｂ／Ｓｎ合金をメッキし、フォトマスクの剥離を行い、露出したＰＬＭおよびシード層のエッチング除去を行うプロセスを含むものである。例示的なＣ４メッキ・プロセスは、ともに全体を参照により本明細書に組み込む、ウゾー（Uzoh）他の米国特許第６，２９７，１４０号、およびやはりウゾー（Uzoh）他の米国特許第６，２５１，４２８号に記載されている。スルー・メッキＣ４プロセスの一例では、ＰＬＭ層１３０は、ＴｉＷ／ＣｒＣｕ／Ｃｕの３層を含み、はんだボール１３５は、ＰｂまたはＰｂ／Ｓｎ合金からできている。はんだボール１３５は、蒸着後のアニーリングまたはメッキ・リフロー後のアニーリングのどちらかの後に形成される。一例では、ＴｉＷ層は厚さ約２５０Å〜２０００Åであり、ＣｒＣｕ層は厚さ約１００Å〜２０００Åであり、Ｃｕ層は厚さ約１０００Å〜２００００Åである。これで、本発明の第２の実施形態の製造は完了する。

インダクタ１０５（図１６参照）がコンタクト・パッド３０５よりかなり高いので、蒸着Ｃ４プロセスで使用されるモリブデン・マスクが、マスクの下に許容できない量の蒸着を引き起こすほどコンタクト・パッドから離れる恐れがあるため、蒸着Ｃ４プロセスは、図１６のＰＬＭ１３０およびはんだボール１３５を形成するためには、使用することができない。本発明の第３の実施形態によって、蒸着Ｃ４プロセスの使用を可能にするパッド構造がもたらされる。

図１７〜２３は、本発明の第３の実施形態で、図４〜９に示すステップに続く製造ステップを表す部分断面図である。図１７〜２３は、図３の線Ｓ３−Ｓ３で切断したものである。

図１７では、レジスト層２８５を形成しパターン化して、トレンチ２５０Ａ、２５０Ｂおよび２６０ならびにビア１２０の底部および側壁上のシード層２７５を露出させる。レジスト層２８５の組成および厚さは、前述してある。

図１８では、トレンチ２５０Ａ、２５０Ｂおよび２６０ならびにビア１２０を、カソードとしてシード層２７５を使用する電気メッキによって金属で部分的に充填して、インダクタ１０５および盛り上がったパッド１４０を形成する。シード層２７５の個々のアイランドは、基板２００のすべての上に延在する、事実上ブラケットの、コンフォーマルではあるが、導電性被覆であるライナ２６５によって電気的に接続されていることに留意されたい。一般に、メッキ・プロセスは、その後のレジスト層の除去をより容易にするために、金属がレジスト層２８５の上表面から約１〜２μｍに達したときに、停止させる。トレンチを過剰に充填し、次いで過剰な金属をＣＭＰ処理によって除去することが可能である。インダクタ１０５の組成および厚さは、前述してある。

図１９では、レジスト層２８５（図１８参照）を除去する。インダクタ１０５のコイルの幅Ｗ１および間隔Ｓ１は、前述してある。

第２の方法では、このとき、シード層２７５が、前述のように露出した領域から除去される。

図２０では、第１の導電性不動態化層２９０が、露出したライナ２６５上を除き、インダクタ１０５および盛り上がったパッド１４０のすべての露出した表面の上に選択的に電気メッキされる。第２の導電性不動態化層２９５が、露出したライナ２６５上を除き、第１の導電性不動態化層２９０のすべての露出した表面の上に選択的に電気メッキされる。第１の不動態化層２９０および第２の不動態化層２９５の組成および厚さは、前述してある。

図２１では、露出したライナ２６５がすべて除去される。ライナ２６５がＴａＮ／Ｔａであり、第２の導電性不動態化層２９５がＡｕである例では、フッ素ベースのＲＩＥを使用することができる。

図２２では、ブラケット有機不動態化層３００を塗布し、フォトリソグラフィでパターン化して、Ｉ／Ｏターミナル・パッド１１５の上の盛り上がったコンタクト・パッド３１０を露出させる。ブラケット有機不動態化層３００の組成は、前述してある。本発明の第３の実施形態の製造におけるこの時点で、製造を変更することができ、ポリイミドまたは他の不動態化被覆を前述のように施し、テープ自動ボンディング（ＴＡＢ）パッケージングなどの片持ちビーム接続用のワイヤボンド・パッドまたはランデング・パッド（landing pad）として盛り上がったコンタクト・パッド３１０を使用することができる。

本発明の第３の実施形態について続けると、図２３では、盛り上がったコンタクト・パッド３１０上にＰＬＭ層１３０を形成し、ＰＬＭ層１３０上にはんだボール１３５を形成する。ＰＬＭ層１３０およびはんだボール１３５は、スルー・マスク・メッキＣ４プロセスまたは蒸着Ｃ４プロセスのどちらによって形成することもできる。盛り上がったコンタクト・パッド３１０の高さが高いので、モリブデン蒸着マスクが盛り上がったコンタクト・パッド３１０に十分近くなり、マスクがパッドからはるかに離れているときの前述の問題を避けることができるため、こんどは、蒸着Ｃ４プロセスを使用することが可能である。蒸着Ｃ４プロセスは、当分野では周知であるが、密接にモリブデン・マスクを半導体ウェハに配置し、最初にマスク中の穴を通してＰＬＭを蒸着またはスパッタリングし、次に同じ穴を通してＰｂまたはＰｂ／Ｓｎ合金を蒸着し、次いでマスクを取り外すプロセスを含むものである。蒸着Ｃ４プロセスの一例では、ＰＬＭ層１３０は、Ｃｒ／ＣｒＣｕ／Ａｕの３層を含み、はんだボール１３５は、ＰｂまたはＰｂ／Ｓｎ合金からできている。一例では、Ｃｒ層は厚さ約１００Å〜１０００Åであり、ＣｒＣｕ層は厚さ約１００Å〜２０００Åであり、Ａｕ層は厚さ約１００Å〜１０００Åである。スルー・マスク・メッキＣ４プロセスおよび材料は、前述してある。これで、本発明の第３の実施形態の製造は完了する。

約４０以上のＱファクタを有し、約０．５ｎＨ以上のインダクタンスを有するインダクタを製造するための本発明の実施形態をすべて説明してきた。

このようにして、本発明は、高導電性金属から形成された高Ｑファクタの厚肉金属インダクタのみならず、集積回路チップの中間接続層製造技術に適合する、インダクタを形成する方法および集積化も提供する。

以上、本発明が理解できるように本発明の実施形態について説明してきた。本発明は、本明細書に記載の具体的な実施形態に限定されるものではなく、本発明の範囲から逸脱せずに当業者にはいまや明らかになる、様々な変更、再編および置き換えも可能であることが理解されよう。たとえば、本発明は、インダクタがＴａＮ／Ｔａのライナ、Ｃｕのシード層およびＣｕコアから形成されるものとして記述してあるが、他の導電性材料で置き換えることもできる。したがって、本発明の精神および範囲に含まれる、かかる修正形態および変更形態は、添付の特許請求の範囲ですべてカバーされるものとする。

本発明の第１の実施形態によるインダクタおよびコンタクト・パッドの平面図である。本発明の第２の実施形態によるインダクタおよびコンタクト・パッドの平面図である。本発明の第３の実施形態によるインダクタおよびコンタクト・パッドの平面図である。本発明の第１、第２および第３の実施形態に共通する製造ステップを示す部分断面図である。本発明の第１、第２および第３の実施形態に共通する製造ステップを示す部分断面図である。本発明の第１、第２および第３の実施形態に共通する製造ステップを示す部分断面図である。本発明の第１、第２および第３の実施形態に共通する製造ステップを示す部分断面図である。本発明の第１、第２および第３の実施形態に共通する製造ステップを示す部分断面図である。本発明の第１、第２および第３の実施形態に共通する製造ステップを示す部分断面図である。本発明の第１および第２の実施形態に共通する、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第１および第２の実施形態に共通する、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第１および第２の実施形態に共通する、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第１および第２の実施形態に共通する、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第１および第２の実施形態に共通する、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第１および第２の実施形態に共通する、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第２の実施形態における、図１０〜１５に示したステップに続く製造ステップを示す部分断面図である。本発明の第３の実施形態における、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第３の実施形態における、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第３の実施形態における、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第３の実施形態における、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第３の実施形態における、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第３の実施形態における、図４〜９に示したステップに続く製造ステップを示す部分断面図である。本発明の第３の実施形態における、図４〜９に示したステップに続く製造ステップを示す部分断面図である。

符号の説明

１００Ａ、１００Ｂ、１００Ｃ集積回路チップ
１０５インダクタ
１１０Ａ、１１０Ｂ一体ビア
１１５Ｉ／Ｏターミナル・パッド
１２０ビア
１２５導電性不動態化層
１３０パッド限定メタラジ層、ＰＬＭ層
１３５はんだボール
１４０導電性不動態化パッド、パッド
２００半導体基板
２０５Ａ、２０５Ｂアンダーパス・ワイヤ
２１０上表面
２１５Ａ、２１５Ｂ上表面
２２０上表面
２２５第１の誘電層
２３０第２の誘電層
２３５上表面
２４０第３の誘電層
２４５上表面
２５０Ａ、２５０Ｂトレンチ
２６０トレンチ
２６５コンフォーマル・ライナ、ライナ
２７０上表面
２７５コンフォーマル・シード層、シード層
２８０上表面
２８５レジスト層
２９０第１の導電性不動態化層
２９５第２の導電性不動態化層
３００ブラケット有機不動態化層
３０５コンタクト・パッド
３１０コンタクト・パッド
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５深さ
Ｗ１コイルの幅
Ｓ１コイルの間隔

Claims

（ａ）表面に第１アンダーパス・ワイヤ及び第２アンダーパス・ワイヤを有する半導体基板を準備するステップと、
（ｂ）前記半導体基板上にＳｉ _３Ｎ _４の第１誘電体層を形成し、該Ｓｉ _３Ｎ _４の第１誘電体層上にＳｉＯ _２の第２誘電体層を形成し、該ＳｉＯ _２の第２誘電体層上にＳｉ _３Ｎ _４の第３誘電体層を形成するステップと、
（ｃ）前記Ｓｉ _３Ｎ _４の第３誘電体層上に第１フォトレジスト層を塗布してパターン化し該パターン化された第１フォトレジスト層を介して反応性イオン・エッチングすることにより、前記Ｓｉ _３Ｎ _４の第３誘電体層のうち、前記第１アンダーパス・ワイヤ及び第２アンダーパス・ワイヤの上方の部分に開口を形成して前記ＳｉＯ _２の第２誘電体層の部分を露出するステップと、
（ｄ）前記第１フォトレジスト層を除去し、第２フォトレジスト層を塗布してパターン化し該パターン化された第２フォトレジスト層を介して反応性イオン・エッチングすることにより、前記ＳｉＯ _２の第２誘電体層の前記露出された部分を貫通し、更に、前記露出された部分の下側にある前記Ｓｉ _３Ｎ _４の第１誘電体層の部分を貫通して前記第１アンダーパス・ワイヤ及び第２アンダーパス・ワイヤをそれぞれ露出する第１トレンチ及び第２トレンチを形成すると共に、前記Ｓｉ _３Ｎ _４の第３誘電体層を貫通して前記ＳｉＯ _２の第２誘電体層内の所定の深さまで到達し、且つ前記第１トレンチ及び前記第２トレンチの間でスパイラル状に延びるスパイラル・トレンチを形成するステップと、
（ｅ）前記第２フォトレジスト層を除去し、前記Ｓｉ _３Ｎ _４の第３誘電体層の上表面と、前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチのそれぞれの側壁及び底部とに導電性ライナを堆積するステップと、
（ｆ）前記導電性ライナの表面にＣｕシード層を堆積するステップと、
（ｇ）第３フォトレジスト層を塗布しパターン化し、該第３フォトレジスト層に前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチのそれぞれの側壁及び底部の前記Ｃｕシード層を露出する開口を形成し、該開口により前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチのそれぞれの上側に上側トレンチを規定するステップと、
（ｈ）電気メッキにより、前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチと、前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチのそれぞれの前記上側トレンチとにＣｕを充填してインダクタを形成するステップと、
（ｉ）前記第３フォトレジスト層を除去し、該第３フォトレジスト層の除去により露出された前記Ｃｕシード層を除去して該Ｃｕシード層の下にある導電性ライナを露出することにより、前記インダクタのうち前記Ｓｉ _３Ｎ _４の第３誘電体層の上の前記露出された導電性ライナよりも上側にある部分を露出するステップと、
（ｊ）前記インダクタのうち前記Ｓｉ _３Ｎ _４の第３誘電体層の上の前記露出された導電性ライナよりも上側にある前記露出部分に導電性不動態化層を形成するステップと、
（ｋ）前記露出された導電性ライナを除去することにより、該導電性ライナの下の前記Ｓｉ _３Ｎ _４の第３誘電体層を露出するステップと、
（ｌ）前記露出されたＳｉ _３Ｎ _４の第３誘電体層上と、前記インダクタの前記導電性不動態化層上に有機不動態化層を形成するステップとを含むインダクタの製造方法。
前記導電性ライナが、ＴａＮと該ＴａＮに上に堆積されたＴａとを有する、請求項１に記載のインダクタの製造方法。
前記導電性不動態化層は、Ｎｉの第１層と該第１層上に堆積されたＡｕの第２層とを有する、請求項１に記載のインダクタの製造方法。
前記有機不動態化層は、ポリイミドである、請求項１に記載のインダクタの製造方法。
（ａ）表面に第１アンダーパス・ワイヤ、第２アンダーパス・ワイヤ及びＩ／Ｏターミナル・パッドを有する半導体基板を準備するステップと、
（ｂ）前記半導体基板上にＳｉ _３Ｎ _４の第１誘電体層を形成し、該Ｓｉ _３Ｎ _４の第１誘電体層上にＳｉＯ _２の第２誘電体層を形成し、該ＳｉＯ _２の第２誘電体層上にＳｉ _３Ｎ _４の第３誘電体層を形成するステップと、
（ｃ）前記Ｓｉ _３Ｎ _４の第３誘電体層上に第１フォトレジスト層を塗布してパターン化し該パターン化された第１フォトレジスト層を介して反応性イオン・エッチングすることにより、前記Ｓｉ _３Ｎ _４の第３誘電体層のうち、前記第１アンダーパス・ワイヤ、第２アンダーパス・ワイヤ及び前記Ｉ／Ｏターミナル・パッドの上方の部分に開口を形成して前記ＳｉＯ _２の第２誘電体層の部分を露出するステップと、
（ｄ）前記第１フォトレジスト層を除去し、第２フォトレジスト層を塗布してパターン化し該パターン化された第２フォトレジスト層を介して反応性イオン・エッチングすることにより、前記ＳｉＯ _２の第２誘電体層の前記露出された部分を貫通し、更に、前記露出された部分の下側にある前記Ｓｉ _３Ｎ _４の第１誘電体層の部分を貫通して前記第１アンダーパス・ワイヤ、前記第２アンダーパス・ワイヤ及び前記Ｉ／Ｏターミナル・パッドをそれぞれ露出する第１トレンチ、第２トレンチ及びビアを形成すると共に、前記Ｓｉ _３Ｎ _４の第３誘電体層を貫通して前記ＳｉＯ _２の第２誘電体層内の所定の深さまで到達し、且つ前記第１トレンチ及び前記第２トレンチの間でスパイラル状に延びるスパイラル・トレンチを形成するステップと、
（ｅ）前記第２フォトレジスト層を除去し、前記Ｓｉ _３Ｎ _４の第３誘電体層の上表面と、前記第１トレンチ、前記第２トレンチ、前記スパイラル・トレンチ及び前記ビアのそれぞれの側壁及び底部とに導電性ライナを堆積するステップと、
（ｆ）前記導電性ライナの表面にＣｕシード層を堆積するステップと、
（ｇ）第３フォトレジスト層を塗布しパターン化し、該第３フォトレジスト層に前記第１トレンチ、前記第２トレンチ、前記スパイラル・トレンチ及び前記ビアのそれぞれの側壁及び底部の前記Ｃｕシード層を露出する開口を形成し、該開口により前記第１トレンチ、前記第２トレンチ、前記スパイラル・トレンチ及び前記ビアのそれぞれの上側に上側トレンチを規定するステップと、
（ｈ）電気メッキにより、前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチと、前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチのそれぞれの前記上側トレンチとにＣｕを充填してインダクタを形成すると共に、前記ビア及び該ビアの前記上側トレンチに前記Ｃｕを充填してパッドを形成するステップと、
（ｉ）前記第３フォトレジスト層を除去し、該第３フォトレジスト層の除去により露出された前記Ｃｕシード層を除去して該Ｃｕシード層の下にある導電性ライナを露出することにより、前記インダクタ及び前記パッドのそれぞれのうち前記Ｓｉ _３Ｎ _４の第３誘電体層の上の前記露出された導電性ライナよりも上側にある部分を露出するステップと、
（ｊ）前記インダクタ及び前記パッドのそれぞれのうち前記Ｓｉ _３Ｎ _４の第３誘電体層の上の前記露出された導電性ライナよりも上側にある前記露出部分に導電性不動態化層を形成するステップと、
（ｋ）前記露出された導電性ライナを除去することにより、該導電性ライナの下の前記Ｓｉ _３Ｎ _４の第３誘電体層を露出するステップと、
（ｌ）前記露出されたＳｉ _３Ｎ _４の第３誘電体層上と、前記インダクタ及び前記パッドのそれぞれの前記導電性不動態化層上に有機不動態化層を形成し、該有機不動態化層のうち前記パッドの上面にある部分を除去することにより前記パッドの上面の前記導電性不動態化層を露出するステップと、
（ｍ）マスクの開口を前記パッドの上面の前記露出された導電性不動態化層の上に配置し、前記マスクの開口を通してパッド限定メタラージ層及びはんだボール用のＰｂ又はＰｂ／Ｓｎ合金を蒸着し、前記マスクを取り外すステップとを含むインダクタ及びはんだボールの製造方法。
前記導電性ライナが、ＴａＮと該ＴａＮに上に堆積されたＴａとを有する、請求項５に記載のインダクタ及びはんだボールの製造方法。
前記導電性不動態化層は、Ｎｉの第１層と該第１層上に堆積されたＡｕの第２層とを有する、請求項５に記載のインダクタ及びはんだボールの製造方法。
前記有機不動態化層は、ポリイミドである、請求項５に記載のインダクタ及びはんだボールの製造方法。
前記パッド限定メタラージ層は、Ｃｒ、ＣｒＣｕ及びＡｕの３層構造である、請求項５に記載のインダクタ及びはんだボールの製造方法。
（ａ）表面に第１アンダーパス・ワイヤ及び第２アンダーパス・ワイヤを有する半導体基板を準備するステップと、
（ｂ）前記半導体基板上にＳｉ _３Ｎ _４の第１誘電体層を形成し、該Ｓｉ _３Ｎ _４の第１誘電体層上にＳｉＯ _２の第２誘電体層を形成し、該ＳｉＯ _２の第２誘電体層上にＳｉ _３Ｎ _４の第３誘電体層を形成するステップと、
（ｃ）前記Ｓｉ _３Ｎ _４の第３誘電体層上に、積層されたポジティブレジスト及びネガティブ・レジストからなる第１デュアル・トーン・レジスト層を塗布し、デュアル・トーンのフォトマスクを使用するフォトリソグラフィ・プロセスにより、前記第１デュアル・トーン・レジスト層に、該第１デュアル・トーン・レジスト層を貫通する開口と、該第１デュアル・トーン・レジスト層を部分的に除去した開口とのパターンを形成し、該パターン化された該第１デュアル・トーン・レジスト層を介して反応性イオン・エッチングすることにより、前記Ｓｉ _３Ｎ _４の第３誘電体層、前記ＳｉＯ _２の第２誘電体層及び前記Ｓｉ _３Ｎ _４の第１誘電体層を貫通して前記第１アンダーパス・ワイヤ及び前記第２アンダーパス・ワイヤをそれぞれ露出する第１トレンチ及び第２トレンチを形成すると共に、前記Ｓｉ _３Ｎ _４の第３誘電体層を貫通して前記ＳｉＯ _２の第２誘電体層内の所定の深さまで到達し、且つ前記第１トレンチ及び前記第２トレンチの間でスパイラル状に延びるスパイラル・トレンチを形成するステップと、
（ｄ）前記第１デュアル・トーン・レジスト層を除去し、前記Ｓｉ _３Ｎ _４の第３誘電体層の上表面と、前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチのそれぞれの側壁及び底部とに導電性ライナを堆積するステップと、
（ｅ）前記導電性ライナの表面にＣｕシード層を堆積するステップと、
（ｆ）第２フォトレジスト層を塗布しパターン化し、該第２フォトレジスト層に前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチのそれぞれの側壁及び底部の前記Ｃｕシード層を露出する開口を形成し、該開口により前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチのそれぞれの上側に上側トレンチを規定するステップと、
（ｇ）電気メッキにより、前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチと、前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチのそれぞれの前記上側トレンチとにＣｕを充填してインダクタを形成するステップと、
（ｈ）前記第２フォトレジスト層を除去し、該第２フォトレジスト層の除去により露出された前記Ｃｕシード層を除去して該Ｃｕシード層の下にある導電性ライナを露出することにより、前記インダクタのうち前記Ｓｉ _３Ｎ _４の第３誘電体層の上の前記露出された導電性ライナよりも上側にある部分を露出するステップと、
（ｉ）前記インダクタの前記Ｓｉ _３Ｎ _４の第３誘電体層の上の前記露出された導電性ライナよりも上側にある前記露出部分に導電性不動態化層を形成するステップと、
（ｊ）前記露出された導電性ライナを除去することにより、該導電性ライナの下の前記Ｓｉ _３Ｎ _４の第３誘電体層を露出するステップと、
（ｋ）前記露出されたＳｉ _３Ｎ _４の第３誘電体層上と、前記インダクタの前記導電性不動態化層上に有機不動態化層を形成するステップとを含むインダクタの製造方法。
前記導電性ライナが、ＴａＮと該ＴａＮに上に堆積されたＴａとを有する、請求項１０に記載のインダクタの製造方法。
前記導電性不動態化層は、Ｎｉの第１層と該第１層上に堆積されたＡｕの第２層とを有する、請求項１０に記載のインダクタの製造方法。
前記有機不動態化層は、ポリイミドである、請求項１０に記載のインダクタの製造方法。
（ａ）表面に第１アンダーパス・ワイヤ、第２アンダーパス・ワイヤ及びＩ／Ｏターミナル・パッドを有する半導体基板を準備するステップと、
（ｂ）前記半導体基板上にＳｉ _３Ｎ _４の第１誘電体層を形成し、該Ｓｉ _３Ｎ _４の第１誘電体層上にＳｉＯ _２の第２誘電体層を形成し、該ＳｉＯ _２の第２誘電体層上にＳｉ _３Ｎ _４の第３誘電体層を形成するステップと、
（ｃ）前記Ｓｉ _３Ｎ _４の第３誘電体層上に、積層されたポジティブレジスト及びネガティブ・レジストからなる第１デュアル・トーン・レジスト層を塗布し、デュアル・トーンのフォトマスクを使用するフォトリソグラフィ・プロセスにより、前記第１デュアル・トーン・レジスト層に、該第１デュアル・トーン・レジスト層を貫通する開口と、該第１デュアル・トーン・レジスト層を部分的に除去した開口とのパターンを形成し、該パターン化された該第１デュアル・トーン・レジスト層を介して反応性イオン・エッチングすることにより、前記Ｓｉ _３Ｎ _４の第３誘電体層、前記ＳｉＯ _２の第２誘電体層及び前記Ｓｉ _３Ｎ _４の第１誘電体層を貫通して前記第１アンダーパス・ワイヤ、前記第２アンダーパス・ワイヤ及び前記Ｉ／Ｏターミナル・パッドをそれぞれ露出する第１トレンチ、第２トレンチ及びビアを形成すると共に、前記Ｓｉ _３Ｎ _４の第３誘電体層を貫通して前記ＳｉＯ _２の第２誘電体層内の所定の深さまで到達し、且つ前記第１トレンチ及び前記第２トレンチの間でスパイラル状に延びるスパイラル・トレンチを形成するステップと、
（ｄ）前記第１デュアル・トーン・レジスト層を除去し、前記Ｓｉ _３Ｎ _４の第３誘電体層の上表面と、前記第１トレンチ、前記第２トレンチ、前記スパイラル・トレンチ及び前記ビアのそれぞれの側壁及び底部とに導電性ライナを堆積するステップと、
（ｅ）前記導電性ライナの表面にＣｕシード層を堆積するステップと、
（ｆ）第２フォトレジスト層を塗布しパターン化し、該第２フォトレジスト層に前記第１トレンチ、前記第２トレンチ、前記スパイラル・トレンチ及び前記ビアのそれぞれの側壁及び底部の前記Ｃｕシード層を露出する開口を形成し、該開口により前記第１トレンチ、前記第２トレンチ、前記スパイラル・トレンチ及び前記ビアのそれぞれの上側に上側トレンチを規定するステップと、
（ｇ）電気メッキにより、前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチと、前記第１トレンチ、前記第２トレンチ及び前記スパイラル・トレンチのそれぞれの前記上側トレンチとにＣｕを充填してインダクタを形成すると共に、前記ビア及び該ビアの前記上側トレンチに前記Ｃｕを充填してパッドを形成するステップと、
（ｈ）前記第２フォトレジスト層を除去し、該第２フォトレジスト層の除去により露出された前記Ｃｕシード層を除去して該Ｃｕシード層の下にある導電性ライナを露出することにより、前記インダクタ及び前記パッドのそれぞれのうち前記Ｓｉ _３Ｎ _４の第３誘電体層の上の前記露出された導電性ライナよりも上側にある部分を露出するステップと、
（ｉ）前記インダクタ及び前記パッドのそれぞれのうち前記Ｓｉ _３Ｎ _４の第３誘電体層の上の前記露出された導電性ライナよりも上側にある前記露出部分に導電性不動態化層を形成するステップと、
（ｊ）前記露出された導電性ライナを除去することにより、該導電性ライナの下の前記Ｓｉ _３Ｎ _４の第３誘電体層を露出するステップと、
（ｋ）前記露出されたＳｉ _３Ｎ _４の第３誘電体層上と、前記インダクタ及び前記パッドのそれぞれの前記導電性不動態化層上に有機不動態化層を形成し、該有機不動態化層のうち前記パッドの上面にある部分を除去することにより前記パッドの上面の前記導電性不動態化層を露出するステップと、
（ｌ）マスクの開口を前記パッドの上面の前記露出された導電性不動態化層の上に配置し、前記マスクの開口を通してパッド限定メタラージ層及びはんだボール用のＰｂ又はＰｂ／Ｓｎ合金を蒸着し、前記マスクを取り外すステップとを含むインダクタ及びはんだボールの製造方法。
前記導電性ライナが、ＴａＮと該ＴａＮに上に堆積されたＴａとを有する、請求項１４に記載のインダクタ及びはんだボールの製造方法。
前記導電性不動態化層は、Ｎｉの第１層と該第１層上に堆積されたＡｕの第２層とを有する、請求項１４に記載のインダクタ及びはんだボールの製造方法。
前記有機不動態化層は、ポリイミドである、請求項１４に記載のインダクタ及びはんだボールの製造方法。
前記パッド限定メタラージ層は、Ｃｒ、ＣｒＣｕ及びＡｕの３層構造である、請求項１４に記載のインダクタ及びはんだボールの製造方法。