JP2009200256A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2009200256A JP2009200256A JP2008040415A JP2008040415A JP2009200256A JP 2009200256 A JP2009200256 A JP 2009200256A JP 2008040415 A JP2008040415 A JP 2008040415A JP 2008040415 A JP2008040415 A JP 2008040415A JP 2009200256 A JP2009200256 A JP 2009200256A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- interlayer insulating
- insulating film
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】半導体装置の配線間容量を低減する。
【解決手段】半導体装置70には、積層形成される配線膜6及び10から構成される配線層が設けられる。キャップ膜3上に形成される層間絶縁膜4の第1の開口部には、配線膜6が埋設される。配線膜6の底部及び側面部にはバリアメタル膜5が設けられる。層間絶縁膜4及び配線膜6上に形成されるキャップ膜7及び層間絶縁膜8の第2の開口部には、配線膜10が埋設される。配線膜10の底部及び側面部にはバリアメタル膜9が設けられる。層間絶縁膜8及び配線膜10上に形成される。配線膜10は配線膜6上に設けられ、配線膜10の端部は配線層6の端部よりも内側に設けられる。
【選択図】 図1
【解決手段】半導体装置70には、積層形成される配線膜6及び10から構成される配線層が設けられる。キャップ膜3上に形成される層間絶縁膜4の第1の開口部には、配線膜6が埋設される。配線膜6の底部及び側面部にはバリアメタル膜5が設けられる。層間絶縁膜4及び配線膜6上に形成されるキャップ膜7及び層間絶縁膜8の第2の開口部には、配線膜10が埋設される。配線膜10の底部及び側面部にはバリアメタル膜9が設けられる。層間絶縁膜8及び配線膜10上に形成される。配線膜10は配線膜6上に設けられ、配線膜10の端部は配線層6の端部よりも内側に設けられる。
【選択図】 図1
Description
本発明は、半導体装置の製造方法に関する。
半導体素子の微細化、高集積度化、低消費電力化の進展に伴い、半導体集積回路に使用される配線には、配線抵抗及び配線間容量の低減化がより一層求められている。この要求に対応するために、従来のアルミニウム(AL)より抵抗率が相対的に低い銅(Cu)を層間絶縁膜の開口部に埋設したダマシン配線が多用される(例えば、特許文献1参照。)。
特許文献1などに記載されるダマシン配線では、配線幅及び配線間隔が狭まるにつれ、配線間容量が増大し、配線アスペクト比が増大するという問題点がある。配線幅を単純に狭くすると配線間隔が広がるが、例えば銅(Cu)の埋め込み性が悪化し、配線抵抗が増大するという問題点がある。
特開2003−133314号公報
本発明は、配線間容量を低減することができる半導体装置の製造方法を提供する。
本発明の一態様の半導体装置の製造方法は、半導体基板上の第1の層間絶縁膜上に設けられた第1の層間絶縁膜をエッチングして第1の開口部を形成する工程と、前記第1の開口部及び前記第1の層間絶縁膜上に第1の配線材を形成する工程と、前記第1の層間絶縁膜の表面が露出するまで、前記第1の配線材を平坦化して前記第1の開口部に前記第1の配線材を埋め込む工程と、前記第1の配線材及び前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第1の開口部上の前記第2の層間絶縁膜を露出するようにレジスト膜を形成する工程と、前記レジスト膜をマスクとして、前記第2の層間絶縁膜をエッチングして第2の開口部を形成する工程と、前記第2の開口部に埋め込まれた前記第1の配線材及び前記第2の層間絶縁膜上に絶縁膜を形成し、前記絶縁膜を前記第2の開口部の側面に選択的に残置して第3の開口部を形成する工程と、前記第3の開口部及び前記第1の層間絶縁膜上に第2の配線材を形成する工程と、前記第2の層間絶縁膜の表面が露出するまで、前記第2の配線材を平坦化して前記第3の開口部に前記第2の配線材を埋め込む工程とを具備し、埋め込まれた前記第1及び2の配線材は1つの配線層として用いられることを特徴とする。
更に、本発明の他態様の半導体装置の製造方法は、半導体基板上の第1の層間絶縁膜上に設けられた第1の層間絶縁膜をエッチングして第1の開口部を形成する工程と、前記第1の開口部及び前記第1の層間絶縁膜上に第1の配線材を形成する工程と、前記第1の層間絶縁膜の表面が露出するまで、前記第1の配線材を平坦化して前記第1の開口部に前記第1の配線材を埋め込む工程と、前記第1の配線材及び前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第1の開口部上の前記第2の層間絶縁膜を露出するようにレジスト膜を形成する工程と、前記レジスト膜の両側面或いは周囲に架橋膜を形成する工程と、前記レジスト膜及び前記架橋膜をマスクにして、前記第2の層間絶縁膜をエッチングして前記第1の開口部よりも狭い第2の開口部を形成する工程と、前記第2の開口部及び前記第2の層間絶縁膜上に第2の配線材を形成する工程と、前記第2の層間絶縁膜の表面が露出するまで、前記第2の配線材を平坦化して前記第2の開口部に前記第2の配線材を埋め込む工程とを具備し、埋め込まれた前記第1及び2の配線材は1つの配線層として用いられることを特徴とする。
本発明によれば、配線間容量を低減することができる半導体装置の製造方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例1に係る半導体装置の製造方法について、図面を参照して説明する。図1は半導体装置を示す断面図である。本実施例では、層間絶縁膜の開口部に埋設される配線材が積層形成された配線層において、第2の配線材の幅を第1の配線材よりも狭くしている。
図1に示すように、半導体装置70には、積層形成される配線膜6及び10から構成される配線層が設けられる。この配線層は、図示しない半導体装置70に設けられる回路を接続する配線や電源配線として用いられる。
シリコン基板である半導体基板1の第1主面(表面)に、層間絶縁膜2及びキャップ膜3が設けられる。キャップ膜3上に形成される層間絶縁膜4の第1の開口部には、膜厚d1及び幅W1を有する第1の配線材としての配線膜6が埋設される。配線膜6の底部及び側面部にはバリアメタル膜5が設けられる。層間絶縁膜4及び配線膜6上に形成されるキャップ膜7及び層間絶縁膜8の第2の開口部には、膜厚d2及び幅W2を有する第2の配線材としての配線膜10が埋設される。配線膜10の底部及び側面部にはバリアメタル膜9が設けられる。層間絶縁膜8及び配線膜10上に形成される。配線膜10は配線膜6上に設けられ、配線膜10の端部は配線層6の端部よりも内側に設けられる。
なお、半導体装置70は、例えばノード90nmの寸法ルールで形成される。キャップ膜3、7、11は、層間絶縁膜が、例えばシリコン酸化膜よりも比誘電率の小さなLow k膜の場合、エッチング時のストッパ膜として機能し、配線膜が腐食性の高い金属の場合、腐食を防止する働きをする。バリアメタル膜5及び9は、配線膜間の拡散バリアとして機能する。
ここで、配線膜10の間隔Wbを配線膜6の間隔Waよりも広く形成しているので、配線膜10の配線間容量Cbを配線膜6の配線間容量Caよりも小さくできる。このため、配線層を単一の配線膜で形成した場合(膜厚d、幅W1)に比べ配線間容量を低減することができる。
また、幅W1と配線膜6及び10の膜厚の和dの関係(アスペクト比)が、例えば、
d/W1>1.3・・・・・・・・・・・・式(1)
になった場合でも、配線膜10の幅W2を配線膜6の幅W1よりも狭くしているが、配線膜6の膜厚d1及び幅W1、配線膜10の膜厚d2及び幅W2の関係を、
d1/W1<1.3・・・・・・・・・・・式(2)
d2/W2<1.3・・・・・・・・・・・式(3)
とアスペクト比1.3以下に設定することで、開口部への配線膜の埋め込み性を向上させることができる。
d/W1>1.3・・・・・・・・・・・・式(1)
になった場合でも、配線膜10の幅W2を配線膜6の幅W1よりも狭くしているが、配線膜6の膜厚d1及び幅W1、配線膜10の膜厚d2及び幅W2の関係を、
d1/W1<1.3・・・・・・・・・・・式(2)
d2/W2<1.3・・・・・・・・・・・式(3)
とアスペクト比1.3以下に設定することで、開口部への配線膜の埋め込み性を向上させることができる。
次に、半導体装置の製造方法について、図2乃至図6を参照して説明する。図2乃至図6は半導体装置の製造工程を示す断面図である。
図2に示すように、シリコン基板である半導体基板1上に、半導体装置70を構成する図示しないアクティブ素子やパッシブ素子を形成後、半導体基板1上に層間絶縁膜2、キャップ膜3、及び層間絶縁膜4を積層形成する。周知のリソグラフィー法を用いて図示しないレジスト膜を形成し、このレジスト膜をマスクにして、例えばRIE(Reactive Ion Etching)法により層間絶縁膜4をエッチングし第1の開口部を形成する。レジスト膜を除去し、RIE後処理で層間絶縁膜4のエッチング残渣などを除去した後、第1の開口部及び層間絶縁膜4上に、バリアメタル膜3及び配線膜6を積層形成する。
次に、図3に示すように、例えばCMP(Chemical Mechanical Polishing)法を用いて、配線膜6及びバリアメタル膜3を層間絶縁膜6の表面が露出するまで平坦研磨する。
続いて、図4に示すように、CMP後処理で研磨残渣やスラリー/パッド材料残渣などを除去後、キャップ膜7及び層間絶縁膜8を積層形成する。周知のリソグラフィー法を用いてレジスト膜21を形成し、レジスト膜21をマスクにして、例えばRIE法により層間絶縁膜8及びキャップ膜7をエッチングし第2の開口部を形成する。ここで、第2の開口部形成用のレジスト膜の開口寸法は、第1の開口部形成用のレジスト膜の開口寸法よりも狭く設定される。
そして、図5に示すように、レジスト膜21を除去し、RIE後処理で層間絶縁膜8及びキャップ膜7のエッチング残渣除去、CuOの選択除去などを実施した後、第2の開口部及び層間絶縁膜4上に、バリアメタル膜9及び配線膜10を積層形成する。
次に、図6に示すように、例えばCMP法を用いて、配線膜10及びバリアメタル膜9を層間絶縁膜8の表面が露出するまで平坦研磨する。CMP後処理で研磨残渣やスラリー/パッド材料残渣などを除去後、配線膜10及び層間絶縁膜8上に、キャップ膜11及び層間絶縁膜12を積層形成する。
ここで、配線膜6及び10には、銅(Cu)を用いたダマシン配線を用いている。ダマシン配線では銅(Cu)シードをデポしてからメッキ法を用いて銅(Cu)を開口部に埋設している。なお、銅(Cu)の代わりにAlCu、CuMn、アルミニウム(Al)、タングステン(W)などを用いてもよい。層間絶縁膜2、4、8、及び12には、例えば誘電率kが2.9のP−SiOC膜を用いているが、代わりにポリアリーレンエーテル(PAE)などの有機膜やポーラスシリカ膜等を用いてもよい。バリアメタル膜5及び9には、窒化タンタル(TaN)膜を用いているが、代わりに窒化チタン(TiN)、タンタル(Ta)、ニオブ(Nb)などを用いてもよい。キャップ膜3及び7には、窒素添加シリコンカーバイド(SiCN)膜を用いているが、代わりにPE−CVD膜などを用いてもよい。
層間絶縁膜12形成後、周知の技術を用いて配線層、層間絶縁膜、表面保護膜などを形成して半導体装置70が完成する。
上述したように、本実施例の半導体装置の製造方法では、キャップ膜3上に形成される層間絶縁膜4の第1の開口部には、配線膜6が埋設される。配線膜6の底部及び側面部にはバリアメタル膜5が設けられる。層間絶縁膜4及び配線膜6上に形成されるキャップ膜7及び層間絶縁膜8の第2の開口部には、配線膜10が埋設される。配線膜10の底部及び側面部にはバリアメタル膜9が設けられる。層間絶縁膜8及び配線膜10上にキャップ膜11及び層間絶縁膜12が形成される。配線膜10は配線膜6上に設けられ、配線膜10の端部は配線層6の端部よりも内側に設けられる。積層形成される配線膜6及び10は半導体装置70の配線層として使用される。
このため、配線層を単一の配線膜で形成した場合よりも配線間容量を低減することができる。また、単一の配線膜の配線層の場合に所定のアスペクト比以上になっても、半導体装置70の配線層では上部の配線層10の幅を狭くしているので配線層6及び10のアスペクト比を所定の値以下にすることができ、開口部への配線膜の埋め込み性を向上させることができる。
なお、本実施例では、層間絶縁膜の間にRIE時のエッチングストッパー膜である窒素添加シリコンカーバイド膜であるキャップ膜3、7、11を設けているが、層間絶縁膜がLow k膜よりも比較的比誘電率が大きなTEOS膜などの場合、この窒素添加シリコンカーバイド膜を省略してもよい。また、半導体基板にシリコン基板を用いているが、代わりにSOI基板やGaAsなどの化合物基板などを用いてもよい。
次に、本発明の実施例2に係る半導体装置の製造方法について、図面を参照して説明する。図7は半導体装置を示す断面図である。本実施例では、層間絶縁膜の開口部に埋設される配線材が積層形成された配線層において、第2の配線材の形状を変更している。
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図7に示すように、半導体装置71には、積層形成される配線膜6及び10から構成される配線層が設けられる。この配線層は、図示しない半導体装置71に設けられる回路を接続する配線や電源配線として用いられる。
層間絶縁膜4及び第1の配線材としての配線膜6上に形成されるキャップ膜7及び層間絶縁膜8の第2の開口部の側面には側壁膜22が設けられ、第3の開口部が形成される。第3の開口部には、膜厚d2、下部の幅がW2、上部の幅がW1を有する第2の配線材としての配線膜10が埋設される。配線膜10の底部及び側面部にはバリアメタル膜9が設けられる。層間絶縁膜8及び配線膜10上に形成される。配線膜10は配線膜6上に設けられ、配線膜10の下端部は配線層6の上端部よりも内側に設けられる。
ここで、配線膜10の下部間隔Wbを配線膜6の間隔Waよりも広く形成しているので、配線膜10の配線間容量Cbを配線膜6の配線間容量Caよりも小さくできる。このため、配線層を単一の配線膜で形成した場合(膜厚d、幅W1)に比べ配線間容量を低減することができる。
次に、半導体装置の製造方法について図8及び9を参照して説明する。図8及び9は半導体装置の製造工程を示す断面図である。ここで、本実施例では、層間絶縁膜8の形成までは実施例1と同様なので図示及び説明を省略する。
図8に示すように、周知のリソグラフィー法を用いてレジスト膜23を形成し、レジスト膜23をマスクにして、例えばRIE法により層間絶縁膜8及びキャップ膜7をエッチングし第2の開口部を形成する。ここで、レジスト膜23の開口寸法は、第1の開口部形成用のレジスト膜の開口寸法と略同一に設定している。このため、実施例1のように第2の開口部形成用の比較的微細な寸法を有するレジストパターンを必要としない。
次に、図9に示すように、レジスト膜23を除去する。RIE後処理で層間絶縁膜8及びキャップ膜7のエッチング残渣除去、CuOの選択除去などを実施した後、第2の開口部及び層間絶縁膜4上に絶縁膜を堆積し、例えばRIE法により絶縁膜をエッチングし第2の開口部の側面に側壁膜22を残置する。この結果、底部の寸法が狭く、上部が徐々に広くなる形状の第3の開口部が形成される。ここで、側壁膜22には、窒化シリコン(SiN)膜を用いているが、代わりにシリコン酸化膜などを用いてもよい。そして、第3の開口部及び配線層6上に、バリアメタル膜9及び配線膜10を積層形成する。これ以降は、実施例1と同様なので、図示及び説明を省略する。
上述したように、本実施例の半導体装置の製造方法では、キャップ膜3上に形成される層間絶縁膜4の第1の開口部には、配線膜6が埋設される。配線膜6の底部及び側面部にはバリアメタル膜5が設けられる。層間絶縁膜4及び配線膜6上に形成されるキャップ膜7及び層間絶縁膜8の第2の開口部の側面には側壁膜22が形成され、側壁膜により第3の開口部が設けられる。第2の開口部は、略第1の開口部と同一寸法である。第3の開口部には、配線膜10が埋設される。配線膜10の底部及び側面部にはバリアメタル膜9が設けられる。層間絶縁膜8及び配線膜10上にキャップ膜11及び層間絶縁膜12が形成される。配線膜10は配線膜6上に設けられ、配線膜10の下端部は配線層6の上端部よりも内側に設けられる。積層形成される配線膜6及び10は半導体装置71の配線層として使用される。
このため、実施例1の効果の他に、配線層10の形成用として配線層6の形成よりも比較的微細な寸法を有するレジストパターンを必要としない。したがって、配線6の幅を最小寸法にすることができ、半導体装置71を実施例1よりも高集積度化することができる。
次に、本発明の実施例3に係る半導体装置の製造方法について、図面を参照して説明する。図10及び11は半導体装置の製造方法を示す断面図である。本実施例では、層間絶縁膜の開口部に埋設される配線材が積層形成された配線層において、第2の配線材の形成方法を変更している。
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図10に示すように、実施例1と同様に層間絶縁膜8までを形成後、周知のリソグラフィー法を用いてレジスト膜24を形成する。ここで、レジスト膜24の開口は層間絶縁膜8を介して第1の開口部上に設けられ、レジスト膜24の開口寸法は第1の開口部形成用のレジスト膜の開口寸法と略同一に設定している。
次に、図11に示すように、水溶性有機材料であるRELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink)材をレジスト膜24及び層間絶縁膜8上にスピンコートする。スピンコート後、所定の熱処理を行い、架橋膜25を形成する。熱処理後、現像処理と純水リンス処理を行い、未架橋部分のRELACS材を除去してレジスト膜24と接する部分(レジスト膜24の側面部分)に架橋膜25を形成する。ここでは、架橋膜25をレジスト膜24の側面部分にのみ残置させているが、レジスト膜24の周囲(側面及び上面)に形成してもよい。なお、熱処理温度条件を変更することによりレジスト膜24側面に形成された架橋膜25の幅を適宜変更することができる。
続いて、レジスト膜24及び架橋膜25をマスクにして、例えばRIE法により層間絶縁膜8及びキャップ膜7をエッチングし第2の開口部を形成する。ここで、第2の開口部の寸法は実施例1と略同一となる。このため、実施例1のように第2の開口部形成用の比較的微細な寸法を有するレジストパターンを必要としない。
上述したように、本実施例の半導体装置の製造方法では、キャップ膜3上に形成される層間絶縁膜4の第1の開口部には、配線膜6が埋設される。配線膜6の底部及び側面部にはバリアメタル膜5が設けられる。層間絶縁膜4及び配線膜6上に形成されるキャップ膜7及び層間絶縁膜8の第2の開口部が設けられる。第2の開口部は、開口寸法が第1の開口部と略同一のレジスト膜24とレジスト膜24の側面に形成された架橋膜25をマスクにして、RIE法により層間絶縁膜8及びキャップ膜7をエッチングして形成される。第2の開口部には、配線膜10が埋設される。配線膜10の底部及び側面部にはバリアメタル膜9が設けられる。層間絶縁膜8及び配線膜10上にキャップ膜11及び層間絶縁膜12が形成される。配線膜10は配線膜6上に設けられ、配線膜10の端部は配線層6の端部よりも内側に設けられる。積層形成される配線膜6及び10は半導体装置の配線層として使用される。
このため、実施例1の効果の他に、配線層10の形成用として配線層6の形成よりも比較的微細な寸法を有するレジストパターンを必要としない。したがって、配線6の幅を最小寸法にすることができ、半導体装置を実施例1よりも高集積度化することができる。
次に、本発明の実施例4に係る半導体装置の製造方法について、図面を参照して説明する。図12は半導体装置を示す断面図である。本実施例では、配線層において、層間絶縁膜の開口部に埋設される配線材が3層積層形成される。
図12に示すように、半導体装置72には、積層形成される配線膜6、10、及び14から構成される配線層が設けられる。この配線層は、図示しない半導体装置72に設けられる回路を接続する配線や電源配線として用いられる。
シリコン基板である半導体基板1の第1主面(表面)に、層間絶縁膜2が設けられる。層間絶縁膜2上に形成される層間絶縁膜4の第1の開口部には、膜厚d1及び幅W1を有する第1の配線材としての配線膜6が埋設される。配線膜6の底部及び側面部にはバリアメタル膜5が設けられる。層間絶縁膜4及び配線膜6上に形成される層間絶縁膜8の第2の開口部には、膜厚d2及び幅W2を有する第2の配線材としての配線膜10が埋設される。配線膜10の底部及び側面部にはバリアメタル膜9が設けられる。
層間絶縁膜8及び配線膜10上に形成される層間絶縁膜12の第3の開口部には、膜厚d3及び幅W3を有する第3の配線材としての配線膜14が埋設される。配線膜14の底部及び側面部にはバリアメタル膜13が設けられる。層間絶縁膜12及び配線膜14上には層間絶縁膜15が設けられる。なお、実施例1乃至3と同様に層間絶縁膜間にキャップ膜を設けてもよい。本実施例の配線層は、実施例2の製造方法を用いて形成しているが、実施例1或いは3の製造方法を用いてもよい。
ここで、配線膜10の間隔Wbを配線膜6の間隔Waよりも広く形成し、配線膜14の間隔Wcを配線膜6の間隔Waよりも広く形成しているので、配線膜10の配線間容量Cbを配線膜6の配線間容量Caよりも小さくでき、配線膜14の配線間容量Ccを配線膜6の配線間容量Caよりも小さくできる。このため、配線層を単一の配線膜で形成した場合(膜厚d、幅W1)に比べ配線間容量を低減することができる。
ここでは、配線材としての配線層を3層にしているが3層以上にしてもよい。そして、少なくとも第2の配線材以上の配線層のいずれか1つを第1の配線材よりも狭くすることにより配線層を単一の配線膜で形成した場合(膜厚d、幅W1)に比べ配線間容量を低減することができる。
また、幅W1と配線膜6、10、及び14の膜厚の和dの関係(アスペクト比)が、例えば、
d/W1>1.3・・・・・・・・・・・・式(4)
になった場合でも、配線膜10の幅W2を配線膜6の幅W1よりも狭くし、配線膜14の幅W3を配線膜6の幅W1よりも狭くしているが、配線膜6の膜厚d1及び幅W1、配線膜10の膜厚d2及び幅W2、配線膜14の膜厚d3及び幅W3の関係を、
d1/W1<1.3・・・・・・・・・・・・式(5)
d2/W2<1.3・・・・・・・・・・・・式(6)
d3/W3<1.3・・・・・・・・・・・・式(7)
とアスペクト比1.3以下に設定することで、開口部への配線膜の埋め込み性を向上させることができる。
d/W1>1.3・・・・・・・・・・・・式(4)
になった場合でも、配線膜10の幅W2を配線膜6の幅W1よりも狭くし、配線膜14の幅W3を配線膜6の幅W1よりも狭くしているが、配線膜6の膜厚d1及び幅W1、配線膜10の膜厚d2及び幅W2、配線膜14の膜厚d3及び幅W3の関係を、
d1/W1<1.3・・・・・・・・・・・・式(5)
d2/W2<1.3・・・・・・・・・・・・式(6)
d3/W3<1.3・・・・・・・・・・・・式(7)
とアスペクト比1.3以下に設定することで、開口部への配線膜の埋め込み性を向上させることができる。
なお、これまでの説明では、第1の配線材としての配線膜6、第2の配線材としての配線膜10、第3の配線材としての配線膜14を1つの配線層としてのみ使用しているが、必ずしもこれに限定されるものではない。例えば、第1の配線材としての配線膜6を第1の配線層、第2の配線材としての配線膜10を第2の配線層、第3の配線材としての配線膜14を第3の配線層、積層された配線膜6、10、及び14を第4の配線層として使用してもよい。その場合、第1乃至3の配線層を比較的電圧降下が少なく比較的電流容量の少ない部分に用いるのが好ましい。第1乃至3の配線層の他の配線層との接続は、下層或いは上層の配線層をビアとして用いるのが好ましい。
上述したように、本実施例の半導体装置の製造方法では、層間絶縁膜2上に形成される層間絶縁膜4の第1の開口部には、配線膜6が埋設される。配線膜6の底部及び側面部にはバリアメタル膜5が設けられる。層間絶縁膜4及び配線膜6上に形成される層間絶縁膜8の第2の開口部には、配線膜10が埋設される。配線膜10の底部及び側面部にはバリアメタル膜9が設けられる。層間絶縁膜8及び配線膜10上に形成される層間絶縁膜12の第3の開口部には、配線膜14が埋設される。配線膜14の底部及び側面部にはバリアメタル膜13が設けられる。層間絶縁膜12及び配線膜14上に層間絶縁膜15が形成される。配線膜10は配線膜6上に設けられ、配線膜10の端部は配線層6の端部よりも内側に設けられる。配線膜14は配線膜10上に設けられ、配線膜14の端部は配線層6の端部よりも内側に設けられる。積層形成される配線膜6、10、及び14は半導体装置72の配線層として使用される。このため、実施例1と同様な効果を有する。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
実施例では、第1の配線材としての配線膜6をダマシン法を用いて形成しているが、デュアルダマシン法を用いて底部の寸法よりも上部の寸法が広い形状の配線膜を形成してもよい。また、実施例では、配線層間にバリアメタル膜を設けているが、例えば配線層である銅(Cu)に銅(Cu)よりも拡散速度の速い異種の金属を添加してバリアメタル膜を省略してもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
(付記1) 半導体基板上の第1の層間絶縁膜上に設けられた第1の層間絶縁膜をエッチングして第1の開口部を形成する工程と、前記第1の開口部及び前記第1の層間絶縁膜上に第1の配線材を形成する工程と、前記第1の層間絶縁膜の表面が露出するまで、前記第1の配線材を平坦化して前記第1の開口部に前記第1の配線材を埋め込む工程と、前記第1の配線材及び前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第1の開口部よりも狭い領域の前記第2の層間絶縁膜を露出するようにレジスト膜を形成する工程と、前記レジスト膜をマスクにして、前記第2の層間絶縁膜をエッチングして第2の開口部を形成する工程と、前記第2の開口部及び前記第2の層間絶縁膜上に第2の配線材を形成する工程と、前記第2の層間絶縁膜の表面が露出するまで、前記第2の配線材を平坦化して前記第2の開口部に前記第2の配線材を埋め込む工程とを具備し、埋め込まれた前記第1及び2の配線材は1つの配線層として用いられる半導体装置の製造方法。
(付記1) 半導体基板上の第1の層間絶縁膜上に設けられた第1の層間絶縁膜をエッチングして第1の開口部を形成する工程と、前記第1の開口部及び前記第1の層間絶縁膜上に第1の配線材を形成する工程と、前記第1の層間絶縁膜の表面が露出するまで、前記第1の配線材を平坦化して前記第1の開口部に前記第1の配線材を埋め込む工程と、前記第1の配線材及び前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第1の開口部よりも狭い領域の前記第2の層間絶縁膜を露出するようにレジスト膜を形成する工程と、前記レジスト膜をマスクにして、前記第2の層間絶縁膜をエッチングして第2の開口部を形成する工程と、前記第2の開口部及び前記第2の層間絶縁膜上に第2の配線材を形成する工程と、前記第2の層間絶縁膜の表面が露出するまで、前記第2の配線材を平坦化して前記第2の開口部に前記第2の配線材を埋め込む工程とを具備し、埋め込まれた前記第1及び2の配線材は1つの配線層として用いられる半導体装置の製造方法。
(付記2) 前記配線材は、銅(Cu)、AlCu、CuMn、アルミニウム(Al)、或いはタングステン(W)である付記1に記載の半導体装置の製造方法。
1 半導体基板
2、4、8、12、15 層間絶縁膜
3、7、11 キャップ膜
5、9、13 バリアメタル膜
6、10、14 配線膜
21、23、24 レジスト膜
22 側壁膜
25 架橋膜
70、71 半導体装置
d、d1、d2、d3 膜厚
W1、W2、W3 幅
2、4、8、12、15 層間絶縁膜
3、7、11 キャップ膜
5、9、13 バリアメタル膜
6、10、14 配線膜
21、23、24 レジスト膜
22 側壁膜
25 架橋膜
70、71 半導体装置
d、d1、d2、d3 膜厚
W1、W2、W3 幅
Claims (2)
- 半導体基板上の第1の層間絶縁膜上に設けられた第1の層間絶縁膜をエッチングして第1の開口部を形成する工程と、
前記第1の開口部及び前記第1の層間絶縁膜上に第1の配線材を形成する工程と、
前記第1の層間絶縁膜の表面が露出するまで、前記第1の配線材を平坦化して前記第1の開口部に前記第1の配線材を埋め込む工程と、
前記第1の配線材及び前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第1の開口部上の前記第2の層間絶縁膜を露出するようにレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記第2の層間絶縁膜をエッチングして第2の開口部を形成する工程と、
前記第2の開口部に埋め込まれた前記第1の配線材及び前記第2の層間絶縁膜上に絶縁膜を形成し、前記絶縁膜を前記第2の開口部の側面に選択的に残置して第3の開口部を形成する工程と、
前記第3の開口部及び前記第1の層間絶縁膜上に第2の配線材を形成する工程と、
前記第2の層間絶縁膜の表面が露出するまで、前記第2の配線材を平坦化して前記第3の開口部に前記第2の配線材を埋め込む工程と、
を具備し、埋め込まれた前記第1及び2の配線材は1つの配線層として用いられることを特徴とする半導体装置の製造方法。 - 半導体基板上の第1の層間絶縁膜上に設けられた第1の層間絶縁膜をエッチングして第1の開口部を形成する工程と、
前記第1の開口部及び前記第1の層間絶縁膜上に第1の配線材を形成する工程と、
前記第1の層間絶縁膜の表面が露出するまで、前記第1の配線材を平坦化して前記第1の開口部に前記第1の配線材を埋め込む工程と、
前記第1の配線材及び前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第1の開口部上の前記第2の層間絶縁膜を露出するようにレジスト膜を形成する工程と、
前記レジスト膜の両側面或いは周囲に架橋膜を形成する工程と、
前記レジスト膜及び前記架橋膜をマスクにして、前記第2の層間絶縁膜をエッチングして前記第1の開口部よりも狭い第2の開口部を形成する工程と、
前記第2の開口部及び前記第2の層間絶縁膜上に第2の配線材を形成する工程と、
前記第2の層間絶縁膜の表面が露出するまで、前記第2の配線材を平坦化して前記第2の開口部に前記第2の配線材を埋め込む工程と、
を具備し、埋め込まれた前記第1及び2の配線材は1つの配線層として用いられることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008040415A JP2009200256A (ja) | 2008-02-21 | 2008-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008040415A JP2009200256A (ja) | 2008-02-21 | 2008-02-21 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009200256A true JP2009200256A (ja) | 2009-09-03 |
Family
ID=41143445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008040415A Pending JP2009200256A (ja) | 2008-02-21 | 2008-02-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009200256A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8531033B2 (en) | 2009-09-07 | 2013-09-10 | Advanced Interconnect Materials, Llc | Contact plug structure, semiconductor device, and method for forming contact plug |
KR20130137955A (ko) * | 2012-06-08 | 2013-12-18 | 삼성전자주식회사 | 반도체 장치 |
JP2018518842A (ja) * | 2015-06-08 | 2018-07-12 | レイセオン カンパニー | マイクロ波エネルギー伝送のためのマイクロ波集積回路(mmic)ダマシン電気インターコネクト |
CN109616521A (zh) * | 2017-09-22 | 2019-04-12 | 电力集成公司 | 用于GaN器件的非对称塞块技术 |
-
2008
- 2008-02-21 JP JP2008040415A patent/JP2009200256A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8531033B2 (en) | 2009-09-07 | 2013-09-10 | Advanced Interconnect Materials, Llc | Contact plug structure, semiconductor device, and method for forming contact plug |
KR20130137955A (ko) * | 2012-06-08 | 2013-12-18 | 삼성전자주식회사 | 반도체 장치 |
US8941243B2 (en) | 2012-06-08 | 2015-01-27 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing thereof |
KR101883379B1 (ko) | 2012-06-08 | 2018-07-30 | 삼성전자주식회사 | 반도체 장치 |
JP2018518842A (ja) * | 2015-06-08 | 2018-07-12 | レイセオン カンパニー | マイクロ波エネルギー伝送のためのマイクロ波集積回路(mmic)ダマシン電気インターコネクト |
EP3304592B1 (en) * | 2015-06-08 | 2022-04-06 | Raytheon Company | Microwave integrated circuit (mmic) damascene electrical interconnect for microwave energy transmission |
CN109616521A (zh) * | 2017-09-22 | 2019-04-12 | 电力集成公司 | 用于GaN器件的非对称塞块技术 |
JP2019062197A (ja) * | 2017-09-22 | 2019-04-18 | パワー・インテグレーションズ・インコーポレーテッド | GaNデバイスのための非対称プラグ技術 |
JP7285629B2 (ja) | 2017-09-22 | 2023-06-02 | パワー・インテグレーションズ・インコーポレーテッド | GaNデバイスのための非対称プラグ技術 |
US11776815B2 (en) | 2017-09-22 | 2023-10-03 | Power Integrations, Inc. | Asymmetrical plug technique for GaN devices |
CN109616521B (zh) * | 2017-09-22 | 2024-03-08 | 电力集成公司 | 用于GaN器件的非对称塞块技术 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI579998B (zh) | 半導體裝置與其形成方法 | |
JP5067039B2 (ja) | 半導体装置の製造方法 | |
JP5255292B2 (ja) | 2層金属キャップを有する相互接続構造体及びその製造方法 | |
US6452251B1 (en) | Damascene metal capacitor | |
TWI536520B (zh) | 半導體裝置及方法 | |
US7838415B2 (en) | Method of fabricating dual damascene structure | |
US20070040188A1 (en) | Contact or via hole structure with enlarged bottom critical dimension | |
CN109427657B (zh) | 半导体器件及其形成方法 | |
JP2005136301A (ja) | 半導体装置及びその製造方法 | |
JP2002313910A (ja) | 半導体装置とその製造方法 | |
KR20180033483A (ko) | 반도체 디바이스용 인터커넥트 구조 | |
JP2001102446A (ja) | 半導体装置の製造方法 | |
KR101842903B1 (ko) | 에어 갭 상호연결 구조의 형성 방법 | |
JP2011003883A (ja) | 半導体装置の製造方法 | |
US20200381354A1 (en) | Metallization interconnect structure formation | |
JP2009200256A (ja) | 半導体装置の製造方法 | |
JP5047504B2 (ja) | ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法 | |
US20120193793A1 (en) | Semiconductor device and method of fabricating the same | |
KR101959669B1 (ko) | 전도성 피쳐를 형성하는 방법 | |
TWI787907B (zh) | 製造半導體元件的方法 | |
US20170148735A1 (en) | Interconnect Structure for Semiconductor Devices | |
US20140001633A1 (en) | Copper interconnect structure and method for fabricating thereof | |
US11804406B2 (en) | Top via cut fill process for line extension reduction | |
JP2008041783A (ja) | 半導体装置の製造方法 | |
KR100685137B1 (ko) | 구리 금속 배선의 형성 방법 및 그에 의해 형성된 구리금속 배선을 포함하는 반도체 소자 |