CN109616521B - 用于GaN器件的非对称塞块技术 - Google Patents

用于GaN器件的非对称塞块技术 Download PDF

Info

Publication number
CN109616521B
CN109616521B CN201811108439.0A CN201811108439A CN109616521B CN 109616521 B CN109616521 B CN 109616521B CN 201811108439 A CN201811108439 A CN 201811108439A CN 109616521 B CN109616521 B CN 109616521B
Authority
CN
China
Prior art keywords
interconnect
contact
active layer
plug
hfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811108439.0A
Other languages
English (en)
Other versions
CN109616521A (zh
Inventor
A·库迪莫夫
L·刘
J·拉姆达尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Power Integrations Inc
Original Assignee
Power Integrations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Power Integrations Inc filed Critical Power Integrations Inc
Publication of CN109616521A publication Critical patent/CN109616521A/zh
Application granted granted Critical
Publication of CN109616521B publication Critical patent/CN109616521B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H01L21/28593—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T asymmetrical sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Abstract

本发明涉及一种用于GaN器件的非对称塞块技术。提出了一种高电压场效应晶体管(HFET)，其包括第一有源层、第二有源层和接近该第一有源层和该第二有源层布置的电荷层。栅极电介质接近该第二有源层布置。该HFET中的接触区域包括被耦合以供应或收回来自该HFET的电荷的触点，以及接近该触点和该栅极电介质布置的钝化层。互连延伸穿过该钝化层并且被耦合到该触点。层间电介质接近该互连布置，并且塞块延伸到该层间电介质中并且被耦合到该互连的第一部分。

Description

用于GaN器件的非对称塞块技术
技术领域
本公开内容总体上涉及半导体器件，并且更具体地涉及高电压异质结构场效应晶体管(HFET)。
背景技术
一种类型的高电压场效应晶体管(FET)是异质结构FET(HFET)，也被称为高电子迁移率晶体管(HEMT)。基于氮化镓(GaN)和其他宽带隙III族氮化物材料的HFET可以与电气器件一起用在高速开关和高功率应用(诸如功率开关和功率转换器)中，这是由于它们具有高电子迁移率、高击穿电压和高饱和电子速度特性。这些物理性质允许HFET比在类似的电压下传导相同电流的其他半导体开关显著更快地改变状态。在构建HFET时使用的材料还允许它们在比使用传统硅基技术的晶体管更高的温度下运行。
附图说明
参考下面的附图描述本发明的非限制性和非穷举性实施例，其中相同的附图标记在全部各个视图中指代相同的部分，除非另有说明。
图1A是根据本公开内容的一个实施方案的、可以使用非对称塞块(plug，楔塞，楔形块)互连(interconnect，互连物)结构的示例半导体器件的横剖侧视图。
图1B是根据本公开内容的一个实施方案的、可以使用非对称塞块互连结构的另一个示例半导体器件的横剖侧视图。
图2是根据本公开内容的一个实施方案的、具有非对称塞块互连结构的示例半导体器件的横剖侧视图。
图3A是根据本公开内容的一个实施方案的、具有非对称塞块互连结构和交替的通路(via)/塞块布局的半导体器件的示例布局的自顶向下的视图。
图3B是根据本公开内容的一个实施方案的、具有非对称塞块互连结构的示例半导体器件的横剖侧视图。
图4是根据本公开内容的一个实施方案的、具有非对称塞块互连结构和交替的通路/塞块布局的半导体器件的示例布局的自顶向下的视图。
图5是根据本公开内容的一个实施方案的、具有非对称塞块互连结构和交替的通路/塞块布局的半导体器件的示例布局的自顶向下的视图。
图6是根据本公开内容的一个实施方案的用于制造具有非对称塞块互连结构的半导体器件的示例工艺流程。
贯穿附图的多个视图，对应的附图标记表示相应的部件。本领域技术人员会领会，图中的元件是为了简化和清楚起见而示出的，并且不一定是按比例绘制的。例如，图中的一些元件的尺寸可能相对于其他元件被夸大，以帮助改进对本发明的各实施方案的理解。此外，常常不描绘在商业上可行的实施方案中有用或必要的常见但是广为人知的元件，以便于较少受妨碍地查看本发明的这些各实施方案。
具体实施方式
本文描述了涉及用于高电压器件的接触塞块的设备和方法的实施例。在以下描述中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，对于本领域普通技术人员而言显而易见的是，不需要采用该具体细节来实施本发明。在其他情况下，未详细描述公知的材料或方法以避免使本发明模糊。在以下描述中，阐述了许多具体细节以便提供对实施例的透彻理解。然而，相关领域的技术人员会认识到，在没有所述具体细节中的一个或多个的情况下，或利用其它方法、部件、材料等，可以实施本文描述的技术。在其他情况下，未示出或详细描述公知的结构、材料或操作以避免使某些方面模糊。
贯穿本说明书对“一个实施方案(one embodiment)”、“实施方案(anembodiment)”、“一个实施例(one example)”或“实施例(an example)”的提及意味着，结合该实施方案或实施例描述的具体特征、结构或特性被包括在本发明的至少一个实施方案中。因此，贯穿本说明书各处出现的措辞“在一个实施方案中(in one embodiment)”、“在实施方案中(in an embodiment)”、“一个实施例”或“实施例”并不一定全都指相同的实施方案或实施例。此外，具体特征、结构或特性可以在一个或多个实施方案或实施例中以任何合适的组合和/或子组合来组合。此外，应当领会，随本文提供的附图是出于向本领域普通技术人员进行说明的目的，并且附图不一定按比例绘制。
互连和塞块可以被用来连接被钝化层、氧化物层和/或层间电介质(ILD)层分离的金属。例如，互连和塞块可以被用来将HFET的欧姆触点(例如，源极和漏极)耦合到它们相应的金属层。这些金属层可以被布置在钝化层和ILD层之上。钝化层、氧化物层和ILD层的总厚度通常非常厚，以便HFET保持电压而不会损坏。在一个实施例中，钝化层、ILD层和/或氧化物层的总厚度是至少3.7微米(μm)。
通常，形成通孔以在到半导体材料的电触点之上沉积互连金属。此通孔被放置在欧姆触点的中心处，并且互连被沉积在通孔内。然后，塞块被形成在互连(其是凹进的)的中心中。当塞块被放置在触点的中间处时，塞块的总深度可能需要与钝化层、ILD层和其他氧化物层的组合厚度(例如，3.7μm)一样深。可以使用的一种类型的塞块是钨塞块，也被称为W塞块。由于工艺约束，塞块的深度通常被限制于大约2μm。因此，可能需要两个塞块(一个叠一个)以达到钝化层、ILD层和其他氧化物层的等同厚度。与形成一个塞块相比，形成两个堆叠的塞块所需的加工步骤可能向器件添加额外成本。此外，通过消除两步塞块工艺，可以提高工艺的可靠性。
在本公开内容的实施例中，使用非对称塞块互连结构。一个或多个钝化层被形成在欧姆触点之上。一个通孔被形成在所述一个或多个钝化层中，使得互连金属可以被沉积并且耦合到欧姆触点。互连通路被形成为从欧姆触点的中间轴线偏心。当沉积互连金属时，一个“翼(wing)”被形成在所述一个或多个钝化层之上，并且一个或多个塞块可以被形成在互连金属的翼之上。此外，所述一个或多个塞块被形成为从欧姆触点的中心轴线偏心，与由互连通路创建的孔相对。如将示出的，塞块和通孔的布局可以围绕中心轴线交替。
图1A是可以使用非对称塞块互连结构的示例半导体器件100的横剖侧视图。半导体器件100包括衬底102、第一有源层104、第二有源层108、栅极电介质110、栅极112、触点114和116、钝化/互连区域118和平坦化表面120。图1A中还示出了电荷层106，该电荷层可以在第一有源层104和第二有源层108之间(或接近第一有源层104和第二有源层108的界面)形成，这是由于所述两个层之间的带隙能量差异造成的。电荷层106可以限定横向导电沟道。电荷层106包括二维电子气(2DEG)，因为电子在两个维度上可以自由移动但是在第三维度上严格受限制。此外，第一有源层104有时被称为沟道层，而第二有源层108有时被称为阻挡层或施主层。
第一有源层104被布置在衬底102上面。第二有源层108被布置在第一有源层104上。栅极电介质层110被布置在第二有源层108上。栅极112被形成在栅极电介质层110的顶上，而触点114和116被示出为竖直向下延伸穿过栅极电介质110以电连接到第二有源层108。触点114可以是漏极触点，而触点116可以是源极触点。如所示出的，源极欧姆触点和漏极欧姆触点114和116横向间隔开，其中栅极112被布置在源极触点和漏极触点114和116之间。
第一有源层104被布置在衬底102上面，并且衬底102可以由诸如蓝宝石(Al2O3)、硅(Si)或碳化硅(SiC)的材料形成。多种制造技术可能要求在衬底102和第一有源层104之间布置其他材料层，以便于构造该器件。第一有源层104可以包括具有第一带隙的第一半导体材料。在一些实施例中，第一有源层104可以包括含有III族元素的氮化物化合物的半导体材料。例如，第一有源层104可以被生长或沉积在衬底102上并且可以包括GaN。
第二有源层108可以包括具有第二带隙的第二半导体材料(例如，氮化铝镓(AlGaN))，该第二带隙不同于第一有源层104的第一带隙。在其他实施例中，不同的III族氮化物半导体材料，诸如氮化铝铟(AlInN)和氮化铝铟镓(AlInGaN)，可以被用于第二有源层108。在其他实施例中，第二有源层108可以包括非化学计量化合物(non-stoichiometriccompound，非整比化合物)(例如，III族氮化物半导体材料，诸如AlXGa1-XN，其中0<X<1)。在这样的材料中，元素的比率不容易用普通的整数表示。第二有源层108可以被生长或沉积在第一有源层104上。
栅极电介质110可以包括氮化硅(SiN)或Si3N4。在其他实施例中，不同的基于氮化物的化合物，诸如氮化碳(CN)或氮化硼(BN)，可以被用于栅极电介质110。虽然图1A例示了单个栅极电介质110，但是应理解，可以使用多个栅极电介质层，并且这多个栅极电介质层可以包括其他氧化物材料，诸如氧化铝(Al2O3)、二氧化铪(HfO2)、氧化锆(ZrO2)等。可以通过原子层沉积(ALD)等沉积栅极电介质110。
在所描绘的实施例中，栅极112接触栅极电介质110并且可以包括金镍(NiAu)堆。在另一个实施例中，栅极112可以包括钛金(TiAu)堆或钼金(MoAu)堆。在运行中，栅极112控制漏极端子(触点116)和源极端子(触点114)之间的正向导电路径。触点116和触点114可以包括钛(Ti)、钼(Mo)、铝(Al)或金(Au)。在触点114/116和漏极112之上是钝化/互连区域118。钝化/互连区域118可以包括一个或多个钝化层、氧化物层和层间电介质(ILD)。钝化/互连区域118的厚度被示出为Z1 121。在一个实施例中，厚度Z1 121可以是3.7μm或更大。此外，金属层可以被布置在钝化/互连区域118的顶部处的平坦化表面120上。如将进一步讨论的，非对称塞块互连结构(未示出)位于钝化/互连区域118中并且耦合到触点114和116。
图1B是可以使用非对称塞块互连结构的示例半导体器件101的横剖侧视图。半导体器件101包括衬底102、第一有源层104、第二有源层108、栅极电介质110、栅极112、欧姆触点114和116、钝化/互连区域118和平坦化表面120。图1B的所示出的半导体器件101的结构类似于图1A中所示出的半导体器件100；然而，半导体器件101可以使用无金工艺形成。应理解，类似地命名和编号的元件如上文所描述地耦合和起作用；然而，在图1B中，欧姆触点114和116延伸穿过栅极电介质110、第二有源层108、第一有源层104，并且截断电荷层106。欧姆触点形成在触点114/116的金属截断电荷层106的地方。栅极112可以包括钛(Ti)、氮化钛(TiN)和铝铜(AlCu)，而触点114和116可以包括钛(Ti)、铝(Al)或氮化钛(TiN)。如所示出的，触点114和116的一部分位于第二有源层108的顶上，而触点114和116的另一部分延伸穿过第二有源层108、第一有源层104和电荷层106。触点114和116的延伸穿过第二有源层108、第一有源层104和电荷层106的部分的宽度大体上是2-10μm。触点114和116的位于第二有源层108的顶上的部分的长度大体上是0.5μm。如所示出的，每个触点114和116具有两个位于第二有源层108的顶上的部分。
图2是具有非对称塞块互连结构的示例半导体器件200的横剖侧视图。半导体器件200可以包括有源器件203(例如，图1A和图1B中所示出的、包括第一有源层和第二有源层(例如，GaN/AlGaN)以及电荷层(例如，2DEG)的半导体结构的简化视图)、栅极电介质210、触点216、钝化层222、二氧化硅残余物224、层间电介质(ILD)226、互连金属228以及塞块230和232。此外，图2中示出了厚度Z1 221、轴线A 238、通路覆盖区(footprint)240、距离d1 242、距离d2 243和深度Z2 248。如所示出的，非对称塞块互连结构包括互连228和塞块230和232。
在所例示的实施例中，接触区域(例如，用来接触有源器件203的金属和半导体的结构)包括延伸穿过栅极电介质210和第二有源层、到第一有源层中的触点216。触点216可以被耦合到电荷层(参见例如图1A和图1B中的电荷层106)。钝化层222接近触点216和栅极电介质210布置，并且触点216的至少一部分被布置在钝化层222和第二有源层(在有源器件203中)之间。在一些实施例中，触点216形成与有源器件203的欧姆触点。更具体地，触点216被电耦合以供应/收回来自电荷层(例如，图1A的电荷层106)的电子。互连228延伸穿过钝化层222，并且被耦合到触点216。如所例示的，互连228的第一部分(例如，互连228的被布置在钝化层222上并且与钝化层222大体上共面的“翼”部分)被布置成使得钝化层222被定位在互连228的第一部分和第二有源层之间。此外，互连228的第一部分与触点216的第一侧大体上横向地共同延伸。相反，互连228的第二部分延伸穿过钝化层222以电耦合到触点216。如所示出的，互连228的第二部分大体上形成梯形，其中该梯形的第一平行边包括金属并且被耦合到触点216。如所示出的，该梯形的非平行边包括金属并且与钝化层222接触。该梯形的第二平行边包括氧化物(例如，残余物224)并且大于第一平行边。
在所描绘的实施例中，层间电介质226接近互连228布置，并且互连228的第一部分被布置在层间电介质226和钝化层222之间。塞块230和塞块232(即，多个塞块)延伸到层间电介质226中，并且被耦合到互连228的第一部分(例如，“翼”)。
在一个实施例中，触点216(其可以包括金属)部分地位于栅极电介质层210的上面，以在无金工艺中形成与电荷层的欧姆触点。然而，当使用基于金的工艺时，触点216可以位于有源器件203的上面。
在另一个实施例或相同的实施例中，钝化层222被布置在栅极电介质层210、触点216之上。钝化层222可以包括基于氮化物的化合物，诸如氮化硅SiN。尽管示出了仅一个钝化层222，但是可以使用多个钝化层。多个钝化层也可以与氧化物层等交错。可以使用等离子体增强化学气相沉积(PECVD)沉积钝化层/氧化物层/ILD层。
在一个实施例中，互连228被布置在触点216之上并且延伸穿过钝化层222。通路覆盖区240限定互连金属228的侧壁/沟槽。如所示出的，通路覆盖区240偏离触点216的中心(轴线A 238)。通路覆盖区240的中心从轴线A 238偏移距离d2 243。该覆盖区的宽度被示出为距离d1 242。通路覆盖区240的宽度d1 242限定该沟槽的底部宽度。因为通路的形成工艺，该沟槽的顶部宽于宽度d1 242。用于互连228的金属还在通路的沿着轴线A238的相对侧形成“翼”(例如，互连228的第一部分)。互连228的翼是互连228的位于钝化层222之上的金属部分。互连228被用来(连同塞块230和232一起)将触点216耦合到布置在平坦化表面220上的其他金属层。
在另一个实施例或相同的实施例中，二氧化硅残余物224被布置在钝化层222之上，并且填充由互连金属228创建的通路/沟槽。正硅酸乙酯(tetraethyl orthosilicate，TEOS，原硅酸四乙酯)可以被用来沉积二氧化硅以形成二氧化硅残余物224。然而，二氧化硅可以使用基于硅烷的(silane-based)或基于乙硅烷的(disilane-based)工艺沉积。使用TEOS形成的二氧化硅通常具有较低的密度并且可以被用于电气阻塞。类似地，层间电介质(ILD)226(例如，氧化物)被布置在TEOS(二氧化硅)残余物224之上。层间电介质氧化物226的顶部被平坦化以产生平坦化表面220。
在一个实施例中，塞块230和232穿过ILD 226布置以接触互连228。塞块230和232被附接到互连228，并且被布置在平坦化表面220中(以耦合到其他金属层)。在一个实施例中，塞块230和232是具有深度Z2 248的钨塞块。塞块230和232的深度通常受工艺限制。在一个实施例中，塞块230的深度Z2 248大体上是塞块230的宽度的两倍。从栅极电介质210到平坦化表面220的总厚度被示出为厚度Z1 221。在通路覆盖区在欧姆触点中居中/沿着轴线A定中心的器件中，塞块将需要足够深以穿过整个厚度Z1 221。如所示出的，塞块230和232足够深以在大致ILD氧化物226的深度处到达互连228的翼，ILD氧化物226的深度比厚度Z1221小得多并且被示出为深度Z2 248。这允许简化半导体器件200的制造工艺。
图3A是具有非对称塞块互连结构和交替的通路/塞块布局的半导体器件300的示例布局的自顶向下的视图。半导体器件300包括有源器件303的一部分、接触区域399、欧姆触点/金属漏极覆盖区314、欧姆触点/金属源极覆盖区316、用于源极的塞块覆盖区331A、331B和331C、用于漏极的塞块覆盖区333A、333B和333C、用于源极的通路覆盖区340A、340B和340C，以及用于漏极的通路覆盖区341A、341B和341C。此外，还在图3A中示出了距离d1342，该距离是用于漏极的通路覆盖区的宽度的一个示例。
如所示出的，接触区域399被包括在HFET的源极区域(例如，源极触点316)或漏极区域(例如，漏极触点314)中的至少一个中——在所描绘的实施例中，多个接触区域398/399被包括在源极电极和漏极电极两者中并且竖向地(相对于页面取向)对准。此外，接触区域399中的塞块331C比第二接触区域398中包括的第二塞块331B更靠近HFET的第一侧(页面的右手侧)布置，第二塞块331B更靠近HFET的第二侧(左手侧)布置。换句话说，第二接触区域398的取向是接触区域399的镜像。
此外，如所描绘的实施例中所示出的，塞块331A/331B/331C具有宽度和长度，其中塞块的长度大于宽度。如先前在其他图中所示出的，塞块331A/331B/331C的高度大于或等于层间电介质的厚度。
所描绘的实施例概述了(大虚线框)有源器件的一部分：有源区域303(例如，第一有源层和第二有源层以及电荷层)。类似地，第一实线例示了漏极触点314(例如，用于漏极的欧姆触点/金属)的自顶向下的轮廓。如所示出的，漏极触点314是大致指状的。第二实线例示了源极触点316(例如，用于源极的欧姆触点/金属)的自顶向下的轮廓。如所示出的，源极触点316是大致指状的。
还描绘了用于源极316的通路覆盖区340A、340B、340C和塞块轮廓331A、331B和331C。如所示出的，塞块331A、331B和331C的分组的自顶向下的轮廓是条形的。对于所示出的实施例，塞块331A、331B和331C的每个分组包括两个条。为了有助于漏极触点314和源极触点316之间的电流流动的对称性，通路覆盖区340A、340B和340C与塞块331A、331B和331C的分组交替。通路轮廓340A在源极触点316的左侧，而塞块331A的分组在源极触点316的右侧。相反，通路轮廓340B在源极触点316的右侧，而塞块331B的分组在左侧(例如，塞块331A的镜像)。此外，通路轮廓340C在左侧，而塞块331C的分组在源极触点316的右侧。此镜像图案可以在源极触点316的整个长度上继续。
在所描绘的实施例中，还示出横穿通路覆盖区340A和塞块331A的分组的横剖面B-B’。图2中所示出的示例半导体器件200可以是横剖面B-B’中的半导体器件的一个示例。
还描绘了用于漏极触点314的通路覆盖区341A、341B、341C和塞块轮廓333A、333B和333C。如自顶向下的视图中所示出的，塞块333A、333B和333C是条形的。塞块333A、333B和333C的每个分组包括三个条。通常，漏极触点314的宽度宽于源极触点316的宽度。因此，在漏极触点314中可以包括更多塞块。为了有助于漏极触点314和源极触点316之间的电流流动的对称性，通路覆盖区341A、341B、341C与塞块333A、333B和333C的分组交替。通路轮廓341A在漏极触点314的左侧，而塞块333A的分组在漏极触点314的右侧。相反，通路轮廓341B在漏极触点314的右侧，而塞块333B的分组在左侧。此外，通路轮廓341C在左侧，而塞块333C的分组在漏极触点314的右侧。此图案可以在漏极314的整个长度上重复。在图3B中示出了漏极的沿着C-C’的横剖面。
图3B是具有非对称塞块互连结构的另一个示例半导体器件301的横剖侧视图。沿着图3A中的横剖面C-C’切割半导体器件301，并且半导体器件301包括非对称塞块互连结构。该结构包括有源器件303、栅极电介质310、欧姆触点314、钝化层322、二氧化硅(TEOS)残余物324、层间电介质(ILD)326、互连金属328，以及塞块330、332和334。此外，在图3B中示出了厚度Z1 321、深度Z2 348、轴线A 338、通路覆盖区341、距离d1 342、d2 343、d3 344、d4345、d5 346和d6 347。如所示出的，有源器件303可以包括结合图1A和图1B所讨论的第一有源层和第二有源层以及电荷层。对于所示出的实施例，非对称塞块互连结构包括互连328和塞块330、332和334。类似地命名和编号的元件如上文所描述地耦合和起作用；然而，例示了三个塞块(330、332和334)，而不是图2中所示出的两个塞块。
应理解，轴线A 338表示欧姆触点314的中心。深度Z1 321表示从平坦化表面320到栅极电介质层310的深度。深度Z2 348表示塞块330、332、334的深度，或从平坦化表面320到TEOS衍生的氧化硅324的距离。塞块330、332、334的开口宽度(被示出为距离d5 346)大体上是塞块330、332、334的深度(被示出为深度Z2 348)的一半；d5＝1/2 Z2。距离d1 342表示用来创建用于互连328的沟槽的通路的宽度。距离d1 342的最小值可以大体上是2μm。距离d2343表示用于互连328的通路的中心和轴线A 338之间的距离。在一个实施例中，距离d2 343大体上是距离d3 334的1/4。距离d3 334表示触点314的长度。如所示出的，互连328可以具有触点314的大体上相同的长度。然而，应理解，互连328的“翼”可以延伸超过距离d3 334以形成用于触点314的场板。距离d4 345表示互连328的翼的末端和塞块334之间的距离。此距离可以由用来制造所描绘的架构的处理步骤确定。距离d4 345可以大体上是零，并且塞块334在互连328的“翼”的边缘处开始。然而，距离d4 345取决于沉积塞块的工艺的形貌能力。距离d4 345可以是0.5μm。距离d5 346表示塞块开口的宽度。塞块330、332、334在顶部(平坦化表面320)处较宽并且朝向底部逐渐变细。在一个实施例中，塞块的深度(Z2 348)与平坦化表面320处的塞块开口的宽度的比率大体上是2。换句话说，距离d5 346大体上是深度Z2348的一半。在一个实施例中，距离d5 346大体上是1μm。距离d6 347表示每个塞块之间的距离。在一个实施例中，该距离大体上是0.6μm。
图4是具有非对称塞块互连结构和交替的通路/塞块布局的半导体器件400的另一个示例布局的自顶向下的视图。半导体器件400包括有源器件403的一部分、欧姆触点/金属漏极覆盖区414、欧姆触点/金属源极覆盖区416、接触区域499、用于源极的塞块覆盖区431A、431B和431C、用于漏极的塞块覆盖区433A、433B和433C、用于源极的通路覆盖区440A、440B和440C，以及用于漏极的通路覆盖区441A、441B和441C。此外，在图4中示出了距离d1442，该距离是用于源极触点416的通路覆盖区的宽度的一个示例。
图4类似于图3A；然而，代替用于塞块的长连续条，所示出的塞块包括成一排的圆圈的分组。图2中所示出的横剖面可以是横剖面D-D’处的半导体器件400的一个示例。图3B中所示出的横剖面可以是横剖面E-E’处的半导体器件400的一个示例。
图5是具有非对称塞块互连结构和交替的通路/塞块布局的半导体器件500的示例布局的顶层视图。半导体器件500包括有源器件503的一部分、欧姆触点/金属漏极覆盖区514、欧姆触点/金属源极覆盖区516、接触区域599、用于源极的塞块覆盖区531、用于漏极的塞块覆盖区533、用于源极的通路覆盖区540A和540B，以及用于漏极的通路覆盖区541A和541B。此外，在图5中示出了距离d1 542，该距离是用于源极触点516的通路覆盖区的宽度的一个示例。
图5类似于图3A和图4，然而，通路和塞块相比于图3A和图4中所示出的通路和塞块在不同的横向方向上交替。半导体器件500的横剖面类似于图2和图3B中所示出的半导体器件的横剖面；然而，图5中所示出的器件可以具有更多塞块。对于所示出的实施例，在横剖面中在非对称塞块互连结构的翼上可以例示六个塞块。
图6是用于制造具有非对称塞块互连结构的半导体器件的示例工艺流程。受益于本公开内容的本领域普通技术人员将理解，所描绘的工艺流程可以以任何顺序进行并且甚至可以并行进行。此外，根据本公开内容的教导，可以向该工艺流程添加块以及从该工艺流程移除块。
块602例示了形成包括第一有源层和第二有源层以及电荷层的有源器件。还可以形成栅极电介质。在一些实施例中，栅极电介质被布置在半导体材料的一个表面上，并且第二有源层被布置在栅极电介质和第一有源层之间。
块604示出了形成用于到半导体材料的欧姆触点的通路。在一个实施例中，可以使用电感耦合等离子体(ICP)等蚀刻通路。被蚀刻的沟槽可以延伸穿过栅极电介质、第二有源层，并且到第一有源层中。
块606描绘了沉积金属以形成触点。在一个实施例中，使用物理气相沉积(PVD)沉积金属，并且该金属加衬里于在块604中形成的沟槽的壁。该金属可以从栅极氧化物延伸到第一有源层。
块608例示了使用快速热退火(RTA)等对金属和半导体之间的触点的金属进行退火。
块610示出了沉积钝化和层间电介质(ILD)。可以使用等离子体增强化学气相沉积(PECVD)沉积这些层。
块612描绘了形成用于互连的通路。这可以通过蚀刻穿过钝化层的沟槽来实现，并且该沟槽可以到达该触点。
块614例示了将用于互连的金属沉积在块612中形成的通路/沟槽中。在一个实施例中，使用物理气相沉积(PVD)沉积互连金属。金属可以被沉积在沟槽内以及钝化层上，以形成互连。金属可以加衬里于沟槽的壁(在互连的第二部分中)，并且(在互连的第一“翼”部分中)金属与钝化层大体上共面。互连可以延伸穿过第一钝化层并且电耦合到第一触点。互连的第一部分被布置在钝化层上，以使得钝化层被布置在互连的第一部分和第二有源层之间。应理解，在一些实施例中，可以对于多个钝化层重复块610、612和614。
块616例示了使用正硅酸乙酯(TEOS)沉积二氧化硅。在互连上沉积正硅酸乙酯(TEOS)可以填充互连的第二部分的中部中的空隙。然而，可以使用硅烷或乙硅烷沉积二氧化硅。
块618示出了平坦化来自TEOS沉积的残余的二氧化硅。在一个实施例中，可以使用抗蚀剂回蚀(REB)工艺或化学机械平坦化(CMP)工艺来完成平坦化。一旦被平坦化，留在半导体器件上的就可以被称为基于TEOS的二氧化硅。
块620描绘了接近互连沉积层间电介质。在一个实施例中，互连的第一部分被布置在层间电介质和钝化层之间。
块622例示了通过蚀刻、沉积以及然后平坦化塞块的顶表面来形成塞块。在一些实施例中，被蚀刻的沟槽可以具有宽度、长度和高度，其中该沟槽的长度大于宽度，并且该高度等于层间电介质的厚度。电感耦合等离子体(ICP)可以被用来蚀刻塞块和沉积塞块材料(例如，钨)，而CMP可以被用来平坦化塞块。平坦化可以被用来移除布置在层间电介质的表面上的残余的金属。
受益于本公开内容的本领域普通技术人员将理解，所描绘的工艺流程可以被重复多次以形成包括所述的一个或多个接触区域的多个接触区域。在这些实施例中的一些中，第一塞块可以比第二接触区域中的第二塞块更靠近HFET的第一侧布置，并且该第二塞块更靠近HFET的与第一侧相对的第二侧布置。换句话说，第二接触区域的取向可以是第一接触区域的镜像。
对例示的本发明的实施例的以上描述，包括在摘要中所描述的，不旨在是穷尽性的或是对所公开的确切形式的限制。尽管为了说明的目的在本文中描述了本发明的具体实施方案和实施例，但是在不脱离本发明的更宽泛精神和范围的情况下，各种等同修改是可能的。事实上，应当领会的是，具体的示例电压、电流、频率、功率范围值、时间等是为了说明的目的而提供的，并且根据本发明的教导，在其他实施方案和实施例中也可以使用其他值。
根据上文的详细描述，可以对本发明的实施例进行这些修改。所附权利要求中使用的术语不应被理解为将本发明限制于说明书和权利要求书中公开的具体实施方案。而是，范围完全由所附权利要求确定，权利要求应根据权利要求解释的既定原则来理解。因此，本说明书和附图应被视为是说明性的而不是限制性的。

Claims (16)

1.一种异质结构场效应晶体管(HFET)，包括：
一个第一有源层，所述第一有源层包括具有第一带隙的第一半导体材料；以及
一个第二有源层，所述第二有源层包括具有第二带隙的第二半导体材料；
一个电荷层，所述电荷层响应于所述第一带隙和所述第二带隙之间的带隙能量的差异而接近所述第一有源层和所述第二有源层形成；
一个栅极电介质，所述栅极电介质接近所述第二有源层布置，其中所述第二有源层被布置在所述第一有源层和所述栅极电介质之间；以及
一个接触区域，所述接触区域包括：
a)一个触点，所述触点被耦合以供应或收回来自所述HFET的电荷；
b)一个钝化层，所述钝化层接近所述触点和所述栅极电介质布置，其中所述触点的至少一部分被布置在所述钝化层和所述第二有源层之间；
c)一个层间电介质；以及
d)一个非对称塞块互连结构，所述非对称塞块互连结构包括：
一个互连，所述互连包括金属，所述金属延伸穿过所述钝化层并且被耦合到所述触点，其中所述互连的第一翼部分被布置在所述钝化层上，使得所述钝化层被布置在所述互连的第一翼部分和所述第二有源层之间并且所述互连的第二部分延伸穿过所述钝化
层以耦合到所述触点，其中所述层间电介质接近所述互连布置，其中所述互连的第一翼部分被布置在所述层间电介质和所述钝化层
之间并且与所述钝化层大体上共面，以及
一个塞块，所述塞块延伸到所述层间电介质中，其中所述塞块被形成在所述互连的第一翼部分之上并且被耦合到所述互连的第一翼部分，
其中所述互连的第二部分在所述钝化层中加衬里于沟槽，并且氧化物填充于互连加衬里的沟槽，使得在横剖侧视图中，所述互连的第二部分和所述氧化物大体上形成一个梯形，其中所述梯形的第一平行边包括所述金属并且被耦合到所述触点，其中所述梯形的非平行边包括所述金属，并且其中所述梯形的第二平行边包括氧化物并且大于所述第一平行边。
2.根据权利要求1所述的HFET，其中所述钝化层被布置在所述触点和所述互连的第一翼部分之间，并且其中所述互连的第一翼部分与所述触点的第一侧大体上横向共同延伸。
3.根据权利要求1所述的HFET，还包括包含所述塞块的多个塞块，所述多个塞块延伸到所述层间电介质中并且被耦合到所述互连的第一翼部分。
4.根据权利要求3所述的HFET，其中所述接触区域被包括在所述HFET的源极区域或漏极区域中。
5.根据权利要求4所述的HFET，还包括包含所述接触区域的多个接触区域，所述多个接触区域在所述HFET的所述源极区域或所述漏极区域中的至少一个中的半导体材料中对准。
6.根据权利要求5所述的HFET，其中所述接触区域中的所述塞块比所述多个接触区域中的第二接触区域中的第二塞块更靠近所述HFET的第一侧布置，其中所述第二塞块更靠近所述HFET的与所述第一侧相对的第二侧布置。
7.根据权利要求6所述的HFET，其中所述第二接触区域的取向是所述接触区域的镜像。
8.根据权利要求1所述的HFET，其中所述塞块具有一个宽度、一个长度和一个高度，其中所述塞块的所述长度大于所述宽度，并且其中所述高度大于或等于所述层间电介质的厚度。
9.一种形成异质结构场效应晶体管(HFET)中的接触区域的方法，所述方法包括：
提供一种半导体材料，所述半导体材料包括一个第一有源层和一个第二有源层，其中一个栅极电介质被布置在所述半导体材料的一个表面上，并且其中所述第二有源层被布置在所述栅极电介质和所述第一有源层之间；
形成到所述半导体材料的一个触点，所述触点延伸穿过所述第二有源层到所述第一有源层中；
沉积一个钝化层，其中所述栅极电介质被布置在所述钝化层和所述第二有源层之间；
形成非对称塞块互连结构，所述非对称塞块互连结构包括一个互连和一个塞块，其中形成所述非对称塞块互连结构包括：
i)形成延伸穿过所述钝化层并且被耦合到所述触点的所述互连，其中所述互连的第一翼部分被布置在所述钝化层上，使得所述钝化层被布置在所述互连的第一翼部分和所述第二有源层之间并且其中形成所述互连包括：
蚀刻延伸穿过所述钝化层到所述触点的一个沟槽；以及
在所述沟槽内和所述钝化层上沉积金属以形成所述互连，其中在所述互连的第二部分中所述金属加衬里于所述沟槽的壁，并且在所述互连的第一翼部分中，所述金属与所述钝化层大体上共面，
在所述互连上沉积正硅酸乙酯(TEOS)以用二氧化硅填充所述互连的第二部分中的空隙，以及
平坦化来自所述正硅酸乙酯的所述二氧化硅以移除残余的二氧化硅，
ii)接近所述互连沉积一个层间电介质，其中所述互连的第一翼部分被布置在所述层间电介质和所述钝化层之间，以及
iii)形成延伸到所述层间电介质中的所述塞块，其中所述塞块被形成在所述互连的第一翼部分之上并且被耦合到所述互连的第一翼部分。
10.根据权利要求9所述的方法，其中形成到所述半导体材料的所述触点包括：
蚀刻延伸到所述栅极电介质、所述第二有源层和所述第一有源层中的一个沟槽；以及
在所述沟槽内沉积金属以形成所述触点，其中所述金属加衬里于所述沟槽的壁并且从所述栅极电介质延伸到所述第一有源层。
11.根据权利要求10所述的方法，还包括对所述金属进行热退火，其中所述触点被耦合以形成到所述第一有源层和所述第二有源层的欧姆触点。
12.根据权利要求9所述的方法，其中形成所述塞块包括：
蚀刻延伸穿过所述层间电介质到所述互连的第一翼部分的一个沟槽；
在所述沟槽内沉积金属以形成所述塞块；以及
平坦化所述塞块的顶部表面以移除布置在所述层间电介质的所述表面上的残余的金属。
13.根据权利要求12所述的方法，其中形成所述塞块包括蚀刻具有一个宽度、一个长度和一个高度的所述沟槽，其中所述沟槽的所述长度大于所述宽度，并且其中所述高度等于所述层间电介质的厚度。
14.根据权利要求9所述的方法，还包括形成多个接触区域，其中所述塞块比所述多个接触区域中的第二接触区域中的第二塞块更靠近所述HFET的第一侧布置，并且其中所述第二塞块更靠近所述HFET的与所述第一侧相对的第二侧布置。
15.根据权利要求14所述的方法，其中所述第二接触区域的取向是所述接触区域的镜像。
16.根据权利要求9所述的方法，还包括形成包括所述接触区域的所述HFET的源极电极或漏极电极。
CN201811108439.0A 2017-09-22 2018-09-21 用于GaN器件的非对称塞块技术 Active CN109616521B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/713,457 US10204791B1 (en) 2017-09-22 2017-09-22 Contact plug for high-voltage devices
US15/713,457 2017-09-22

Publications (2)

Publication Number Publication Date
CN109616521A CN109616521A (zh) 2019-04-12
CN109616521B true CN109616521B (zh) 2024-03-08

Family

ID=63685588

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811108439.0A Active CN109616521B (zh) 2017-09-22 2018-09-21 用于GaN器件的非对称塞块技术

Country Status (5)

Country Link
US (4) US10204791B1 (zh)
EP (1) EP3460841B1 (zh)
JP (1) JP7285629B2 (zh)
CN (1) CN109616521B (zh)
TW (3) TW202345407A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204791B1 (en) * 2017-09-22 2019-02-12 Power Integrations, Inc. Contact plug for high-voltage devices
KR102419831B1 (ko) * 2020-11-25 2022-07-11 경희대학교 산학협력단 고효율 열전달을 위한 2차원 절연물질을 게이트 절연체로 집적한 트랜지스터
JP7423569B2 (ja) 2021-03-23 2024-01-29 株式会社東芝 半導体装置
CN113889412B (zh) * 2021-12-07 2022-02-22 浙江集迈科微电子有限公司 欧姆接触GaN器件及其制备方法
WO2023141749A1 (en) * 2022-01-25 2023-08-03 Innoscience (suzhou) Semiconductor Co., Ltd. GaN-BASED SEMICONDUCTOR DEVICE WITH REDUCED LEAKAGE CURRENT AND METHOD FOR MANUFACTURING THE SAME

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5846876A (en) * 1996-06-05 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit which uses a damascene process for producing staggered interconnect lines
CN1550038A (zh) * 2001-08-31 2004-11-24 �����ɷ� 与半导体装置之射极接点形成接触点
JP2009200256A (ja) * 2008-02-21 2009-09-03 Toshiba Corp 半導体装置の製造方法
JP2011187946A (ja) * 2010-02-16 2011-09-22 Internatl Rectifier Corp はんだ濡れ性の前面金属部を備えるｉｉｉ族窒化物パワーデバイス

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3717227B2 (ja) * 1996-03-29 2005-11-16 株式会社ルネサステクノロジ 入力／出力保護回路
US6455880B1 (en) * 1998-11-06 2002-09-24 Kabushiki Kaisha Toshiba Microwave semiconductor device having coplanar waveguide and micro-strip line
US6649517B2 (en) * 2001-05-18 2003-11-18 Chartered Semiconductor Manufacturing Ltd. Copper metal structure for the reduction of intra-metal capacitance
JP5300238B2 (ja) * 2006-12-19 2013-09-25 パナソニック株式会社 窒化物半導体装置
JP2009038103A (ja) * 2007-07-31 2009-02-19 Fujitsu Microelectronics Ltd 半導体装置の製造方法と半導体装置
US8946780B2 (en) * 2011-03-01 2015-02-03 National Semiconductor Corporation Ohmic contact schemes for group III-V devices having a two-dimensional electron gas layer
KR20130013189A (ko) * 2011-07-27 2013-02-06 삼성전자주식회사 파워 반도체 소자
US10002957B2 (en) * 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
JP5917990B2 (ja) * 2012-04-11 2016-05-18 シャープ株式会社 窒化物半導体装置
US8946776B2 (en) * 2012-06-26 2015-02-03 Freescale Semiconductor, Inc. Semiconductor device with selectively etched surface passivation
US9214423B2 (en) * 2013-03-15 2015-12-15 Semiconductor Components Industries, Llc Method of forming a HEMT semiconductor device and structure therefor
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
US10236236B2 (en) * 2013-09-10 2019-03-19 Delta Electronics, Inc. Heterojunction semiconductor device for reducing parasitic capacitance
JP6558359B2 (ja) * 2014-02-24 2019-08-14 パナソニック株式会社 半導体装置
KR101972439B1 (ko) 2014-03-07 2019-04-25 한양대학교 산학협력단 기체 차단 특성이 향상된 그래핀 옥사이드 나노복합막 및 그 제조방법
US9960154B2 (en) * 2014-09-19 2018-05-01 Navitas Semiconductor, Inc. GaN structures
JP2016171265A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置およびその製造方法
CN108604597B (zh) * 2016-01-15 2021-09-17 创世舫电子有限公司 具有al(1-x)sixo栅极绝缘体的增强模式iii-氮化物器件
US10141438B2 (en) * 2016-03-07 2018-11-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
WO2017154839A1 (ja) 2016-03-10 2017-09-14 国立研究開発法人国立がん研究センター 肝細胞がん患者の再発リスク予測を補助する方法、装置、コンピュータプログラム製品及びキット
CN205564759U (zh) * 2016-05-06 2016-09-07 杭州电子科技大学 一种新型增强型iii-v异质结场效应晶体管
EP3252824B1 (en) * 2016-05-30 2021-10-20 STMicroelectronics S.r.l. High-power and high-frequency heterostructure field-effect transistor
US10204791B1 (en) * 2017-09-22 2019-02-12 Power Integrations, Inc. Contact plug for high-voltage devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5846876A (en) * 1996-06-05 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit which uses a damascene process for producing staggered interconnect lines
CN1550038A (zh) * 2001-08-31 2004-11-24 �����ɷ� 与半导体装置之射极接点形成接触点
JP2009200256A (ja) * 2008-02-21 2009-09-03 Toshiba Corp 半導体装置の製造方法
JP2011187946A (ja) * 2010-02-16 2011-09-22 Internatl Rectifier Corp はんだ濡れ性の前面金属部を備えるｉｉｉ族窒化物パワーデバイス

Also Published As

Publication number Publication date
US11373873B2 (en) 2022-06-28
TWI773828B (zh) 2022-08-11
US20190139776A1 (en) 2019-05-09
US20200258749A1 (en) 2020-08-13
US20220406607A1 (en) 2022-12-22
TW201916378A (zh) 2019-04-16
TWI807925B (zh) 2023-07-01
US11776815B2 (en) 2023-10-03
TW202306171A (zh) 2023-02-01
US10665463B2 (en) 2020-05-26
TW202345407A (zh) 2023-11-16
US10204791B1 (en) 2019-02-12
JP7285629B2 (ja) 2023-06-02
EP3460841A1 (en) 2019-03-27
EP3460841B1 (en) 2021-11-03
CN109616521A (zh) 2019-04-12
JP2019062197A (ja) 2019-04-18

Similar Documents

Publication Publication Date Title
CN109616521B (zh) 用于GaN器件的非对称塞块技术
TWI726086B (zh) 高壓場效電晶體及其製造方法
US10411123B2 (en) High-power and high-frequency heretostructure field-effect transistor
KR20190140647A (ko) 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
US10204902B2 (en) Semiconductor device and method of manufacturing the same
US20160049375A1 (en) Semiconductor device
JP7065370B2 (ja) 半導体デバイス及びその製造方法
KR20200055887A (ko) 소스/드레인 영역을 갖는 반도체 소자
CN112490285A (zh) 半导体装置及其制作方法
CN103296078B (zh) 具有栅极隔离物的增强型GaN高电子迁移率晶体管器件及其制备方法
KR102552696B1 (ko) 반도체 장치
CN114586175B (zh) 半导体器件以及制造半导体器件的方法
US11594629B2 (en) Semiconductor device
WO2023102744A1 (en) Nitride-based semiconductor device and method for manufacturing the same
TW202042308A (zh) 半導體裝置及其製造方法
CN111987141A (zh) 半导体装置及其制造方法
CN113924655B (zh) 半导体器件及其制造方法
TWI834121B (zh) 半導體元件及其形成方法
JP2019040961A (ja) 窒化物半導体装置
WO2024024822A1 (ja) 半導体装置および半導体装置の製造方法
TW202414543A (zh) 半導體裝置及半導體裝置之製造方法
KR20220169927A (ko) 인접한 금속 컨택트 사이에 low-k 유전체 갭이 있는 전력 반도체 장치
TW202335300A (zh) 半導體元件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant