JP7423569B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体はＳｉ（シリコン）と比較して大きなバンドギャップを備える。このため、ＧａＮ系半導体デバイスはＳｉ（シリコン）半導体デバイスと比較して、小型で高耐圧のパワー半導体デバイスを実現出来る。
特開２０１９－１９２６９８号広報
本発明が解決しようとする課題は、出力容量の低減された半導体装置を提供することにある。
実施形態の半導体装置は、基板と、基板上に設けられた第１窒化物半導体層と、第１窒化物半導体層の上に設けられ、第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、第２窒化物半導体層の上に設けられ、基板の基板面に平行な第１方向に延伸する第１配線と、第２窒化物半導体層の上に設けられ、第１配線に電気的に接続され、基板面に平行で第１方向に交差する第２方向に延伸する第１ソース電極と、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ゲート電極と、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ドレイン配線と、第２窒化物半導体層の上に設けられ、第２方向に延伸する第２ドレイン配線と、第１ドレイン配線と第２ドレイン配線の間の下の第２窒化物半導体層に設けられた第１素子分離領域と、第１ドレイン配線及び第２ドレイン配線の上に設けられ、第２方向に延伸する第３ドレイン配線と、を有する第１ドレイン電極と、を備え、第３ドレイン配線には第１孔と、第１孔よりも第３ドレイン配線の先端から離れた第２孔と、第２孔よりも第３ドレイン配線の先端から離れた第３孔と、を含む第１の複数の孔が設けられ、第１孔と第２孔との第１距離は第２孔と第３孔との第２距離よりも短い。
第１実施形態の半導体装置の要部の模式上面図である。 第１実施形態の半導体装置の要部の模式断面図である。 第１実施形態の半導体装置の要部の模式断面図である。 第１実施形態の半導体装置の要部の模式断面図である。 第１実施形態の半導体装置の要部の模式断面図である。 第１実施形態の半導体装置の要部の模式上面図である。 第１実施形態の半導体装置の要部の模式断面図である。 第１実施形態の他の一例における半導体装置の要部の模式断面図である。 第１実施形態の他の一例における半導体装置の要部の模式断面図である。 第１実施形態の他の一例における半導体装置の要部の模式断面図である。 第１実施形態の半導体装置の作用効果を説明する図である。 第２実施形態の半導体装置の要部の模式上面図である。 第３実施形態の半導体装置の要部の模式上面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付す場合がある。また、一度説明した部材等については適宜その説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１実施形態）
本実施形態の半導体装置は、基板と、基板上に設けられた第１窒化物半導体層と、第１窒化物半導体層の上に設けられ、第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、第２窒化物半導体層の上に設けられ、基板の基板面に平行な第１方向に延伸する第１配線と、第２窒化物半導体層の上に設けられ、第１配線に電気的に接続され、基板面に平行で第１方向に交差する第２方向に延伸する第１ソース電極と、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ゲート電極と、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ドレイン配線と、第２窒化物半導体層の上に設けられ、第２方向に延伸する第２ドレイン配線と、第１ドレイン配線と第２ドレイン配線の間の下の第２窒化物半導体層に設けられた第１素子分離領域と、第１ドレイン配線及び第２ドレイン配線の上に設けられ、第２方向に延伸する第３ドレイン配線と、を有する第１ドレイン電極と、を備え、第３ドレイン配線には第１孔と、第１孔よりも第３ドレイン配線の先端から離れた第２孔と、第２孔よりも第３ドレイン配線の先端から離れた第３孔と、を含む第１の複数の孔が設けられ、第１孔と第２孔との第１距離は第２孔と第３孔との第２距離よりも短い。
そして、本実施形態の半導体装置は、第１ソース電極は、第２方向に延伸する第１ソース配線と、第２方向に延伸する第２ソース配線と、第１ソース配線と第２ソース配線の間の下の第２窒化物半導体層に設けられた第２素子分離領域と、第１ソース配線及び第２ソース配線の上に設けられ、第２方向に延伸する第３ソース配線と、を有し、第３ソース配線には、第４孔と、第４孔よりも第３ソース配線の先端から離れた第５孔と、第５孔よりも第３ソース配線の先端から離れた第６孔と、含む第２の複数の孔が設けられ、第４孔と第５孔との第３距離は第５孔と第６孔との第４距離よりも短い。
そして、本実施形態の半導体装置は、第１距離と第３距離は等しく、第２距離と第４距離は等しい。
そして、本実施形態の半導体装置は、第２窒化物半導体層の上に設けられ、第２方向に延伸する第４ドレイン配線と、第２窒化物半導体層の上に設けられ、第２方向に延伸する第５ドレイン配線と、第４ドレイン配線と第５ドレイン配線の間の下の第２窒化物半導体層に設けられた第３素子分離領域と、第４ドレイン配線及び第５ドレイン配線の上に設けられ、第２方向に延伸する第６ドレイン配線と、を有する第２ドレイン電極をさらに備え、第６ドレイン配線には第７孔と、第７孔よりも第３ドレイン配線の先端から離れた第８孔と、第８孔よりも第３ドレイン配線の先端から離れた第９孔と、を含む第３の複数の孔が設けられ、第７孔と第８孔との第５距離は第８孔と第９孔との第６距離よりも短い。
また、本実施形態の半導体装置は、基板と、基板上に設けられた第１窒化物半導体層と、第１窒化物半導体層の上に設けられ、第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、第２窒化物半導体層の上に設けられ、基板の基板面に平行な第１方向に延伸する第１配線と、第２窒化物半導体層の上に、第１配線と離間して設けられ、第１方向に延伸する第２配線と、第２窒化物半導体層の上に設けられ、第１配線に電気的に接続され、基板面に平行で第１方向に交差する第２方向に延伸する第１ソース電極と、第２窒化物半導体層の上に設けられ、第１配線に電気的に接続され、第２方向に延伸する第２ソース電極と、第１ソース電極と第２ソース電極の間の、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ゲート電極と、第２ソース電極と第１ゲート電極の間の、第２窒化物半導体層の上に設けられ、第２方向に延伸する第２ゲート電極と、第１ゲート電極と第２ゲート電極の間の、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ドレイン配線と、第２ゲート電極と第１ドレイン配線の間に設けられ、第２方向に延伸する第２ドレイン配線と、第１ドレイン配線と第２ドレイン配線の間の下の第２窒化物半導体層に設けられた第１素子分離領域と、第１ドレイン配線及び第２ドレイン配線の上に設けられ、第２方向に延伸する第３ドレイン配線と、第１ドレイン配線と第３ドレイン配線の間に設けられ、第２方向に延伸し、第１ドレイン配線と第３ドレイン配線を電気的に接続する第４ドレイン配線と、第２ドレイン配線と第３ドレイン配線の間に設けられ、第２方向に延伸し、第２ドレイン配線と第３ドレイン配線を電気的に接続する第５ドレイン配線と、複数の第１構造と、を有し、第２配線に電気的に接続された第１ドレイン電極と、を備え、複数の第１構造のそれぞれは、第３ドレイン配線を、第１方向及び第２方向に交差する第３方向に貫通し、第３方向に平行な第１仮想直線によって通過される第１孔と、第４ドレイン配線を第１方向に貫通し、第１方向に平行な第２仮想直線によって通過され、第２仮想直線は第１仮想直線によって通過される、第２孔と、第５ドレイン配線を第１方向に貫通し、第２仮想直線によって通過される第３孔と、を有し、複数の第１構造は、第２構造と、第２構造と第２配線の間に設けられた第３構造と、第２構造と第３構造の間に設けられ第２構造との第１距離より第３構造との第２距離の方が長い第４構造と、を有する。
また、本実施形態の半導体装置においては、第１ソース電極は、第２方向に延伸する第１ソース配線と、第１ゲート電極と第１ソース配線の間に設けられ、第２方向に延伸する第２ソース配線と、第１ソース配線と第２ソース配線の間の下の第２窒化物半導体層に設けられた第２素子分離領域と、第１ソース配線及び第２ソース配線の上に設けられ、第２方向に延伸する第３ソース配線と、第１ソース配線と第３ソース配線の間に設けられ、第２方向に延伸し、第１ソース配線と第３ソース配線を電気的に接続する第４ソース配線と、第２ソース配線と第３ソース配線の間に設けられ、第２方向に延伸し、第２ソース配線と第３ソース配線を電気的に接続する第５ソース配線と、複数の第５構造と、を有し、複数の第５構造のそれぞれは、第３ソース配線を第３方向に貫通し、第３方向に平行な第３仮想直線によって通過される第４孔と、第４ソース配線を第１方向に貫通し、第１方向に平行な第４仮想直線によって通過され、第４仮想直線は第３仮想直線によって通過される第５孔と、第５ソース配線を第１方向に貫通し、第４仮想直線によって通過される第６孔と、を有し、複数の第５構造は、第６構造と、第６構造と第１配線の間に設けられた第７構造と、第６構造と第７構造の間に設けられ第６構造との第３距離より第７構造との第４距離の方が長い第８構造と、を有する。
図１は、実施形態の半導体装置１００の要部の模式上面図である。図２は、本実施形態の半導体装置１００の要部の模式断面図である。図２は、図１で第１構造５２ｂを有しないＡ－Ａ’線における、ドレイン電極４０ｂのＹＺ面内での模式断面図である。
基板２としては、例えば、Ｓｉ（シリコン）基板又はサファイヤ基板が用いられる。基板２としては、特にＳｉ（シリコン）基板が好ましく用いられる。基板２は、基板面２ａを有する。基板２は、例えば金属製のパッケージ１５０（図２）の上に搭載されている。
第１窒化物半導体層６は、例えば、アンドープのＡｌＸＧａ１－ＸＮ（０≦Ｘ＜１）である。第１窒化物半導体層６は、より具体的には、例えば、アンドープのＧａＮである。第１窒化物半導体層６は、チャネル層として機能する。第１窒化物半導体層６の膜厚は、例えば、０．２μｍ以上３μｍ以下である。
第２窒化物半導体層８は、第１窒化物半導体層６の上に設けられている。第２窒化物半導体層８のバンドギャップは、第１窒化物半導体層６のバンドギャップより大きい。第２窒化物半導体層８は、例えば、アンドープのＡｌＹＧａ１－ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。第２窒化物半導体層８は、より具体的には、例えば、アンドープのＡｌ０．２Ｇａ０．８Ｎである。第２窒化物半導体層８は、バリア層として機能する。第２窒化物半導体層８の膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。
第３窒化物半導体層４は、基板２と第１窒化物半導体層６の間に設けられている。第３窒化物半導体層４は、基板２との間の格子不整合を緩和する、バッファ層として機能する。第３窒化物半導体層４は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１－ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
本実施形態においては、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。Ｚ方向は、基板２、第３窒化物半導体層４、第１窒化物半導体層６及び第２窒化物半導体層８が積層されている方向である。基板２、基板面２ａ、第３窒化物半導体層４、第１窒化物半導体層６及び第２窒化物半導体層８は、Ｘ方向に平行なＸ軸及びＹ方向に平行なＹ軸を含む面、すなわちＸＹ平面に対して、平行に設けられている。また、基板２と第３窒化物半導体層４の界面、第３窒化物半導体層４と第１窒化物半導体層６の界面及び第１窒化物半導体層６と第２窒化物半導体層８の界面は、ＸＹ平面に対して、平行に設けられている。なおＸ方向は第１方向の一例であり、Ｙ方向は第２方向の一例であり、Ｚ方向は第３方向の一例である。
第１窒化物半導体層６と第２窒化物半導体層８の間には、ヘテロ接合界面が設けられている。半導体装置１００のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成され、キャリアとなる。
第１配線８０は、第２窒化物半導体層８の上に設けられている。第１配線８０は、Ｘ方向に延伸している。第１配線８０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造又はニッケル（Ｎｉ）と金（Ａｕ）の積層構造を有する。
第２配線８２は、第２窒化物半導体層８の上に、第１配線８０と離間して設けられている。第２配線８２は、Ｘ方向に延伸している。第２配線８２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造又はニッケル（Ｎｉ）と金（Ａｕ）の積層構造を有する。
第３配線８４は、第２窒化物半導体層８の上の、第１配線８０と第２配線８２の間に設けられている。第３配線８４は、Ｘ方向に延伸している。第３配線８４は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造又はニッケル（Ｎｉ）と金（Ａｕ）の積層構造を有する。
ソース電極１０は、第２窒化物半導体層８の上に設けられている。ソース電極１０は、第１配線８０に電気的に接続されている。ソース電極１０は、Ｙ方向に延伸している。ソース電極１０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造又はニッケル（Ｎｉ）と金（Ａｕ）の積層構造を有する。図１には、ソース電極１０としての、ソース電極１０ａ、ソース電極１０ｂ（第１ソース電極の一例）、ソース電極１０ｃ（第２ソース電極の一例）及びソース電極１０ｄが設けられている。
ゲート電極７０は、第２窒化物半導体層８の上に設けられている。ゲート電極７０は、第３配線８４に電気的に接続されている。ゲート電極７０は、Ｙ方向に延伸している。図１には、ゲート電極７０としての、ゲート電極７０ａ、ゲート電極７０ｂ、ゲート電極７０ｃ（第１ゲート電極の一例）、ゲート電極７０ｄ（第２ゲート電極の一例）、ゲート電極７０ｅ及びゲート電極７０ｆが図示されている。それぞれのゲート電極７０は、それぞれのソース電極１０の間に設けられている。ゲート電極７０ｃは、ソース電極１０ｂとソース電極１０ｃの間に設けられている。ゲート電極７０ｄは、ソース電極１０ｃとゲート電極７０ｃの間に設けられている。ゲート電極７０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造又はニッケル（Ｎｉ）と金（Ａｕ）の積層構造を有する。
ドレイン電極４０は、第２窒化物半導体層８の上に設けられている。ドレイン電極４０は、第２配線８２に電気的に接続されている。図１には、ドレイン電極４０としての、ドレイン電極４０ａ、４０ｂ（第１ドレイン電極の一例）及び４０ｃ（第２ドレイン電極の一例）が図示されている。ドレイン電極４０ａは、ゲート電極７０ａとゲート電極７０ｂの間に設けられている。ドレイン電極４０ｂは、ゲート電極７０ｃとゲート電極７０ｄの間に設けられている。ドレイン電極４０ｃは、ゲート電極７０ｅとゲート電極７０ｆの間に設けられている。
ドレイン電極４０は、複数の第１構造５２を有する。例えば、ドレイン電極４０ｂは、第１構造５２ｂとしての、第１構造５２ｂ１、第１構造５２ｂ２、第１構造５２ｂ３、第１構造５２ｂ４、第１構造５２ｂ５、第１構造５２ｂ６及び第１構造５２ｂ６を有する。ドレイン電極４０ｂの先端に、言い換えるとドレイン電極４０ｂの、第２配線８２から最も遠い部分に、第１構造５２ｂ１が設けられている。そして、第２配線８２に近づくに従って、第１構造５２ｂ２、第１構造５２ｂ３、第１構造５２ｂ４、第１構造５２ｂ５及び第１構造５２ｂ６が、順に設けられている。第１構造５２ｂ１～第１構造５２ｂ６には、それぞれ第１孔５６ｂ１～第１孔５６ｂ６が設けられる。つまり、第１孔５６ｂ１は第１構造５２ｂ１に設けられ、第１孔５６ｂ２は第１構造５２ｂ２に設けられ、第１孔５６ｂ３は第１構造５２ｂ３に設けられる。第１孔５６ｂ２は、第１孔５６ｂ１よりも第３ドレイン配線４６の先端から離れており、第１孔５６ｂ３は第１孔５６ｂ２よりも第３ドレイン配線４６の先端から離れており、第１孔５６ｂ４は第１孔５６ｂ３よりも第３ドレイン配線４６の先端から離れているものとする。また、第１構造５２ｂ１～第１構造５２ｂ６には、それぞれ第１側孔５８ｂ１～第１側孔５８ｂ６が設けられているものとする。さらに、第１構造５２ｂ１～第１構造５２ｂ６には、それぞれ第２側孔６０ｂ１～第２側孔６０ｂ６が設けられているものとする。
例えば、第１構造５２ｂ１、第１構造５２ｂ２、第１構造５２ｂ３、第１構造５２ｂ４、第１構造５２ｂ５及び第１構造５２ｂ６を例にとって説明すると、Ｙ方向における第１構造５２ｂ２と第１構造５２ｂ３の距離は、Ｙ方向における第１構造５２ｂ１と第１構造５２ｂ２の距離より長い。Ｙ方向における第１構造５２ｂ３と第１構造５２ｂ４の距離は、Ｙ方向における第１構造５２ｂ２と第１構造５２ｂ３の距離より長い。Ｙ方向における第１構造５２ｂ４と第１構造５２ｂ５の距離は、Ｙ方向における第１構造５２ｂ３と第１構造５２ｂ４の距離より長い。Ｙ方向における第１構造５２ｂ５と第１構造５２ｂ６の距離は、Ｙ方向における第１構造５２ｂ４と第１構造５２ｂ５の距離より長い。例えば、第１構造５２ｂ３（第３構造の一例）は、第１構造５２ｂ１（第２構造の一例）と第２配線８２の間に設けられている。第１構造５２ｂ２（第４構造の一例）は、第１構造５２ｂ１と第１構造５２ｂ３の間に設けられている。そして、そして、第１構造５２ｂ２と第１構造５２ｂ１の距離（第１距離の一例）より第１構造５２ｂ２と第１構造５２ｂ３の距離（第２距離の一例）の方が長い。言い換えると、ドレイン電極４０の先端に、より多くの第１構造５２が設けられている。なお、第１距離は、第１孔５６ｂ１と第１孔５６ｂ２（第２孔）間の距離とし、第２の距離は、第１孔５６ｂ２と第１孔５６ｂ３（第３孔）間の距離としてもよい。
ソース電極１０は、複数の第５構造２２を有する。例えば、ソース電極１０ｂは、第５構造２２ｂとしての、第５構造２２ｂ１、第５構造２２ｂ２、第５構造２２ｂ３、第５構造２２ｂ４、第５構造２２ｂ５、第５構造２２ｂ６及び第５構造２２ｂ６を有する。ソース電極１０ｂの先端に、言い換えるとソース電極１０ｂの、第１配線８０から最も遠い部分に、第５構造２２ｂ１が設けられている。そして、第１配線８０に近づくに従って、第５構造２２ｂ２、第５構造２２ｂ３、第５構造２２ｂ４、第５構造２２ｂ５及び第５構造２２ｂ６が、順に設けられている。第５構造２２ｂ１～第５構造２２ｂ６には、それぞれ第２孔２６ｂ１～第２孔２６ｂ６が設けられる。つまり、第２孔２６ｂ２は、第２孔２６ｂ１よりもソース電極１０ｂの先端から離れており、第２孔２６ｂ３は第２孔５６ｂ２よりもソース電極１０ｂの先端から離れているものとする。また、第５構造２２ｂ１～第２構造２２ｂ６には、それぞれ第３側孔２８ｂ１～第３側孔２８ｂ６が設けられているものとする。さらに、第５構造２２ｂ１～第１構造５２ｂ６には、それぞれ第４側孔３０ｂ１～第４側孔３０ｂ６が設けられているものとする。
例えば、第５構造２２ｂ１、第５構造２２ｂ２、第５構造２２ｂ３、第５構造２２ｂ４、第５構造２２ｂ５及び第５構造２２ｂ６を例にとって説明すると、Ｙ方向における第５構造２２ｂ２と第５構造２２ｂ３の距離は、Ｙ方向における第５構造２２ｂ１と第５構造２２ｂ２の距離より長い。Ｙ方向における第５構造２２ｂ３と第５構造２２ｂ４の距離は、Ｙ方向における第５構造２２ｂ２と第５構造２２ｂ３の距離より長い。Ｙ方向における第５構造２２ｂ４と第５構造２２ｂ５の距離は、Ｙ方向における第５構造２２ｂ３と第５構造２２ｂ４の距離より長い。Ｙ方向における第５構造２２ｂ５と第５構造２２ｂ６の距離は、Ｙ方向における第５構造２２ｂ４と第５構造２２ｂ５の距離より長い。例えば、第５構造２２ｂ３（第７構造の一例）は、第５構造２２ｂ１（第６構造の一例）と第１配線８０の間に設けられている。第５構造２２ｂ２（第８構造の一例）は、第５構造２２ｂ１と第５構造２２ｂ３の間に設けられている。そして、そして、第５構造２２ｂ２と第５構造２２ｂ１の距離（第３距離の一例）より第５構造２２ｂ２と第５構造２２ｂ３の距離（第４距離の一例）の方が長い。言い換えると、ソース電極１０の先端に、より多くの第５構造２２が設けられている。なお、第３距離は、第２孔２６ｂ１（第４孔）と第２孔２６ｂ２（第５孔）間の距離とし、第２の距離は、第２孔２６ｂ２と第２孔２６ｂ３（第６孔）間の距離としてもよい。
例えば、第１構造５２ｂ１と第１構造５２ｂ２の距離（第１距離の一例）と、第５構造２２ｂ１と第５構造２２ｂ２の距離（第３距離の一例）は等しいことが好ましい。例えば、第１構造５２ｂ２と第１構造５２ｂ３の距離（第２距離の一例）と、第５構造２２ｂ２と第５構造２２ｂ３の距離（第４距離の一例）は等しいことが好ましい。例えば、第１構造５２ｂ３と第１構造５２ｂ４の距離と、第５構造２２ｂ３と第５構造２２ｂ４の距離は等しいことが好ましい。例えば、第１構造５２ｂ４と第１構造５２ｂ５の距離と、第５構造２２ｂ４と第５構造２２ｂ５の距離は等しいことが好ましい。例えば、第１構造５２ｂ５と第１構造５２ｂ６の距離と、第５構造２２ｂ５と第５構造２２ｂ６の距離は等しいことが好ましい。
ゲート絶縁膜９は、ソース電極１０とドレイン電極４０の間の、第２窒化物半導体層８とゲート電極７０の間に設けられている。ゲート絶縁膜９は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、減圧ＣＶＤ（ＬＰＣＶＤ：Ｌｏｗ－Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又は原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ ）法により形成されたシリコン窒化物（ＳｉＮ）を含む。
図３（ａ）は、図１で第１構造５２ｂを有しないＡ－Ａ’線における、ドレイン電極４０ｂのＹＺ面内での模式断面図である。
第１ドレイン配線４２としての第１ドレイン配線４２ｂは、第２窒化物半導体層８の上に設けられ、Ｙ方向に延伸している。第２ドレイン配線４４としての第２ドレイン配線４４ｂは、第２窒化物半導体層８の上の、ゲート電極７０ｄと第１ドレイン配線４２ｂの間に設けられ、Ｙ方向に延伸している。
第１素子分離領域５４は、第１ドレイン配線４２ｂと第２ドレイン配線４４の間の下の第２窒化物半導体層８に設けられている。第１素子分離領域５４は、は、例えば、第１窒化物半導体層６又は第２窒化物半導体層８へのＡｒ（アルゴン）イオン注入により形成される。なお、第１素子分離領域５４は、比誘電率の低いポリイミド膜やＢＣＢ（ベンゾシクロブテン）膜などの絶縁体材料を、第１窒化物半導体層６又は第２窒化物半導体層８に埋め込むことにより形成されてもよい。
第３ドレイン配線４６としての第３ドレイン配線４６ｂは、第１ドレイン配線４２ｂ及び第２ドレイン配線４４ｂの上に設けられ、Ｙ方向に延伸している。
第４ドレイン配線４８としての第４ドレイン配線４８ｂは、第１ドレイン配線４２ｂと第３ドレイン配線４６ｂの間に設けられ、Ｙ方向に延伸している。第４ドレイン配線４８ｂは、第１ドレイン配線４２ｂと第３ドレイン配線４６ｂを電気的に接続している。
第５ドレイン配線５０としての第５ドレイン配線５０ｂは、第２ドレイン配線４４ｂと第３ドレイン配線４６ｂの間に設けられ、Ｙ方向に延伸している。第５ドレイン配線５０ｂは、第２ドレイン配線４４ｂと第３ドレイン配線４６ｂを電気的に接続している。
図３（ｂ）は、図１で第１構造５２ｂ６を有するＢ－Ｂ’線における、ドレイン電極４０ｂのＹＺ面内での模式断面図である。
第１構造５２ｂ６は、第１孔５６ｂ６と、第１側孔５８ｂ６と、第２側孔６０ｂ６を、を有する。
第１孔５６としての第１孔５６ｂ６は、第３ドレイン配線４６ｂを、Ｚ方向に貫通している。第１孔５６ｂ６は、Ｚ方向に平行な、第１仮想直線６２としての第１仮想直線６２ｂ６によって通過されている
第１側孔５８としての第１側孔５８ｂ６は、第４ドレイン配線４８ｂを、Ｙ方向に貫通している。第２側孔５８ｂ６は、Ｙ方向に平行な、第２仮想直線６４としての第２仮想直線６４ｂ６によって通過されている。また、第２仮想直線６４ｂ６は、第１仮想直線６２ｂ６によって通過されている。言い換えると、第１仮想直線６２と第２仮想直線６４は、同一のＹＺ平面内に設けられている。
第２側孔６０としての第２側孔６０ｂ６は、第５ドレイン配線５０ｂを、Ｙ方向に貫通している。第２側孔６０ｂ６は、第２仮想直線６４ｂ６によって通過されている。
それぞれの第１構造５２における、第１孔５６、第１側孔５８及び第２側孔６０の大きさは、例えば、それぞれ同じである。しかし、それぞれの第１構造５２における、第１孔６、第１側孔５８及び第２側孔６０の大きさは、例えば、それぞれ異なっていてもかまわない。
図４（ａ）は、図１で第５構造２２ｂを有しないＣ－Ｃ’線における、ソース電極１０ｂのＹＺ面内での模式断面図である。
第１ソース配線１２としての第１ソース配線１２ｂは、第２窒化物半導体層８の上に設けられ、Ｙ方向に延伸している。第２ソース配線１４としての第２ソース配線１４ｂは、第２窒化物半導体層８の上の、ゲート電極７０ｃと第１ソース配線１２ｂの間に設けられ、Ｙ方向に延伸している。
第２素子分離領域２４は、第１ソース配線１２と第２ソース配線１４の間の下の第２窒化物半導体層８に設けられている。第２素子分離領域２４は、は、例えば、第１窒化物半導体層６又は第２窒化物半導体層８へのＡｒ（アルゴン）イオン注入により形成される。なお、第２素子分離領域２４は、比誘電率の低いポリイミド膜やＢＣＢ（ベンゾシクロブテン）膜などの絶縁体材料を、第１窒化物半導体層６又は第２窒化物半導体層８に埋め込むことにより形成されてもよい。
第３ソース配線１６としての第３ソース配線１６ｂは、第１ソース配線１２ｂ及び第２ソース配線１４ｂの上に設けられ、Ｙ方向に延伸している。
第４ソース配線１８としての第４ソース配線１８ｂは、第１ソース配線１２ｂと第３ソース配線１６ｂの間に設けられ、Ｙ方向に延伸している。第４ソース配線１８ｂは、第１ソース配線１２ｂと第３ソース配線１６ｂを電気的に接続している。
第５ソース配線２０としての第５ソース配線２０ｂは、第２ソース配線１４ｂと第３ソース配線１６ｂの間に設けられ、Ｙ方向に延伸している。第５ソース配線２０ｂは、第２ソース配線１４ｂと第３ソース配線１６ｂを電気的に接続している。
図４（ｂ）は、図１で第５構造２２ｂ６を有するＤ－Ｄ’線における、ソース電極１０ｂのＹＺ面内での模式断面図である。
第５構造２２ｂ６は、第２孔２６ｂ６と、第３側孔２８ｂ６と、第４側孔３０ｂ６を、を有する。
第２孔２６としての第２孔２６ｂ６は、第３ソース配線１６ｂを、Ｚ方向に貫通している。第２孔２６ｂ６は、Ｚ方向に平行な、第３仮想直線３２としての第３仮想直線３２ｂ６によって通過されている。
第３側孔２８としての第３側孔２８ｂ６は、第４ソース配線１８ｂを、Ｙ方向に貫通している。第３側孔２８ｂ６は、Ｙ方向に平行な、第４仮想直線３４としての第４仮想直線３４ｂ６によって通過されている。また、第４仮想直線３４ｂ６は、第３仮想直線３２ｂ６によって通過されている。言い換えると、第３仮想直線３２と第４仮想直線３４は、同一のＹＺ平面内に設けられている。
第４側孔３０としての第４側孔３０ｂ６は、第５ソース配線２０ｂを、Ｙ方向に貫通している。第４側孔３０ｂ６は、第４仮想直線３４ｂ６によって通過されている。
それぞれの第５構造２２における、第２孔２６、第３側孔２８及び第４側孔３０の大きさは、例えば、それぞれ同じである。しかし、それぞれの第５構造２２における、第２孔２６、第３側孔２８及び第４側孔３０の大きさは、例えば、それぞれ異なっていてもかまわない。
図５は、本実施形態の半導体装置の要部の模式断面図である。
図５（ａ）は、図１で第１構造５２ｃを有しないＥ－Ｅ’線における、ドレイン電極４０ｃのＹＺ面内での模式断面図である。なお、ドレイン電極４０ｃは、第２窒化物半導体層８の上において、ソース電極１０ｃの、ゲート電極７０ｄと反対側に設けられている。
第１ドレイン配線４２としての第１ドレイン配線４２ｃ（第５ドレイン配線の一例）は、第２窒化物半導体層８の上に設けられ、Ｙ方向に延伸している。第２ドレイン配線４４としての第２ドレイン配線４４ｃ（第４ドレイン配線の一例）は、第２窒化物半導体層８の上に設けられ、Ｙ方向に延伸している。第１ドレイン配線４２ｃは、第２ドレイン配線４４ｃとゲート電極７０ｄの間に設けられている。
第１素子分離領域５４（第３素子分離領域の一例）は、第１ドレイン配線４２と第２ドレイン配線４４の間の下の第２窒化物半導体層８に設けられている。
第３ドレイン配線４６としての第３ドレイン配線４６ｃ（第６ドレイン配線の一例）は、第１ドレイン配線４２ｃ及び第２ドレイン配線４４ｃの上に設けられ、Ｙ方向に延伸している。
第４ドレイン配線４８としての第４ドレイン配線４８ｃは、第１ドレイン配線４２ｃと第３ドレイン配線４６ｃの間に設けられ、Ｙ方向に延伸している。第４ドレイン配線４８ｃは、第１ドレイン配線４２ｃと第３ドレイン配線４６ｃを電気的に接続している。
第５ドレイン配線５０としての第５ドレイン配線５０ｃは、第２ドレイン配線４４ｃと第３ドレイン配線４６ｃの間に設けられ、Ｙ方向に延伸している。第５ドレイン配線５０ｃは、第２ドレイン配線４４ｃと第３ドレイン配線４６ｃを電気的に接続している。
図５（ｂ）は、図１で第１構造５２ｃ６を有するＦ－Ｆ’線における、ドレイン電極４０ｃのＹＺ面内での模式断面図である。なお第１構造５２ｃは、第９構造の一例である。
ドレイン電極４０ｃは、第１構造５２ｃ１（第１０構造の一例）、第１構造５２ｃ２（第１２構造の一例）、第１構造５２ｃ３（第１１構造の一例）、第１構造５２ｃ４、第１構造５２ｃ５及び第１構造５２ｃ６を有している。第１構造５２ｃ１～第１構造５２ｃ６には、それぞれ第１孔５６ｃ１～第１孔５６ｃ６が設けられる。つまり、第１孔５６ｃ１は第１構造５２ｃ１に設けられ、第１孔５６ｃ２は第１構造５２ｃ２に設けられ、第１孔５６ｃ３は第１構造５２ｃ３に設けられる。第１孔５６ｃ２は、第１孔５６ｃ１よりも第３ドレイン配線４６ｃの先端から離れており、第１孔５６ｃ３は第１孔５６ｃ２よりも第３ドレイン配線４６ｃの先端から離れており、第１孔５６ｃ４は第１孔５６ｃ３よりも第３ドレイン配線４６ｃの先端から離れているものとする。この場合、第１孔５６ｃ１（第７孔）と第１孔５６ｃ２（第８孔）間の第５距離は、第１孔５６ｃ２と第１孔５６ｃ３（第９孔）間の第６距離よりも短い。
第１構造５２ｃ６は、第１孔５６ｃ６と、第１側孔５８ｃ６と、第２側孔６０ｃ６を、を有する。
第１孔５６としての第１孔５６ｃ６は、第３ドレイン配線４６ｃを、Ｚ方向に貫通している。第１孔５６ｃ６は、Ｚ方向に平行な、第１仮想直線６２としての第１仮想直線６２ｃ６（第５仮想直線の一例）によって通過されている。
第１側孔５８としての第１側孔５８ｃ６は、第４ドレイン配線４８ｃを、Ｙ方向に貫通している。第１側孔５８ｃ６は、Ｙ方向に平行な、第２仮想直線６４としての第２仮想直線６４ｃ６（第６仮想直線の一例）によって通過されている。また、第２仮想直線６４ｃ６は、第１仮想直線６２ｃ６によって通過されている。言い換えると、第１仮想直線６２と第２仮想直線６４は、同一のＹＺ平面内に設けられている。
第２側孔６０としての第２側孔６０ｃ６は、第５ドレイン配線５０ｃを、Ｙ方向に貫通している。第２側孔６０ｃ６は、第２仮想直線６４ｃ６によって通過されている。
図６は、本実施形態の半導体装置の要部の模式上面図である。図６は、図１の、第２配線８２及びドレイン電極４０を図示したものである。
第１構造５２ａ１、第１構造５２ｂ１及び第１構造５２ｃ１は、Ｙ方向に並んでいることが好ましい。第１構造５２ａ２、第１構造５２ｂ２及び第１構造５２ｃ２は、Ｙ方向に並んでいることが好ましい。第１構造５２ａ３、第１構造５２ｂ３及び第１構造５２ｃ３は、Ｙ方向に並んでいることが好ましい。第１構造５２ａ４、第１構造５２ｂ４及び第１構造５２ｃ４は、Ｙ方向に並んでいることが好ましい。第１構造５２ａ５、第１構造５２ｂ５及び第１構造５２ｃ５は、Ｙ方向に並んでいることが好ましい。第１構造５２ａ６、第１構造５２ｂ６及び第１構造５２ｃ６は、Ｙ方向に並んでいることが好ましい。
言い換えると、第１構造５２ａ１、第１構造５２ｂ１及び第１構造５２ｃ１は、Ｙ方向に平行な仮想直線９０ａ（第７仮想直線の一例）によって通過されていることが好ましい。第１構造５２ａ２、第１構造５２ｂ２及び第１構造５２ｃ２は、Ｙ方向に平行な仮想直線９０ｂ（第９仮想直線の一例）によって通過されていることが好ましい。第１構造５２ａ３、第１構造５２ｂ３及び第１構造５２ｃ３は、Ｙ方向に平行な仮想直線９０ｃ（第８仮想直線の一例）によって通過されていることが好ましい。第１構造５２ａ４、第１構造５２ｂ４及び第１構造５２ｃ４は、Ｙ方向に平行な仮想直線９０ｄによって通過されていることが好ましい。第１構造５２ａ５、第１構造５２ｂ５及び第１構造５２ｃ５は、Ｙ方向に平行な仮想直線９０ｅによって通過されていることが好ましい。第１構造５２ａ６、第１構造５２ｂ６及び第１構造５２ｃ６は、Ｙ方向に平行な仮想直線９０ｆによって通過されていることが好ましい。
図７は、本実施形態の他の態様の半導体装置１００の模式断面図である。
第１素子分離領域５４は、図７（ａ）のように、第１窒化物半導体層６に食い込まずに、第２窒化物半導体層８に設けられていてもかまわない。第１素子分離領域５４は、図７（ｂ）に示すように、第１窒化物半導体層６の上面に接していてもかまわない。また、第１素子分離領域５４は、図７（ｃ）に示すように、第１素子分離領域５４の下部が第１窒化物半導体層６の上部に食い込み、第１窒化物半導体層６に設けられていてもかまわない。第２素子分離領域２４についても同様である。
なお、例えばソース電極１０、ドレイン電極４０、ゲート電極７０、第１構造５２及び第５構造２２の個数は、上述のものに限定されるものではない。
なお、ゲート絶縁膜９の上の、ソース電極１０の内部及び周囲、ドレイン電極４０の内部及び周囲、ゲート電極７０の周囲、第１配線８０の周囲、第２配線８２の周囲、及び第３配線８４の周囲には、例えば、層間絶縁膜が適宜設けられている。
図８は、本実施形態の他の一例における半導体装置の要部の模式断面図である。ゲート電極７０ｃは、第１部分７０ｃ１と、第２部分７０ｃ２と、を有している。第１部分７０ｃ１は、ゲート絶縁膜９の上に設けられている。第２部分７０ｃ２は、第１部分７０ｃ１の下に設けられ、第１部分７０ｃ１と接続されている。また、第２部分７０ｃ２の下端は第１窒化物半導体層６内に設けられている。ゲート絶縁膜９は、第２部分７０ｃ２の周囲に、さらに設けられている。
図９は、本実施形態の他の一例における半導体装置の要部の模式断面図である。図８に示した半導体装置との差異は、第２部分７０ｃ２の下端が第２窒化物半導体層８内に設けられている点である。
図１０は、本実施形態の他の一例における半導体装置の要部の模式断面図である。第２窒化物半導体層８とゲート電極７０の間に、ｐ型不純物を含有する窒化物半導体を含む電極７が設けられている。
図８乃至図１０に示し半導体装置も、いずれも好ましく用いることができる。
次に、本実施形態の半導体装置の作用効果について記載する。
本実施形態の半導体装置は、高周波パワー半導体装置などへの応用が期待されている。しかし、半導体装置は、一般に大きな出力容量Ｃｏｓｓを有している。出力容量Ｃｏｓｓは、ドレイン－ソース間容量Ｃｄｓとゲート－ドレイン間容量Ｃｇｄの和である。ここで、ドレイン－ソース間容量Ｃｄｓには、基板２とドレイン電極４０の間の容量成分、又は基板２の下に設けられたパッケージ１５０とドレイン電極４０の間の容量成分が、大きな寄与をしている。高周波動作においては、かかる出力容量Ｃｏｓｓへの充放電によるスイッチング損失が大きくなり、高い破壊電界強度と高い電子移動度を生かした半導体装置を提供することができないという問題があった。
また、ドレイン電極４０の下のヘテロ接合界面に２次元電子ガスが形成されている場合、ドレイン電極４０とかかる２次元電子ガスは電気的に接続されている。そのため、基板２とかかる２次元電子ガスの間の容量成分、又は基板２の下に設けられたパッケージ１５０とかかる２次元電子ガスの間の容量成分が、出力容量Ｃｏｓｓに寄与し、スイッチング損失が大きくなるという問題があった。
基板面２ａに平行な面内におけるドレイン電極４０の面積を小さくすることにより、Ｃｏｓｓを減少させることは可能である。しかし、半導体装置のオン抵抗が高くなってしまうという問題があった。
そこで、本実施形態の半導体装置１００においては、ドレイン電極が、第２窒化物半導体層の上に設けられ、Ｙ方向に延伸する第１ドレイン配線と、第２ゲート電極と第１ドレイン配線の間に設けられ、第２方向に延伸する第２ドレイン配線と、第１ドレイン配線と第２ドレイン配線の間の下の第２窒化物半導体層に設けられた第１素子分離領域と、第１ドレイン配線及び第２ドレイン配線の上に設けられ、第２方向に延伸する第３ドレイン配線と、第１ドレイン配線と第３ドレイン配線の間に設けられ、第２方向に延伸し、第１ドレイン配線と第３ドレイン配線を電気的に接続する第４ドレイン配線と、第２ドレイン配線と第３ドレイン配線の間に設けられ、第２方向に延伸し、第２ドレイン配線と第３ドレイン配線を電気的に接続する第５ドレイン配線と、複数の第１構造と、を有している。
ドレイン電極４０は、互いに離間した第１ドレイン配線４２及び第２ドレイン配線４４を有している。このように２つの配線を離間させていることにより、第２窒化物半導体層８に接しているドレイン電極４０の面積が小さくなるため、基板２とドレイン電極４０の間の容量成分、又はパッケージ１５０とドレイン電極４０の間の容量成分を小さくすることが出来る。
また、第１素子分離領域５４を設けることにより、第１ドレイン配線４２と第２ドレイン配線４４の間の下のヘテロ接合界面に形成される２次元電子ガスの濃度を減少させることが出来る。これにより、基板２とかかる２次元電子ガスの間の容量成分、又はパッケージ１５０とかかる２次元電子ガスの間の容量成分を小さくすることが出来る。
さらに、ドレイン電極４０は、複数の第１構造５２を有している。第１構造のそれぞれは、第３ドレイン配線４６を、第１方向及び第２方向に交差する第３方向に貫通し、第３方向に平行な第１仮想直線によって通過される第１孔と、第４ドレイン配線を第１方向に貫通し、第１方向に平行な第２仮想直線によって通過され、第２仮想直線は第１仮想直線によって通過される、第１側孔と、第５ドレイン配線を、第１方向に貫通し、第２仮想直線によって通過される第２側孔と、を有している。
このように、第１孔５６を設けることにより、さらにドレイン電極４０を構成する配線の面積が小さくなるため、基板２とドレイン電極４０の間の容量成分、又はパッケージ１５０とドレイン電極４０の間の容量成分を小さくすることが出来る。本実施形態では、第１孔５６に加えて、第１側孔５８及び第２側孔６０を設けているので、容量成分を小さくする効果をさらに高めることができる。
そして、複数の第１構造は、第２構造と、第２構造と第２配線の間に設けられた第３構造と、第２構造と第３構造の間に設けられ第２構造との第１距離より第３構造との第２距離の方が長い第４構造と、を有する。
多くの第１構造５２を設けることにより、基板２とドレイン電極４０の間の容量成分、又はパッケージ１５０とドレイン電極４０の間の容量成分を小さくすることが出来る。一方で、ドレイン電極４０の抵抗が増加し、半導体装置１００のオン抵抗が増加するという問題がある。そこで、本実施形態の半導体装置１００においては、ドレイン電極４０の先端部に、より多くの第１構造５２を設けている。ドレイン電極４０の先端部は、第２配線８２から最も離間した部分であるため、流れる電流の密度がより小さくなる。そのため、第１構造５２を設けることにより抵抗が増加しても、半導体装置１００全体のオン抵抗の増加に与える効果を小さくできる。これにより、オン抵抗の増加を抑制しつつ、基板２とドレイン電極４０の間の容量成分、又はパッケージ１５０とドレイン電極４０の間の容量成分を小さくすることができる。
図１１は、本実施形態の半導体装置１００の作用効果を説明するための図である。図１１（ａ）のグラフの縦軸は、オン抵抗及び配線面積（基板面２ａに平行な面内における、ドレイン電極４０の面積）を示している。図１１（ａ）のグラフの横軸は、ドレイン電極４０のＹ方向における単位長さ当たりの配線抵抗の比を、ドレイン電極４０の先端部（第２配線８２から最も離間した部分）とドレイン電極の根元部（第２配線８２に最も近い部分）で比を取ったものである。かかる比が大きいほど、ドレイン電極４０の先端部により多くの第１構造５２を設けていることに相当する。図１１（ａ）をみると、かかる比が大きくなるほど、半導体装置１００のオン抵抗は大きくなる一方で、配線面積は小さくなっている。
図１１（ｂ）のグラフの縦軸は、オン抵抗と配線面積の積を示している。出力容量Ｃｏsｓを小さくするためには、半導体装置１００を小さくすることが考えられる。しかし、半導体装置１００を小さくすると、逆にオン抵抗は増加する。そこで、半導体装置１００の性能指数ＦＯＭ（Ｆｉｇｕｒｅ Ｏｆ Ｍｅｒｉｔ）として、オン抵抗と出力容量Ｃｏｓsの積が重要である。ここで、出力容量Ｃｏｓsがドレイン電極の面積に比例すると仮定すると、半導体装置１００の性能指数ＦＯＭとして、オン抵抗と配線面積の積が重要となる。図１１（ｂ）のグラフの横軸は、ドレイン電極４０のＹ方向における単位長さ当たりの配線抵抗の比を、ドレイン電極４０の先端部（第２配線８２から最も離間した部分）とドレイン電極の根元部（第２配線８２に最も近い部分）で比を取ったものである。かかる比が大きいほど、ドレイン電極４０の先端部により多くの第１構造５２を設けていることに相当する。図１１（ｂ）をみると、かかる比が大きくなるほど、オン抵抗と配線面積の積が小さくなっているため、性能指数ＦＯＭが向上していることがわかる。
なお、ドレイン電極４０の先端の面積を小さくする方法としては、例えば、基板面２ａに平行な面内におけるドレイン電極４０の形状を、ドレイン電極４０の先端になるほどＹ方向のドレイン電極４０の幅が細くなるような三角形にすることが考えられる。しかしこの場合には、ドレイン電極４０の先端が上記の三角形の頂点となるため、先端の加工が困難になるという問題がある。また、かかる加工の困難さを回避するために、例えば、基板面２ａに平行な面内におけるドレイン電極４０の形状を矩形の組合せにして、ドレイン電極４０の先端になるほどＹ方向の矩形の辺の長さが小さくなるようにすることが考えられる。しかし、矩形の角部に電界が集中し、信頼性が劣化するという問題がある。これに対して、本実施形態の半導体装置１００の場合には、第１孔５６、第１側孔５８及び第２側孔６０を形成するという加工となる。このように、孔を形成する場合には、加工の難易度が比較的低くなるという利点がある。
ソース電極１０については、上記のような、ドレイン電極４０と同様の構造を有することにより、半導体装置内における電流の均一性を確保することが出来る。
第１構造５２ａ１、第１構造５２ｂ１及び第１構造５２ｃ１は、仮想直線９０ａによって通過されていることが好ましい。第１構造５２ａ２、第１構造５２ｂ２及び第１構造５２ｃ２は、仮想直線９０ｂによって通過されていることが好ましい。第１構造５２ａ３、第１構造５２ｂ３及び第１構造５２ｃ３は、仮想直線９０ｃ（第８仮想直線の一例）によって通過されていることが好ましい。第１構造５２ａ４、第１構造５２ｂ４及び第１構造５２ｃ４は、仮想直線９０ｄによって通過されていることが好ましい。第１構造５２ａ５、第１構造５２ｂ５及び第１構造５２ｃ５は、仮想直線９０ｅによって通過されていることが好ましい。第１構造５２ａ６、第１構造５２ｂ６及び第１構造５２ｃ６は、仮想直線９０ｆによって通過されていることが好ましい。これは、Ｙ方向における第１構造５２の配置を、それぞれのドレイン電極４０で出来るだけずらさないようにすることにより、半導体装置１００内における意図しない電流分布の不均一を抑制するためである。
例えば、第１構造５２ｂ１と第１構造５２ｂ２の距離（第１距離の一例）と、第５構造２２ｂ１と第５構造２２ｂ２の距離（第３距離の一例）は等しいことが好ましい。例えば、第１構造５２ｂ２と第１構造５２ｂ３の距離（第２距離の一例）と、第５構造２２ｂ２と第５構造２２ｂ３の距離（第４距離の一例）は等しいことが好ましい。例えば、第１構造５２ｂ３と第１構造５２ｂ４の距離と、第５構造２２ｂ３と第５構造２２ｂ４の距離は等しいことが好ましい。例えば、第１構造５２ｂ４と第１構造５２ｂ５の距離と、第５構造２２ｂ４と第５構造２２ｂ５の距離は等しいことが好ましい。例えば、第１構造５２ｂ５と第１構造５２ｂ６の距離と、第５構造２２ｂ５と第５構造２２ｂ６の距離は等しいことが好ましい。これは、ドレイン電極４０の第１構造５２の配置とソース電極１０の第５構造２２の配置を揃えることにより、半導体装置１００内における意図しない電流分布の不均一を抑制するためである。
本実施形態の半導体装置１００は、基板２がＳｉ（シリコン）基板である場合に、特に好ましく適用される。Ｓｉ（シリコン）基板は、サファイヤ基板に比較すると電気伝導率が高いため、基板２とドレイン電極４０の間に起因する出力容量Ｃｏｓｓが生じやすく、スイッチング損失が高くなりやすいためである。
本実施形態の半導体装置によれば、出力容量の低減された半導体装置の提供が可能となる。
（第２実施形態）
本実施形態の半導体装置は、基板と、基板上に設けられた第１窒化物半導体層と、第１窒化物半導体層の上に設けられ、第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、第２窒化物半導体層の上に設けられ、基板の基板面に平行な第１方向に延伸する第１配線と、第２窒化物半導体層の上に設けられ、第１配線に電気的に接続され、基板面に平行で第１方向に交差する第２方向に延伸する第１ソース電極と、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ゲート電極と、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ドレイン配線と、第２窒化物半導体層の上に設けられ、第２方向に延伸する第２ドレイン配線と、第１ドレイン配線と第２ドレイン配線の間の下の第２窒化物半導体層に設けられた第１素子分離領域と、第１ドレイン配線及び第２ドレイン配線の上に設けられ、第２方向に延伸する第３ドレイン配線と、を有する第１ドレイン電極と、を備え、第３ドレイン配線には第１孔と、第１孔よりも第３ドレイン配線の先端から離れた第２孔と、第２孔よりも第３ドレイン配線の先端から離れた第３孔と、を含む第１の複数の孔が設けられ、第１孔の長さは第２孔の長さよりも長く、第２孔の長さは第３孔の長さよりも長い。
そして、第１方向における第１孔の長さは第１方向における第２孔の長さよりも長く、第１方向における第２孔の長さは第１方向における第３孔の長さよりも長い。
また、本実施形態の半導体装置は、基板と、基板上に設けられた第１窒化物半導体層と、第１窒化物半導体層の上に設けられ、第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、第２窒化物半導体層の上に設けられ、基板の基板面に平行な第１方向に延伸する第１配線と、第２窒化物半導体層の上に、第１配線と離間して設けられ、第１方向に延伸する第２配線と、第２窒化物半導体層の上に設けられ、第１配線に電気的に接続され、基板面に平行で第１方向に交差する第２方向に延伸する第１ソース電極と、第２窒化物半導体層の上に設けられ、第１配線に電気的に接続され、第２方向に延伸する第２ソース電極と、第１ソース電極と第２ソース電極の間の、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ゲート電極と、第２ソース電極と第１ゲート電極の間の、第２窒化物半導体層の上に設けられ、第２方向に延伸する第２ゲート電極と、第１ゲート電極と第２ゲート電極の間の、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ドレイン配線と、第２ゲート電極と第１ドレイン配線の間に設けられ、第２方向に延伸する第２ドレイン配線と、第１ドレイン配線と第２ドレイン配線の間の下の第２窒化物半導体層に設けられた第１素子分離領域と、第１ドレイン配線及び第２ドレイン配線の上に設けられ、第２方向に延伸する第３ドレイン配線と、第１ドレイン配線と第３ドレイン配線の間に設けられ、第２方向に延伸し、第１ドレイン配線と第３ドレイン配線を電気的に接続する第４ドレイン配線と、第２ドレイン配線と第３ドレイン配線の間に設けられ、第２方向に延伸し、第２ドレイン配線と第３ドレイン配線を電気的に接続する第５ドレイン配線と、複数の第１構造と、を有し、第２配線に電気的に接続された第１ドレイン電極と、を備え、複数の第１構造のそれぞれは、第３ドレイン配線を、第１方向及び第２方向に交差する第３方向に貫通し、第３方向に平行な第１仮想直線によって通過される第１孔と、第４ドレイン配線を第１方向に貫通し、第１方向に平行な第２仮想直線によって通過され、第２仮想直線は第１仮想直線によって通過される、第２孔と、第５ドレイン配線を、第１方向に貫通し、第２仮想直線によって通過される第３孔と、を有し、複数の第１構造は、第２構造と、第２構造と第２配線の間に設けられ、第１方向における第１孔の長さよりも短い第１孔を有する第３構造と、第２構造と第３構造の間に設けられ、第１方向における第２構造の第１孔の長さよりも短く、第１方向における第３構造の第１孔の長さよりも長い第１孔を有する第４構造と、を有する。
ここで、第１実施形態と重複する内容の記載は省略する。
図１２は、本実施形態の半導体装置１００の要部の模式上面図である。図１２（ａ）は、ソース電極１０ａの要部の模式上面図である。第５構造２２ａ１の第４孔２６ａ１のＹ方向の長さＬ１１は、第５構造２２ａ２の第４孔２６ａ２のＹ方向の長さＬ１２より長い。第５構造２２ａ２の第４孔２６ａ２のＹ方向の長さＬ１２は、第５構造２２ａ３の第４孔２６ａ３のＹ方向の長さＬ１３より長い。第５構造２２ａ３の第４孔２６ａ３のＹ方向の長さＬ１３は、第５構造２２ａ４の第４孔２６ａ４のＹ方向の長さＬ１４より長い。一方、Ｘ方向における、第５構造２２ａ１の第４孔２６ａ１と第５構造２２ａ２の第４孔２６ａ２の距離Ｄ１１、第５構造２２ａ２の第４孔２６ａ２と第５構造２２ａ３の第４孔２６ａ３の距離Ｄ１２、及び第５構造２２ａ３の第４孔２６ａ３と第５構造２２ａ４の第４孔２６ａ４の距離Ｄ１３は、例えば、それぞれ等しい。
図１２（ｂ）は、ドレイン電極４０ａの要部の模式上面図である。第１構造５２ａ１の第１孔５６ａ１のＹ方向の長さＬ２１は、第１構造５２ａ２の第１孔５６ａ２のＹ方向の長さＬ２２より長い。第１構造５２ａ２の第１孔５６ａ２のＹ方向の長さＬ２２は、第１構造５２ａ３の第１孔５６ａ３のＹ方向の長さＬ２３より長い。第１構造５２ａ３の第１孔５６ａ３のＹ方向の長さＬ２３は、第１構造５２ａ４の第１孔５６ａ４のＹ方向の長さＬ２４より長い。一方、Ｘ方向における、第１構造５２ａ１の第１孔５６ａ１と第１構造５２ａ２の第１孔５６ａ２の距離Ｄ２１、第１構造５２ａ２の第１孔５６ａ２と第１構造５２ａ３の第１孔５６ａ３の距離Ｄ２２、及び第１構造５２ａ３の第１孔５６ａ３と第１構造５２ａ４の第１孔５６ａ４の距離Ｄ２３は、例えば、それぞれ等しい。
これによっても、ドレイン電極先端部での電極面積を減少させることが出来るため、出力容量の小さい半導体装置の提供が可能となる。また、ソース電極については、ドレイン電極と同様の構造を有することにより、半導体装置内における電流の均一性を確保することが出来る。
本実施形態の半導体装置によっても、出力容量の低減された半導体装置の提供が可能となる。
（第３実施形態）
本実施形態の半導体装置においては、第２方向における第１孔の長さは第２方向における第２孔の長さよりも長く、第２方向における第２孔の長さは第２方向における第３孔の長さよりも長い点で、第２実施形態の半導体装置と異なっている。
また、本実施形態の半導体装置は、基板と、基板上に設けられた第１窒化物半導体層と、第１窒化物半導体層の上に設けられ、第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、第２窒化物半導体層の上に設けられ、基板の基板面に平行な第１方向に延伸する第１配線と、第２窒化物半導体層の上に、第１配線と離間して設けられ、第１方向に延伸する第２配線と、第２窒化物半導体層の上に設けられ、第１配線に電気的に接続され、基板面に平行で第１方向に交差する第２方向に延伸する第１ソース電極と、第２窒化物半導体層の上に設けられ、第１配線に電気的に接続され、第２方向に延伸する第２ソース電極と、第１ソース電極と第２ソース電極の間の、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ゲート電極と、第２ソース電極と第１ゲート電極の間の、第２窒化物半導体層の上に設けられ、第２方向に延伸する第２ゲート電極と、第１ゲート電極と第２ゲート電極の間の、第２窒化物半導体層の上に設けられ、第２方向に延伸する第１ドレイン配線と、第２ゲート電極と第１ドレイン配線の間に設けられ、第２方向に延伸する第２ドレイン配線と、第１ドレイン配線と第２ドレイン配線の間の下の第２窒化物半導体層に設けられた第１素子分離領域と、第１ドレイン配線及び第２ドレイン配線の上に設けられ、第２方向に延伸する第３ドレイン配線と、第１ドレイン配線と第３ドレイン配線の間に設けられ、第２方向に延伸し、第１ドレイン配線と第３ドレイン配線を電気的に接続する第４ドレイン配線と、第２ドレイン配線と第３ドレイン配線の間に設けられ、第２方向に延伸し、第２ドレイン配線と第３ドレイン配線を電気的に接続する第５ドレイン配線と、複数の第１構造と、を有し、第２配線に電気的に接続された第１ドレイン電極と、を備え、複数の第１構造のそれぞれは、第３ドレイン配線を、第１方向及び第２方向に交差する第３方向に貫通し、第３方向に平行な第１仮想直線によって通過される第１孔と、第４ドレイン配線を第１方向に貫通し、第１方向に平行な第２仮想直線によって通過され、第２仮想直線は第１仮想直線によって通過される、第１側孔と、第５ドレイン配線を、第１方向に貫通し、第２仮想直線によって通過される第２側孔と、を有し、複数の第１構造は、第２構造と、第２構造と第２配線の間に設けられ、第２方向における第１孔の長さよりも短い第１孔を有する第３構造と、第２構造と第３構造の間に設けられ、第２方向における第２構造の第１孔の長さよりも短く、第２方向における第３構造の第１孔の長さよりも長い第１孔を有する第４構造と、を有する。
ここで、第１実施形態及び第２実施形態と重複する内容の記載は省略する。
図１３は、本実施形態の半導体装置１００の要部の模式上面図である。図１３（ａ）は、ソース電極１０ａの要部の模式上面図である。第５構造２２ａ１の第２孔２６ａ１のＸ方向の長さＬ３１は、第５構造２２ａ２の第２孔２６ａ２のＸ方向の長さＬ３２より長い。第５構造２２ａ２の第２孔２６ａ２のＸ方向の長さＬ３２は、第５構造２２ａ３の第２孔２６ａ３のＸ方向の長さＬ３３より長い。第５構造２２ａ３の第２孔２６ａ３のＸ方向の長さＬ３３は、第５構造２２ａ４の第２孔２６ａ４のＸ方向の長さＬ３４より長い。第５構造２２ａ４の第２孔２６ａ４のＸ方向の長さＬ３４は、第５構造２２ａ５の第２孔２６ａ５のＸ方向の長さＬ３５より長い。一方、Ｙ方向における、第２孔２６ａ１、第２孔２６ａ２、第２孔２６ａ３、第２孔２６ａ４及び第２孔２６ａ５の長さは、例えば、Ｌ３６であり、それぞれ等しい。
図１３（ｂ）は、ドレイン電極４０ａの要部の模式上面図である。第１構造５２ａ１の第１孔５６ａ１のＸ方向の長さＬ４１は、第１構造５２ａ２の第１孔５６ａ２のＸ方向の長さＬ４２より長い。第１構造５２ａ２の第１孔５６ａ２のＸ方向の長さＬ４２は、第１構造５２ａ３の第１孔５６ａ３のＸ方向の長さＬ４３より長い。第１構造５２ａ３の第１孔５６ａ３のＸ方向の長さＬ４３は、第１構造５２ａ４の第１孔５６ａ４のＸ方向の長さＬ４４より長い。第１構造５２ａ４の第１孔５６ａ４のＸ方向の長さＬ４４は、第１構造５２ａ５の第１孔５６ａ５のＸ方向の長さＬ４５より長い。一方、Ｙ方向における、第１孔５６ａ１、第１孔５６ａ２、第１孔５６ａ３、第１孔５６ａ４及び第１孔５６ａ５の長さは、例えば、Ｌ４６であり、それぞれ等しい。
これによっても、ドレイン電極先端部での電極面積を減少させることが出来るため、出力容量の小さい半導体装置の提供が可能となる。また、ソース電極については、ドレイン電極と同様の構造を有することにより、半導体装置内における電流の均一性を確保することが出来る。
本実施形態の半導体装置によっても、出力容量の小さい半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２ ：基板
２ａ ：基板面
６ ：第１窒化物半導体層
７ ：電極
８ ：第２窒化物半導体層
９ ：ゲート絶縁膜
１０ ：ソース電極
１０ｂ ：第１ソース電極
１０ｃ ：第２ソース電極
１２ ：第１ソース配線
１４ ：第２ソース配線
１６ ：第３ソース配線
１８ ：第４ソース配線
２０ ：第５ソース配線
２２ ：第５構造
２４ ：第２素子分離領域
２６ ：第２孔
２８ ：第３側孔
３０ ：第４側孔
３２ ：第３仮想直線
３４ ：第４仮想直線
４０ ：ドレイン電極
４２ ：第１ドレイン配線（第４ドレイン配線）
４４ ：第２ドレイン配線（第５ドレイン配線）
４６ ：第３ドレイン配線（第６ドレイン配線）
４８ ：第４ドレイン配線
５０ ：第５ドレイン配線
５２ ：第１構造
５４ ：第１素子分離領域
５６ ：第１孔
５８ ：第１側孔
６０ ：第２側孔
６２ ：第１仮想直線（第５仮想直線）
６４ ：第２仮想直線（第６仮想直線）
７０ ：ゲート電極
７０ｃ ：第１ゲート電極
７０ｄ ：第２ゲート電極
８０ ：第１配線
８２ ：第２配線
８４ ：第３配線
９０ａ ：第７仮想直線
９０ｂ ：第９仮想直線
９０ｃ ：第８仮想直線
１００ ：半導体装置

Claims (8)

  1. 基板と、
    前記基板上に設けられた第１窒化物半導体層と、
    前記第１窒化物半導体層の上に設けられ、前記第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、
    前記第２窒化物半導体層の上に設けられ、前記基板の基板面に平行な第１方向に延伸する第１配線と、
    前記第２窒化物半導体層の上に設けられ、前記第１配線に電気的に接続され、前記基板面に平行で前記第１方向に交差する第２方向に延伸する第１ソース電極と、
    前記第２窒化物半導体層の上に設けられ、前記第２方向に延伸する第１ゲート電極と、
    前記第２窒化物半導体層の上に設けられ、前記第２方向に延伸する第１ドレイン配線と、
    前記第２窒化物半導体層の上に設けられ、前記第２方向に延伸する第２ドレイン配線と、
    前記第１ドレイン配線と前記第２ドレイン配線の間の下の前記第２窒化物半導体層に設けられた第１素子分離領域と、
    前記第１ドレイン配線及び前記第２ドレイン配線の上に設けられ、前記第２方向に延伸する第３ドレイン配線と、
    を有する第１ドレイン電極と、
    を備え、
    前記第３ドレイン配線には第１孔と、前記第１孔よりも前記第３ドレイン配線の先端から離れた第２孔と、前記第２孔よりも前記第３ドレイン配線の先端から離れた第３孔と、を含む第１の複数の孔が設けられ、
    前記第１孔と前記第２孔との第１距離は前記第２孔と前記第３孔との第２距離よりも短い、
    半導体装置。
  2. 前記第１ソース電極は、
    前記第２方向に延伸する第１ソース配線と、
    前記第２方向に延伸する第２ソース配線と、
    前記第１ソース配線と前記第２ソース配線の間の下の前記第２窒化物半導体層に設けられた第２素子分離領域と、
    前記第１ソース配線及び前記第２ソース配線の上に設けられ、前記第２方向に延伸する第３ソース配線と、
    を有し、
    前記第３ソース配線には、第４孔と、前記第４孔よりも前記第３ソース配線の先端から離れた第５孔と、前記第５孔よりも前記第３ソース配線の先端から離れた第６孔と、含む第２の複数の孔が設けられ、
    前記第４孔と前記第５孔との第３距離は前記第５孔と前記第６孔との第４距離よりも短い、
    請求項１記載の半導体装置。
  3. 前記第１距離と前記第３距離は等しく、前記第２距離と前記第４距離は等しい、
    請求項２記載の半導体装置。
  4. 前記第２窒化物半導体層の上に設けられ、前記第２方向に延伸する第４ドレイン配線と、
    前記第２窒化物半導体層の上に設けられ、前記第２方向に延伸する第５ドレイン配線と、
    前記第４ドレイン配線と前記第５ドレイン配線の間の下の前記第２窒化物半導体層に設けられた第３素子分離領域と、
    前記第４ドレイン配線及び前記第５ドレイン配線の上に設けられ、前記第２方向に延伸する第６ドレイン配線と、
    を有する第２ドレイン電極をさらに備え、
    前記第６ドレイン配線には第７孔と、前記第７孔よりも前記第３ドレイン配線の先端から離れた第８孔と、前記第８孔よりも前記第３ドレイン配線の先端から離れた第９孔と、を含む第３の複数の孔が設けられ、
    前記第７孔と前記第８孔との第５距離は前記第８孔と前記第９孔との第６距離よりも短い、
    請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 基板と、
    前記基板上に設けられた第１窒化物半導体層と、
    前記第１窒化物半導体層の上に設けられ、前記第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、
    前記第２窒化物半導体層の上に設けられ、前記基板の基板面に平行な第１方向に延伸する第１配線と、
    前記第２窒化物半導体層の上に設けられ、前記第１配線に電気的に接続され、前記基板面に平行で前記第１方向に交差する第２方向に延伸する第１ソース電極と、
    前記第２窒化物半導体層の上に設けられ、前記第２方向に延伸する第１ゲート電極と、
    前記第２窒化物半導体層の上に設けられ、前記第２方向に延伸する第１ドレイン配線と、
    前記第２窒化物半導体層の上に設けられ、前記第２方向に延伸する第２ドレイン配線と、
    前記第１ドレイン配線と前記第２ドレイン配線の間の下の前記第２窒化物半導体層に設けられた第１素子分離領域と、
    前記第１ドレイン配線及び前記第２ドレイン配線の上に設けられ、前記第２方向に延伸する第３ドレイン配線と、
    を有する第１ドレイン電極と、
    を備え、
    前記第３ドレイン配線には第１孔と、前記第１孔よりも前記第３ドレイン配線の先端から離れた第２孔と、前記第２孔よりも前記第３ドレイン配線の先端から離れた第３孔と、を含む第１の複数の孔が設けられ、
    前記第１孔の長さは前記第２孔の長さよりも長く、前記第２孔の長さは前記第３孔の長さよりも長い、半導体装置。
  6. 前記第１方向における前記第１孔の長さは前記第１方向における前記第２孔の長さよりも長く、前記第１方向における前記第２孔の長さは前記第１方向における前記第３孔の長さよりも長い、請求項５に記載の半導体装置。
  7. 前記第２方向における前記第１孔の長さは前記第２方向における前記第２孔の長さよりも長く、前記第２方向における前記第２孔の長さは前記第２方向における前記第３孔の長さよりも長い、請求項５に記載の半導体装置。
  8. 前記基板は、Ｓｉ（シリコン）基板である、
    請求項１乃至請求項７いずれか一項記載の半導体装置。
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