WO2016092892A1 - 化合物半導体装置 - Google Patents

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WO2016092892A1
WO2016092892A1 PCT/JP2015/069633 JP2015069633W WO2016092892A1 WO 2016092892 A1 WO2016092892 A1 WO 2016092892A1 JP 2015069633 W JP2015069633 W JP 2015069633W WO 2016092892 A1 WO2016092892 A1 WO 2016092892A1
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ohmic electrode
dielectric film
compound semiconductor
electrode layer
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PCT/JP2015/069633
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福見　公孝
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シャープ株式会社
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    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a compound semiconductor device provided with an ohmic electrode.
  • MOSFET Metal Oxide Semiconductor Conductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • GaN gallium nitride
  • Gallium nitride has a higher dielectric breakdown electric field and a wider band gap than silicon, and can have a high breakdown voltage and a low on-resistance.
  • a HEMT (High-speed Electron-Mobility-Transistor) structure using a heterojunction of an AlGaN layer and a GaN layer can realize a high saturation electron velocity and a high carrier mobility, thereby enabling high-speed switching and improvement in switching frequency. Therefore, it is expected to realize a low-loss power device that exceeds the limit of silicon power devices.
  • the nitride semiconductor layer stack 2 formed on the Si substrate 1 has a first structure.
  • a first ohmic electrode 3 and a second ohmic electrode 4 are formed.
  • An insulating film (dielectric film) 5 is formed on the nitride semiconductor layer stack 2 so as to cover the first ohmic electrode 3 and the second ohmic electrode 4, and the insulating film (dielectric film) 5 has the first
  • the first and second openings 6 and 7 exposing the second ohmic electrodes 3 and 4 are formed.
  • first and second ohmic electrode wirings 8 and 9 are formed on the insulating film (dielectric film) 5, and the first and second ohmic electrodes 3 and 4 are formed through the first and second openings 6 and 7. It is connected to the.
  • a carrier traveling layer 12 and a carrier supply layer 13 are formed on a substrate 11, and a source is formed on the carrier supply layer 13.
  • An electrode (ohmic electrode) 14 is formed.
  • a passivation film (dielectric film) 15, a gate insulating film (dielectric film) 16, and an interlayer insulating film (dielectric film) 17 are formed on the carrier supply layer 13 so as to cover the source electrode 14.
  • an opening 18 for exposing the source electrode 14 is formed.
  • a source electrode wiring 19 is formed on the interlayer insulating film 17 and connected to the source electrode 14 through the opening 18.
  • an Al-containing ohmic electrode 22 is formed on a GaN substrate 21 as shown in FIG. Further, an insulating layer (dielectric film) 23 is formed on the GaN substrate 21 so as to cover the Al-containing ohmic electrode 22, and an opening 24 for exposing the Al-containing ohmic electrode 22 is formed in the insulating layer (dielectric film) 23. Is formed. A barrier metal layer 25 and an Au wiring electrode 26 are formed on the insulating layer (dielectric film) 23 and connected to the Al-containing ohmic electrode 22 through the opening 24.
  • a resistance of a two-dimensional electron gas layer (2 DEG: two-dimensional electron gas), a contact resistance between an ohmic electrode and a nitride semiconductor layer, and other parasitic resistances are considered. Therefore, in order to reduce the on-resistance, it is necessary to increase the concentration of the two-dimensional electron gas layer and to lower the contact resistance between the ohmic electrode and the nitride semiconductor layer and other parasitic resistances.
  • Patent Document 1 Patent Document 2, and Patent Document 3, as can be seen from the cross-sectional structures shown in FIGS. 11 to 13, the width of contact between the nitride semiconductor layer and the ohmic electrode (in the horizontal direction in the figure)
  • the opening width (the length in the horizontal direction in the figure) of the dielectric film formed on the ohmic electrode is small.
  • the nitride semiconductor layer corresponds to the nitride semiconductor layer stack 2 of Patent Document 1, the carrier travel layer 12 and the carrier supply layer 13 of Patent Document 2, and the GaN substrate 21 of Patent Document 3.
  • the dielectric film corresponds to the insulating film 5 of Patent Document 1, the passivation film 15 and the interlayer insulating film 17 of Patent Document 2, and the insulating layer 23 of Patent Document 3.
  • the on-resistance is increased due to the parasitic resistance R due to the ohmic electrode layer 38 added between the metal wiring layer 40 and the two-dimensional electron gas layer 36.
  • the parasitic resistance R due to the ohmic electrode layer 38 added between the metal wiring layer 40 and the two-dimensional electron gas layer 36.
  • an object of the present invention is to provide a compound semiconductor device that suppresses an increase in on-resistance by reducing parasitic resistance added by an ohmic electrode.
  • the compound semiconductor device of the present invention is At least an electron transit layer, an electron supply layer formed on the electron transit layer, and a two-dimensional electron gas layer generated at a heterojunction interface between the electron transit layer and the electron supply layer are formed on a semiconductor substrate.
  • the ohmic electrode layer has a connection portion that is in contact with any one of the layers constituting the compound semiconductor layer, With respect to the direction intersecting with the extending direction of the ohmic electrode layer, the length from the central axis in the connecting portion is equal to or less than the length in one direction or the other direction from the central axis at the bottom of the opening of the dielectric film It is characterized by being.
  • the ohmic electrode layer is in contact with the electron supply layer of the compound semiconductor layer at the connection portion.
  • the ohmic electrode layer is in contact with the electron transit layer of the compound semiconductor layer at the connection portion.
  • the dielectric film covering the ohmic electrode layer is the first dielectric film
  • a second dielectric film is formed between a region of the ohmic electrode layer excluding the connection portion and the compound semiconductor layer.
  • the compound semiconductor device of the present invention is such that the length from the central axis of the connecting portion in the direction intersecting the extending direction of the ohmic electrode layer is the maximum of the opening of the dielectric film.
  • the length in the lower part is set to be equal to or shorter than the length in one direction or the other direction from the central axis.
  • the wiring layer and the 2 Parasitic resistance due to the ohmic electrode layer added between the two-dimensional electron gas layer can be reduced.
  • FIG. 1 is a cross-sectional structure diagram of an ohmic electrode portion in a compound semiconductor device according to the first embodiment.
  • FIG. 2 is a diagram showing the parasitic resistance of the ohmic electrode layer in the cross-sectional structure shown in FIG.
  • FIG. 3 is a cross-sectional structure diagram of a HEMT using the structure shown in FIG.
  • a nitride semiconductor layer 35 is formed on a substrate (not shown) in which an electron transit layer 33 and an electron supply layer 34 are laminated in this order.
  • the nitride semiconductor layer 35 is an example of the compound semiconductor layer.
  • the electron transit layer 33 is made of undoped GaN
  • the electron supply layer 34 is made of undoped AlGaN having a wider band gap than the electron transit layer 33.
  • a two-dimensional electron gas is generated at the heterojunction interface between the electron transit layer 33 and the electron supply layer 34, and a two-dimensional electron gas layer 36 is formed in the vicinity of the heterojunction interface.
  • a first dielectric film 37 made of a nitride film is formed on the surface of the nitride semiconductor layer 35, and the first dielectric film 37 is partially opened to expose the electron supply layer 34.
  • the first dielectric film 37 is an example of the second dielectric film.
  • the electron transit layer 33 and the electron supply layer 34 are etched to the depth reaching the two-dimensional electron gas layer 36 formed in the vicinity of the heterojunction interface at the opening position of the first dielectric film 37 in the nitride semiconductor layer 35. Has been.
  • a first ohmic electrode layer 38 is formed in the opening of the first dielectric film 37 so as to cover the opening and to be in contact with the two-dimensional electron gas layer 36.
  • the first ohmic electrode layer 38 is formed of a laminated metal layer made of titanium (Ti) and aluminum (Al).
  • a second dielectric film 39 made of a nitride film is formed on the first dielectric film 37 so as to cover the first ohmic electrode layer 38, and the second dielectric film 39 is partially opened to form the first ohmic film.
  • the electrode layer 38 is exposed.
  • the second dielectric film 39 is an example of the first dielectric film.
  • the length b from the central axis C in the portion (indicated by the length 2 b) of the first ohmic electrode layer 38 in contact with the two-dimensional electron gas layer 36 is the opening in the second dielectric film 39.
  • the second portion is smaller than the length a in one direction or the other direction from the central axis C in the lowermost portion of the portion, that is, the portion facing the first ohmic electrode layer 38 (portion indicated by the length A).
  • the opening of the dielectric film 39 is opened. Thereafter, a first metal wiring layer 40 is formed in the opening of the second dielectric film 39 so as to cover the opening and to be in contact with the first ohmic electrode layer 38.
  • the length b from the central axis C in the portion of the first ohmic electrode layer 38 in contact with the two-dimensional electron gas layer 36 is the first dielectric film 39 in the first dielectric film 39.
  • the opening of the second dielectric film 39 is opened so as to be smaller than the length a in one direction or the other direction from the central axis C at the lowermost part of the opening for forming the metal wiring layer 40.
  • the first metal wiring layer 40 is formed. And the parasitic resistance R due to the first ohmic electrode layer 38 added between the two-dimensional electron gas layer 36 can be reduced.
  • FIG. 3 shows a cross-sectional structure diagram of the HEMT using the structure of the ohmic electrode portion shown in FIG.
  • the same members as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • a nitride semiconductor layer 35 is formed on a substrate 31 by laminating a buffer layer 32, an electron transit layer 33, and an electron supply layer 34 in this order.
  • the first ohmic electrode layer 38 is formed on the nitride semiconductor layer 35 in the same manner as the ohmic electrode portion shown in FIG. 1, and constitutes the drain portion. Similarly to the case of the first ohmic electrode layer 38, a second ohmic electrode layer 41 is formed at a distance from the first ohmic electrode layer 38 to form a source portion.
  • description is abbreviate
  • the second dielectric film 39 is provided with an opening in the same manner as the ohmic electrode portion shown in FIG. 1, and a second metal wiring layer 42 is formed so as to contact the second ohmic electrode layer 41. .
  • a gate electrode layer 43 reaching the electron supply layer 34 through the opening of the first dielectric film 37 is formed. Is formed.
  • the first ohmic electrode layer 38 and the second ohmic electrode layer 41 constituting the drain portion and the source portion face each other, that is, both the ohmic electrode layers 38, 41, the length b from the central axis C at the portion of the first ohmic electrode layer 38 and the second ohmic electrode layer 41 that is in contact with the two-dimensional electron gas layer 36 in the direction intersecting with the extending direction of One direction from the central axis C in the lowermost portion of the opening for forming the first metal wiring layer 40 and the second metal wiring layer 42 in the dielectric film 39, that is, the portion facing both the ohmic electrode layers 38, 41, or the other direction
  • the opening of the second dielectric film 39 is opened so as to be smaller than the length a in the direction.
  • the first ohmic electrode layer 38 and the second ohmic electrode layer 38 are added between the first metal wiring layer 40 and the two-dimensional electron gas layer 36 and between the second metal wiring layer 42 and the two-dimensional electron gas layer 36.
  • the parasitic resistance due to the two ohmic electrode layer 41 can be reduced. That is, according to this embodiment, it is possible to realize a low-loss power device by suppressing an increase in on-resistance.
  • FIG. 4 is a cross-sectional structure diagram of an ohmic electrode portion in a compound semiconductor device according to the second embodiment.
  • FIG. 5 is a cross-sectional structure diagram of a HEMT using the structure shown in FIG.
  • the second dielectric film 39 and the first metal wiring layer 40 are the same as those in the first embodiment. Therefore, the same numbers as those in FIG.
  • the length b from the central axis C of the portion (indicated by the length 2b) of the first ohmic electrode layer 38 in contact with the two-dimensional electron gas layer 36 is the second dielectric film.
  • the second dielectric film is formed so that the length a in the one direction or the other direction from the central axis C at the lowermost portion (the portion indicated by the length A) of the opening for forming the first metal wiring layer 40 in 39 is the same. 39 is opened. Thereafter, a first metal wiring layer 40 is formed in the opening of the second dielectric film 39 so as to cover the opening and to be in contact with the first ohmic electrode layer 38.
  • the length b from the central axis C in the portion of the first ohmic electrode layer 38 in contact with the two-dimensional electron gas layer 36 is the second dielectric film 39 in the second dielectric film 39.
  • the opening of the second dielectric film 39 is opened so as to be the same as the length a in one direction or the other direction from the central axis C at the lowermost part of the opening for forming one metal wiring layer 40.
  • the first metal wiring layer 40 is formed. And the parasitic resistance R due to the first ohmic electrode layer 38 added between the two-dimensional electron gas layer 36 can be reduced.
  • FIG. 5 shows a cross-sectional view of a HEMT using the structure of the ohmic electrode portion shown in FIG.
  • the first ohmic electrode layer (drain portion) 38, the second dielectric film 39, the first metal wiring layer 40, the second ohmic electrode layer (source portion) 41, the second metal wiring layer 42, and the gate electrode layer 43 are formed by the first This is the same as in the embodiment. Therefore, the same numbers as those in FIG.
  • the opening of the second dielectric film 39 is opened so as to be the same as the length a.
  • the length b from the central axis C in the portion of the second ohmic electrode layer 41 that is in contact with the two-dimensional electron gas layer 36 is the first metal wiring layer 40 and the second metal wiring layer 42 in the second dielectric film 39.
  • the opening of the second dielectric film 39 is opened so as to be the same as the length a in one direction or the other direction from the central axis C at the lowermost portion of the opening for formation.
  • the first ohmic electrode layer 38 and the second ohmic electrode layer 38 are added between the first metal wiring layer 40 and the two-dimensional electron gas layer 36 and between the second metal wiring layer 42 and the two-dimensional electron gas layer 36.
  • the parasitic resistance due to the two ohmic electrode layer 41 can be reduced. That is, according to this embodiment, it is possible to realize a low-loss power device by suppressing an increase in on-resistance.
  • FIG. 6 is a cross-sectional structure diagram of an ohmic electrode portion in a compound semiconductor device according to the third embodiment.
  • FIG. 7 is a diagram showing the parasitic resistance of the ohmic electrode layer in the cross-sectional structure shown in FIG.
  • FIG. 8 is a cross-sectional view of a HEMT using the structure shown in FIG.
  • the first metal wiring layer 40 is the same as that in the first embodiment. Therefore, the same numbers as those in FIG.
  • the first ohmic electrode layer 45 is formed so as to cover an opening partly formed in the first dielectric film 37 and expose the electron supply layer 34 and to be in contact with the electron supply layer 34. is doing.
  • the length b from the central axis C in the portion (the portion indicated by the length 2 b) in contact with the electron supply layer 34 of the first ohmic electrode layer 45 is the first metal wiring layer 40 in the second dielectric film 39.
  • the lowermost portion of the opening for formation, that is, the portion facing the first ohmic electrode layer 45 (portion indicated by the length A) is made smaller than the length a in one direction or the other direction from the central axis C.
  • the opening of the second dielectric film 39 is opened.
  • the length b from the central axis C in the portion of the first ohmic electrode layer 45 in contact with the electron supply layer 34 is equal to the first metal in the second dielectric film 39.
  • the opening of the second dielectric film 39 is opened so as to be smaller than the length a in one direction or the other direction from the central axis C at the lowermost part of the opening for forming the wiring layer 40.
  • the length b from the central axis C in the portion of the first ohmic electrode layer 46 in contact with the electron supply layer 34 is the first metal wiring in the second dielectric film 39.
  • the parasitic resistance R due to the first ohmic electrode layer 46 added between the first metal wiring layer 40 and the electron supply layer 34 can be reduced.
  • FIG. 8 shows a cross-sectional structure diagram of the HEMT using the structure of the ohmic electrode part shown in FIG.
  • the two dielectric films 39, the first metal wiring layer 40, the second metal wiring layer 42, and the gate electrode layer 43 are the same as those in the first embodiment. Therefore, the same numbers as those in FIG.
  • the first ohmic electrode layer 45 is formed on the nitride semiconductor layer 35 in the same manner as the ohmic electrode portion shown in FIG. 6 to constitute the drain portion.
  • a second ohmic electrode layer 47 is formed at a distance from the first ohmic electrode layer 45 to form a source portion.
  • a length b from the central axis C in a portion (a portion indicated by a length 2b) of the first ohmic electrode layer 45 and the second ohmic electrode layer 47 that is in contact with the electron supply layer 34 is expressed as a second dielectric film.
  • 39 which is smaller than the length a in one direction or the other direction from the central axis C at the lowermost portion (the portion indicated by the length A) of the opening for forming the first metal wiring layer 40 and the second metal wiring layer 42. As described above, the opening of the second dielectric film 39 is opened.
  • the length b from the central axis C of the first ohmic electrode layer 45 and the portion in contact with the electron supply layer 34 of the second ohmic electrode layer 47 in the direction intersecting with the extending direction of 47 is the second dielectric film.
  • the opening of the second dielectric film 39 is opened so as to be smaller than the length a.
  • the first ohmic electrode layer 45 and the second ohmic electrode layer 45 added between the first metal wiring layer 40 and the two-dimensional electron gas layer 36 and between the second metal wiring layer 42 and the two-dimensional electron gas layer 36 are provided.
  • the parasitic resistance due to the two ohmic electrode layer 47 can be reduced. That is, according to this embodiment, it is possible to realize a low-loss power device by suppressing an increase in on-resistance.
  • FIG. 9 is a cross-sectional structure diagram of an ohmic electrode portion in a compound semiconductor device according to the fourth embodiment.
  • FIG. 10 is a cross-sectional structure diagram of a HEMT using the structure shown in FIG.
  • the second dielectric film 39 and the first metal wiring layer 40 are the same as those in the third embodiment. Therefore, the same numbers as those in FIG.
  • the length b from the central axis C in the width (the portion indicated by the length 2b) of the portion in contact with the electron supply layer 34 of the first ohmic electrode layer 45 is the second dielectric film.
  • the second dielectric film is formed so that the length a in the one direction or the other direction from the central axis C at the lowermost portion (the portion indicated by the length A) of the opening for forming the first metal wiring layer 40 in 39 is the same. 39 is opened. Thereafter, a first metal wiring layer 40 is formed in the opening of the second dielectric film 39 so as to cover the opening and to be in contact with the first ohmic electrode layer 45.
  • the length b from the central axis C in the portion in contact with the electron supply layer 34 in the first ohmic electrode layer 45 is the first metal in the second dielectric film 39.
  • the opening of the second dielectric film 39 is opened so as to be the same as the length a in one direction or the other direction from the central axis C at the lowermost part of the opening for forming the wiring layer 40.
  • the length b from the central axis C in the portion of the first ohmic electrode layer 46 in contact with the electron supply layer 34 is equal to the opening of the opening in the second dielectric film 39.
  • the first metal wiring layers 40 and 2 are formed.
  • the parasitic resistance R due to the first ohmic electrode layer 46 added between the dimensional electron gas layer 36 can be reduced.
  • FIG. 10 shows a cross-sectional structure diagram of a HEMT using the structure of the ohmic electrode portion shown in FIG.
  • the first ohmic electrode layer (drain portion) 45, the second dielectric film 39, the first metal wiring layer 40, the second ohmic electrode layer (source portion) 47, the second metal wiring layer 42, and the gate electrode layer 43 This is the same as in the embodiment. Therefore, the same numbers as those in FIG.
  • the lowermost part (the portion indicated by the length A) of the opening for forming the first metal wiring layer 40 and the second metal wiring layer 42 in the second dielectric film 39 is the first ohmic electrode layer. 38 and the second ohmic electrode layer 41 are opened with the same width as the width of the portion in contact with the electron supply layer 34 (the portion indicated by the length 2b).
  • the length b from the central axis C in the portion of the second ohmic electrode layer 47 that is in contact with the electron supply layer 34 is used for forming the first metal wiring layer 40 and the second metal wiring layer 42 in the second dielectric film 39.
  • the opening of the second dielectric film 39 is opened so as to be the same as the length a in one direction or the other direction from the central axis C at the lowermost part of the opening.
  • the first ohmic electrode layer 45 and the second ohmic electrode layer 45 added between the first metal wiring layer 40 and the two-dimensional electron gas layer 36 and between the second metal wiring layer 42 and the two-dimensional electron gas layer 36 are provided.
  • the parasitic resistance due to the two ohmic electrode layer 47 can be reduced. That is, according to this embodiment, it is possible to realize a low-loss power device by suppressing an increase in on-resistance.
  • the effect of reducing the ohmic electrode resistance is reduced as the range of measurement positions where a ⁇ b is increased, it is desirable that the range of measurement positions where a ⁇ b is small.
  • the compound semiconductor device of the present invention is 2 generated on the semiconductor substrate 31 at least at the heterojunction interface between the electron transit layer 33, the electron supply layer 34 formed on the electron transit layer 33, and the electron transit layer 33 and the electron supply layer 34.
  • the ohmic electrode layers 38, 41, 45, 47 have a connection part that is in contact with any one of the layers constituting the compound semiconductor layer 35, Regarding the direction intersecting the extending direction of the ohmic electrode layers 38, 41, 45, 47, the length from the central axis of the connection portion is one from the central axis at the lowest part of the opening of the dielectric film 39. It is characterized by being less than the length in the direction or the other direction.
  • the length from the central axis of the connection portion in the direction intersecting with the extending direction of the ohmic electrode layers 38, 41, 45, 47 is the lowermost portion of the opening of the dielectric film 39. Is set to a length in one direction or the other direction from the central axis.
  • the dielectric film 39 is added between the wiring layers 40 and 42 and the two-dimensional electron gas layer 36. Parasitic resistance due to the ohmic electrode layers 38, 41, 45, and 47 can be reduced.
  • the ohmic electrode layers 45 and 47 are in contact with the electron supply layer 34 of the compound semiconductor layer 35 at the connection portion.
  • the ohmic electrode layers 38 and 41 are in contact with the electron transit layer 33 of the compound semiconductor layer 35 at the connection portion.
  • the dielectric film 39 covering the ohmic electrode layers 38, 41, 45, 47 is a first dielectric film
  • a second dielectric film 37 is formed between a region of the ohmic electrode layers 38, 41, 45, 47 excluding the connection portion and the compound semiconductor layer 35.
  • etching is performed to remove unnecessary portions around the ohmic electrode layers 38, 41, 45, 47. In that case, the underlying pattern is also slightly etched.
  • the second dielectric film 37 is formed between the compound semiconductor layer 35 and the region of the ohmic electrode layers 38, 41, 45, 47 excluding the connection portion. Therefore, when the ohmic electrode layers 38, 41, 45, 47 are etched, the underlying compound semiconductor layer 35 is prevented from being etched by being protected by the second dielectric film 37.

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Abstract

　化合物半導体装置は、半導体基板上に、少なくとも、電子走行層(３３)と、電子供給層(３４)と、上記電子走行層(３３)と電子供給層(３４)とのヘテロ接合界面に発生する２次元電子ガス層(３６)とを含む化合物半導体層(３５)と、上記化合物半導体層(３５)上に形成されたオーミック電極層(３８)と、上記オーミック電極層(３８)を覆うと共に、上記オーミック電極層(３８)上の一部に開口を有する誘電膜(３９)と、上記開口を介してオーミック電極層(３８)に接触する配線層(４０)とを備え、上記オーミック電極層(３８)は上記化合物半導体層(３５)との接続部を有し、上記オーミック電極層(３８)の延在方向と交差する方向に関して、上記接続部の中心軸からの長さが、上記誘電膜(３９)が有する上記開口の最下部における上記中心軸から一方向または他方向の長さ以下である。

Description

化合物半導体装置
　この発明は、オーミック電極を備えた化合物半導体装置に関する。
　半導体パワーデバイスにおいては、シリコン半導体からなるＭＯＳＦＥＴ(Metal Oxide Semiconducture Field Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)などが主流であり、幅広く用いられている。近年、このようなシリコン半導体デバイスは物性性能限界に近づきつつあり、更なる高耐圧化,低オン抵抗化および高速化が困難になりつつある。
　現在、シリコンに変わる新たな半導体材料として、化合物半導体の一つである窒化ガリウム(ＧaＮ)への期待が高まっており、シリコンに比べて優れた物性値を有している。
　窒化ガリウムは、シリコンに比べて高い絶縁破壊電界、広いバンドギャップを有し、高耐圧化および低オン抵抗化が可能である。また、ＡlＧaＮ層とＧaＮ層とのヘテロ接合を利用したＨＥＭＴ(High speed Electron Mobility Transistor)構造によって、速い飽和電子速度および高いキャリア移動度を実現でき、高速スイッチングやスイッチング周波数の向上が可能である。そのために、シリコンパワーデバイスの限界を超えた低損失パワーデバイスの実現に向けて期待されている。
　以下、窒化ガリウム半導体を用いたＨＥＭＴについて、損失の一因であるオン抵抗の低減に着目して、従来技術の説明を行う。
　先ず、特許第５４５７２９２号公報(特許文献１)に開示された窒化物半導体装置においては、図１１に示すように、Ｓi基板１上に形成された窒化物半導体層積層体２上には、第１オーミック電極３および第２オーミック電極４が形成されている。そして、窒化物半導体層積層体２上には、第１オーミック電極３および第２オーミック電極４を覆うように絶縁膜(誘電膜)５が形成され、絶縁膜(誘電膜)５には第１,第２オーミック電極３,４を露出させる第１,第２開口部６,７が形成されている。さらに、絶縁膜(誘電膜)５上には第１,第２オーミック電極配線８,９が形成され、第１,第２開口部６,７を介して第１,第２オーミック電極３,４に接続されている。
　また、ＵＳ８０３５１２８号公報(特許文献２)に開示された半導体装置では、図１２に示すように、基板１１上にキャリア走行層１２およびキャリア供給層１３を形成し、キャリア供給層１３上にはソース電極(オーミック電極)１４が形成されている。そして、キャリア供給層１３上には、上記ソース電極１４を覆うようにパッシベーション膜(誘電膜)１５,ゲート絶縁膜(誘電膜)１６および層間絶縁膜(誘電膜)１７が形成され、パッシベーション膜１５,ゲート絶縁膜１６および層間絶縁膜１７にはソース電極１４を露出させる開口部１８が形成されている。さらに、層間絶縁膜１７上にはソース電極配線１９が形成されて、開口部１８を介してソース電極１４に接続されている。
　また、特開２００６‐１７３３８６号公報(特許文献３)に開示された半導体装置では、図１３に示すように、ＧaＮ基板２１上には、Ａl含有オーミック電極２２が形成されている。さらに、ＧaＮ基板２１上には、Ａl含有オーミック電極２２を覆うように絶縁層(誘電膜)２３が形成され、絶縁層(誘電膜)２３にはＡl含有オーミック電極２２を露出させる開口部２４が形成されている。そして、絶縁層(誘電膜)２３上にはバリアメタル層２５およびＡu配線電極２６が形成され、開口部２４を介してＡl含有オーミック電極２２に接続されている。
特許第５４５７２９２号公報 ＵＳ８０３５１２８号公報 特開２００６‐１７３３８６号公報
　しかしながら、上記従来の特許文献１に開示された窒化物半導体装置、特許文献２に開示された半導体装置、特許文献３に開示された半導体装置においては、以下のような問題がある。
　上記オン抵抗に寄与する要因としては、２次元電子ガス層(２ＤＥＧ：two dimensional electron gas)の抵抗や、オーミック電極と窒化物半導体層との接触抵抗およびその他の寄生抵抗が考えられる。そこで、上記オン抵抗の低減には、上記２次元電子ガス層の高濃度化や、オーミック電極と窒化物半導体層との接触抵抗およびその他の寄生抵抗の低抵抗化が、必要となる。
　上記２次元電子ガス層の高濃度化による効果や上記接触抵抗の低減に関しては、非特許文献や特許文献によって種々の改善提案がされている。しかしながら、素子構造による上記寄生抵抗の影響については非特許文献や特許文献を見る限り、考慮されてはいない。
　例えば、上記特許文献１,特許文献２および特許文献３において、図１１～図１３に示す断面構造から分かるように、窒化物半導体層と上記オーミック電極とが接触している幅(図中水平方向の長さ)に対して、上記オーミック電極上に形成された誘電膜の開口幅(図中水平方向の長さ)が小さい。尚、上記窒化物半導体層は、特許文献１の窒化物半導体層積層体２や、特許文献２のキャリア走行層１２およびキャリア供給層１３や、特許文献３のＧaＮ基板２１に相当する。また、上記誘電膜は、特許文献１の絶縁膜５や、特許文献２のパッシベーション膜１５および層間絶縁膜１７や、特許文献３の絶縁層２３に相当する。
　このような構造においては、図２に示すように、金属配線層４０と２次元電子ガス層３６との間に付加されるオーミック電極層３８による寄生抵抗Ｒによって、オン抵抗の増加を招くことになるという問題がある。
　そこで、この発明の課題は、オーミック電極により付加される寄生抵抗を低減することによってオン抵抗の上昇を抑制する化合物半導体装置を提供することにある。
　上記課題を解決するため、この発明の化合物半導体装置は、
　半導体基板上に、少なくとも、電子走行層と、上記電子走行層上に形成された電子供給層と、上記電子走行層と上記電子供給層とのヘテロ接合界面に発生する２次元電子ガス層とを含む化合物半導体層と、
　上記化合物半導体層上に形成されたオーミック電極層と、
　上記オーミック電極層を覆うと共に、上記オーミック電極層上の一部に開口を有する誘電膜と、
　上記誘電膜の上記開口を覆うと共に、上記開口を介して上記オーミック電極層に接触する配線層と
を備え、
　上記オーミック電極層は、その一部が上記化合物半導体層を構成する何れか一つの層と接触している接続部を有しており、
　上記オーミック電極層の延在方向と交差する方向に関して、上記接続部における中心軸からの長さが、上記誘電膜が有する上記開口の最下部における上記中心軸から一方向または他方向の長さ以下である
ことを特徴としている。
　また、一実施の形態の化合物半導体装置では、
　上記オーミック電極層は、上記接続部において上記化合物半導体層の上記電子供給層と接触している。
　また、一実施の形態の化合物半導体装置では、
　上記オーミック電極層は、上記接続部において上記化合物半導体層の上記電子走行層と接触している。
　また、一実施の形態の化合物半導体装置では、
　上記オーミック電極層を覆う誘電膜を、第１の誘電膜とした場合に、
　上記オーミック電極層における上記接続部を除く領域と上記化合物半導体層との間に、第２の誘電膜が形成されている。
　以上より明らかなように、この発明の化合物半導体装置は、上記オーミック電極層の延在方向と交差する方向に関して、上記接続部における中心軸からの長さが、上記誘電膜が有する上記開口の最下部における上記中心軸から一方向または他方向の長さ以下に設定している。
　したがって、上記接続部における中心軸からの長さを、上記誘電膜が有する上記開口の最下部における上記中心軸から一方向または他方向の長さ以下に設定した場合に、上記配線層と上記２次元電子ガス層との間に付加される上記オーミック電極層による寄生抵抗を、低減することができる。
　すなわち、この発明によれば、オン抵抗の上昇を抑制して、低損失パワーデバイスを実現することが可能になる。
この発明の化合物半導体装置におけるオーミック電極部の断面図である。 図１に示す構造でのオーミック電極層の寄生抵抗を示す図である。 図１に示す構造を用いたＨＥＭＴの断面図である。 図１とは異なるオーミック電極部の断面図である。 図４に示す構造を用いたＨＥＭＴの断面図である。 図１および図４とは異なるオーミック電極部の断面図である。 図６に示す構造でのオーミック電極層の寄生抵抗を示す図である。 図６に示す構造を用いたＨＥＭＴの断面図である。 図１,図４および図６とは異なるオーミック電極部の断面図である。 図９に示す構造を用いたＨＥＭＴの断面図である。 従来の窒化物半導体装置の断面図である。 従来の半導体装置の断面図である。 従来の半導体装置の断面図である。
　以下、この発明を図示の実施の形態により詳細に説明する。尚、各図は、この発明を理解するための簡略図であり、形状や膜厚等は実際のデバイスとは必ずしも一致しない。また、以下の各実施の形態において説明のために記述している材料や膜厚等の数値に関しては、飽くまでも一例である。
　・第１実施の形態
　図１は、本第１実施の形態の化合物半導体装置におけるオーミック電極部の断面構造図である。図２は、図１に示す断面構造でのオーミック電極層の寄生抵抗を示す図である。また、図３は、図１に示す構造を用いたＨＥＭＴの断面構造図である。
　本窒化物半導体装置においては、図１に示すように、基板(図示せず)上に、電子走行層３３,電子供給層３４がこの順に積層されて成る窒化物半導体層３５が形成されている。ここで、窒化物半導体層３５は、上記化合物半導体層の一例である。電子走行層３３はアンドープのＧaＮで形成され、電子供給層３４は電子走行層３３よりバンドギャップの広いアンドープのＡlＧaＮで形成されている。そして、電子走行層３３における電子供給層３４とのヘテロ接合界面には２次元電子ガスが発生し、上記ヘテロ接合界面近傍に２次元電子ガス層３６が形成されている。
　上記窒化物半導体層３５の表面には窒化膜から成る第１誘電膜３７が形成されており、第１誘電膜３７が部分的に開口されて、電子供給層３４が露出されている。ここで、第１誘電膜３７は、上記第２の誘電膜の一例である。さらに、窒化物半導体層３５における第１誘電膜３７の開口位置で、へテロ接合界面近傍に形成された２次元電子ガス層３６に到達する深さまで、電子走行層３３および電子供給層３４がエッチングされている。
　そして、上記第１誘電膜３７の開口部には、この開口部を覆い、且つ２次元電子ガス層３６に接触するように第１オーミック電極層３８が形成されている。第１オーミック電極層３８は、チタン(Ｔi)とアルミニウム(Ａl)とからなる積層金属層で形成されている。第１誘電膜３７上には、第１オーミック電極層３８を覆うように窒化膜からなる第２誘電膜３９が形成されており、第２誘電膜３９が部分的に開口されて、第１オーミック電極層３８が露出されている。ここで、第２誘電膜３９は、上記第１の誘電膜の一例である。
　その場合、上記第１オーミック電極層３８の２次元電子ガス層３６と接触している部分(長さ２ｂで示す部分)における中心軸Ｃからの長さｂが、第２誘電膜３９における上記開口部の最下部、つまり第１オーミック電極層３８に面している部分(長さＡで示す部分)における上記中心軸Ｃから一方向または他方向の長さａよりも小さくなるように、第２誘電膜３９の上記開口部を開口する。その後、第２誘電膜３９の上記開口部には、その開口部を覆い、且つ第１オーミック電極層３８に接触するように第１金属配線層４０が形成されている。
　以上のごとく、本窒化物半導体装置においては、第１オーミック電極層３８の２次元電子ガス層３６と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０形成用の開口部の最下部における上記中心軸Ｃから一方向または他方向の長さａよりも小さくなるように、第２誘電膜３９の上記開口部を開口している。こうすることによって、図２に示すように、第１オーミック電極層３８の２次元電子ガス層３６と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における上記開口部の最下部における上記中心軸Ｃから一方向または他方向の長さａよりも大きくなるように、第２誘電膜３９の上記開口部を開口している場合に比べ、第１金属配線層４０と２次元電子ガス層３６との間に付加される第１オーミック電極層３８による寄生抵抗Ｒを、低減することが可能になる。
　図３は、図１に示すオーミック電極部の構造を用いたＨＥＭＴの断面構造図を示す。ここで、図３においては、図１と同じ部材には同じ番号を付して、詳細な説明は省略する。
　本ＨＥＭＴにおいては、基板３１上に、バッファ層３２,電子走行層３３,電子供給層３４がこの順に積層されて窒化物半導体層３５が形成されている。
　そして、上記窒化物半導体層３５上に、図１に示すオーミック電極部の場合と同様にして第１オーミック電極層３８が形成されて、ドレイン部を構成している。また、第１オーミック電極層３８の場合と同様にして、第１オーミック電極層３８と間隔をおいて、第２オーミック電極層４１が形成されて、ソース部を構成している。尚、オーミック電極層の形成方法については、先に説明したので説明は省略する。
　上記第２誘電膜３９には、図１に示すオーミック電極部の場合と同様にして開口部が設けられ、第２オーミック電極層４１に接触するように第２金属配線層４２が形成されている。そして、第１オーミック電極層３８と第２オーミック電極層４１との間における第２誘電膜３９内には、第１誘電膜３７の開口部を介して電子供給層３４に至るゲート電極層４３が形成されている。
　以上のごとく、本実施の形態における上記ＨＥＭＴにおいては、ドレイン部およびソース部を構成する第１オーミック電極層３８と第２オーミック電極層４１とが互いに向かい合っている方向、つまり両オーミック電極層３８,４１の延在方向と交差する方向に関して、第１オーミック電極層３８および第２オーミック電極層４１の２次元電子ガス層３６と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０および第２金属配線層４２形成用の開口部の最下部、つまり両オーミック電極層３８,４１に面している部分における上記中心軸Ｃから一方向または他方向の長さａよりも小さくなるように、第２誘電膜３９の上記開口部を開口している。
　したがって、上記第１金属配線層４０と２次元電子ガス層３６との間、および、第２金属配線層４２と２次元電子ガス層３６の間に付加される、第１オーミック電極層３８および第２オーミック電極層４１による寄生抵抗を低減することができる。すなわち、本実施の形態によれば、オン抵抗の上昇を抑制して低損失パワーデバイスを実現することが可能になる。
　・第２実施の形態
　図４は、本第２実施の形態の化合物半導体装置におけるオーミック電極部の断面構造図である。図５は、図４に示す構造を用いたＨＥＭＴの断面構造図である。
　図４において、本第２実施の形態の化合物半導体装置における電子走行層３３,電子供給層３４,窒化物半導体層３５,２次元電子ガス層３６,第１誘電膜３７,第１オーミック電極層３８,第２誘電膜３９および第１金属配線層４０は、上記第１実施の形態の場合と同一である。したがって、図１と同じ番号を付して、詳細な説明は省略する。
　本窒化物半導体装置では、上記第１オーミック電極層３８の２次元電子ガス層３６と接触している部分(長さ２ｂで示す部分)における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０形成用の開口部の最下部(長さＡで示す部分)における上記中心軸Ｃから一方向または他方向の長さａと同じになるように、第２誘電膜３９の上記開口部を開口する。その後、第２誘電膜３９の上記開口部には、この開口部を覆い、且つ第１オーミック電極層３８に接触するように第１金属配線層４０が形成されている。
　以上のごとく、本窒化物半導体装置においては、上記第１オーミック電極層３８の２次元電子ガス層３６と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０形成用の開口部の最下部における上記中心軸Ｃから一方向または他方向の長さａと同じになるように、第２誘電膜３９の上記開口部を開口している。こうすることによって、図２に示すように、第１オーミック電極層３８の２次元電子ガス層３６と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における上記開口部の最下部における上記中心軸Ｃから一方向または他方向の長さａよりも大きくなるように、第２誘電膜３９の上記開口部を開口している場合に比べ、第１金属配線層４０と２次元電子ガス層３６との間に付加される第１オーミック電極層３８による寄生抵抗Ｒを、低減することが可能になる。
　図５は、図４に示すオーミック電極部の構造を用いたＨＥＭＴの断面構造図を示す。
　図５において、本第２実施の形態のＨＥＭＴにおける基板３１,バッファ層３２,電子走行層３３,電子供給層３４,窒化物半導体層３５,２次元電子ガス層３６,第１誘電膜３７,第１オーミック電極層(ドレイン部)３８,第２誘電膜３９,第１金属配線層４０,第２オーミック電極層(ソース部)４１,第２金属配線層４２およびゲート電極層４３は、上記第１実施の形態の場合と同一である。したがって、図３と同じ番号を付して、詳細な説明は省略する。
　但し、本ＨＥＭＴにおいては、上記第１オーミック電極層３８および第２オーミック電極層４１の２次元電子ガス層３６と接触している部分(長さ２ｂで示す部分)における中心軸Ｃからの長さｂを、第２誘電膜３９における第１金属配線層４０および第２金属配線層４２形成用の開口部の最下部(長さＡで示す部分)における上記中心軸Ｃから一方向または他方向の長さａと同じになるように、第２誘電膜３９の上記開口部を開口している。
　以上のごとく、本実施の形態における上記ＨＥＭＴにおいては、ドレイン部およびソース部を構成する第１オーミック電極層３８と第２オーミック電極層４１とが互いに向かい合っている方向に関して、第１オーミック電極層３８および第２オーミック電極層４１の２次元電子ガス層３６と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０および第２金属配線層４２形成用の開口部の最下部における上記中心軸Ｃから一方向または他方向の長さａと同じになるように、第２誘電膜３９の上記開口部を開口している。
　したがって、上記第１金属配線層４０と２次元電子ガス層３６との間、および、第２金属配線層４２と２次元電子ガス層３６の間に付加される、第１オーミック電極層３８および第２オーミック電極層４１による寄生抵抗を低減することができる。すなわち、本実施の形態によれば、オン抵抗の上昇を抑制して低損失パワーデバイスを実現することが可能になる。
　・第３実施の形態
　図６は、本第３実施の形態の化合物半導体装置におけるオーミック電極部の断面構造図である。図７は、図６に示す断面構造でのオーミック電極層の寄生抵抗を示す図である。また、図８は、図６に示す構造を用いたＨＥＭＴの断面構造図である。
　図６において、本第３実施の形態の化合物半導体装置における電子走行層３３,電子供給層３４,窒化物半導体層３５,２次元電子ガス層３６,第１誘電膜３７,第２誘電膜３９および第１金属配線層４０は、上記第１実施の形態の場合と同一である。したがって、図１と同じ番号を付して、詳細な説明は省略する。
　本窒化物半導体装置では、第１オーミック電極層４５を、第１誘電膜３７に部分的に形成されて電子供給層３４を露出させる開口部を覆い、且つ電子供給層３４に接触するように形成している。そして、第１オーミック電極層４５の電子供給層３４と接触している部分(長さ２ｂで示す部分)における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０形成用の開口部の最下部、つまり第１オーミック電極層４５に面している部分(長さＡで示す部分)における上記中心軸Ｃから一方向または他方向の長さａよりも小さくなるように、第２誘電膜３９の上記開口部を開口している。
　以上のごとく、本窒化物半導体装置においては、上記第１オーミック電極層４５の電子供給層３４と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０形成用の開口部の最下部における上記中心軸Ｃから一方向または他方向の長さａよりも小さくなるように、第２誘電膜３９の上記開口部を開口している。こうすることによって、図７に示すように、第１オーミック電極層４６の電子供給層３４と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０形成用の開口部の最下部における上記中心軸Ｃから一方向または他方向の長さａよりも大きくなるように、第２誘電膜３９の上記開口部を開口している場合に比べ、第１金属配線層４０と電子供給層３４との間に付加される第１オーミック電極層４６による寄生抵抗Ｒを、低減することが可能になる。
　図８は、図６に示すオーミック電極部の構造を用いたＨＥＭＴの断面構造図を示す。
　図８において、本第３実施の形態のＨＥＭＴにおける基板３１,バッファ層３２,電子走行層３３,電子供給層３４,窒化物半導体層３５,２次元電子ガス層３６,第１誘電膜３７,第２誘電膜３９,第１金属配線層４０,第２金属配線層４２およびゲート電極層４３は、上記第１実施の形態の場合と同一である。したがって、図１と同じ番号を付して、詳細な説明は省略する。
　但し、本ＨＥＭＴにおいては、上記窒化物半導体層３５上に、図６に示すオーミック電極部の場合と同様にして第１オーミック電極層４５が形成されて、ドレイン部を構成している。また、第１オーミック電極層４５の場合と同様にして、第１オーミック電極層４５と間隔をおいて、第２オーミック電極層４７が形成されて、ソース部を構成している。
　そして、上記第１オーミック電極層４５および第２オーミック電極層４７の電子供給層３４と接触している部分(長さ２ｂで示す部分)における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０および第２金属配線層４２形成用の開口部の最下部(長さＡで示す部分)における上記中心軸Ｃから一方向または他方向の長さａよりも小さくなるように、第２誘電膜３９の上記開口部を開口している。
　以上のごとく、本実施の形態における上記ＨＥＭＴにおいては、ドレイン部およびソース部を構成する第１オーミック電極層４５と第２オーミック電極層４７とが互いに向かい合っている方向、つまり両オーミック電極層４５,４７の延在方向と交差する方向に関して、第１オーミック電極層４５および第２オーミック電極層４７の電子供給層３４と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０および第２金属配線層４２形成用の開口部の最下部、つまり両オーミック電極層４５,４７に面している部分における上記中心軸Ｃから一方向または他方向の長さａよりも小さくなるように、第２誘電膜３９の上記開口部を開口している。
　したがって、上記第１金属配線層４０と２次元電子ガス層３６との間、および、第２金属配線層４２と２次元電子ガス層３６の間に付加される、第１オーミック電極層４５および第２オーミック電極層４７による寄生抵抗を低減することができる。すなわち、本実施の形態によれば、オン抵抗の上昇を抑制して低損失パワーデバイスを実現することが可能になる。
　・第４実施の形態
　図９は、本第４実施の形態の化合物半導体装置におけるオーミック電極部の断面構造図である。図１０は、図９に示す構造を用いたＨＥＭＴの断面構造図である。
　図９において、本第４実施の形態の化合物半導体装置における電子走行層３３,電子供給層３４,窒化物半導体層３５,２次元電子ガス層３６,第１誘電膜３７,第１オーミック電極層４５,第２誘電膜３９および第１金属配線層４０は、上記第３実施の形態の場合と同一である。したがって、図６と同じ番号を付して、詳細な説明は省略する。
　本窒化物半導体装置では、上記第１オーミック電極層４５の電子供給層３４と接触している部分の幅(長さ２ｂで示す部分)における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０形成用の開口部の最下部(長さＡで示す部分)における上記中心軸Ｃから一方向または他方向の長さａと同じになるように、第２誘電膜３９の上記開口部を開口する。その後、第２誘電膜３９の上記開口部には、その開口部を覆い、且つ第１オーミック電極層４５に接触するように第１金属配線層４０が形成されている。
　以上のごとく、本窒化物半導体装置においては、上記第１オーミック電極層４５における電子供給層３４と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０形成用の開口部の最下部における上記中心軸Ｃから一方向または他方向の長さａと同じになるように、第２誘電膜３９の上記開口部を開口している。こうすることによって、図７に示すように、第１オーミック電極層４６の電子供給層３４と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における上記開口部の最下部における上記中心軸Ｃから一方向または他方向の長さａよりも大きくなるように、第２誘電膜３９の上記開口部を開口している場合に比べ、第１金属配線層４０と２次元電子ガス層３６との間に付加される第１オーミック電極層４６による寄生抵抗Ｒを、低減することが可能になる。
　図１０は、図９に示すオーミック電極部の構造を用いたＨＥＭＴの断面構造図を示す。
　図１０において、本第４実施の形態のＨＥＭＴにおける基板３１,バッファ層３２,電子走行層３３,電子供給層３４,窒化物半導体層３５,２次元電子ガス層３６,第１誘電膜３７,第１オーミック電極層(ドレイン部)４５,第２誘電膜３９,第１金属配線層４０,第２オーミック電極層(ソース部)４７,第２金属配線層４２およびゲート電極層４３は、上記第３実施の形態の場合と同一である。したがって、図８と同じ番号を付して、詳細な説明は省略する。
　但し、本ＨＥＭＴにおいては、上記第２誘電膜３９における第１金属配線層４０および第２金属配線層４２形成用の開口部の最下部(長さＡで示す部分)を、第１オーミック電極層３８および第２オーミック電極層４１における電子供給層３４と接触している部分の幅(長さ２ｂで示す部分)と同じ幅で開口している。
　以上のごとく、本実施の形態における上記ＨＥＭＴにおいては、ドレイン部およびソース部を構成する第１オーミック電極層４５と第２オーミック電極層４７とが互いに向かい合っている方向に関して、第１オーミック電極層４５および第２オーミック電極層４７の電子供給層３４と接触している部分における中心軸Ｃからの長さｂが、第２誘電膜３９における第１金属配線層４０および第２金属配線層４２形成用の開口部の最下部における上記中心軸Ｃから一方向または他方向の長さａと同じになるように、第２誘電膜３９の上記開口部を開口している。
　したがって、上記第１金属配線層４０と２次元電子ガス層３６との間、および、第２金属配線層４２と２次元電子ガス層３６の間に付加される、第１オーミック電極層４５および第２オーミック電極層４７による寄生抵抗を低減することができる。すなわち、本実施の形態によれば、オン抵抗の上昇を抑制して低損失パワーデバイスを実現することが可能になる。
　尚、上記各実施の形態においては、上記両オーミック電極層３８,４５；４１,４７の延在方向での長さａと長さｂとの計測位置のうちの少なくとも１箇所での計測値が、ａ≧ｂであれば良いのである。但し、ａ＜ｂである計測位置の範囲が増えるとその分だけオーミック電極抵抗の低減効果が小さくなるので、ａ＜ｂである計測位置の範囲は少ない方が望ましい。
　以下、上述のことを纏めると、この発明の化合物半導体装置は、
　半導体基板３１上に、少なくとも、電子走行層３３と、上記電子走行層３３上に形成された電子供給層３４と、上記電子走行層３３と上記電子供給層３４とのヘテロ接合界面に発生する２次元電子ガス層３６とを含む化合物半導体層３５と、
　上記化合物半導体層３５上に形成されたオーミック電極層３８,４１,４５,４７と、
　上記オーミック電極層３８,４１,４５,４７を覆うと共に、上記オーミック電極層３８,４１,４５,４７上の一部に開口を有する誘電膜３９と、
　上記誘電膜３９の上記開口を覆うと共に、上記開口を介して上記オーミック電極層３８,４１,４５,４７に接触する配線層４０,４２と
を備え、
　上記オーミック電極層３８,４１,４５,４７は、その一部が上記化合物半導体層３５を構成する何れか一つの層と接触している接続部を有しており、
　上記オーミック電極層３８,４１,４５,４７の延在方向と交差する方向に関して、上記接続部における中心軸からの長さが、上記誘電膜３９が有する上記開口の最下部における上記中心軸から一方向または他方向の長さ以下である
ことを特徴としている。
　上記構成によれば、上記オーミック電極層３８,４１,４５,４７の延在方向と交差する方向に関して、上記接続部における中心軸からの長さが、上記誘電膜３９が有する上記開口の最下部における上記中心軸から一方向または他方向の長さ以下に設定している。こうして、上記誘電膜３９の上記開口における最下部の長さを、上記接続部の長さよりも小さく設定した場合に、上記配線層４０,４２と上記２次元電子ガス層３６との間に付加される上記オーミック電極層３８,４１,４５,４７による寄生抵抗を、低減することができる。
　したがって、この発明によれば、オン抵抗の上昇を抑制して、低損失パワーデバイスを実現することが可能になる。
　また、一実施の形態の化合物半導体装置では、
　上記オーミック電極層４５,４７は、上記接続部において上記化合物半導体層３５の上記電子供給層３４と接触している。
　また、一実施の形態の化合物半導体装置では、
　上記オーミック電極層３８,４１は、上記接続部において上記化合物半導体層３５の上記電子走行層３３と接触している。
　また、一実施の形態の化合物半導体装置では、
　上記オーミック電極層３８,４１,４５,４７を覆う誘電膜３９を、第１の誘電膜とした場合に、
　上記オーミック電極層３８,４１,４５,４７における上記接続部を除く領域と上記化合物半導体層３５との間に、第２の誘電膜３７が形成されている。
　上記オーミック電極層３８,４１,４５,４７をパターニングした後、上記オーミック電極層３８,４１,４５,４７周囲の不要部分を除去するためにエッチングが行われる。その場合に、下地のパターンも多少エッチングされてしまう。
　この実施の形態によれば、上記オーミック電極層３８,４１,４５,４７における上記接続部を除く領域と、上記化合物半導体層３５との間に、第２の誘電膜３７が形成されている。したがって、上記オーミック電極層３８,４１,４５,４７をエッチングする際に、上記第２の誘電膜３７によって保護されて、下地の上記化合物半導体層３５がエッチングされることが防止される。
３１…基板　　　　
３２…バッファ層
３３…電子走行層
３４…電子供給層
３５…窒化物半導体層
３６…２次元電子ガス層
３７…第１誘電膜
３８,４５,４６…第１オーミック電極層
３９…第２誘電膜
４０…第１金属配線層　　
４１,４７…第２オーミック電極層
４２…第２金属配線層
４３…ゲート電極層

Claims (4)

  1. 　半導体基板(３１)上に、少なくとも、電子走行層(３３)と、上記電子走行層(３３)上に形成された電子供給層(３４)と、上記電子走行層(３３)と上記電子供給層(３４)とのヘテロ接合界面に発生する２次元電子ガス層(３６)とを含む化合物半導体層(３５)と、
    　上記化合物半導体層(３５)上に形成されたオーミック電極層(３８,４１,４５,４７)と、
    　上記オーミック電極層(３８,４１,４５,４７)を覆うと共に、上記オーミック電極層(３８,４１,４５,４７)上の一部に開口を有する誘電膜(３９)と、
    　上記誘電膜(３９)の上記開口を覆うと共に、上記開口を介して上記オーミック電極層(３８,４１,４５,４７)に接触する配線層(４０,４２)と
    を備え、
    　上記オーミック電極層(３８,４１,４５,４７)は、その一部が上記化合物半導体層(３５)を構成する何れか一つの層と接触している接続部を有しており、
    　上記オーミック電極層(３８,４１,４５,４７)の延在方向と交差する方向に関して、上記接続部における中心軸からの長さが、上記誘電膜(３９)が有する上記開口の最下部における上記中心軸から一方向または他方向の長さ以下である
    ことを特徴とする化合物半導体装置。
  2. 　請求項１に記載の化合物半導体装置において、
    　上記オーミック電極層(４５,４７)は、上記接続部において上記化合物半導体層(３５)の上記電子供給層(３４)と接触している
    ことを特長とする化合物半導体装置。
  3. 　請求項１に記載の化合物半導体装置において、
    　上記オーミック電極層(３８,４１)は、上記接続部において上記化合物半導体層(３５)の上記電子走行層(３３)と接触している
    ことを特長とする化合物半導体装置。
  4. 　請求項１から請求項３までの何れか一つに記載の化合物半導体装置において、
    　上記オーミック電極層(３８,４１,４５,４７)を覆う誘電膜(３９)を、第１の誘電膜とした場合に、
    　上記オーミック電極層(３８,４１,４５,４７)における上記接続部を除く領域と上記化合物半導体層との間に、第２の誘電膜(３７)が形成されている
    ことを特長とする化合物半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329350A (ja) * 2006-06-08 2007-12-20 Matsushita Electric Ind Co Ltd 半導体装置
JP2011249439A (ja) * 2010-05-25 2011-12-08 Panasonic Corp 電界効果トランジスタ
JP2013098374A (ja) * 2011-11-01 2013-05-20 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2014029990A (ja) * 2012-06-29 2014-02-13 Sharp Corp 窒化物半導体装置の電極構造およびその製造方法並びに窒化物半導体電界効果トランジスタ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329350A (ja) * 2006-06-08 2007-12-20 Matsushita Electric Ind Co Ltd 半導体装置
JP2011249439A (ja) * 2010-05-25 2011-12-08 Panasonic Corp 電界効果トランジスタ
JP2013098374A (ja) * 2011-11-01 2013-05-20 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2014029990A (ja) * 2012-06-29 2014-02-13 Sharp Corp 窒化物半導体装置の電極構造およびその製造方法並びに窒化物半導体電界効果トランジスタ

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