JP6194869B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6194869B2
JP6194869B2 JP2014196498A JP2014196498A JP6194869B2 JP 6194869 B2 JP6194869 B2 JP 6194869B2 JP 2014196498 A JP2014196498 A JP 2014196498A JP 2014196498 A JP2014196498 A JP 2014196498A JP 6194869 B2 JP6194869 B2 JP 6194869B2
Authority
JP
Japan
Prior art keywords
electrode
semiconductor device
layer
insulating film
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014196498A
Other languages
English (en)
Other versions
JP2016072265A5 (ja
JP2016072265A (ja
Inventor
務 伊奈
務 伊奈
岡　徹
徹 岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2014196498A priority Critical patent/JP6194869B2/ja
Priority to US14/853,867 priority patent/US9831311B2/en
Priority to CN201510612562.6A priority patent/CN105470304B/zh
Publication of JP2016072265A publication Critical patent/JP2016072265A/ja
Publication of JP2016072265A5 publication Critical patent/JP2016072265A5/ja
Application granted granted Critical
Publication of JP6194869B2 publication Critical patent/JP6194869B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Description

本発明は、半導体装置およびその製造方法に関する。
半導体装置（半導体デバイス、半導体素子）を製造する技術として、オーミック性を有する電極（オーミック電極）を半導体層に形成する技術が知られている（例えば、特許文献１を参照）。一般的に、半導体層に形成されるオーミック電極には、半導体層に対する密着性を確保しつつ接触抵抗（コンタクト抵抗）を抑制することが要求される。
特開平７−２２１１０３号公報
従来、オーミック電極を形成した後にドライエッチングを実施する場合、ドライエッチングによってオーミック電極が損傷するため、オーミック電極のコンタクト抵抗が増大するという課題があった。また、このような課題を解決するために、オーミック電極を保護する保護層をドライエッチングに先立って形成する場合、保護層を形成するために製造コストが増大するという課題の他、保護層を形成する領域（設計マージン）を確保するために半導体装置の素子寸法が大きくなるという課題があった。そのほか、半導体装置およびその製造方法においては、省資源化、使い勝手の向上、耐久性の向上などが望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、半導体層と；前記半導体層の一部にオーミック接触する第１の電極と；前記半導体層の上から前記第１の電極の上にわたって形成され、前記第１の電極の外縁端より内側に開口部を有する絶縁膜と；前記第１の電極とは異なる位置において、前記絶縁膜および前記半導体層の少なくとも一方の上に形成された第２の電極と；前記第２の電極を構成する成分と同一の成分から成り、前記開口部を通じて前記第１の電極の上に形成されるとともに、前記第１の電極の上から前記絶縁膜上における前記第１の電極の前記外縁端より内側にわたって形成された第３の電極とを備える。この形態によれば、絶縁膜の上から第１の電極の上にわたって形成した電極層をドライエッチングによって第２の電極と第３の電極とに分断する製法を適用できる。このような製法を適用することによって、絶縁膜および第３の電極によって第１の電極をドライエッチングから保護できるため、第１の電極のオーミック性を十分に確保できる。また、絶縁膜によって第１の電極の外縁端を覆うため、第３の電極で第１の電極を覆い尽くす場合と比較して、第２の電極を形成する設計マージンによる素子寸法の拡大を抑制できる。したがって、製造コストの抑制および素子の微細化を実現しながら、第１の電極のオーミック性を十分に確保できる。
（２）上記形態の半導体装置において、前記絶縁膜は、前記半導体層の上から前記第１の電極の上にわたって形成された第１の絶縁層と、前記第１の絶縁層の上に形成された第２の絶縁層とを含んでもよい。この形態によれば、第１の絶縁層の特性と第２の絶縁層の特性との組み合わせによって、絶縁膜に要求される特性（例えば、界面準位、リーク電流、誘電率など）を実現できる。
（３）上記形態の半導体装置において、前記絶縁膜は、前記半導体層の上に形成された第１の絶縁層と、前記第１の絶縁層の上から前記第１の電極の上にわたって形成された第２の絶縁層とを含んでもよい。この形態によれば、第１の絶縁層を形成した後に第１の電極を形成する製法を適用できる。このような製法を適用することによって、第１の電極を形成する処理による汚染から、半導体層の表面を第１の絶縁層によって保護できるため、半導体層と絶縁膜との間における界面準位密度の増加に伴う界面特性の悪化を抑制できる。
（４）上記形態の半導体装置において、前記第１の絶縁層を構成する成分は、前記第２の絶縁層を構成する成分とは異なってもよい。この形態によれば、第１の絶縁層および第２の絶縁層の各成分に起因する特性の組み合わせによって、絶縁膜に要求される特性を実現できる。
（５）上記形態の半導体装置において、前記第１の電極は、ソース電極であり、前記第２の電極は、ゲート電極であってもよい。この形態によれば、トレンチＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）において、製造コストの抑制および素子寸法の抑制を実現しながら、ソース電極のオーミック性を十分に確保できる。
（６）上記形態の半導体装置において、前記半導体層は、ｐ型半導体層と；前記ｐ型半導体層に隣接し、前記第１の電極が形成された表面を有するｎ型半導体層とを含み、前記ｐ型半導体層の上に形成された第４の電極を更に備えてもよい。この形態によれば、第４の電極によってボディーダイオードを形成できる。
（７）上記形態の半導体装置において、前記第１の電極は、前記第４の電極に接触してもよい。この形態によれば、第４の電極を形成する設計マージンによる素子寸法の拡大を抑制できる。
（８）上記形態の半導体装置において、前記絶縁膜の前記開口部は、前記第４の電極の外縁端より内側に位置してもよい。この形態によれば、絶縁膜に開口部を形成する処理から、第１の電極のうち半導体層に接触する部分を、絶縁膜によって保護できるため、第１の電極の接触抵抗をいっそう抑制できる。
（９）上記形態の半導体装置において、前記半導体層は、窒化ガリウム（ＧａＮ）から主に成ってもよい。この形態によれば、窒化ガリウム系の半導体装置において、製造コストの抑制および素子寸法の抑制を実現しながら、第１の電極のオーミック性を十分に確保できる。
（１０）本発明の一形態によれば、半導体装置の製造方法が提供される。この製造方法は、半導体層を形成し；前記半導体層の一部にオーミック接触する第１の電極を形成し；前記半導体層の上から前記第１の電極の上にわたって絶縁膜を形成し；前記第１の電極の外縁端より内側において前記第１の電極を露出させる開口部を、前記絶縁膜に形成し；前記絶縁膜の上から前記第１の電極の上にわたって電極層を形成し；ドライエッチングによって前記電極層を、前記第１の電極とは異なる位置において、前記絶縁膜および前記半導体層の少なくとも一方の上に形成された第２の電極と、前記第１の電極の上から前記絶縁膜上における前記第１の電極の前記外縁端より内側にわたって形成された第３の電極とに分断する。この形態によれば、絶縁膜および第３の電極によって第１の電極をドライエッチングから保護できるため、第１の電極のオーミック性を十分に確保できる。また、絶縁膜によって第１の電極の外縁端を覆うため、第３の電極で第１の電極を覆い尽くす場合と比較して、第２の電極を形成する設計マージンによる素子寸法の拡大を抑制できる。したがって、製造コストの抑制および素子の微細化を実現しながら、第１の電極のオーミック性を十分に確保できる。
（１１）上記形態の製造方法において、前記第１の電極を形成する前に、前記絶縁膜の一部として、前記半導体層の上に第１の絶縁層を形成し；前記半導体層を露出させる第１の開口部を前記第１の絶縁層に形成し；前記第１の開口部から露出する前記半導体層の上に前記第１の電極を形成し、；前記第１の絶縁層の上から前記第１の電極の上にわたって、前記絶縁膜の一部として、第２の絶縁層を形成し；前記開口部として第２の開口部を前記第２の絶縁層に形成してもよい。この形態によれば、第１の電極を形成する処理による汚染から、半導体層の表面を第１の絶縁層によって保護できるため、半導体層と絶縁膜との間における界面準位密度の増加に伴う界面特性の悪化を抑制できる。
（１２）上記形態の製造方法において、前記第１の開口部を形成するマスクを、前記第１の電極を形成するマスクとして利用してもよい。この形態によれば、自己整合によって第１の電極を形成できるため、設計マージンによる素子寸法の拡大を抑制できる。また、自己整合によって、第１の電極を形成するマスクを別途作製する必要がないため、製造コストを抑制できる。
本願発明によれば、絶縁膜および第３の電極によって第１の電極をドライエッチングから保護できるため、第１の電極のオーミック性を十分に確保できる。また、絶縁膜によって第１の電極の外縁端を覆うため、第３の電極で第１の電極を覆い尽くす場合と比較して、第２の電極を形成する設計マージンによる素子寸法の拡大を抑制できる。したがって、製造コストおよび素子寸法を抑制しながら、第１の電極のオーミック性を十分に確保できる。
第１実施形態における半導体装置の構成を模式的に示す断面図である。 保護電極１４３を中心に半導体装置の構成を模式的に示す部分断面図である。 第１実施形態における半導体装置の製造方法を示す工程図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 第２実施形態における半導体装置の構成を模式的に示す断面図である。 第３実施形態における半導体装置の構成を模式的に示す断面図である。 第３実施形態における半導体装置の製造方法を示す工程図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 第４実施形態における半導体装置の構成を模式的に示す断面図である。 第４実施形態における半導体装置の製造方法を示す工程図である。 第５実施形態における半導体装置の構成を模式的に示す断面図である。 第６実施形態における半導体装置の構成を示す断面図である。 第７実施形態における半導体装置の構成を示す断面図である。 第７実施形態における半導体装置の製造方法を示す工程図である。 第８実施形態における半導体装置の構成を模式的に示す断面図である。 第９実施形態における半導体装置の構成を模式的に示す断面図である。
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１００は、縦型トレンチＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。
半導体装置１００は、基板１１０と、半導体層１１２と、半導体層１１４と、半導体層１１６とを備える。半導体装置１００は、これらの半導体層１１２，１１４，１１６に形成された構造として、トレンチ１２８を有する。半導体装置１００は、更に、絶縁膜１３０と、ソース電極１４１と、ゲート電極１４２と、保護電極１４３と、ドレイン電極１４５とを備える。
半導体装置１００の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に成る。本明細書の説明において、「窒化ガリウム（ＧａＮ）から主に成る」とは、モル分率において窒化ガリウム（ＧａＮ）を９０％以上含有することを意味する。本実施形態では、基板１１０は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。
半導体装置１００の半導体層１１２は、基板１１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる第１の半導体層である。本実施形態では、半導体層１１２は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１１２は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、半導体層１１２に含まれるケイ素（Ｓｉ）濃度の平均値は、約１．０×１０１６ｃｍ−３である。本実施形態では、半導体層１１２の厚さ（Ｚ軸方向の長さ）は、約１０μｍ（マイクロメートル）である。本実施形態では、半導体層１１２は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によって基板１１０の上に形成された層である。
半導体装置１００の半導体層１１４は、半導体層１１２の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる第２の半導体層である。本実施形態では、半導体層１１４は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１１４は、マグネシウム（Ｍｇ）をアクセプタ元素として含有するｐ型半導体である。本実施形態では、半導体層１１４に含まれるマグネシウム（Ｍｇ）濃度の平均値は、約１．０×１０１８ｃｍ−３である。本実施形態では、半導体層１１４の厚さ（Ｚ軸方向の長さ）は、約１．０μｍである。本実施形態では、半導体層１１４は、ＭＯＣＶＤによって半導体層１１２の上に形成された層である。
半導体装置１００の半導体層１１６は、半導体層１１４の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる第３の半導体層である。半導体層１１６は、トレンチ１２８に隣接する表面１１７を有する。本実施形態では、表面１１７は、＋Ｚ軸方向を向いた面である。本実施形態では、半導体層１１６は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１１６は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、半導体層１１６に含まれるケイ素（Ｓｉ）濃度の平均値は、約３．０×１０１８ｃｍ−３である。本実施形態では、半導体層１１６の厚さ（Ｚ軸方向の長さ）は、約０．３μｍである。本実施形態では、半導体層１１６は、ＭＯＣＶＤによって半導体層１１４の上に形成された層である。
半導体装置１００のトレンチ１２８は、半導体層１１６から半導体層１１４を貫通して半導体層１１２に至るまで、半導体層１１２，１１４，１１６の厚さ方向（−Ｚ軸方向）に落ち込んだ溝部である。本実施形態では、トレンチ１２８は、半導体層１１２，１１４，１１６に対するドライエッチングによって形成された構造である。
半導体装置１００の絶縁膜１３０は、電気絶縁性を有する膜である。絶縁膜１３０は、トレンチ１２８から半導体層１１６の表面１１７を通じてソース電極１４１の上にわたって形成されている。絶縁膜１３０は、ソース電極１４１の外縁端１４１ｅより内側に開口端１３０ｐを有する。本実施形態では、絶縁膜１３０は、二酸化ケイ素（ＳｉＯ２）から主に成る。本実施形態では、絶縁膜１３０は、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）によって形成された膜である。
半導体装置１００のソース電極１４１は、半導体層１１６の表面１１７の一部にオーミック接触する第１の電極である。ソース電極１４１の外縁端１４１ｅは、絶縁膜１３０に覆われている。本実施形態では、ソース電極１４１は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）した電極である。
半導体装置１００のゲート電極１４２は、絶縁膜１３０を介してトレンチ１２８に形成された第２の電極である。本実施形態では、ゲート電極１４２は、アルミニウム（Ａｌ）から主に成る。ゲート電極１４２に電圧が印加された場合、半導体層１１４に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極１４１とドレイン電極１４５との間に導通経路が形成される。
半導体装置１００のドレイン電極１４５は、基板１１０の−Ｚ軸方向側の表面に形成された電極である。ドレイン電極１４５は、基板１１０に対してオーミック接触する。本実施形態では、ドレイン電極１４５は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）した電極である。
図２は、保護電極１４３を中心に半導体装置１００の構成を模式的に示す部分断面図である。半導体装置１００の保護電極１４３は、絶縁膜１３０の開口端１３０ｐによって画定される開口部を通じてソース電極１４１の上に形成されるとともに、ソース電極１４１の上から絶縁膜１３０上におけるソース電極１４１の外縁端１４１ｅより内側にわたって形成された第３の電極である。保護電極１４３の外縁端１４３ｅは、絶縁膜１３０の開口端１３０ｐと、ソース電極１４１の外縁端１４１ｅとの間に位置する。保護電極１４３は、ゲート電極１４２を構成する成分と同一の成分から成る。本実施形態では、保護電極１４３は、アルミニウム（Ａｌ）から主に成る。
Ａ−２．半導体装置の製造方法
図３は、第１実施形態における半導体装置１００の製造方法を示す工程図である。まず、製造者は、表面１１７およびトレンチ１２８を有する半導体層１１２，１１４，１１６を形成する（工程Ｐ１１０）。
図４は、工程Ｐ１１０の製造途中にある半導体装置１００ａの構成を模式的に示す断面図である。本実施形態では、製造者は、ＭＯＣＶＤを用いて基板１１０の上に半導体層１１２，１１４，１１６を順に形成する。これによって、製造者は、基板１１０の上に半導体層１１２，１１４，１１６が順に形成された半導体装置１００ａを得る。半導体装置１００ａの半導体層１１６は、＋Ｚ軸方向を向いた表面である表面１１７を有する。
図５は、工程Ｐ１１０の製造途中にある半導体装置１００ｂの構成を模式的に示す断面図である。本実施形態では、製造者は、ドライエッチングによって半導体装置１００ａにトレンチ１２８を形成する。これによって、製造者は、トレンチ１２８が形成された半導体装置１００ｂを得る。半導体装置１００ｂは、表面１１７およびトレンチ１２８を有する半導体層１１２，１１４，１１６を備える。
図３の説明に戻り、半導体層１１２，１１４，１１６にトレンチ１２８を形成した後（工程Ｐ１１０）、製造者は、半導体層１１６の表面１１７の内側にソース電極１４１を形成する（工程Ｐ１３０）。本実施形態では、製造者は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）を行うことによって、ソース電極１４１を形成する。
図６は、工程Ｐ１３０の製造途中にある半導体装置１００ｃの構成を模式的に示す断面図である。本実施形態では、製造者は、半導体装置１００ｂの表面１１７にソース電極１４１を形成する。これによって、製造者は、表面１１７にソース電極１４１が形成された半導体装置１００ｃを得る。半導体装置１００ｃにおいて、ソース電極１４１の外縁端１４１ｅは、表面１１７上に位置する。
図３の説明に戻り、ソース電極１４１を形成した後（工程Ｐ１３０）、製造者は、トレンチ１２８から表面１１７を通じてソース電極１４１の上にわたって絶縁膜１３０を形成する（工程Ｐ１４０）。本実施形態では、製造者は、原子層堆積法（ＡＬＤ）によって、二酸化ケイ素（ＳｉＯ２）から主に成る絶縁膜１３０を形成する。
図７は、工程Ｐ１４０の製造途中にある半導体装置１００ｄの構成を模式的に示す断面図である。本実施形態では、製造者は、半導体装置１００ｃの＋Ｚ軸方向側における表面の全域にわたって、絶縁膜１３０を形成する。これによって、製造者は、＋Ｚ軸方向側における表面の全域にわたって絶縁膜１３０が形成された半導体装置１００ｄを得る。
図３の説明に戻り、絶縁膜１３０を形成した後（工程Ｐ１４０）、製造者は、ソース電極１４１の外縁端１４１ｅより内側においてソース電極１４１を露出させる開口部を、絶縁膜１３０に形成する（工程Ｐ１５０）。本実施形態では、製造者は、開口端１３０ｐによって画定される開口部を、ウェットエッチングによって絶縁膜１３０に形成する。
図８は、工程Ｐ１５０の製造途中にある半導体装置１００ｅの構成を模式的に示す断面図である。本実施形態では、製造者は、ウェットエッチングによって半導体装置１００ｄの絶縁膜１３０の一部を除去することによって、ソース電極１４１の外縁端１４１ｅより内側においてソース電極１４１を絶縁膜１３０から露出させる。これによって、製造者は、絶縁膜１３０に開口部が形成された半導体装置１００ｅを得る。半導体装置１００ｅの開口端１３０ｐは、ソース電極１４１の外縁端１４１ｅより内側に位置する。
図９は、工程Ｐ１６０の製造途中にある半導体装置１００ｆの構成を模式的に示す断面図である。絶縁膜１３０に開口部を形成した後（工程Ｐ１５０）、製造者は、トレンチ１２８における絶縁膜１３０の上から、表面１１７における絶縁膜１３０の上を通じて、絶縁膜１３０に開口部から露出するソース電極１４１の上にわたって、ゲート電極１４２および保護電極１４３の元となる電極層１４８を形成する（工程Ｐ１６０）。本実施形態では、製造者は、スパッタリング（sputtering）によって、アルミニウム（Ａｌ）から主に成る電極層１４８を、半導体装置１００ｅの＋Ｚ軸方向側における表面の全域にわたって形成する。これによって、製造者は、＋Ｚ軸方向側における表面の全域にわたって電極層１４８が形成された半導体装置１００ｆを得る。
図３の説明に戻り、電極層１４８を形成した後（工程Ｐ１６０）、製造者は、ドライエッチングによって電極層１４８をゲート電極１４２と保護電極１４３とに分断する（工程Ｐ１７０）。本実施形態では、製造者は、開口端１３０ｐと外縁端１４１ｅとの間からトレンチ１２８の手前までにわたる電極層１４８の一部をドライエッチングによって除去することによって、電極層１４８のうちドライエッチングで残された部分としてゲート電極１４２および保護電極１４３を形成する。ゲート電極１４２は、ドライエッチングによって残される電極層１４８の部分のうち、トレンチ１２８の内側から外側にわたる部分である。保護電極１４３は、ドライエッチングによって残される電極層１４８の部分のうち、ソース電極１４１の上から絶縁膜１３０上におけるソース電極１４１の外縁端１４１ｅより内側にわたる部分である。このように、保護電極１４３をソース電極１４１の上に残すことによって、ソース電極１４１はドライエッチングから保護される。
図１０は、工程Ｐ１７０の製造途中にある半導体装置１００ｇの構成を模式的に示す断面図である。本実施形態では、製造者は、ドライエッチングによって半導体装置１００ｆにおける電極層１４８の一部を除去することによって、電極層１４８をゲート電極１４２と保護電極１４３とに分断する。これによって、製造者は、ゲート電極１４２および保護電極１４３が形成された半導体装置１００ｇを得る。
図３の説明に戻り、ゲート電極１４２および保護電極１４３を形成した後（工程Ｐ１７０）、製造者は、基板１１０の−Ｚ軸方向側にドレイン電極１４５を形成する（工程Ｐ１８０）。本実施形態では、製造者は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）を行うことによって、ドレイン電極１４５を形成する。これらの工程を経て、半導体装置１００が完成する。
Ａ−３．効果
以上説明した第１実施形態によれば、絶縁膜１３０および保護電極１４３によってソース電極１４１をドライエッチングから保護できるため、ソース電極１４１のオーミック性を十分に確保できる。また、絶縁膜１３０によってソース電極１４１の外縁端１４１ｅを覆うため、保護電極１４３によってソース電極１４１を覆い尽くす場合と比較して、ゲート電極１４２を形成する設計マージンによる素子寸法の拡大を抑制できる。したがって、製造コストの抑制および素子の微細化を実現しながら、ソース電極１４１のオーミック性を十分に確保できる。
Ｂ．第２実施形態
図１１は、第２実施形態における半導体装置２００の構成を模式的に示す断面図である。半導体装置２００の絶縁膜２３０は、２層の絶縁層２３１，２３２から成る多層構造を有する。第２実施形態における半導体装置２００の構成は、多層構造を有する絶縁膜２３０を備える点を除き、第１実施形態の半導体装置１００と同様である。他の実施形態では、絶縁膜２３０は、３層以上の絶縁層から成る多層構造を有してもよい。
絶縁膜２３０の絶縁層２３１は、トレンチ１２８から表面１１７を通じてソース電極１４１の上にわたって形成された第１の絶縁層である。絶縁膜２３０の絶縁層２３２は、絶縁層２３１の上に形成された第２の絶縁層である。本実施形態では、絶縁層２３２は、絶縁層２３１の全域にわたって形成されている。
本実施形態では、絶縁層２３１を構成する成分は、絶縁層２３２を構成する成分とは異なる。本実施形態では、絶縁層２３１は、二酸化ケイ素（ＳｉＯ２）から主に成り、絶縁層２３２は、酸窒化ジルコニウム（ＺｒＯｘＮｙ（０．５≦ｘ≦３、０≦ｙ≦２））から主に成る。他の実施形態では、絶縁層２３２を構成する成分は、絶縁層２３１を構成する成分と同じであってもよい。
本実施形態では、絶縁層２３１を形成する手法は、絶縁層２３２を形成する手法とは異なる。本実施形態では、絶縁層２３１を形成する手法は、原子層堆積法（ＡＬＤ）であり、絶縁層２３２を形成する手法は、電子サイクロトロン共鳴スパッタ法（ＥＣＲ：Electron Cyclotron Resonance）である。
以上説明した第２実施形態によれば、第１実施形態と同様に、製造コストの抑制および素子の微細化を実現しながら、ソース電極１４１のオーミック性を十分に確保できる。また、絶縁層２３１の特性と絶縁層２３２の特性との組み合わせによって、絶縁膜２３０に要求される特性（例えば、界面準位、リーク電流、誘電率など）を実現できる。
Ｃ．第３実施形態
Ｃ−１．半導体装置の構成
図１２は、第３実施形態における半導体装置３００の構成を模式的に示す断面図である。第３実施形態における半導体装置３００の構成は、多層構造を有する絶縁膜３３０を備える点を除き、第２実施形態の半導体装置２００と同様である。半導体装置３００の絶縁膜３３０は、２層の絶縁層３３１，３３２から成る多層構造を有する。他の実施形態では、絶縁膜３３０は、３層以上の絶縁層から成る多層構造を有してもよい。
絶縁膜３３０の絶縁層３３１は、トレンチ１２８から表面１１７におけるソース電極１４１の外縁端１４１ｅにわたって形成された第１の絶縁層である。絶縁膜３３０の絶縁層３３２は、絶縁層３３１の上からソース電極１４１の上にわたって形成された第２の絶縁層である。絶縁層３３２は、ソース電極１４１の外縁端１４１ｅより内側に位置する開口端１３０ｐを有する。
本実施形態では、絶縁層３３１を構成する成分は、絶縁層３３２を構成する成分とは異なる。本実施形態では、絶縁層３３１は、二酸化ケイ素（ＳｉＯ２）から主に成り、絶縁層３３２は、酸窒化ジルコニウム（ＺｒＯｘＮｙ（０．５≦ｘ≦３、０≦ｙ≦２））から主に成る。他の実施形態では、絶縁層３３２を構成する成分は、絶縁層３３１を構成する成分と同じであってもよい。
本実施形態では、絶縁層３３１を形成する手法は、絶縁層３３２を形成する手法とは異なる。本実施形態では、絶縁層３３１を形成する手法は、原子層堆積法（ＡＬＤ）であり、絶縁層３３２を形成する手法は、電子サイクロトロン共鳴スパッタ法（ＥＣＲ）である。
Ｃ−２．半導体装置の製造方法
図１３は、第３実施形態における半導体装置３００の製造方法を示す工程図である。まず、製造者は、第１実施形態と同様に、表面１１７およびトレンチ１２８を有する半導体層１１２，１１４，１１６を形成する（工程Ｐ３１０）。これによって、製造者は、トレンチ１２８が形成された半導体装置１００ｂを得る（図５）。
半導体層１１２，１１４，１１６にトレンチ１２８を形成した後（工程Ｐ３１０）、製造者は、トレンチ１２８から表面１１７にわたって絶縁層３３１を形成する（工程Ｐ３２２）。本実施形態では、製造者は、原子層堆積法（ＡＬＤ）によって、二酸化ケイ素（ＳｉＯ２）から主に成る絶縁層３３１を形成する。
図１４は、工程Ｐ３２２の製造途中にある半導体装置３００ａの構成を模式的に示す断面図である。本実施形態では、製造者は、半導体装置１００ｂの＋Ｚ軸方向側における表面の全域にわたって、絶縁層３３１を形成する。これによって、製造者は、＋Ｚ軸方向側における表面の全域にわたって絶縁層３３１が形成された半導体装置３００ａを得る。
図１３の説明に戻り、絶縁層３３１を形成した後（工程Ｐ３２２）、製造者は、開口端１３１ｐによって画定される開口部を絶縁層３３１に形成する（工程Ｐ３２４）。開口端１３１ｐで画定される開口部は、表面１１７を露出させる第１の開口部である。
図１５は、工程Ｐ３２４の製造途中にある半導体装置３００ｂの構成を模式的に示す断面図である。本実施形態では、製造者は、フォトレジスト（Photoresist）によってマスク３９２を半導体装置３００ａの＋Ｚ軸方向側に形成する。マスク３９２は、開口端１３１ｐで画定される開口部を形成する位置に、開口端３９２ｐによって画定される開口部を有する。製造者は、マスク３９２を形成した後、ウェットエッチングによって半導体装置３００ａの絶縁層３３１の一部を除去することによって、表面１１７の一部を絶縁層３３１から露出させる。これによって、製造者は、開口端１３１ｐで画定される開口部が絶縁層３３１に形成された半導体装置３００ｂを得る。本実施形態では、製造者は、開口端１３１ｐで画定される開口部を形成するマスク３９２を、ソース電極１４１を形成するマスクとして利用するため、半導体装置３００ｂにマスク３９２を残した状態で後工程を実施する。
図１３の説明に戻り、絶縁層３３１に開口部を形成した後（工程Ｐ３２４）、製造者は、絶縁層３３１の開口部から露出する表面１１７の上に、ソース電極１４１を形成する（工程Ｐ３３０）。本実施形態では、製造者は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）を行うことによって、ソース電極１４１を形成する。
図１６は、工程Ｐ３３０の製造途中にある半導体装置３００ｃの構成を模式的に示す断面図である。本実施形態では、製造者は、マスク３９２が残された半導体装置３００ｂに対して、蒸着によってチタン（Ｔｉ）およびアルミニウム（Ａｌ）を順に堆積させることによって、ソース電極１４１を形成する。これによって、製造者は、表面１１７にソース電極１４１が形成された半導体装置３００ｃを得る。その後、製造者は、半導体装置３００ｃからマスク３９２を除去することによって、マスク３９２に堆積した電極材料を除去する。
図１３の説明に戻り、ソース電極１４１を形成した後（工程ｐ３３０）、製造者は、トレンチ１２８における絶縁層３３１の上から、表面１１７における絶縁層３３１の上を通じて、ソース電極１４１の上にわたって絶縁層３３２を形成する（工程Ｐ３４０）。本実施形態では、製造者は、電子サイクロトロン共鳴スパッタ法（ＥＣＲ）によって、酸窒化ジルコニウム（ＺｒＯｘＮｙ（０．５≦ｘ≦３、０≦ｙ≦２））から主に成る絶縁層３３２を形成する。
図１７は、工程Ｐ３４０の製造途中にある半導体装置３００ｄの構成を模式的に示す断面図である。本実施形態では、製造者は、マスク３９２を除去した半導体装置３００ｃの＋Ｚ軸方向側における表面の全域にわたって、絶縁層３３２を形成する。これによって、製造者は、＋Ｚ軸方向側における表面の全域にわたって絶縁層３３２が形成された半導体装置３００ｄを得る。
図１３の説明に戻り、絶縁層３３２を形成した後（工程Ｐ３４０）、製造者は、開口端１３０ｐによって画定される開口部を絶縁層３３２に形成する（工程Ｐ３５０）。本実施形態では、開口端１３０ｐで画定される開口部は、ソース電極１４１の外縁端１４１ｅより内側においてソース電極１４１を露出させる第２の開口部である。
図１８は、工程Ｐ３５０の製造途中にある半導体装置３００ｅの構成を模式的に示す断面図である。本実施形態では、製造者は、ウェットエッチングによって半導体装置３００ｄの絶縁層３３２の一部を除去することによって、ソース電極１４１の外縁端１４１ｅより内側においてソース電極１４１を絶縁層３３２から露出させる。これによって、製造者は、開口端１３０ｐで画定される開口部が絶縁層３３２に形成された半導体装置３００ｅを得る。開口端１３０ｐで画定される開口部は、ソース電極１４１の外縁端１４１ｅより内側においてソース電極１４１を露出させる。
図１３の説明に戻り、開口端１３０ｐを形成した後（工程Ｐ３５０）、製造者は、第１実施形態と同様に、電極層１４８を形成する工程Ｐ１６０からの工程を実施する。これらの工程を経て、半導体装置３００が完成する。
Ｃ−３．効果
以上説明した第３実施形態によれば、第１実施形態と同様に、製造コストの抑制および素子の微細化を実現しながら、ソース電極１４１のオーミック性を十分に確保できる。また、第２実施形態と同様に、絶縁層３３１の特性と絶縁層３３２の特性との組み合わせによって、絶縁膜３３０に要求される特性を実現できる。また、ソース電極１４１を形成する処理（工程Ｐ３３０）による汚染から、トレンチ１２８における半導体層１１４の表面を絶縁層３３１によって保護できるため、トレンチ１２８における半導体層１１４と絶縁膜３３０との間における界面準位密度の増加に伴う界面特性の悪化を抑制できる。また、自己整合によってソース電極１４１を形成できるため、設計マージンによる素子寸法の拡大を抑制できる。また、自己整合によって、ソース電極１４１を形成するマスクを別途作製する必要がないため、製造コストを抑制できる。
Ｄ．第４実施形態
Ｄ−１．半導体装置の構成
図１９は、第４実施形態における半導体装置４００の構成を模式的に示す断面図である。第４実施形態における半導体装置４００の構成は、ボディ電極４４４を形成するために各部の構造が異なる点を除き、第１実施形態の半導体装置１００と同様である。半導体装置４００は、半導体装置１００と異なる構成として、リセス４２９と、ボディ電極４４４と、絶縁膜４３０と、ソース電極４４１と、保護電極４４３とを備える。
半導体装置４００のリセス４２９は、表面１１７から半導体層１１６を貫通して半導体層１１４にわたって窪んだ凹部である。本実施形態では、リセス４２９は、半導体層１１４，１１６に対するドライエッチングによって形成された構造である。
半導体装置４００のボディ電極４４４は、リセス４２９に形成された第４の電極である。本実施形態では、ボディ電極４４４は、リセス４２９の内側から表面１１７にわたって形成されている。ボディ電極４４４は、半導体層１１６に隣接する半導体層１１４にオーミック接触する。本実施形態では、ボディ電極４４４は、パラジウム（Ｐｄ）から成る層を積層した後にアニール処理（熱処理）した電極である。
半導体装置４００のソース電極４４１は、ボディ電極４４４の外縁端４４４ｅより外側に形成されている点を除き、第１実施形態のソース電極１４１と同様である。ソース電極４４１の外縁端４４１ｅは、絶縁膜４３０に覆われている。
半導体装置４００の絶縁膜４３０は、第１実施形態の絶縁膜１３０と同様に形成された膜である。絶縁膜４３０は、トレンチ１２８から半導体層１１６の表面１１７を通じてソース電極４４１の上にわたって形成されている。絶縁膜４３０は、ソース電極４４１の外縁端４４１ｅより内側に開口端４３０ｐを有する。
半導体装置４００の保護電極４４３は、第１実施形態の保護電極１４３と同様に形成された第３の電極である。保護電極４４３は、絶縁膜４３０の開口端４３０ｐで画定される開口部を通じてソース電極４４１の上に形成されるとともに、ソース電極４４１の上から絶縁膜４３０上におけるソース電極４４１の外縁端４４１ｅより内側にわたって形成されている。
Ｄ−２．半導体装置の製造方法
図２０は、第４実施形態における半導体装置４００の製造方法を示す工程図である。まず、製造者は、ＭＯＣＶＤを用いて基板１１０の上に半導体層１１２，１１４，１１６を順に形成した後、ドライエッチングによってトレンチ１２８およびリセス４２９を形成する（工程Ｐ４１０）。
トレンチ１２８およびリセス４２９を形成した後（工程Ｐ４１０）、製造者は、リセス４２９にボディ電極４４４を形成する（工程Ｐ４３２）。本実施形態では、製造者は、パラジウム（Ｐｄ）から成る層を積層した後にアニール処理（熱処理）を行うことによって、ボディ電極４４４を形成する。
ボディ電極４４４を形成した後（工程Ｐ４３２）、製造者は、半導体層１１６の表面１１７にソース電極４４１を形成する（工程Ｐ４３４）。ソース電極４４１を形成する手法は、ボディ電極４４４の外側にソース電極４４１を形成する点を除き、第１実施形態と同様である。他の実施形態では、製造者は、ソース電極４４１を形成した後にボディ電極４４４を形成してもよい。
ソース電極４４１を形成した後（工程Ｐ４３４）、製造者は、第１実施形態に準じて、絶縁膜を形成する工程Ｐ１４０からの工程を実施することによって、ゲート電極１４２、保護電極４４３およびドレイン電極１４５を形成する。これらの工程を経て、半導体装置４００が完成する。
Ｄ−３．効果
以上説明した第４実施形態によれば、第１実施形態と同様に、製造コストの抑制および素子の微細化を実現しながら、ソース電極４４１のオーミック性を十分に確保できる。また、ボディ電極４４４によってボディーダイオードを形成できる。
Ｅ．第５実施形態
図２１は、第５実施形態における半導体装置５００の構成を模式的に示す断面図である。第５実施形態における半導体装置５００の構成は、ボディ電極４４４を形成するために各部の構造が異なる点を除き、第１実施形態の半導体装置１００と同様である。半導体装置５００は、半導体装置１００と異なる構成として、リセス４２９と、ボディ電極４４４と、絶縁膜５３０と、ソース電極５４１と、保護電極５４３とを備える。半導体装置５００のリセス４２９およびボディ電極４４４は、第４実施形態と同様である。
半導体装置５００のソース電極５４１は、半導体層１１６の表面１１７の上からボディ電極４４４の上にわたって形成されている点を除き、第１実施形態のソース電極１４１と同様である。ソース電極５４１の外縁端５４１ｅは、絶縁膜５３０に覆われている。
半導体装置５００の絶縁膜５３０は、第１実施形態の絶縁膜１３０と同様に形成された膜である。絶縁膜５３０は、トレンチ１２８から半導体層１１６の表面１１７を通じてソース電極５４１の上にわたって形成されている。絶縁膜５３０は、ソース電極５４１の外縁端５４１ｅより内側に開口端５３０ｐを有する。絶縁膜５３０の開口端５３０ｐは、ボディ電極４４４の外縁端４４４ｅより外側に位置する。
半導体装置５００の保護電極５４３は、第１実施形態の保護電極１４３と同様に形成された第３の電極である。保護電極５４３は、絶縁膜５３０の開口端５３０ｐで画定される開口部を通じてソース電極５４１の上に形成されるとともに、ソース電極５４１の上から絶縁膜５３０上におけるソース電極５４１の外縁端５４１ｅより内側にわたって形成されている。
以上説明した第５実施形態によれば、第１実施形態と同様に、製造コストの抑制および素子の微細化を実現しながら、ソース電極５４１のオーミック性を十分に確保できる。また、ソース電極５４１が表面１１７からボディ電極４４４の上にわたって形成されているため、ボディ電極４４４を形成する設計マージンによる素子寸法の拡大を抑制できる。また、ボディ電極４４４によってボディーダイオードを形成できる。
Ｆ．第６実施形態
図２２は、第６実施形態における半導体装置６００の構成を示す断面図である。第６実施形態における半導体装置６００の構成は、絶縁膜６３０を備える点を除き、第５実施形態の半導体装置５００と同様である。半導体装置６００の絶縁膜６３０は、ボディ電極４４４の外縁端４４４ｅより内側に開口端６３０ｐを有する点を除き、第５実施形態の絶縁膜５３０と同様である。
以上説明した第６実施形態によれば、第１実施形態と同様に、製造コストの抑制および素子の微細化を実現しながら、ソース電極５４１のオーミック性を十分に確保できる。また、ボディ電極４４４によってボディーダイオードを形成できる。また、ソース電極５４１が表面１１７からボディ電極４４４の上にわたって形成されているため、ボディ電極４４４を形成する設計マージンによる素子寸法の拡大を抑制できる。また、絶縁膜６３０の開口端６３０ｐがボディ電極４４４の外縁端４４４ｅより内側に位置することで、開口端６３０ｐで画定される開口部を絶縁膜６３０に形成する処理から、ソース電極５４１のうち表面１１７に接触する部分を、絶縁膜６３０によって保護できるため、ソース電極５４１の接触抵抗をいっそう抑制できる。
Ｇ．第７実施形態
Ｇ−１．半導体装置の構成
図２３は、第７実施形態における半導体装置７００の構成を示す断面図である。第７実施形態における半導体装置７００の構成は、絶縁膜７３０を備える点を除き、第５実施形態の半導体装置５００と同様である。半導体装置７００の絶縁膜７３０は、２層の絶縁層７３１，７３２から成る多層構造を有する。他の実施形態では、絶縁膜７３０は、３層以上の絶縁層から成る多層構造を有してもよい。
絶縁膜７３０の絶縁層７３１は、トレンチ１２８から表面１１７におけるソース電極５４１の外縁端５４１ｅにわたって形成された第１の絶縁層である。絶縁層７３１の開口端７３０ｐは、ボディ電極４４４の外縁端４４４ｅより内側に位置する。絶縁膜７３０の絶縁層７３２は、絶縁層７３１の上からソース電極５４１の上にわたって形成された第２の絶縁層である。絶縁層７３２は、ソース電極５４１の外縁端５４１ｅより内側に位置する開口端７３０ｐを有する。
本実施形態では、絶縁層７３１を構成する成分は、絶縁層７３２を構成する成分とは異なる。本実施形態では、絶縁層７３１は、二酸化ケイ素（ＳｉＯ２）から主に成り、絶縁層７３２は、酸窒化ジルコニウム（ＺｒＯｘＮｙ（０．５≦ｘ≦３、０≦ｙ≦２））から主に成る。他の実施形態では、絶縁層７３２を構成する成分は、絶縁層７３１を構成する成分と同じであってもよい。
本実施形態では、絶縁層７３１を形成する手法は、絶縁層７３２を形成する手法とは異なる。本実施形態では、絶縁層７３１を形成する手法は、原子層堆積法（ＡＬＤ）であり、絶縁層７３２を形成する手法は、電子サイクロトロン共鳴スパッタ法（ＥＣＲ）である。
Ｇ−２．半導体装置の製造方法
図２４は、第７実施形態における半導体装置７００の製造方法を示す工程図である。まず、製造者は、ＭＯＣＶＤを用いて基板１１０の上に半導体層１１２，１１４，１１６を順に形成した後、ドライエッチングによってトレンチ１２８およびリセス４２９を形成する（工程Ｐ７１０）。
トレンチ１２８およびリセス４２９を形成した後（工程Ｐ７１０）、製造者は、トレンチ１２８から表面１１７を通じてリセス４２９にわたって絶縁層７３１を形成する（工程Ｐ７２２）。本実施形態では、製造者は、原子層堆積法（ＡＬＤ）によって、二酸化ケイ素（ＳｉＯ２）から主に成る絶縁層７３１を形成する。
絶縁層７３１を形成した後（工程Ｐ７２２）、製造者は、表面１１７の一部およびリセス４２９を露出させる開口部を絶縁層７３１に形成する（工程Ｐ７２４）。本実施形態では、製造者は、リセス４２９を露出させる開口部を、ウェットエッチングによって絶縁層７３１に形成する。
リセス４２９を露出させる開口部を形成した後（工程Ｐ７２４）、製造者は、開口部から露出する表面１１７の上にボディ電極４４４を形成する（工程Ｐ７３０）。本実施形態では、製造者は、パラジウム（Ｐｄ）から成る層を積層した後にアニール処理（熱処理）を行うことによって、ボディ電極４４４を形成する。
ボディ電極４４４を形成した後（工程Ｐ７３０）、製造者は、第３実施形態に準じて、開口部を形成する工程Ｐ３２４からの工程を実施することによって、ソース電極５４１、絶縁層７３２、ゲート電極１４２、保護電極５４３およびドレイン電極１４５を形成する。これらの工程を経て、半導体装置７００が完成する。
Ｇ−３．効果
以上説明した第７実施形態によれば、第１実施形態と同様に、製造コストの抑制および素子の微細化を実現しながら、ソース電極５４１のオーミック性を十分に確保できる。また、第２実施形態と同様に、絶縁層７３１の特性と絶縁層７３２の特性との組み合わせによって、絶縁膜７３０に要求される特性を実現できる。また、ソース電極５４１を形成する処理（工程Ｐ３３０）による汚染から、トレンチ１２８における半導体層１１４の表面を絶縁層７３１によって保護できるため、トレンチ１２８における半導体層１１４と絶縁膜７３０との間における界面準位密度の増加に伴う界面特性の悪化を抑制できる。また、自己整合によってソース電極５４１を形成できるため、設計マージンによる素子寸法の拡大を抑制できる。また、自己整合によって、ソース電極５４１を形成するマスクを別途作製する必要がないため、製造コストを抑制できる。
また、ボディ電極４４４によってボディーダイオードを形成できる。また、ソース電極５４１が表面１１７からボディ電極４４４の上にわたって形成されているため、ボディ電極４４４を形成する設計マージンによる素子寸法の拡大を抑制できる。また、絶縁膜７３０の開口端７３０ｐがボディ電極４４４の外縁端４４４ｅより内側に位置することで、開口端７３０ｐで画定される開口部を絶縁膜７３０に形成する処理から、ソース電極５４１のうち表面１１７に接触する部分を、絶縁膜７３０によって保護できるため、ソース電極５４１の接触抵抗をいっそう抑制できる。
Ｈ．第８実施形態
図２５は、第８実施形態における半導体装置８００の構成を模式的に示す断面図である。図２５には、図１と同様にＸＹＺ軸が図示されている。半導体装置８００は、ＧａＮ系の半導体装置である。本実施形態では、半導体装置８００は、リセス構造を有する横型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）である。
半導体装置８００は、基板８１０と、半導体層８１２と、半導体層８１４と、半導体層８１６とを備える。半導体装置８００は、これらの半導体層８１２，８１４，８１６に形成された構造として、リセス８２８を有する。半導体装置８００は、更に、絶縁膜８３０と、ソース電極８４１と、ゲート電極８４２と、保護電極８４３，８４４と、ドレイン電極８４５とを備える。
半導体装置８００の基板８１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体である。本実施形態では、基板８１０は、ケイ素（Ｓｉ）から主に成る。
半導体装置８００の半導体層８１２は、基板８１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がるバッファ層である。本実施形態では、半導体層８１２は、窒化アルミニウム（ＡｌＮ）から主に成る比較的に薄いアンドープ層の上に、窒化ガリウム（ＧａＮ）から主に成る比較的に厚いアンドープ層を積層した多層構造を有する。本実施形態では、半導体層８１２は、ＭＯＣＶＤによって基板８１０の上に形成された層である。
半導体装置８００の半導体層８１４は、半導体層８１２の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がるキャリア走行層である。本実施形態では、半導体層８１４は、窒化ガリウム（ＧａＮ）から主に成るアンドープ層である。本実施形態では、半導体層８１４は、ＭＯＣＶＤによって半導体層８１２の上に形成された層である。
半導体装置８００の半導体層８１６は、半導体層８１４の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる障壁層である。半導体層８１６は、リセス８２８に隣接する表面８１７を有する。本実施形態では、表面８１７は、＋Ｚ軸方向を向いた面である。本実施形態では、半導体層８１６は、窒化アルミニウムガリウム（Ａｌ０．２５Ｇａ０．７５Ｎ）から主に成るアンドープ層である。半導体層８１６は、キャリア走行層である半導体層８１４より広い禁制帯幅を有し、半導体層８１４に対してキャリアを供給する。半導体層８１４と半導体層８１６とのヘテロ接合界面には、正の分極電荷の影響によって、半導体層８１４側に二次元ガスが発生する。本実施形態では、半導体層８１６は、ＭＯＣＶＤによって半導体層８１４の上に形成された層である。
半導体層８１６の材質は、窒化アルミニウムガリウム（ＡｌＧａＮ）に限らず、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化アルミニウムインジウムガリウム（ＡｌＧａＩｎＮ）など他の窒化物であってもよい。半導体層８１６は、アンドープ層に限らず、ドーピング層であってもよい。半導体層８１６は、単層に限らず、材質およびドーピング濃度の少なくとも一方が異なる複数の半導体層から成る半導体層であってもよく、例えば、ＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ／ＡｌＮなどの多層構造を有してもよい。他の実施形態では、半導体層８１４および半導体層８１６の上に、他の障壁層および他のキャリア走行層から成る構造が形成されていてもよい。
半導体装置８００のリセス８２８は、半導体層８１６を貫通して半導体層８１４にわたって窪んだ凹部である。本実施形態では、リセス８２８は、半導体層８１４，８１６に対するドライエッチングによって形成された構造である。リセス８２８の深さは、ゲート電極８４２にゲート電圧が印加されていない状態で、ソース電極８４１とゲート電極８４２との間の二次元電子ガスと、ゲート電極８４２とドレイン電極８４５との間の二次元電子ガスとが十分に分離されるように、設定されている。これによって、ゲート電極８４２にゲート電圧が印加されていない状態でソース電極８４１とドレイン電極８４５との間を流れる電流を抑制するノーマリーオフが実現される。
半導体装置８００の絶縁膜８３０は、電気絶縁性を有する膜である。絶縁膜８３０は、表面８１７およびリセス８２８からソース電極８４１およびドレイン電極８４５の上にわたって形成されている。絶縁膜８３０は、ソース電極８４１の外縁端８４１ｅより内側に開口端８３１ｐを有する。絶縁膜８３０は、ドレイン電極８４５の外縁端８４５ｅより内側に開口端８３５ｐを有する。本実施形態では、絶縁膜８３０は、二酸化ケイ素（ＳｉＯ２）から主に成る。本実施形態では、絶縁膜８３０は、第１実施形態の絶縁膜１３０と同様に形成された膜である。
半導体装置８００のソース電極８４１は、半導体層８１６の表面８１７の一部にオーミック接触する第１の電極である。ソース電極８４１の外縁端８４１ｅは、絶縁膜８３０に覆われている。本実施形態では、ソース電極８４１は、第１実施形態のソース電極１４１と同様に形成された電極である。
半導体装置８００のゲート電極８４２は、絶縁膜８３０を介して、リセス８２８からその周辺の表面８１７にわたって連続的に形成された第２の電極である。本実施形態では、ゲート電極８４２は、第１実施形態のゲート電極１４２と同様に形成された電極である。
半導体装置８００のドレイン電極８４５は、半導体層８１６の表面８１７のうちソース電極８４１からゲート電極８４２より離れた部分にオーミック接触する第１の電極である。ドレイン電極８４５の外縁端８４５ｅは、絶縁膜８３０に覆われている。本実施形態では、ドレイン電極８４５は、ソース電極８４１と同様に形成された電極である。
半導体装置８００の保護電極８４３は、絶縁膜８３０の開口端８３１ｐによって画定される開口部を通じてソース電極８４１の上に形成されるとともに、ソース電極８４１の上から絶縁膜８３０上におけるソース電極８４１の外縁端８４１ｅより内側にわたって形成された第３の電極である。保護電極８４３の外縁端８４３ｅは、絶縁膜８３０の開口端８３１ｐと、ソース電極８４１の外縁端８４１ｅとの間に位置する。保護電極８４３は、ゲート電極８４２を構成する成分と同一の成分から成る。保護電極８４３は、第１実施形態の保護電極１４３と同様に形成された電極である。
半導体装置８００の保護電極８４４は、絶縁膜８３０の開口端８３５ｐによって画定される開口部を通じてドレイン電極８４５の上に形成されるとともに、ドレイン電極８４５の上から絶縁膜８３０上におけるドレイン電極８４５の外縁端８４５ｅより内側にわたって形成された第３の電極である。保護電極８４４の外縁端８４４ｅは、絶縁膜８３０の開口端８３５ｐと、ドレイン電極８４５の外縁端８４５ｅとの間に位置する。保護電極８４４は、ゲート電極８４２を構成する成分と同一の成分から成る。保護電極８４４は、保護電極８４３と同様に形成された電極である。
以上説明した第８実施形態によれば、第１実施形態と同様に、絶縁膜８３０および保護電極８４３によってソース電極８４１をドライエッチングから保護できるため、ソース電極８４１のオーミック性を十分に確保できる。また、絶縁膜８３０および保護電極８４４によってドレイン電極８４５をドライエッチングから保護できるため、ドレイン電極８４５のオーミック性を十分に確保できる。また、絶縁膜８３０によってソース電極８４１の外縁端８４１ｅおよびドレイン電極８４５の外縁端８４５ｅを覆うため、保護電極８４３によってソース電極８４１を覆い尽くすとともに保護電極８４４によってドレイン電極８４５を覆い尽くす場合と比較して、ゲート電極８４２を形成する設計マージンによる素子寸法の拡大を抑制できる。したがって、製造コストの抑制および素子の微細化を実現しながら、ソース電極８４１およびドレイン電極８４５のオーミック性を十分に確保できる。
Ｉ．第９実施形態
図２６は、第９実施形態における半導体装置９００の構成を模式的に示す断面図である。図２６には、図１と同様にＸＹＺ軸が図示されている。半導体装置９００は、ＧａＮ系の半導体装置である。本実施形態では、半導体装置９００は、横型ＨＦＥＴ（Heterostructure Field-Effect Transistor）である。
半導体装置９００は、半導体層８１４，８１６にリセス８２８が形成されていない点、絶縁膜８３０とは異なる絶縁膜９３０が形成されている点、ゲート電極８４２とは異なるゲート電極９４２が形成されている点を除き、第８実施形態の半導体装置８００と同様である。
半導体装置９００の絶縁膜９３０は、半導体層８１６の表面８１７からソース電極８４１およびドレイン電極８４５の上にわたって形成され、ソース電極８４１とドレイン電極８４５との間に開口端９３２ｐによって画定される開口部を有する点を除き、第８実施形態の絶縁膜８３０と同様である。
半導体装置９００のゲート電極９４２は、絶縁膜９３０の開口端９３２ｐによって画定される開口部を通じて半導体層８１６の上に形成されるとともに、半導体層８１６の上から絶縁膜９３０の上にわたって形成されている点を除き、第８実施形態のゲート電極８４２と同様である。
以上説明した第９実施形態によれば、第８実施形態と同様に、製造コストの抑制および素子の微細化を実現しながら、ソース電極８４１およびドレイン電極８４５のオーミック性を十分に確保できる。
Ｊ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
本発明が適用される半導体装置は、上述の実施形態で説明した縦型トレンチＭＯＳＦＥＴ、横型ＭＩＳＦＥＴおよび横型ＨＦＥＴに限られず、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などであってもよい。
上述の実施形態において、基板の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、サファイア（Ａｌ２Ｏ３）および炭化ケイ素（ＳｉＣ）などのいずれであってもよい。上述の実施形態において、各半導体層の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）およびヒ化ガリウム（ＧａＡｓ）などのいずれであってもよい。
上述の実施形態において、ｎ型半導体層に含まれるドナーは、ケイ素（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。
上述の実施形態において、ｐ型半導体層に含まれるアクセプタは、マグネシウム（Ｍｇ）に限らず、亜鉛（Ｚｎ）、炭素（Ｃ）などであってもよい。
上述の実施形態において、絶縁膜の材質は、電気絶縁性を有する材質であればよく、二酸化ケイ素（ＳｉＯ２）の他、窒化ケイ素（ＳｉＮｘ）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸窒化ケイ素（ＳｉＯＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）などの少なくとも１つであってもよい。絶縁膜は、単層であってもよいし、２層以上であってもよい。絶縁膜を形成する手法は、ＡＬＤに限らず、ＥＣＲスパッタおよびプラズマＣＶＤなどの他の手法であってもよい。
上述の実施形態において、各電極の材質は、上述の材質に限らず、他の材質であってもよい。
上述の実施形態４〜７において、ボディ電極４４４は、リセス４２９に形成された第４の電極であると記載しているが、例えば、半導体層１１４の一部に、半導体層１１６をイオン注入や拡散などによって形成し、リセス４２９を形成することなく、半導体層１１６に隣接する半導体層１１４の上にボディ電極４４４を形成してもよい。
１００，１００ａ〜１００ｇ…半導体装置
１１０…基板
１１２…半導体層
１１４…半導体層（ｐ型半導体層）
１１６…半導体層（ｎ型半導体層）
１１７…表面
１２８…トレンチ
１３０…絶縁膜
１３０ｐ…開口端
１３１ｐ…開口端
１４１…ソース電極
１４１ｅ…外縁端
１４２…ゲート電極
１４３…保護電極
１４３ｅ…外縁端
１４５…ドレイン電極
１４８…電極層
２００…半導体装置
２３０…絶縁膜
２３１，２３２…絶縁層
３００，３００ａ〜３００ｅ…半導体装置
３３０…絶縁膜
３３１，３３２…絶縁層
３９２…マスク
３９２ｐ…開口端
４００…半導体装置
４２９…リセス
４３０…絶縁膜
４３０ｐ…開口端
４４１…ソース電極
４４１ｅ…外縁端
４４３…保護電極
４４４…ボディ電極
４４４ｅ…外縁端
５００…半導体装置
５３０…絶縁膜
５３０ｐ…開口端
５４１…ソース電極
５４１ｅ…外縁端
５４３…保護電極
６００…半導体装置
６３０…絶縁膜
６３０ｐ…開口端
７００…半導体装置
７３０…絶縁膜
７３０ｐ…開口端
７３１，７３２…絶縁層
８００…半導体装置
８１０…基板
８１２，８１４，８１６…半導体層
８１７…表面
８２８…リセス
８３０…絶縁膜
８３１ｐ，８３５ｐ…開口端
８４１…ソース電極
８４１ｅ…外縁端
８４２…ゲート電極
８４３…保護電極
８４３ｅ…外縁端
８４４…保護電極
８４４ｅ…外縁端
８４５…ドレイン電極
８４５ｅ…外縁端
９００…半導体装置
９３０…絶縁膜
９３２ｐ…開口端
９４２…ゲート電極

Claims (12)

  1. 半導体装置であって、
    半導体層と、
    前記半導体層の一部にオーミック接触する第１の電極と、
    前記半導体層の上から前記第１の電極の上にわたって形成され、前記第１の電極の外縁端より内側に開口部を有する絶縁膜と、
    前記第１の電極とは異なる位置において、前記絶縁膜および前記半導体層の少なくとも一方の上に形成された第２の電極と、
    前記第２の電極を構成する成分と同一の成分から成り、前記開口部を通じて前記第１の電極の上に形成されるとともに、前記第１の電極の上から前記絶縁膜上における前記第１の電極の前記外縁端より内側にわたって形成された第３の電極と
    を備える半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記絶縁膜は、
    前記半導体層の上から前記第１の電極の上にわたって形成された第１の絶縁層と、
    前記第１の絶縁層の上に形成された第２の絶縁層と
    を含む、半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記絶縁膜は、
    前記半導体層の上に形成された第１の絶縁層と、
    前記第１の絶縁層の上から前記第１の電極の上にわたって形成された第２の絶縁層と
    を含む、半導体装置。
  4. 前記第１の絶縁層を構成する成分は、前記第２の絶縁層を構成する成分とは異なる、請求項２または請求項３に記載の半導体装置。
  5. 請求項１から請求項４までのいずれか一項に記載の半導体装置であって、
    前記第１の電極は、ソース電極であり、
    前記第２の電極は、ゲート電極である、半導体装置。
  6. 請求項１から請求項５までのいずれか一項に記載の半導体装置であって、
    前記半導体層は、
    ｐ型半導体層と、
    前記ｐ型半導体層に隣接し、前記第１の電極が形成された表面を有するｎ型半導体層と
    を含み、
    前記ｐ型半導体層の上に形成された第４の電極を更に備える半導体装置。
  7. 前記第１の電極は、前記第４の電極に接触する、請求項６に記載の半導体装置。
  8. 前記絶縁膜の前記開口部は、前記第４の電極の外縁端より内側に位置する、請求項７に記載の半導体装置。
  9. 前記半導体層は、窒化ガリウム（ＧａＮ）から主に成る、請求項１から請求項８までのいずれか一項に記載の半導体装置。
  10. 半導体装置の製造方法であって、
    半導体層を形成し、
    前記半導体層の一部にオーミック接触する第１の電極を形成し、
    前記半導体層の上から前記第１の電極の上にわたって絶縁膜を形成し、
    前記第１の電極の外縁端より内側において前記第１の電極を露出させる開口部を、前記絶縁膜に形成し、
    前記絶縁膜の上から前記第１の電極の上にわたって電極層を形成し、
    ドライエッチングによって前記電極層を、前記第１の電極とは異なる位置において、前記絶縁膜および前記半導体層の少なくとも一方の上に形成された第２の電極と、前記第１の電極の上から前記絶縁膜上における前記第１の電極の前記外縁端より内側にわたって形成された第３の電極とに分断する、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法であって、
    前記第１の電極を形成する前に、前記絶縁膜の一部として、前記半導体層の上に第１の絶縁層を形成し、
    前記半導体層を露出させる第１の開口部を前記第１の絶縁層に形成し、
    前記第１の開口部から露出する前記半導体層の上に前記第１の電極を形成し、
    前記第１の絶縁層の上から前記第１の電極の上にわたって、前記絶縁膜の一部として、第２の絶縁層を形成し、
    前記開口部として第２の開口部を前記第２の絶縁層に形成する、半導体装置の製造方法。
  12. 前記第１の開口部を形成するマスクを、前記第１の電極を形成するマスクとして利用する、請求項１１に記載の半導体装置の製造方法。
JP2014196498A 2014-09-26 2014-09-26 半導体装置およびその製造方法 Active JP6194869B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014196498A JP6194869B2 (ja) 2014-09-26 2014-09-26 半導体装置およびその製造方法
US14/853,867 US9831311B2 (en) 2014-09-26 2015-09-14 Semiconductor device and method of manufacturing the same
CN201510612562.6A CN105470304B (zh) 2014-09-26 2015-09-23 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014196498A JP6194869B2 (ja) 2014-09-26 2014-09-26 半導体装置およびその製造方法

Publications (3)

Publication Number Publication Date
JP2016072265A JP2016072265A (ja) 2016-05-09
JP2016072265A5 JP2016072265A5 (ja) 2017-01-12
JP6194869B2 true JP6194869B2 (ja) 2017-09-13

Family

ID=55585341

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014196498A Active JP6194869B2 (ja) 2014-09-26 2014-09-26 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US9831311B2 (ja)
JP (1) JP6194869B2 (ja)
CN (1) CN105470304B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6791083B2 (ja) * 2017-09-28 2020-11-25 豊田合成株式会社 半導体装置の製造方法
JP6927116B2 (ja) * 2018-03-28 2021-08-25 豊田合成株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2103419A (en) * 1981-08-04 1983-02-16 Siliconix Inc Field effect transistor with metal source
JPS6237965A (ja) * 1985-08-13 1987-02-18 Tdk Corp 縦形半導体装置およびその製造方法
JPH023980A (ja) * 1988-06-22 1990-01-09 Nissan Motor Co Ltd 縦型電界効果トランジスタ
JPH06120356A (ja) * 1992-10-01 1994-04-28 Fujitsu Ltd 半導体装置及びその製造方法
JP3154364B2 (ja) 1994-01-28 2001-04-09 日亜化学工業株式会社 ｎ型窒化ガリウム系化合物半導体層の電極及びその形成方法
EP0622858B2 (en) 1993-04-28 2004-09-29 Nichia Corporation Gallium nitride-based III-V group compound semiconductor device and method of producing the same
JP2637937B2 (ja) * 1995-01-30 1997-08-06 関西日本電気株式会社 電界効果トランジスタの製造方法
JP5420157B2 (ja) * 2007-06-08 2014-02-19 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US9099433B2 (en) * 2012-04-23 2015-08-04 Freescale Semiconductor, Inc. High speed gallium nitride transistor devices
JP6007769B2 (ja) * 2012-12-14 2016-10-12 豊田合成株式会社 半導体装置
US9685345B2 (en) * 2013-11-19 2017-06-20 Nxp Usa, Inc. Semiconductor devices with integrated Schottky diodes and methods of fabrication

Also Published As

Publication number Publication date
CN105470304B (zh) 2018-09-14
US20160093703A1 (en) 2016-03-31
US9831311B2 (en) 2017-11-28
CN105470304A (zh) 2016-04-06
JP2016072265A (ja) 2016-05-09

Similar Documents

Publication Publication Date Title
KR102065115B1 (ko) Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
JP6341077B2 (ja) 半導体装置の製造方法
JP5597581B2 (ja) 窒化物半導体装置及びその製造方法
TW201830707A (zh) 半導體裝置之製造方法
US10784361B2 (en) Semiconductor device and method for manufacturing the same
JP2008277640A (ja) 窒化物半導体素子
JP2011198837A (ja) 半導体装置およびその製造方法
JP6272557B2 (ja) 窒化物半導体電界効果トランジスタ
JP5468301B2 (ja) 窒化物半導体装置および窒化物半導体装置製造方法
US10243049B2 (en) Nitride semiconductor device
KR20210074871A (ko) 반도체 장치 및 그 제조 방법
JP5827529B2 (ja) 窒化物半導体装置およびその製造方法
JP2014045174A (ja) 窒化物半導体装置
JP6762977B2 (ja) 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
US10497572B2 (en) Method for manufacturing semiconductor device
WO2014003047A1 (ja) 窒化物半導体装置の電極構造およびその製造方法並びに窒化物半導体電界効果トランジスタ
US10629475B2 (en) Semiconductor device with two-part insulation structure within non-active region
JP6194869B2 (ja) 半導体装置およびその製造方法
JP6406080B2 (ja) 半導体装置の製造方法
CN110459473B (zh) 半导体装置及其制造方法
JP6422909B2 (ja) 半導体装置
US9893210B2 (en) Semiconductor device and method of manufacturing the same
JP6327139B2 (ja) 半導体装置およびその製造方法
JP6176677B2 (ja) 窒化物半導体装置
JP6221859B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161021

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170718

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170731

R150 Certificate of patent or registration of utility model

Ref document number: 6194869

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150