JP7285629B2 - ＧａＮデバイスのための非対称プラグ技術 - Google Patents

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Description

本開示は、概して、半導体デバイスに関し、特に、高電圧ヘテロ構造電界効果トランジスタ（ＨＦＥＴ：ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に関する。
高電圧電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の一種が、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ－ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）とも呼ばれるヘテロ構造ＦＥＴ（ＨＦＥＴ）である。窒化ガリウム（ＧａＮ）および他の広バンドギャップ窒化物ＩＩＩ材料をベースとしたＨＦＥＴは、それらの高電子移動度、高い絶縁破壊電圧、および高飽和電子速度といった特性を理由として、（電力スイッチおよび電力コンバーターなどの）高速スイッチングおよび高出力用途における電気デバイスとともに使用され得る。これらの物理的性質は、ＨＦＥＴが同様の電圧において同じ電流を伝導する他の半導体スイッチより実質的に速く状態を変化させることを可能にする。ＨＦＥＴの構築に使用される材料は、従来のシリコンベースの技術を使用するトランジスタより高い温度においてそれらが動作することをさらに可能にする。
本発明の非限定的かつ非網羅的な例について、以下の図を参照しながら説明しており、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。
本開示の実施形態に係る非対称プラグ相互接続構造物を使用し得る例示的な半導体デバイスの断面側面図である。 本開示の実施形態に係る非対称プラグ相互接続構造物を使用し得る別の例示的な半導体デバイスの断面側面図である。 本開示の実施形態に係る非対称プラグ相互接続構造物を含む例示的な半導体デバイスの断面側面図である。 本開示の実施形態に係る非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイスの例示的なレイアウトの見下ろした図である。 本開示の実施形態に係る非対称プラグ相互接続構造物を含む例示的な半導体デバイスの断面側面図である。 本開示の実施形態に係る非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイスの例示的なレイアウトの見下ろした図である。 本開示の実施形態に係る非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイスの例示的なレイアウトの見下ろした図である。 本開示の実施形態に係る非対称プラグ相互接続構造物を含む半導体デバイスを製造するための例示的な一工程フローである。
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれることと、一定の縮尺で描かれるとは限らないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするために、他の要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐために、描かれない。
高電圧デバイスのための接点プラグに関係する装置および方法の例が、本明細書において説明される。以下の説明では、本発明を十分に理解できるように、多くの特定の詳細事項が記載される。しかし、本発明を実施する際に特定の詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例では、よく知られた材料または方法については、本発明が理解しにくくなるのを防ぐために、詳細には説明されない。以下の説明では、例を十分に理解できるように多くの具体的な詳細事項が記載される。しかし、本明細書において説明される技術が、具体的な詳細事項のうちの１つまたは複数なしに、または他の方法、構成要素、材料などとともに実施され得ることを当業者が認識すると考えられる。他の例では、よく知られた構造、材料、または動作は、特定の態様が理解しにくくなるのを防ぐために図示されず、詳細に説明することもされない。
本明細書中での、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ ｅｘａｍｐｌｅ）」、または「一例（ａｎ ｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ ｅｘａｍｐｌｅ）」または「例（ａｎ ｅｘａｍｐｌｅ）」という語句は、すべてが同じ実施形態または例に関するとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。加えて、本明細書とともに提供される図が当業者への説明を目的としていることと、図面が一定の縮尺で描かれるとは限らないこととが理解される。
相互接続体およびプラグは、パッシベーション、酸化物、および／または中間層誘電体（ＩＬＤ：ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）層により分離された金属を接続するために使用され得る。例えば、相互接続体およびプラグは、ＨＦＥＴのオーミック接点（例えばソースおよびドレイン）を、それらのそれぞれの金属層に結合するために使用され得る。これらの金属層は、パッシベーションおよびＩＬＤ層の上方に位置し得る。パッシベーション、酸化物、およびＩＬＤ層の全厚は、ＨＦＥＴが絶縁破壊なしに電圧を保持するために、概して非常に厚い。一例において、パッシベーション、ＩＬＤ、および／または酸化物層の全厚は、少なくとも３．７マイクロメートル（μｍ）である。
概して、ビア孔は、半導体材料への電気接点の上方に相互接続体金属を堆積させるために形成される。このビア孔はオーミック接点の中心に位置し、相互接続体はビア孔内に堆積される。次に、プラグが（凹所にある）相互接続体の中心に形成される。プラグが接点の中央に位置するとき、プラグの全体的な深さは、パッシベーション、ＩＬＤ、および他の酸化物層の組み合わせの厚さ（例えば、３．７μｍ）と同じ深さであることを必要とし得る。使用され得るプラグの一種が、Ｗプラグとも呼ばれるタングステンプラグである。プラグの深さは、工程の制約に起因して、概して約２μｍに制限される。従って、パッシベーション、ＩＬＤ、および他の酸化物層に等価な厚さに達するために、（一方を他方の上部に重ねた）２つのプラグが必要とされ得る。２つのスタックされたプラグを形成するために必要とされる処理ステップは、１つのプラグを形成することに比べて、デバイスに追加的なコストを加算し得る。さらに２ステッププラグ工程を除くことにより、工程の信頼性が高められ得る。
本開示の例では、非対称プラグ相互接続構造物が使用される。１つまたは複数のパッシベーション層がオーミック接点の上方に形成される。相互接続体金属が堆積されてオーミック接点に結合し得るように、ビア孔が１つまたは複数のパッシベーション層に形成される。相互接続ビアは、オーミック接点の中央軸から中心を外して形成される。相互接続体金属が堆積されたとき、「ウィング」が１つまたは複数のパッシベーション層の上方に形成され、１つまたは複数のプラグが、相互接続体金属のウィングの上方に形成され得る。加えて、１つまたは複数のプラグが、相互接続ビアにより形成された孔の反対側において、オーミック接点の中心軸から中心を外して形成される。示されるように、プラグおよびビア孔のレイアウトは、中心軸の周囲において交互であり得る。
図１Ａは、非対称プラグ相互接続構造物を使用し得る例示的な半導体デバイス１００の断面側面図である。半導体デバイス１００は、基材１０２、第１の活性層１０４、第２の活性層１０８、ゲート誘電体１１０、ゲート１１２、接点１１４および１１６、パッシベーション／相互接続領域１１８、および平坦化された表面１２０を含む。さらに、図１Ａに、電荷層１０６が示され、電荷層１０６は、第１の活性層１０４と第２の活性層１０８との間に（または第１の活性層１０４と第２の活性層１０８との界面近くに）、２つの層間におけるバンドギャップエネルギー差に起因して形成され得る。電荷層１０６は、横方向伝導チャネルを規定する。電子は二次元に自由に動くが第３の次元に強く閉じ込められるので、電荷層１０６は二次元電子気体（２ＤＥＧ：ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）を含む。さらに、第１の活性層１０４はチャネル層とも呼ばれ、第２の活性層１０８は、障壁層またはドナー層とも呼ばれる。
第１の活性層１０４は、基材１０２の上方に位置する。第２の活性層１０８は、第１の活性層１０４上に位置する。ゲート誘電体層１１０は、第２の活性層１０８上に位置する。ゲート１１２は、ゲート誘電体層１１０の上に形成され、接点１１４および１１６は、ゲート誘電体１１０を通って縦方向に下方に延び、第２の活性層１０８に電気的に接続することが示される。接点１１４はドレイン接点であり得、接点１１６はソース接点であり得る。示されるように、ソースオーミック接点１１４とドレインオーミック接点１１６とは、横方向に離間しており、ゲート１１２は、ソース接点１１４と１１６ドレイン接点との間に位置する。
第１の活性層１０４は基材１０２の上方に位置し、基材１０２は、サファイア（Ａｌ２Ｏ３）、シリコン（Ｓｉ）、または炭化ケイ素（ＳｉＣ）などの材料により形成され得る。製造の様々な技術が、デバイスを構築しやすくするために、基材１０２と第１の活性層１２０との間に位置する他の材料の層を必要とし得る。第１の活性層１０４は、第１のバンドギャップをもつ第１の半導体材料を含み得る。いくつかの例において、第１の活性層１０４は、ＩＩＩ族元素の窒化化合物を含有する半導体材料を含み得る。例えば、第１の活性層１０４は、基材１０２上に成長または堆積するようにされ得、ＧａＮを含み得る。
第２の活性層１０８は、第１の活性層１０４の第１のバンドギャップとは異なる第２のバンドギャップをもつ第２の半導体材料（例えばアルミニウムガリウム窒化物（ＡｌＧａＮ））を含み得る。他の例において、アルミニウムインジウム窒化物（ＡｌＩｎＮ）およびアルミニウムインジウムガリウム窒化物（ＡｌＩｎＧａＮ）などの異なるＩＩＩ族窒化物半導体材料が、第２の活性層１０８のために使用され得る。他の例において、第２の活性層１０８は、不定比化合物（例えば、０＜Ｘ＜１としたときのＡｌＸＧａ１－ＸＮなどのＩＩＩ族窒化物半導体材料）を含み得る。このような材料において、元素の比は、通常の整数により簡単に表されない。第２の活性層１０８は、第１の活性層１０４上に成長または堆積され得る。
ゲート誘電体１１０は、窒化ケイ素（ＳｉＮ）またはＳｉ３Ｎ４を含み得る。他の例において、窒化炭素（ＣＮ）または窒化ホウ素（ＢＮ）などの異なる窒化物ベースの化合物が、ゲート誘電体１１０のために使用され得る。図１Ａは、単一のゲート誘電体１１０を示すが、複数のゲート誘電体層が使用され得、例えば酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）などの他の酸化物材料を含み得ることが理解されなければならない。ゲート誘電体１１０は、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）などを通して堆積され得る。
図示された例において、ゲート１１２は、ゲート誘電体１１０に接触し、金ニッケル（ＮｉＡｕ）スタックを含み得る。別の一例において、ゲート１１２は、チタン金（ＴｉＡｕ）スタックまたはモリブデン金（ＭｏＡｕ）スタックを含み得る。動作時、ゲート１１２は、ドレイン端子（接点１１６）とソース端子（接点１１４）との間における順伝導路を制御する。接点１１６および接点１１４は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、または金（Ａｕ）を含み得る。接点１１４／１１６およびドレイン１１２の上方にはパッシベーション／相互接続領域１１８がある。パッシベーション／相互接続領域１１８は、１つまたは複数のパッシベーション層、酸化物層、および中間層誘電体（ＩＬＤ）を含み得る。パッシベーション／相互接続領域１１８の厚さは、Ｚ１ １２１と示される。一例において、厚さＺ１ １２１は、３．７μｍ以上であり得る。さらに、金属層は、パッシベーション／相互接続領域１１８の上部における平坦化された表面１２０上に位置し得る。さらに説明されるように、非対称プラグ相互接続構造物（図示されない）がパッシベーション／相互接続領域１１８内にあり、接点１１４および１１６に結合する。
図１Ｂは、非対称プラグ相互接続構造物を使用し得る例示的な半導体デバイス１０１の断面側面図である。半導体デバイス１０１は、基材１０２、第１の活性層１０４、第２の活性層１０８、ゲート誘電体１１０、ゲート１１２、オーミック接点１１４および１１６、パッシベーション／相互接続領域１１８、および平坦化された表面１２０を含む。図１Ｂに示す半導体デバイス１０１に対して示される構造は、図１Ａに示される半導体デバイス１００と同様であるが、半導体デバイス１０１は、金を使用しない工程を使用して形成され得る。同様に命名および番号付けされた要素は上述のように結合および機能するが、図１Ｂにおいて、オーミック接点１１４および１１６は、ゲート誘電体１１０、第２の活性層１０８、第１の活性層１０４、および途中の電荷層１０６を通って延びることが理解されなければならない。オーミック接点は、接点１１４／１１６の金属が電荷層１０６を遮断するように形成される。ゲート１１２は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、およびアルミニウム銅（ＡｌＣｕ）を含み得、接点１１４および１１６は、チタン（Ｔｉ）、アルミニウム（Ａｌ）または窒化チタン（ＴｉＮ）を含み得る。示されるように、接点１１４および１１６の一部が第２の活性層１０８の上に位置し、接点１１４および１１６の別の部分が、第２の活性層１０８、第１の活性層１０４、および電荷層１０６を通って延びる。第２の活性層１０８、第１の活性層１０４、および電荷層１０６を通って延びた接点１１４および１１６の一部の幅は、実質的に２～１０μｍである。第２の活性層１０８の上に位置する接点１１４および１１６の一部の長さは、実質的に０．５μｍである。示されるように、各接点１１４および１１６は、第２の活性層１０８の上に位置する２つの部分を含む。
図２は、非対称プラグ相互接続構造物を含む例示的な半導体デバイス２００の断面側面図である。半導体デバイス２００は、能動デバイス２０３（例えば、第１の活性層および第２の活性層、例えばＧａＮ／ＡｌＧａＮ、ならびに、電荷層、例えば２ＤＥＧを含む図１Ａおよび図１Ｂに示される半導体構造物の簡略図）、ゲート誘電体２１０、接点２１６、パッシベーション層２２２、二酸化ケイ素残部２２４、中間層誘電体（ＩＬＤ）２２６、相互接続体金属２２８、およびプラグ２３０および２３２を含み得る。さらに、図２に、厚さＺ１ ２２１、軸Ａ２３８、ビア占有領域２４０、距離ｄ１ ２４２、距離ｄ２ ２４３、および深さＺ２ ２４８が示される。図示されるように、非対称プラグ相互接続構造物は、相互接続体２２８およびプラグ２３０および２３２を含む。
示される例において、接点領域（例えば、能動デバイス２０３に接触するために使用される金属および半導体の構造物）は、ゲート誘電体２１０および第２の活性層を通って第１の活性層内に延びた接点２１６を含む。接点２１６は、電荷層（例えば、図１Ａおよび図１Ｂにおける電荷層１０６）に結合され得る。パッシベーション層２２２は、接点２１６とゲート誘電体２１０との近くに位置し、接点２１６の少なくとも一部が、（能動デバイス２０３内において）パッシベーション層２２２と第２の活性層との間に位置する。いくつかの例において、接点２１６は、能動デバイス２０３とオーミック接点を形成する。より具体的には、接点２１６は、電荷層（例えば、図１Ａに示す電荷層１０６）から電子を供給／引き抜くように電気的に結合される。相互接続体２２８は、パッシベーション層２２２を通って延びて接点２１６に結合される。図示されるように、パッシベーション層２２２が相互接続体２２８の第１の部分と第２の活性層との間に位置するように、相互接続体２２８の第１の部分（例えば、パッシベーション層２２２上に位置し、およびパッシベーション層２２２と実質的に同一平面上にある相互接続体２２８の「ウィング」部）が位置する。さらに、相互接続体２２８の第１の部分は、実質的に横方向に接点２１６の第１の側と同一の範囲に広がり。逆に、相互接続体２２８の第２の部分は、パッシベーション層２２２を通って延びて、接点２１６に電気的に結合する。示されるように、相互接続体２２８の第２の部分は実質的に台形を形成し、台形の第１の平行側部は金属を含み、接点２１６に結合される。示されるように、台形の非平行側部は金属を含み、パッシベーション層２２２に接触する。台形の第２の平行側部は、酸化物（例えば残部２２４）を含み、第１の平行側部より大きい。
図示された例において、中間層誘電体２２６は相互接続体２２８の近くに位置し、相互接続体２２８の第１の部分は中間層誘電体２２６とパッシベーション層２２２との間に位置する。プラグ２３０およびプラグ２３２（すなわち、複数のプラグ）は、中間層誘電体２２６内に延び、相互接続体２２８の第１の部分（例えば「ウィング」）に結合される。
一例において、（金属を含み得る）接点２１６は、部分的にゲート誘電体層２１０の上に位置して、金を使用しない工程において電荷層とともにオーミック接点を形成する。しかし、金ベースの工程が使用されたとき、接点２１６は能動デバイス２０３の上に位置し得る。
別の一例または同じ例において、パッシベーション層２２２は、ゲート誘電体層２１０、接点２１６の上方に位置する。パッシベーション層２２２は、窒化ケイ素ＳｉＮなどの窒化物ベースの化合物を含み得る。１つのパッシベーション層２２２しか示されないが、複数のパッシベーション層が使用され得る。複数のパッシベーション層は、また、酸化物層などと織り交ぜられ得る。パッシベーション／酸化物／ＩＬＤ層は、プラズマ化学蒸着（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を使用して堆積され得る。
一例において、相互接続体２２８は、接点２１６の上方に位置し、パッシベーション層２２２を通って延びる。ビア占有領域２４０は、相互接続体金属２２８の側壁／溝を規定する。示されるように、ビア占有領域２４０は、接点２１６の中心（軸Ａ２３８）からオフセットされる。ビア占有領域２４０の中心は、距離ｄ２ ２４３ぶん軸Ａ２３８からオフセットされる。占有領域の幅は、距離ｄ１ ２４２と示される。ビア占有領域２４０の幅ｄ１ ２４２は、溝の底部の幅を規定する。溝の上部は、ビアの形成工程を理由として幅ｄ１ ２４２より幅が広い。相互接続体２２８のために使用される金属は、軸Ａ２３８に沿ったビアの反対側に「ウィング」（例えば、相互接続体２２８の第１の部分）をさらに形成する。相互接続体２２８のウィングは、パッシベーション層２２２の上方に位置する相互接続体２２８の金属部である。相互接続体２２８は、（プラグ２３０および２３２とともに）平坦化された表面２２０に位置する他の金属層に接点２１６を結合するために使用される。
別の一例または同じ例において、二酸化ケイ素残部２２４は、パッシベーション層２２２の上方に位置し、相互接続体金属２２８により形成されたビア／溝を充填する。オルトケイ酸テトラエチル（ＴＥＯＳ：Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）は、二酸化ケイ素を堆積させて二酸化ケイ素残部２２４を形成するために使用され得る。しかし、二酸化ケイ素は、生理食塩水ベースのまたはダイサリン（ｄｉｓａｌｉｎｅ）ベースの工程を使用して堆積され得る。ＴＥＯＳを使用して形成された二酸化ケイ素は、概してより低い密度であり、電気的な遮蔽のために使用され得る。同様に、中間層誘電体（ＩＬＤ）２２６（例えば、酸化物）は、ＴＥＯＳ（シリコン酸化物）残部２２４の上方に位置する。中間層誘電体酸化物２２６の上部は平坦化されて、平坦化された表面２２０をもたらす。
一例において、プラグ２３０および２３２は、ＩＬＤ２２６を通って位置して、相互接続体２２８に接触する。プラグ２３０および２３２は、相互接続体２２８に装着され、（他の金属層に結合するように）平坦化された表面２２０内に位置する。一例において、プラグ２３０および２３２は、深さＺ２ ２４８のタングステンプラグである。プラグ２３０および２３２の深さは、概して工程により制限される。一例において、プラグ２３０の深さＺ２ ２４８は、プラグ２３０の幅の実質的に倍である。ゲート誘電体２１０から平坦化された表面２２０までの合計の厚さは、厚さＺ１ ２２１と示される。ビア占有領域がオーミック接点を中心として／軸Ａに沿って位置するデバイスにおいて、プラグは、厚さＺ１ ２２１の全体を横断するのに十分深いことが必要である。示されるように、プラグ２３０および２３２は、およそＩＬＤ酸化物２２６の深さにおいて相互接続体２２８のウィングに達するのに十分深く、ＩＬＤ酸化物２２６の深さは厚さＺ１ ２２１よりかなり小さく、深さＺ２ ２４８として示される。これは、半導体デバイス２００のための製造工程の簡潔化を可能にする。
図３Ａは、非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイス３００の例示的なレイアウトの見下ろした図である。半導体デバイス３００は、能動デバイス３０３の一部、接点領域３９９、オーミック接点／金属ドレイン占有領域３１４、オーミック接点／金属ソース占有領域３１６、ソースのためのプラグ占有領域３３１Ａ、３３１Ｂ、および３３１Ｃ、ドレインのためのプラグ占有領域３３３Ａ、３３３Ｂ、および３３３Ｃ、ソースのためのビア占有領域３４０Ａ、３４０Ｂ、および３４０Ｃ、およびドレインのためのビア占有領域３４１Ａ、３４１Ｂ、および３４１Ｃを含む。さらに、図３Ａに、さらに、ドレインのためのビア占有領域の幅の一例である距離ｄ１ ３４２が示される。
示されるように、接点領域３９９は、ＨＦＥＴのソース領域（例えば、ソース接点３１６）またはドレイン領域（例えば、ドレイン接点３１４）のうちの少なくとも１つに含まれ、図示された例において、複数の接点領域３９８／３９９が、ソース電極とドレイン電極との両方に含まれ、（ページの向きに対して）縦方向に位置合わせされる。さらに、接点領域３９９におけるプラグ３３１Ｃは、ＨＦＥＴの第２の側（左側）に対してより近くに位置する第２の接点領域３９８に含まれる第２のプラグ３３１Ｂより、ＨＦＥＴの第１の側（ページの右側）に対してより近くに位置する。言い換えると、第２の接点領域３９８の配向は、接点領域３９９の鏡像である。
さらに、図示された例に示されるように、プラグ３３１Ａ／３３１Ｂ／３３１Ｃは幅と長さとをもち、プラグの長さは幅より大きい。他の図においてここまでに示したように、プラグ３３１Ａ／３３１Ｂ／３３１Ｃの高さは、中間層誘電体の厚さ以上である。
描かれた例は、能動デバイスの一部、すなわち、活性エリア３０３（例えば、第１の活性層、第２の活性層、および電荷層）の概略を示す（大きな破線のボックス）。同様に、第１の実線は、ドレイン接点３１４（例えば、ドレインのためのオーミック接点／金属）の上から見下ろした輪郭を示す。示されるように、ドレイン接点３１４は概して指形である。第２の実線は、ソース接点３１６（例えば、ソースのためのオーミック接点／金属）の上から見下ろした輪郭を示す。示されるように、ソース接点３１６は概して指形である。
３４０Ａ、３４０Ｂ、３４０Ｃのためのビア占有領域、および、ソース３１６のためのプラグの輪郭３３１Ａ、３３１Ｂ、および３３１Ｃがさらに示される。示されるように、プラグ３３１Ａ、３３１Ｂ、および３３１Ｃのグループのための上から見下ろした輪郭は、棒形である。示される例において、プラグ３３１Ａ、３３１Ｂ、および３３１Ｃの各グループは、２つの棒を含む。ドレイン接点３１４とソース接点３１６との間における電流の流れの対称性に役立つように、ビア占有領域３４０Ａ、３４０Ｂ、および３４０Ｃは、プラグ３３１Ａ、３３１Ｂ、および３３１Ｃのグループと交互に位置する。ビアの輪郭３４０Ａはソース接点３１６の左側にあり、プラグ３３１Ａのグループは、ソース接点３１６の右側にある。逆に、ビアの輪郭３４０Ｂはソース接点３１６の右側にあり、プラグ３３１Ｂのグループは左側にある（例えば、プラグ３３１Ａの鏡像である）。さらに、ビアの輪郭３４０Ｃは左側にあり、プラグ３３１Ｃのグループはソース接点３１６の右側にある。この鏡写しのパターンは、ソース接点３１６の全長にわたって続き得る。
図示された例において、断面Ｂ－Ｂ’が、ビア占有領域３４０Ａおよびプラグ３３１Ａのグループにわたってさらに示される。図２に示される例示的な半導体デバイス２００は、断面Ｂ－Ｂ’における半導体デバイスの一例であり得る。
３４１Ａ、３４１Ｂ、３４１Ｃのためのビア占有領域、およびドレイン接点３１４のためのプラグの輪郭３３３Ａ、３３３Ｂ、および３３３Ｃがさらに示される。見下ろした図に示されるように、プラグ３３３Ａ、３３３Ｂ、および３３３Ｃは棒形である。プラグ３３３Ａ、３３３Ｂ、および３３３Ｃの各グループは、３つの棒を含む。概して、ドレイン接点３１４の幅は、ソース接点３１６の幅より幅が広い。従って、より多くのプラグが、ドレイン接点３１４内に含まれ得る。ドレイン接点３１４とソース接点３１６との間における電流の流れの対称性に役立つように、ビア占有領域３４１Ａ、３４１Ｂ、３４１Ｃは、プラグ３３３Ａ、３３３Ｂ、および３３３Ｃのグループと交互に位置する。ビアの輪郭３４１Ａはドレイン接点３１４の左側にあり、プラグ３３３Ａのグループはソース接点３１６の右側にある。逆に、ビアの輪郭３４１Ｂはドレイン接点３１４の右側にあり、プラグ３３３Ｂのグループは左側にある。さらに、ビアの輪郭３４１Ｃは左側にあり、プラグ３３３Ｃのグループはドレイン接点３１４の右側にある。このパターンは、ドレイン３１４の全長にわたって反復され得る。ドレインのＣ－Ｃ’に沿った断面は、図３Ｂに示される。
図３Ｂは、非対称プラグ相互接続構造物を含む別の例示的な半導体デバイス３０１の断面側面図である。半導体デバイス３０１は、図３Ａにおける断面Ｃ－Ｃ’に沿って切断され、非対称プラグ相互接続構造物を含む。構造物は、能動デバイス３０３、ゲート誘電体３１０、オーミック接点３１４、パッシベーション層３２２、二酸化ケイ素（ＴＥＯＳ）残部３２４、中間層誘電体（ＩＬＤ）３２６、相互接続体金属３２８、ならびにプラグ３３０、３３２および３３４を含む。さらに、図３Ｂに、厚さＺ１ ３２１、深さＺ２ ３４８、軸Ａ３３８、ビア占有領域３４１、距離ｄ１ ３４２、ｄ２ ３４３、ｄ３ ３４４、ｄ４ ３４５、ｄ５ ３４６、およびｄ６ ３４７が示される。示されるように、能動デバイス３０３は、図１Ａおよび図１Ｂとの関連において説明される第１の活性層および第２の活性層ならびに電荷層を含み得る。示される例において、非対称プラグ相互接続構造物は、相互接続体３２８およびプラグ３３０、３３２、および３３４を含む。同様に命名および番号付けされた要素は上述のように結合および機能するが、図２に示される２つのプラグの代わりに、３つのプラグ（３３０、３３２、および３３４）が示される。
軸Ａ３３８がオーミック接点３１４の中心を表すことが理解される。深さＺ１ ３２１は、平坦化された表面３２０からゲート誘電体層３１０までの深さを表す。深さＺ２ ３４８は、プラグ３３０、３３２、３３４の深さ、すなわち、平坦化された表面３２０からＴＥＯＳ由来のシリコン酸化物３２４までの距離を表す。プラグ３３０、３３２、３３４の開口幅（距離ｄ５ ３４６と示される）は、プラグ３３０、３３２、３３４の深さ（深さＺ２ ３４８として示される）の実質的に半分であり、ｄ５＝１／２×Ｚ２となる。距離ｄ１ ３４２は、相互接続体３２８のための溝を形成するために使用されるビアの幅を表す。距離ｄ１ ３４２の最小値は、実質的に２μｍであり得る。距離ｄ２ ３４３は、相互接続体３２８のためのビアの中心と軸Ａ３３８との間の距離を表す。一例において、距離ｄ２ ３４３は、実質的に距離ｄ３ ３３４の１／４である。距離ｄ３ ３３４は、接点３１４の長さを表す。示されるように、相互接続体３２８は、接点３１４と実質的に同じ長さをもち得る。しかし、相互接続体３２８の「ウィング」は、距離ｄ３ ３３４を越えて広がって、接点３１４のためのフィールドプレートを形成し得ることが理解されなければならない。距離ｄ４ ３４５は、相互接続体３２８のウィングの端部とプラグ３３４との間の距離を表す。この距離は、描かれるアーキテクチャを製造するために使用される処理ステップにより決定され得る。距離ｄ４ ３４５は、実質的にゼロであり得、プラグ３３４は、相互接続体３２８の「ウィング」の縁部から始まる。しかし、距離ｄ４ ３４５は、プラグを堆積させる工程の形状形成能力に依存する。距離ｄ４ ３４５は、０．５μｍであり得る。距離ｄ５ ３４６は、プラグ開口の幅を表す。プラグ３３０、３３２、３３４は、上部（平坦化された表面３２０）においてより幅が広く、底部に向かってテーパ付けされている。一例において、平坦化された表面３２０におけるプラグ開口の幅に対するプラグの深さ（Ｚ２ ３４８）の比は、実質的に２である。言い換えると、距離ｄ５ ３４６は、深さＺ２ ３４８の実質的に半分である。一例において、距離ｄ５ ３４６は、実質的に１μｍである。距離ｄ６ ３４７は、各プラグ間の距離を表す。一例において、距離は、実質的に０．６μｍである。
図４は、非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイス４００の別の例示的なレイアウトの見下ろした図である。半導体デバイス４００は、能動デバイス４０３の一部、オーミック接点／金属ドレイン占有領域４１４、オーミック接点／金属ソース占有領域４１６、接点領域４９９、ソースのためのプラグ占有領域４３１Ａ、４３１Ｂ、および４３１Ｃ、ドレインのためのプラグ占有領域４３３Ａ、４３３Ｂ、および４３３Ｃ、ソースのためのビア占有領域４４０Ａ、４４０Ｂ、および４４０Ｃ、およびドレインのためのビア占有領域４４１Ａ、４４１Ｂ、および４４１Ｃを含む。さらに図４に、ソース接点４１６のためのビア占有領域の幅の一例である距離ｄ１ ４４２が示される。
図４は図３Ａと同様であるが、プラグのための長い連続した棒の代わりに、示されるプラグは列になった円のグループを含む。図２に示される断面は、断面Ｄ－Ｄ’における半導体デバイス４００の一例であり得る。図３Ｂに示される断面は、断面Ｅ－Ｅ’における半導体デバイス４００の一例であり得る。
図５は、非対称プラグ相互接続構造物および交互に位置するビア／プラグレイアウトを含む半導体デバイス５００の例示的なレイアウトの平面図である。半導体デバイス５００は、能動デバイス５０３の一部、オーミック接点／金属ドレイン占有領域５１４、オーミック接点／金属ソース占有領域５１６、接点領域５９９、ソースのためのプラグ占有領域５３１、ドレインのためのプラグ占有領域５３３、ソースのためのビア占有領域５４０Ａおよび５４０Ｂ、およびドレインのためのビア占有領域５４１Ａおよび５４１Ｂを含む。さらに図５に、ソース接点５１６のためのビア占有領域の幅の一例である距離ｄ１ ５４２が示される。
図５は図３Ａおよび図４と同様であるが、図３Ａおよび図４に示されるビアおよびプラグとは異なる横方向において、ビアとプラグとが交互に位置する。半導体デバイス５００の断面は、図２および図３Ｂに示される半導体デバイスの断面と同様であるが、図５に示されるデバイスは、より多くのプラグを含み得る。示される例において、非対称プラグ相互接続構造物のウィングにおいて、断面に示される６つのプラグが存在し得る。
図６は、非対称プラグ相互接続構造物を含む半導体デバイスを製造するための例示的な一工程フローである。本開示の利益を受ける当業者は、描かれる工程フローが、任意の順序で、および、さらには並列に実施され得ることを理解する。さらに、ブロックが、本開示の教示に従った工程フローに追加され得、および本開示の教示に従った工程フローから除去され得る。
ブロック６０２は、第１の活性層および第２の活性層ならびに電荷層を含む能動デバイスを形成することを示す。ゲート誘電体も形成され得る。いくつかの例において、ゲート誘電体は半導体材料の表面上に位置し、第２の活性層は、ゲート誘電体と第１の活性層との間に位置する。
ブロック６０４は、半導体材料に対するオーミック接点のためのビアを形成することを示す。一例において、ビアは、誘導結合プラズマ（ＩＣＰ：ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）などを使用してエッチングされ得る。エッチングされた溝は、ゲート誘電体、第２の活性層を通って第１の活性層内に延び得る。
ブロック６０６は、金属を堆積させて接点を形成すること示す。一例において、金属は物理蒸着（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を使用して堆積され、金属は、ブロック６０４において形成された溝の壁を裏打ちする。金属は、ゲート酸化物から第１の活性層まで広がり得る。
ブロック６０８は、急速熱アニーリング（ＲＴＡ：ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）などを使用して、金属と半導体との間における接点の金属をアニーリングすることを示す。
ブロック６１０は、パッシベーションおよび中間層誘電体（ＩＬＤ）を堆積させることを示す。これらの層は、プラズマ化学蒸着（ＰＥＣＶＤ）を使用して堆積され得る。
ブロック６１２は、相互接続体のためのビアを形成することを示す。これは、パッシベーション層を通して溝をエッチングすることにより達成され得、溝は、接点に達し得る。
ブロック６１４は、ブロック６１２において形成されたビア／溝内に相互接続体のための金属を堆積させることを示す。一例において、相互接続体金属は、物理蒸着（ＰＶＤ）を使用して堆積される。金属は、溝内に、およびパッシベーション層上に堆積されて、相互接続体を形成し得る。金属は、（相互接続体の第２の部分において）溝の壁を裏打ちし得、（相互接続体の第１の「ウィング」部では）金属がパッシベーション層と実質的に同一平面上にある。相互接続体は、第１のパッシベーション層を通って延びて、第１の接点に電気的に結合し得る。パッシベーション層が相互接続体の第１の部分と第２の活性層との間に位置するように、相互接続体の第１の部分がパッシベーション層上に位置する。いくつかの例において、ブロック６１０、６１２、および６１４が、複数のパッシベーション層に対して反復され得ることが理解されなければならない。
ブロック６１６は、オルトケイ酸テトラエチル（ＴＥＯＳ）を使用してシリコン酸化物を堆積させることを示す。相互接続体上にオルトケイ酸テトラエチル（ＴＥＯＳ）を堆積させることは、相互接続体の第２の部分の中心において空所を充填し得る。しかし、二酸化ケイ素は、生理食塩水またはジシラン（ｄｉｓｉｌａｎｅ）を使用して堆積され得る。
ブロック６１８は、ＴＥＯＳ堆積から残留シリコン酸化物を平坦化することを示す。一例において、平坦化は、レジストエッチバック（ＲＥＢ：ｒｅｓｉｓｔ ｅｔｃｈ ｂａｃｋ）工程、または化学機械平坦化（ＣＭＰ：ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ）工程を使用して実行され得る。平坦化された後、左半導体デバイス上に残されたものは、ＴＥＯＳベースの二酸化ケイ素と呼ばれ得る。
ブロック６２０は、相互接続体の近くに中間層誘電体を堆積させることを示す。一例において、相互接続体の第１の部分は、中間層誘電体とパッシベーション層との間に位置する。
ブロック６２２は、エッチングすること、堆積させること、および次にプラグの上面を平坦化することによりプラグを形成することを示す。いくつかの例において、エッチングされた溝は、幅、長さ、および高さをもち得、溝の長さは幅より大きく、高さは中間層誘電体の厚さに等しい。誘導結合プラズマ（ＩＣＰ）は、プラグをエッチングするために、およびプラグ材料（例えばタングステン）を堆積させるために使用され得、ＣＭＰは、プラグを平坦化するために使用され得る。平坦化は、中間層誘電体の表面上に位置する残留金属を除去するために使用され得る。
本開示の利益を得た当業者は、１つまたは複数の接点領域を含む複数の接点領域を形成するために、描かれる工程フローが多くの回数反復され得ることを理解する。これらの例のうちのいくつかにおいて、第１のプラグは、第２の接点領域における第２のプラグより、ＨＦＥＴの第１の側に対してより近くに位置し得、第２のプラグは、ＨＦＥＴの第１の側の反対側にある第２の側に対してより近くに位置する。言い換えると、第２の接点領域の配向は、第１の接点領域の鏡像であり得る。
本発明に関して示される例についての上述の説明は、要約で説明される事項を含め、網羅的であることも、開示される形態そのものへの限定であることも意図されない。本発明の特定の実施形態および例が、本明細書において例示を目的として説明されるが、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されることと、本発明の教示に従った他の実施形態および例において他の値も使用し得ることとが理解される。
前述の詳細な説明を考慮して、本発明の例に対してこれらの変更が適用され得る。後述の請求項で使用される用語は、本発明を明細書および請求項に開示される特定の実施形態に限定するように解釈されてはならない。むしろ、範囲は、後述の請求項により完全に定義されなければならず、確立された請求項の解釈の原則に従って解釈されなければならない。従って、本明細書および図は、限定するものではなく例示的なものとみなされる。

Claims (18)

  1. ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）であって、
    前記ＨＦＥＴが、
    第１のバンドギャップをもつ第１の半導体材料を含む第１の活性層と、
    第２のバンドギャップをもつ第２の半導体材料を含む第２の活性層と、
    前記第１のバンドギャップと前記第２のバンドギャップとの間におけるバンドギャップエネルギーの差に応じて前記第１の活性層と前記第２の活性層との近くに形成された電荷層と、
    前記第２の活性層の近くに位置するゲート誘電体であって、前記第２の活性層が前記第１の活性層と前記ゲート誘電体との間に位置する、ゲート誘電体と、
    接点領域と、
    を備え、
    前記接点領域が、
    ａ）前記ＨＦＥＴから電荷を供給または引き抜くように結合された接点と、
    ｂ）前記接点と前記ゲート誘電体との近くに位置するパッシベーション層であって、前記接点の少なくとも一部が前記パッシベーション層と前記第２の活性層との間に位置する、パッシベーション層と、
    ｃ）中間層誘電体と、
    ｄ）非対称プラグ相互接続構造物と、
    を含み、
    前記非対称プラグ相互接続構造物が、
    前記パッシベーション層を通って延びた、および前記接点に結合された相互接続体であって、前記パッシベーション層が前記相互接続体の第１の部分と前記第２の活性層との間に位置するように、前記相互接続体の前記第１の部分が前記パッシベーション層上に位置しており、および前記相互接続体の第２の部分が前記パッシベーション層を通って延びており、断面側面を見たとき前記相互接続体の前記第２の部分が台形を実質的に形成しており、前記台形の第１の平行側部が金属を含み、および前記接点に結合されており、前記台形の非平行側部が金属を含み、前記台形の第２の平行側部が酸化物を含み、および前記第１の平行側部より大きく、前記中間層誘電体が前記相互接続体の近くに位置し、前記相互接続体の前記第１の部分が前記中間層誘電体と前記パッシベーション層との間に位置している、相互接続体と、
    前記中間層誘電体内に延びたプラグであって、前記プラグが前記相互接続体の前記第１の部分の上方に形成されており、および前記相互接続体の前記第１の部分に結合された、プラグと、
    を含む、
    ＨＦＥＴ。
  2. 前記相互接続体が、窪んだ中心部をもち、
    酸化物が、前記窪んだ中心部を充填している、
    請求項１に記載のＨＦＥＴ。
  3. 前記パッシベーション層が、前記接点と前記相互接続体の前記第１の部分との間に位置し、
    前記相互接続体の前記第１の部分が、前記接点の第１の側と実質的に横方向に同一の範囲に広がった、
    請求項１に記載のＨＦＥＴ。
  4. 前記中間層誘電体内に延びた、および、前記相互接続体の前記第１の部分に結合された、前記プラグを含む、複数のプラグをさらに備える、
    請求項１に記載のＨＦＥＴ。
  5. 前記接点領域が、前記ＨＦＥＴのソース領域またはドレイン領域のうちの少なくとも１つに含まれる、
    請求項４に記載のＨＦＥＴ。
  6. 前記ＨＦＥＴの前記ソース領域または前記ドレイン領域のうちの前記少なくとも１つにおいて前記半導体材料内において位置合わせされた前記接点領域を含む、複数の接点領域をさらに備える、
    請求項５に記載のＨＦＥＴ。
  7. 前記接点領域における前記プラグが、前記複数の接点領域における第２の接点領域における第２のプラグより、前記ＨＦＥＴの第１の側に対してより近くに位置し、
    前記第２のプラグが、前記ＨＦＥＴの前記第１の側の反対側にある第２の側に対してより近くに位置する、
    請求項６に記載のＨＦＥＴ。
  8. 前記第２の接点領域の配向が、前記接点領域の鏡像である、
    請求項７に記載のＨＦＥＴ。
  9. 前記プラグが、幅、長さ、および高さをもち、
    前記プラグの前記長さが、前記幅より大きく、
    前記高さが、前記中間層誘電体の厚さ以上である、
    請求項１に記載のＨＦＥＴ。
  10. ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）における１つまたは複数の接点領域を形成する方法であって、前記方法が、
    半導体材料の表面上に位置するゲート誘電体とともに、第１の活性層と第２の活性層とを含む前記半導体材料を提供することであって、前記第２の活性層が前記ゲート誘電体と前記第１の活性層との間に位置する、提供することと、
    前記第２の活性層を通って前記第１の活性層内に延びた、前記半導体材料への接点を形成することと、
    パッシベーション層を堆積させることであって、前記ゲート誘電体が前記パッシベーション層と前記第２の活性層との間に位置する、堆積させることと、
    相互接続体とプラグとを備える非対称プラグ相互接続構造物を形成することと、
    を含み、
    前記非対称プラグ相互接続構造物を形成することが、
    ｉ）前記パッシベーション層を通って延びた、および前記接点に結合された前記相互接続体を形成することであって、前記パッシベーション層が前記相互接続体の第１の部分と前記第２の活性層との間に位置するように、前記相互接続体の前記第１の部分が前記パッシベーション層上に位置し、前記相互接続体を形成することが、前記パッシベーション層を通って前記接点まで延びた溝をエッチングすることと、前記相互接続体を形成するために前記溝内に金属を堆積させることであって、前記金属が、前記溝の壁を裏打ちし、前記溝内の前記金属が窪んだ中心部を規定し、酸化物が前記窪んだ中心部を充填する、堆積させることと、を含む、前記相互接続体を形成することと、
    ｉｉ）前記相互接続体の上方に中間層誘電体を堆積させることであって、前記相互接続体の前記第１の部分が、前記中間層誘電体と前記パッシベーション層との間に位置する、堆積させることと、
    ｉｉｉ）前記中間層誘電体内に延びた前記プラグを形成することであって、前記プラグが前記相互接続体の前記第１の部分の上方に形成され、および前記相互接続体の前記第１の部分に結合される、形成することと、
    を含む、
    方法。
  11. 前記金属を熱的にアニーリングすることをさらに含み、
    前記接点が、前記第１の活性層および前記第２の活性層へのオーミック接点を形成するように結合された、
    請求項１０に記載の方法。
  12. 前記相互接続体を形成することが、
    前記パッシベーション層を通って前記接点まで延びた溝をエッチングすることと、
    前記溝内に、および前記パッシベーション層上に金属を堆積させて、前記相互接続体を形成することと、
    を含み、
    前記金属が、前記相互接続体の第２の部分において前記溝の壁を裏打ちし、前記相互接続体の前記第１の部分において、前記金属が、前記パッシベーション層と実質的に同一平面上にある、
    請求項１０に記載の方法。
  13. 前記相互接続体上にオルトケイ酸テトラエチル（ＴＥＯＳ）を堆積させて、シリコン酸化物を使用して前記相互接続体の前記第２の部分における空所を充填することとと、
    前記接点を平坦化して、残留シリコン酸化物を除去することと、
    をさらに含む、請求項１２に記載の方法。
  14. 前記プラグを形成することが、
    前記中間層誘電体を通って前記相互接続体の前記第１の部分まで延びた溝をエッチングすることと、
    前記溝内に金属を堆積させて前記プラグを形成することと、
    前記中間層誘電体を平坦化して、前記中間層誘電体の前記表面上に位置する残留金属を除去することと、
    を含む、
    請求項１０に記載の方法。
  15. 前記プラグを形成することが、幅、長さ、および高さをもつ前記溝をエッチングすることを含み、
    前記溝の前記長さが、前記幅より大きく、
    前記高さが、前記中間層誘電体の厚さに等しい、
    請求項１４に記載の方法。
  16. 前記１つまたは複数の接点領域を含む複数の接点領域を形成することをさらに含み、
    前記プラグが、前記複数の接点領域における第２の接点領域における第２のプラグより、前記ＨＦＥＴの第１の側に対してより近くに位置し、
    前記第２のプラグが、前記ＨＦＥＴの前記第１の側の反対側にある第２の側に対してより近くに位置する、
    請求項１０に記載の方法。
  17. 前記第２の接点領域の配向が、前記１つまたは複数の接点領域の鏡像である、
    請求項１６に記載の方法。
  18. 前記接点領域を含む前記ＨＦＥＴのソース電極またはドレイン電極のうちの少なくとも１つを形成することをさらに含む、
    請求項１０に記載の方法。
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