TWI773828B - 用於氮化鎵裝置之非對稱插塞技術 - Google Patents

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Abstract

一種高電壓場效應電晶體(HFET)包括第一有源層、第二有源層和接近該第一有源層和該第二有源層佈置的電荷層。閘極電介質接近該第二有源層佈置。該HFET中的接觸區域包括被耦合以供應或收回來自該HFET的電荷的觸點,以及接近該觸點和該閘極電介質佈置的鈍化層。互連延伸穿過該鈍化層並且被耦合到該觸點。層間電介質接近該互連佈置,並且插塞延伸到該層間電介質中並且被耦合到該互連的第一部分。

Description

用於氮化鎵裝置之非對稱插塞技術
本公開內容總體上涉及半導體裝置,並且更具體地涉及高電壓異質結構場效應電晶體(HFET)。
一種類型的高電壓場效應電晶體(FET)是異質結構FET(HFET),也被稱為高電子遷移率電晶體(HEMT)。基於氮化鎵(GaN)和其他寬頻隙III族氮化物材料的HFET可以與電氣裝置(器件)一起用在高速開關和高功率-應用(諸如功率開關和功率轉換器)中,這是由於它們具有高電子遷移率、高擊穿電壓和高飽和電子速度特性。這些物理性質允許HFET比在類似的電壓下傳導相同電流的其他半導體開關顯著更快地改變狀態。在構建HFET時使用的材料還允許它們在比使用傳統矽基技術的電晶體更高的溫度下運行。
本發明之目的之一在於提出一種高電壓場效應電晶體(HFET),包括:一第一有源層,所述第一有源層包括具有第一帶隙的第一半導體材料;以及一第二有源層,所述第二有源層包括具有第二帶隙的第二半導體材料;一電荷層,所述電荷層響應於所述第一帶隙和所述第二帶隙之間的帶隙能量的差異而接近所述第一有源層和所述第二有源層形成;一閘極電介質,所述閘極電介質接近所述第二有源層佈置,其中所述第二有源層被佈置在所述第一有源層和所述閘極電介質之間;以及一接觸區域,所述接觸區域包括:一觸點,所述觸點被耦合以供應或收回來自所述HFET的電荷;一鈍化層,所述鈍化層接近所述觸點和所述閘極電介質佈置,其中所述觸點的至少一部分被佈置在所述鈍化層和所述第二有源層之間;一互連,所述互連延伸穿過所述鈍化層並且被耦合到所述觸點,其中所述互連的第一部分被佈置在所述鈍化層上,使得所述鈍化層被佈置在所述互連的第一部分和所述第二有源層之間;一層間電介質,所述層間電介質接近所述互連佈置,其中所述互連的第一部分被佈置在所述層間電介質和所述鈍化層之間;以及一插塞,所述插塞延伸到所述層間電介質中並且被耦合到所述互連的第一部分。
本發明之目的之一亦在於提出一種形成高電壓場效應電晶體(HFET)中的一或多個接觸區域的方法,包括:提供一半導體材料,所述半導體材料包括一第一有源層和一第二有源層,其中一閘極電介質被佈置在所述半導體材料的一表面上,並且其中所述第二有源層被佈置在所述閘極電介質和所述第一有源層之間;形成到所述半導體材料的一觸點,所述觸點延伸穿過所述第二有源層到所述第一有源層中;沉積一鈍化層,其中所述閘極電介質被佈置在所述鈍化層和所述第二有源層之間;形成延伸穿過所述第一鈍化層並且被耦合到所述第一觸點的一互連,其中所述互連的第一部分被佈置在所述鈍化層上,使得所述鈍化層被佈置在所述互連的第一部分和所述第二有源層之間;接近所述互連沉積一層間電介質,其中所述互連的第一部分被佈置在所述層間電介質和所述鈍化層之間;以及形成延伸到所述層間電介質中並且被耦合到所述互連的第一部分的一插塞。
本文描述了涉及用於高電壓裝置的接觸插塞的設備和方法的實施例。在以下描述中,闡述了許多具體細節以便提供對本發明的透徹理解。然而,對於本領域普通技術人員而言顯而易見的是,不需要採用該具體細節來實施本發明。在其他情況下,未詳細描述公知的材料或方法以避免使本發明模糊。在以下描述中,闡述了許多具體細節以便提供對實施例的透徹理解。然而,相關領域的技術人員會認識到,在沒有所述具體細節中的一個或多個的情況下,或利用其它方法、部件、材料等,可以實施本文描述的技術。在其他情況下,未示出或詳細描述公知的結構、材料或操作以避免使某些方面模糊。
貫穿本說明書對“一個實施方案(one embodiment)”、“實施方案(an embodiment)”、“一個實施例(one example)”或“實施例(an example)”的提及意味著,結合該實施方案或實施例描述的具體特徵、結構或特性被包括在本發明的至少一個實施方案中。因此,貫穿本說明書各處出現的措辭“在一個實施方案中(in one embodiment)”、“在實施方案中(in an embodiment)”、“一個實施例”或“實施例”並不一定全都指相同的實施方案或實施例。此外,具體特徵、結構或特性可以在一個或多個實施方案或實施例中以任何合適的組合和/或子組合來組合。此外,應當領會,隨本文提供的附圖是出於向本領域普通技術人員進行說明的目的,並且附圖不一定按比例繪製。
互連和插塞可以被用來連接被鈍化層、氧化物層和/或層間電介質(ILD)層分離的金屬。例如,互連和插塞可以被用來將HFET的歐姆觸點(例如,源極和汲極)耦合到它們相應的金屬層。這些金屬層可以被佈置在鈍化層和ILD層之上。鈍化層、氧化物層和ILD層的總厚度通常非常厚,以便HFET保持電壓而不會損壞。在一個實施例中,鈍化層、ILD層和/或氧化物層的總厚度是至少3.7微米(μm)。
通常,形成通孔以在到半導體材料的電觸點之上沉積互連金屬。此通孔被放置在歐姆觸點的中心處,並且互連被沉積在通孔內。然後,插塞被形成在互連(其是凹進(recessed)的)的中心中。當插塞被放置在觸點的中間處時,插塞的總深度可能需要與鈍化層、ILD層和其他氧化物層的組合厚度(例如,3.7μm)一樣深。可以使用的一種類型的插塞是鎢插塞,也被稱為W插塞。由於製程約束,插塞的深度通常被限制於大約2μm。因此,可能需要兩個插塞(一個疊一個)以達到鈍化層、ILD層和其他氧化物層的等同厚度。與形成一個插塞相比,形成兩個堆疊的插塞所需的加工步驟可能向裝置添加額外成本。此外,通過消除兩步插塞製程,可以提高製程的可靠性。
在本公開內容的實施例中,使用非對稱插塞互連結構。一個或多個鈍化層被形成在歐姆觸點之上。一個通孔被形成在所述一個或多個鈍化層中,使得互連金屬可以被沉積並且耦合到歐姆觸點。互連通路被形成為從歐姆觸點的中間軸線偏心。當沉積互連金屬時,一個“翼(wing)”被形成在所述一個或多個鈍化層之上,並且一個或多個插塞可以被形成在互連金屬的翼之上。此外,所述一個或多個插塞被形成為從歐姆觸點的中心軸線偏心,與由互連通路創建的孔相對。如將示出的,插塞和通孔的佈局可以圍繞中心軸線交替。
第1A圖是可以使用非對稱插塞互連結構的示例半導體裝置100的橫剖側視圖。半導體裝置100包括襯底102、第一有源層104、第二有源層108、閘極電介質110、閘極112、觸點114和116、鈍化/互連區域118和平坦化表面120。第1A圖中還示出了電荷層106,該電荷層可以在第一有源層(active layer)104和第二有源層108之間(或接近第一有源層104和第二有源層108的介面)形成,這是由於所述兩個層之間的帶隙能量差異造成的。電荷層106可以限定橫向導電溝道。電荷層106包括二維電子氣(2DEG),因為電子在兩個維度上可以自由移動但是在第三維度上嚴格受限制。此外,第一有源層104有時被稱為溝道層,而第二有源層108有時被稱為阻擋層或施主層(donor layer)。
第一有源層104被佈置在襯底102上面。第二有源層108被佈置在第一有源層104上。閘極電介質層110被佈置在第二有源層108上。閘極112被形成在閘極電介質層110的頂上,而觸點114和116被示出為豎直向下延伸穿過閘極電介質110以電連接到第二有源層108。觸點114可以是汲極觸點,而觸點116可以是源極觸點。如所示出的,源極歐姆觸點和汲極歐姆觸點114和116橫向間隔開,其中閘極112被佈置在源極觸點和汲極觸點114和116之間。
第一有源層104被佈置在襯底102上面,並且襯底102可以由諸如藍寶石(Al2 O3 )、矽(Si)或碳化矽(SiC)的材料形成。多種製造技術可能要求在襯底102和第一有源層104之間佈置其他材料層,以便於構造該裝置。第一有源層104可以包括具有第一帶隙的第一半導體材料。在一些實施例中,第一有源層104可以包括含有III族元素的氮化物化合物的半導體材料。例如,第一有源層104可以被生長或沉積在襯底102上並且可以包括GaN。
第二有源層108可以包括具有第二帶隙的第二半導體材料(例如,氮化鋁鎵(AlGaN)),該第二帶隙不同於第一有源層104的第一帶隙。在其他實施例中,不同的III族氮化物半導體材料,諸如氮化鋁銦(AlInN)和氮化鋁銦鎵(AlInGaN),可以被用於第二有源層108。在其他實施例中,第二有源層108可以包括非化學計量化合物(non-stoichiometric compound,非整比化合物)(例如,III族氮化物半導體材料,諸如AlXGa1-XN,其中0<X<1)。在這樣的材料中,元素的比率不容易用普通的整數表示。第二有源層108可以被生長或沉積在第一有源層104上。
閘極電介質110可以包括氮化矽(SiN)或Si3 N4 。在其他實施例中,不同的基於氮化物的化合物,諸如氮化碳(CN)或氮化硼(BN),可以被用於閘極電介質110。雖然第1A圖例示了單個閘極電介質110,但是應理解,可以使用多個閘極電介質層,並且這多個閘極電介質層可以包括其他氧化物材料,諸如氧化鋁(Al2 O3 )、二氧化鉿(HfO2 )、氧化鋯(ZrO2 )等。可以通過原子層沉積(ALD)等沉積閘極電介質110。
在所描繪的實施例中,閘極112接觸閘極電介質110並且可以包括金鎳(NiAu)堆。在另一個實施例中,閘極112可以包括鈦金(TiAu)堆或鉬金(MoAu)堆。在運行中,閘極112控制汲極端子(觸點116)和源極端子(觸點114)之間的正向導電路徑。觸點116和觸點114可以包括鈦(Ti)、鉬(Mo)、鋁(Al)或金(Au)。在觸點114/116和汲極112之上是鈍化/互連區域118。鈍化/互連區域118可以包括一個或多個鈍化層、氧化物層和層間電介質(ILD)。鈍化/互連區域118的厚度被示出為Z1 121。在一個實施例中,厚度Z1 121可以是3.7μm或更大。此外,金屬層可以被佈置在鈍化/互連區域118的頂部處的平坦化表面120上。如將進一步討論的,非對稱插塞互連結構(未示出)位於鈍化/互連區域118中並且耦合到觸點114和116。
第1B圖是可以使用非對稱插塞互連結構的示例半導體裝置101的橫剖側視圖。半導體裝置101包括襯底102、第一有源層104、第二有源層108、閘極電介質110、閘極112、歐姆觸點114和116、鈍化/互連區域118和平坦化表面120。第1B圖的所示出的半導體裝置101的結構類似於第1A圖中所示出的半導體裝置100;然而,半導體裝置101可以使用無金製程(gold-free process)形成。應理解,類似地命名和編號的元件如上文所描述地耦合和起作用;然而,在第1B圖中,歐姆觸點114和116延伸穿過閘極電介質110、第二有源層108、第一有源層104,並且截斷電荷層106。歐姆觸點形成在觸點114/116的金屬截斷電荷層106的地方。閘極112可以包括鈦(Ti)、氮化鈦(TiN)和鋁銅(AlCu),而觸點114和116可以包括鈦(Ti)、鋁(Al)或氮化鈦(TiN)。如所示出的,觸點114和116的一部分位於第二有源層108的頂上,而觸點114和116的另一部分延伸穿過第二有源層108、第一有源層104和電荷層106。觸點114和116的延伸穿過第二有源層108、第一有源層104和電荷層106的部分的寬度大體上是2-10μm。觸點114和116的位於第二有源層108的頂上的部分的長度大體上是0.5μm。如所示出的,每個觸點114和116具有兩個位於第二有源層108的頂上的部分。
第2圖是具有非對稱插塞互連結構的示例半導體裝置200的橫剖側視圖。半導體裝置200可以包括有源裝置203(例如,第1A圖和第1B圖中所示出的、包括第一有源層和第二有源層(例如,GaN/AlGaN)以及電荷層(例如,2DEG)的半導體結構的簡化視圖)、閘極電介質210、觸點216、鈍化層222、二氧化矽殘餘物224、層間電介質(ILD)226、互連金屬228以及插塞230和232。此外,第2圖中示出了厚度Z1 221、軸線A 238、通路覆蓋區(footprint)240、距離d1 242、距離d2 243和深度Z2 248。如所示出的,非對稱插塞互連結構包括互連228和插塞230和232。
在所例示的實施例中,接觸區域(例如,用來接觸有源裝置203的金屬和半導體的結構)包括延伸穿過閘極電介質210和第二有源層、到第一有源層中的觸點216。觸點216可以被耦合到電荷層(參見例如第1A圖和第1B圖中的電荷層106)。鈍化層222接近觸點216和閘極電介質210佈置,並且觸點216的至少一部分被佈置在鈍化層222和第二有源層(在有源裝置203中)之間。在一些實施例中,觸點216形成與有源裝置203的歐姆觸點。更具體地,觸點216被電耦合以供應/收回來自電荷層(例如,第1A圖的電荷層106)的電子。互連228延伸穿過鈍化層222,並且被耦合到觸點216。如所例示的,互連228的第一部分(例如,互連228的被佈置在鈍化層222上並且與鈍化層222大體上共面的“翼”部分)被佈置成使得鈍化層222被定位在互連228的第一部分和第二有源層之間。此外,互連228的第一部分與觸點216的第一側大體上橫向地共同延伸。相反,互連228的第二部分延伸穿過鈍化層222以電耦合到觸點216。如所示出的,互連228的第二部分大體上形成梯形,其中該梯形的第一平行邊包括金屬並且被耦合到觸點216。如所示出的,該梯形的非平行邊包括金屬並且與鈍化層222接觸。該梯形的第二平行邊包括氧化物(例如,殘餘物224)並且大於第一平行邊。
在所描繪的實施例中,層間電介質226接近互連228佈置,並且互連228的第一部分被佈置在層間電介質226和鈍化層222之間。插塞230和插塞232(即,多個插塞)延伸到層間電介質226中,並且被耦合到互連228的第一部分(例如,“翼”)。
在一個實施例中,觸點216(其可以包括金屬)部分地位於閘極電介質層210的上面,以在無金製程中形成與電荷層的歐姆觸點。然而,當使用基於金的製程時,觸點216可以位於有源裝置203的上面。
在另一個實施例或相同的實施例中,鈍化層222被佈置在閘極電介質層210、觸點216之上。鈍化層222可以包括基於氮化物的化合物,諸如氮化矽SiN。儘管示出了僅一個鈍化層222,但是可以使用多個鈍化層。多個鈍化層也可以與氧化物層等交錯。可以使用等離子體增強化學氣相沉積(PECVD)沉積鈍化層/氧化物層/ILD層。
在一個實施例中,互連228被佈置在觸點216之上並且延伸穿過鈍化層222。通路覆蓋區240限定互連金屬228的側壁/溝槽。如所示出的,通路覆蓋區240偏離觸點216的中心(軸線A 238)。通路覆蓋區240的中心從軸線A 238偏移距離d2 243。該覆蓋區的寬度被示出為距離d1 242。通路覆蓋區240的寬度d1 242限定該溝槽的底部寬度。因為通路的形成製程,該溝槽的頂部寬於寬度d1 242。用於互連228的金屬還在通路的沿著軸線A 238的相對側形成“翼”(例如,互連228的第一部分)。互連228的翼是互連228的位於鈍化層222之上的金屬部分。互連228被用來(連同插塞230和232一起)將觸點216耦合到佈置在平坦化表面220上的其他金屬層。
在另一個實施例或相同的實施例中,二氧化矽殘餘物224被佈置在鈍化層222之上,並且填充由互連金屬228創建的通路/溝槽。正矽酸乙酯(tetraethyl orthosilicate,TEOS,原矽酸四乙酯)可以被用來沉積二氧化矽以形成二氧化矽殘餘物224。然而,二氧化矽可以使用基於矽烷的(silane-based)或基於乙矽烷的(disilane-based)製程沉積。使用TEOS形成的二氧化矽通常具有較低的密度並且可以被用於電氣阻塞。類似地,層間電介質(ILD)226(例如,氧化物)被佈置在TEOS(二氧化矽)殘餘物224之上。層間電介質氧化物226的頂部被平坦化以產生平坦化表面220。
在一個實施例中,插塞230和232穿過ILD 226佈置以接觸互連228。插塞230和232被附接到互連228,並且被佈置在平坦化表面220中(以耦合到其他金屬層)。在一個實施例中,插塞230和232是具有深度Z2 248的鎢插塞。插塞230和232的深度通常受製程限制。在一個實施例中,插塞230的深度Z2 248大體上是插塞230的寬度的兩倍。從閘極電介質210到平坦化表面220的總厚度被示出為厚度Z1 221。在通路覆蓋區在歐姆觸點中居中/沿著軸線A定中心的裝置中,插塞將需要足夠深以穿過整個厚度Z1 221。如所示出的,插塞230和232足夠深以在大致ILD氧化物226的深度處到達互連228的翼,ILD氧化物226的深度比厚度Z1 221小得多並且被示出為深度Z2 248。這允許簡化半導體裝置200的製造製程。
第3A圖是具有非對稱插塞互連結構和交替的通路/插塞佈局的半導體裝置300的示例佈局的自頂向下的視圖。半導體裝置300包括有源裝置303的一部分、接觸區域399、歐姆觸點/金屬汲極覆蓋區314、歐姆觸點/金屬源極覆蓋區316、用於源極的插塞覆蓋區331A、331B和331C、用於汲極的插塞覆蓋區333A、333B和333C、用於源極的通路覆蓋區340A、340B和340C,以及用於汲極的通路覆蓋區341A、341B和341C。此外,還在第3A圖中示出了距離d1 342,該距離是用於汲極的通路覆蓋區的寬度的一個示例。
如所示出的,接觸區域399被包括在HFET的源極區域(例如,源極觸點316)或汲極區域(例如,汲極觸點314)中的至少一個中——在所描繪的實施例中,多個接觸區域398/399被包括在源極電極和汲極電極兩者中並且豎向地(相對于頁面取向)對準。此外,接觸區域399中的插塞331C比第二接觸區域398中包括的第二插塞331B更靠近HFET的第一側(頁面的右手側)佈置,第二插塞331B更靠近HFET的第二側(左手側)佈置。換句話說,第二接觸區域398的取向是接觸區域399的鏡像。
此外,如所描繪的實施例中所示出的,插塞331A/331B/331C具有寬度和長度,其中插塞的長度大於寬度。如先前在其他圖中所示出的,插塞331A/331B/331C的高度大於或等於層間電介質的厚度。
所描繪的實施例概述了(大虛線框)有源裝置的一部分:有源區域303(例如,第一有源層和第二有源層以及電荷層)。類似地,第一實線例示了汲極觸點314(例如,用於汲極的歐姆觸點/金屬)的自頂向下的輪廓。如所示出的,汲極觸點314是大致指狀的。第二實線例示了源極觸點316(例如,用於源極的歐姆觸點/金屬)的自頂向下的輪廓。如所示出的,源極觸點316是大致指狀的。
還描繪了用於源極316的通路覆蓋區340A、340B、340C和插塞輪廓331A、331B和331C。如所示出的,插塞331A、331B和331C的分組的自頂向下的輪廓是條形的。對於所示出的實施例,插塞331A、331B和331C的每個分組包括兩個條。為了有助於汲極觸點314和源極觸點316之間的電流流動的對稱性,通路覆蓋區340A、340B和340C與插塞331A、331B和331C的分組交替。通路輪廓340A在源極觸點316的左側,而插塞331A的分組在源極觸點316的右側。相反,通路輪廓340B在源極觸點316的右側,而插塞331B的分組在左側(例如,插塞331A的鏡像)。此外,通路輪廓340C在左側,而插塞331C的分組在源極觸點316的右側。此鏡像圖案可以在源極觸點316的整個長度上繼續。
在所描繪的實施例中,還示出橫穿通路覆蓋區340A和插塞331A的分組的橫剖面B-B’。第2圖中所示出的示例半導體裝置200可以是橫剖面B-B’中的半導體裝置的一個示例。
還描繪了用於汲極觸點314的通路覆蓋區341A、341B、341C和插塞輪廓333A、333B和333C。如自頂向下的視圖中所示出的,插塞333A、333B和333C是條形的。插塞333A、333B和333C的每個分組包括三個條。通常,汲極觸點314的寬度寬於源極觸點316的寬度。因此,在汲極觸點314中可以包括更多插塞。為了有助於汲極觸點314和源極觸點316之間的電流流動的對稱性,通路覆蓋區341A、341B、341C與插塞333A、333B和333C的分組交替。通路輪廓341A在汲極觸點314的左側,而插塞333A的分組在汲極觸點314的右側。相反,通路輪廓341B在汲極觸點314的右側,而插塞333B的分組在左側。此外,通路輪廓341C在左側,而插塞333C的分組在汲極觸點314的右側。此圖案可以在汲極314的整個長度上重複。在第3B圖中示出了汲極的沿著C-C’的橫剖面。
第3B圖是具有非對稱插塞互連結構的另一個示例半導體裝置301的橫剖側視圖。沿著第3A圖中的橫剖面C-C’切割半導體裝置301,並且半導體裝置301包括非對稱插塞互連結構。該結構包括有源裝置303、閘極電介質310、歐姆觸點314、鈍化層322、二氧化矽(TEOS)殘餘物324、層間電介質(ILD)326、互連金屬328,以及插塞330、332和334。此外,在第3B圖中示出了厚度Z1 321、深度Z2 348、軸線A 338、通路覆蓋區341、距離d1 342、d2 343、d3 344、d4 345、d5 346和d6 347。如所示出的,有源裝置303可以包括結合第1A圖和第1B圖所討論的第一有源層和第二有源層以及電荷層。對於所示出的實施例,非對稱插塞互連結構包括互連328和插塞330、332和334。類似地命名和編號的元件如上文所描述地耦合和起作用;然而,例示了三個插塞(330、332和334),而不是第2圖中所示出的兩個插塞。
應理解,軸線A 338表示歐姆觸點314的中心。深度Z1 321表示從平坦化表面320到閘極電介質層310的深度。深度Z2 348表示插塞330、332、334的深度,或從平坦化表面320到TEOS衍生的氧化矽324的距離。插塞330、332、334的開口寬度(被示出為距離d5 346)大體上是插塞330、332、334的深度(被示出為深度Z2 348)的一半;d5 =½ Z2。距離d1 342表示用來創建用於互連328的溝槽的通路的寬度。距離d1 342的最小值可以大體上是2μm。距離d2 343表示用於互連328的通路的中心和軸線A 338之間的距離。在一個實施例中,距離d2 343大體上是距離d3 334的1/4。距離d3 334表示觸點314的長度。如所示出的,互連328可以具有觸點314的大體上相同的長度。然而,應理解,互連328的“翼”可以延伸超過距離d3 334以形成用於觸點314的場板(field plate)。距離d4 345表示互連328的翼的末端和插塞334之間的距離。此距離可以由用來製造所描繪的架構的處理步驟確定。距離d4 345可以大體上是零,並且插塞334在互連328的“翼”的邊緣處開始。然而,距離d4 345取決於沉積插塞的製程的形貌能力。距離d4 345可以是0.5μm。距離d5 346表示插塞開口的寬度。插塞330、332、334在頂部(平坦化表面320)處較寬並且朝向底部逐漸變細。在一個實施例中,插塞的深度(Z2 348)與平坦化表面320處的插塞開口的寬度的比率大體上是2。換句話說,距離d5 346大體上是深度Z2 348的一半。在一個實施例中,距離d5 346大體上是1μm。距離d6 347表示每個插塞之間的距離。在一個實施例中,該距離大體上是0.6μm。
第4圖是具有非對稱插塞互連結構和交替的通路/插塞佈局的半導體裝置400的另一個示例佈局的自頂向下的視圖。半導體裝置400包括有源裝置403的一部分、歐姆觸點/金屬汲極覆蓋區414、歐姆觸點/金屬源極覆蓋區416、接觸區域499、用於源極的插塞覆蓋區431A、431B和431C、用於汲極的插塞覆蓋區433A、433B和433C、用於源極的通路覆蓋區440A、440B和440C,以及用於汲極的通路覆蓋區441A、441B和441C。此外,在第4圖中示出了距離d1 442,該距離是用於源極觸點416的通路覆蓋區的寬度的一個示例。
第4圖類似於第3A圖;然而,代替用於插塞的長連續條,所示出的插塞包括成一排的圓圈的分組。第2圖中所示出的橫剖面可以是橫剖面D-D’處的半導體裝置400的一個示例。第3B圖中所示出的橫剖面可以是橫剖面E-E’處的半導體裝置400的一個示例。
第5圖是具有非對稱插塞互連結構和交替的通路/插塞佈局的半導體裝置500的示例佈局的頂層視圖。半導體裝置500包括有源裝置503的一部分、歐姆觸點/金屬汲極覆蓋區514、歐姆觸點/金屬源極覆蓋區516、接觸區域599、用於源極的插塞覆蓋區531、用於汲極的插塞覆蓋區533、用於源極的通路覆蓋區540A和540B,以及用於汲極的通路覆蓋區541A和541B。此外,在第5圖中示出了距離d1 542,該距離是用於源極觸點516的通路覆蓋區的寬度的一個示例。
第5圖類似於第3A圖和第4圖,然而,通路和插塞相比於第3A圖和第4圖中所示出的通路和插塞在不同的橫向方向上交替。半導體裝置500的橫剖面類似於第2圖和第3B圖中所示出的半導體裝置的橫剖面;然而,第5圖中所示出的裝置可以具有更多插塞。對於所示出的實施例,在橫剖面中在非對稱插塞互連結構的翼上可以例示六個插塞。
第6圖是用於製造具有非對稱插塞互連結構的半導體裝置的示例製程流程。受益於本公開內容的本領域普通技術人員將理解,所描繪的製程流程可以以任何順序進行並且甚至可以並行進行。此外,根據本公開內容的教導,可以向該製程流程添加塊以及從該製程流程移除塊。
塊602例示了形成包括第一有源層和第二有源層以及電荷層的有源裝置。還可以形成閘極電介質。在一些實施例中,閘極電介質被佈置在半導體材料的一個表面上,並且第二有源層被佈置在閘極電介質和第一有源層之間。
塊604示出了形成用於到半導體材料的歐姆觸點的通路。在一個實施例中,可以使用電感耦合等離子體(ICP)等蝕刻通路。被蝕刻的溝槽可以延伸穿過閘極電介質、第二有源層,並且到第一有源層中。
塊606描繪了沉積金屬以形成觸點。在一個實施例中,使用物理氣相沉積(PVD)沉積金屬,並且該金屬加襯裡於在塊604中形成的溝槽的壁。該金屬可以從閘極氧化物延伸到第一有源層。
塊608例示了使用快速熱退火(RTA)等對金屬和半導體之間的觸點的金屬進行退火。
塊610示出了沉積鈍化和層間電介質(ILD)。可以使用等離子體增強化學氣相沉積(PECVD)沉積這些層。
塊612描繪了形成用於互連的通路。這可以通過蝕刻穿過鈍化層的溝槽來實現,並且該溝槽可以到達該觸點。
塊614例示了將用於互連的金屬沉積在塊612中形成的通路/溝槽中。在一個實施例中,使用物理氣相沉積(PVD)沉積互連金屬。金屬可以被沉積在溝槽內以及鈍化層上,以形成互連。金屬可以加襯裡於溝槽的壁(在互連的第二部分中),並且(在互連的第一“翼”部分中)金屬與鈍化層大體上共面。互連可以延伸穿過第一鈍化層並且電耦合到第一觸點。互連的第一部分被佈置在鈍化層上,以使得鈍化層被佈置在互連的第一部分和第二有源層之間。應理解,在一些實施例中,可以對於多個鈍化層重複塊610、612和614。
塊616例示了使用正矽酸乙酯(TEOS)沉積二氧化矽。在互連上沉積正矽酸乙酯(TEOS)可以填充互連的第二部分的中部中的空隙。然而,可以使用矽烷或乙矽烷沉積二氧化矽。
塊618示出了平坦化來自TEOS沉積的殘餘的二氧化矽。在一個實施例中,可以使用抗蝕劑回蝕(REB)製程或化學機械平坦化(CMP)製程來完成平坦化。一旦被平坦化,留在半導體裝置上的就可以被稱為基於TEOS的二氧化矽。
塊620描繪了接近互連沉積層間電介質。在一個實施例中,互連的第一部分被佈置在層間電介質和鈍化層之間。
塊622例示了通過蝕刻、沉積以及然後平坦化插塞的頂表面來形成插塞。在一些實施例中,被蝕刻的溝槽可以具有寬度、長度和高度,其中該溝槽的長度大於寬度,並且該高度等於層間電介質的厚度。電感耦合等離子體(ICP)可以被用來蝕刻插塞和沉積插塞材料(例如,鎢),而CMP可以被用來平坦化插塞。平坦化可以被用來移除佈置在層間電介質的表面上的殘餘的金屬。
受益於本公開內容的本領域普通技術人員將理解,所描繪的製程流程可以被重複多次以形成包括所述的一個或多個接觸區域的多個接觸區域。在這些實施例中的一些中,第一插塞可以比第二接觸區域中的第二插塞更靠近HFET的第一側佈置,並且該第二插塞更靠近HFET的與第一側相對的第二側佈置。換句話說,第二接觸區域的取向可以是第一接觸區域的鏡像。
對例示的本發明的實施例的以上描述,包括在摘要中所描述的,不旨在是窮盡性的或是對所公開的確切形式的限制。儘管為了說明的目的在本文中描述了本發明的具體實施方案和實施例,但是在不脫離本發明的更寬泛精神和範圍的情況下,各種等同修改是可能的。事實上,應當領會的是,具體的示例電壓、電流、頻率、功率範圍值、時間等是為了說明的目的而提供的,並且根據本發明的教導,在其他實施方案和實施例中也可以使用其他值。
根據上文的詳細描述,可以對本發明的實施例進行這些修改。所附權利要求中使用的術語不應被理解為將本發明限制於說明書和權利要求書中公開的具體實施方案。而是,範圍完全由所附申請專利範圍確定,申請專利範圍確定應根據申請專利範圍解釋的既定原則來理解。因此,本說明書和圖式應被視為是說明性的而不是限制性的。
100‧‧‧半導體裝置101‧‧‧半導體裝置102‧‧‧襯底104‧‧‧第一有源層106‧‧‧電荷層108‧‧‧第二有源層110‧‧‧閘極電介質112‧‧‧閘極114‧‧‧歐姆觸點116‧‧‧歐姆觸點118‧‧‧鈍化/互連區域120‧‧‧平坦化表面121‧‧‧厚度Z1‧‧‧厚度Z2‧‧‧深度200‧‧‧半導體裝置203‧‧‧有源裝置210‧‧‧閘極電介質216‧‧‧觸點220‧‧‧平坦化表面221‧‧‧厚度222‧‧‧鈍化層224‧‧‧二氧化矽殘餘物226‧‧‧層間電介質228‧‧‧互連金屬230‧‧‧插塞232‧‧‧插塞238‧‧‧軸線240‧‧‧通路覆蓋區242‧‧‧距離243‧‧‧距離248‧‧‧深度d1‧‧‧距離d2‧‧‧距離d3‧‧‧距離d4‧‧‧距離d5‧‧‧距離d6‧‧‧距離300‧‧‧半導體裝置301‧‧‧半導體裝置303‧‧‧有源裝置310‧‧‧閘極電介質314‧‧‧歐姆觸點/金屬汲極覆蓋區316‧‧‧歐姆觸點/金屬源極覆蓋區320‧‧‧平坦化表面321‧‧‧深度322‧‧‧鈍化層324‧‧‧二氧化矽殘餘物326‧‧‧層間電介質328‧‧‧互連金屬330‧‧‧插塞331A‧‧‧插塞覆蓋區331B‧‧‧插塞覆蓋區331C‧‧‧插塞覆蓋區332‧‧‧插塞333A‧‧‧插塞覆蓋區333B‧‧‧插塞覆蓋區333C‧‧‧插塞覆蓋區334‧‧‧插塞338‧‧‧軸線340A‧‧‧插塞覆蓋區340B‧‧‧插塞覆蓋區340C‧‧‧插塞覆蓋區341A‧‧‧通路覆蓋區341B‧‧‧通路覆蓋區341C‧‧‧通路覆蓋區341‧‧‧通路覆蓋區342‧‧‧距離343‧‧‧距離344‧‧‧距離345‧‧‧距離346‧‧‧距離347‧‧‧距離348‧‧‧深度398‧‧‧接觸區域399‧‧‧接觸區域400‧‧‧半導體裝置403‧‧‧有源裝置414‧‧‧歐姆觸點/金屬汲極覆蓋區416‧‧‧歐姆觸點/金屬源極覆蓋區431A‧‧‧插塞覆蓋區431B‧‧‧插塞覆蓋區431C‧‧‧插塞覆蓋區433A‧‧‧插塞覆蓋區433B‧‧‧插塞覆蓋區433C‧‧‧插塞覆蓋區440A‧‧‧通路覆蓋區440B‧‧‧通路覆蓋區440C‧‧‧通路覆蓋區441A‧‧‧通路覆蓋區441B‧‧‧通路覆蓋區441C‧‧‧通路覆蓋區442‧‧‧距離499‧‧‧接觸區500‧‧‧半導體裝置503‧‧‧有源裝置514‧‧‧歐姆觸點/金屬汲極覆蓋區516‧‧‧歐姆觸點/金屬源極覆蓋區531‧‧‧插塞覆蓋區533‧‧‧插塞覆蓋區540A‧‧‧通路覆蓋區540B‧‧‧通路覆蓋區541A‧‧‧通路覆蓋區541B‧‧‧通路覆蓋區542‧‧‧距離599‧‧‧接觸區域
參考下面的附圖描述本發明的非限制性和非窮舉性實施例,其中相同的附圖標記在全部各個視圖中指代相同的部分,除非另有說明。
第1A圖是根據本公開內容的一個實施方案的、可以使用非對稱插塞(plug,塞塊,楔塞,楔形塊)互連(interconnect,互連物)結構的示例半導體裝置的橫剖側視圖。
第1B圖是根據本公開內容的一個實施方案的、可以使用非對稱插塞互連結構的另一個示例半導體裝置的橫剖側視圖。
第2圖是根據本公開內容的一個實施方案的、具有非對稱插塞互連結構的示例半導體裝置的橫剖側視圖。
第3A圖是根據本公開內容的一個實施方案的、具有非對稱插塞互連結構和交替的通路(via)/插塞佈局的半導體裝置的示例佈局的自頂向下的視圖。
第3B圖是根據本公開內容的一個實施方案的、具有非對稱插塞互連結構的示例半導體裝置的橫剖側視圖。
第4圖是根據本公開內容的一個實施方案的、具有非對稱插塞互連結構和交替的通路/插塞佈局的半導體裝置的示例佈局的自頂向下的視圖。
第5圖是根據本公開內容的一個實施方案的、具有非對稱插塞互連結構和交替的通路/插塞佈局的半導體裝置的示例佈局的自頂向下的視圖。
第6圖是根據本公開內容的一個實施方案的用於製造具有非對稱插塞互連結構的半導體裝置的示例製程流程。
貫穿附圖的多個視圖,對應的附圖標記表示相應的部件。本領域技術人員會領會,圖中的元件是為了簡化和清楚起見而示出的,並且不一定是按比例繪製的。例如,圖中的一些元件的尺寸可能相對於其他元件被誇大,以幫助改進對本發明的各實施方案的理解。此外,常常不描繪在商業上可行的實施方案中有用或必要的常見但是廣為人知的元件,以便於較少受妨礙地查看本發明的這些各實施方案。
100‧‧‧半導體裝置
102‧‧‧襯底
104‧‧‧第一有源層
106‧‧‧電荷層
108‧‧‧第二有源層
110‧‧‧閘極電介質
112‧‧‧閘極
114‧‧‧歐姆觸點
116‧‧‧歐姆觸點
118‧‧‧鈍化/互連區域
120‧‧‧平坦化表面
121‧‧‧厚度
Z1‧‧‧厚度

Claims (19)

  1. 一種異質結構場效應電晶體(HFET),包括:一第一有源層,所述第一有源層包括具有第一帶隙的第一半導體材料;以及一第二有源層,所述第二有源層包括具有第二帶隙的第二半導體材料;一電荷層,所述電荷層響應於所述第一帶隙和所述第二帶隙之間的帶隙能量的差異而接近所述第一有源層和所述第二有源層形成;一閘極電介質,所述閘極電介質接近所述第二有源層佈置,其中所述第二有源層被佈置在所述第一有源層和所述閘極電介質之間;以及一接觸區域,所述接觸區域包括:a)一觸點,所述觸點被耦合以供應或收回來自所述HFET的電荷;b)一鈍化層,所述鈍化層接近所述觸點和所述閘極電介質佈置,其中所述觸點的至少一部分被佈置在所述鈍化層和所述第二有源層之間;c)一層間電介質;以及d)一非對稱插塞互連結構,其包括一互連,所述互連延伸穿過所述鈍化層並且被耦合到所述觸點,其中所述互連的第一部分被佈置在所述鈍化層上且與所述鈍化層大體上共面,使得所述鈍化層被佈置在所述互連的第一部分和所述第二有源層之間,且所述互連的第二 部分延伸穿過所述鈍化層,其中,在橫剖側視圖中,所述互連的第二部分大體上形成一梯形,其中所述梯形的第一平行邊包括金屬並且被耦合到所述觸點,其中所述梯形的非平行邊包括所述金屬,並且其中所述梯形的第二平行邊包括氧化物並且大於所述第一平行邊,其中所述層間電介質係接近所述互連佈置,其中所述互連的第一部分被佈置在所述層間電介質和所述鈍化層之間,以及一插塞,所述插塞延伸到所述層間電介質中,其中所述插塞係形成於所述互連的第一部分的上方並且被耦合到所述互連的第一部分。
  2. 如請求項1所述的HFET,其中所述互連具有凹進(recessed)的中心且一氧化物填補凹進處。
  3. 如請求項1所述的HFET,其中所述鈍化層被佈置在所述觸點和所述互連的第一部分之間,並且其中所述互連的第一部分與所述觸點的第一側大體上橫向共同延伸。
  4. 如請求項1所述的HFET,還包括包含所述插塞的多個插塞,所述多個插塞延伸到所述層間電介質中並且被耦合到所述互連的第一部分。
  5. 如請求項4所述的HFET,其中所述接觸區域被包括在所述HFET的源極區域或汲極區域中的至少一個中。
  6. 如請求項5所述的HFET,還包括包含所述接觸區域的多個接觸區域,所述多個接觸區域在所述HFET的所述源極區域或所述汲極區域中的所述至少一個中的半導體材料中對準。
  7. 如請求項6所述的HFET,其中所述接觸區域中的所述插塞比所述多個接觸區域中的第二接觸區域中的第二插塞更靠近所述HFET的第一側佈置,其中所述第二插塞更靠近所述HFET的與所述第一側相對的第二側佈置。
  8. 如請求項7所述的HFET,其中所述第二接觸區域的取向是所述接觸區域的鏡像。
  9. 如請求項1所述的HFET,其中所述插塞具有一寬度、一長度和一高度,其中所述插塞的所述長度大於所述寬度,並且其中所述高度大於或等於所述層間電介質的厚度。
  10. 一種形成異質結構場效應電晶體(HFET)中的一或多個接觸區域的方法,包括:提供一半導體材料,所述半導體材料包括一第一有源層和一第二有源層,其中一閘極電介質被佈置在所述半導體材料的一表面上,並且其中所述第二有源層被佈置在所述閘極電介質和所述第一有源層之間;形成到所述半導體材料的一觸點,所述觸點延伸穿過所述第二有源層到所述第一有源層中;沉積一鈍化層,其中所述閘極電介質被佈置在所述鈍化層和所述第二有源層之間;形成一包含一互連與一插塞的非對稱插塞互連結構,其中形成所述非對稱插塞互連結構包含i)形成所述互連,其係延伸穿過所述第一鈍化層並且被耦合到所述第一觸點,其中所述互連的第一部分被佈置在所述鈍化層 上,使得所述鈍化層被佈置在所述互連的第一部分和所述第二有源層之間,其中形成到所述半導體材料的所述觸點包括蝕刻一溝槽,其係延伸到所述閘極電介質、所述第二有源層和所述第一有源層中;以及在所述溝槽內沉積金屬以形成所述觸點,其中所述金屬加襯裡於所述溝槽的壁並且從所述閘極電介質延伸到所述第一有源層,ii)沉積一接近所述互連的層間電介質,其中所述互連的第一部分被佈置在所述層間電介質和所述鈍化層之間,以及iii)形成延伸到所述層間電介質中的所述插塞,其中所述插塞係形成於所述互連的第一部分的上方並且被耦合到所述互連的第一部分。
  11. 如請求項10所述的方法,其中所述互連具有凹進的中心且一氧化物填補凹進處。
  12. 如請求項10所述的方法,還包括對所述金屬進行熱退火,其中所述觸點被耦合以形成到所述第一有源層和所述第二有源層的歐姆觸點。
  13. 如請求項10所述的方法,其中形成所述互連包括:蝕刻延伸穿過所述鈍化層到所述觸點的一溝槽;以及在所述溝槽內和所述鈍化層上沉積金屬以形成所述互連,其中在所述互連的第二部分中所述金屬加襯裡於所述溝槽的壁,並且在所述互連的第一部分中,所述金屬與所述鈍化層大體上共面。
  14. 如請求項13所述的方法,還包括:在所述互連上沉積正矽酸乙酯(TEOS)以用二氧化矽填充所述互連的第二部分中的空隙;以及 平坦化所述觸點以移除殘餘的二氧化矽。
  15. 如請求項10所述的方法,其中形成所述插塞包括:蝕刻延伸穿過所述層間電介質到所述互連的第一部分的一溝槽;在所述溝槽內沉積金屬以形成所述插塞;以及平坦化所述層間電介質以移除佈置在所述層間電介質的所述表面上的殘餘的金屬。
  16. 如請求項15所述的方法,其中形成所述插塞包括蝕刻具有一寬度、一長度和一高度的所述溝槽,其中所述溝槽的所述長度大於所述寬度,並且其中所述高度等於所述層間電介質的厚度。
  17. 如請求項10所述的方法,還包括形成包括所述一或多個接觸區域的多個接觸區域,其中所述插塞比所述多個接觸區域中的第二接觸區中的第二插塞更靠近所述HFET的第一側佈置,並且其中所述第二插塞更靠近所述HFET的與所述第一側相對的第二側佈置。
  18. 如請求項17所述的方法,其中所述第二接觸區域的取向是所述一或多個接觸區域的鏡像。
  19. 如請求項10所述的方法,還包括形成所述HFET的源極電極或汲極電極中的至少一個,所述HFET的源極電極或汲極電極包括所述接觸區域。
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