JP2022130685A - 半導体装置 - Google Patents

Abstract

【課題】寄生容量を低減、かつ、ゲート電極および導電層（ソースフィールドプレート）の各端部への電界集中を緩和するＨＥＭＴを有する半導体装置を提供する。【解決手段】半導体装置１は、ヘテロ接合を含むＩＩＩ族窒化物半導体積層構造２と、ＩＩＩ族窒化物半導体積層構造上に配置されたゲート電極４と、ＩＩＩ族窒化物半導体積層構造上の絶縁層２９と、ゲート電極を挟むようにゲート電極から離れて配置され、それぞれＩＩＩ族窒化物半導体積層構造に電気的に接続されたソース電極５およびドレイン電極と、ゲート電極とドレイン電極との間で絶縁層に埋め込まれ、ソース電極に電気的に接続された導電層と、ゲート電極と導電層との間に形成され、ある断面においてゲート電極の両側壁に垂直方向に形成され、その上部が導電層の上部表面よりも上方に形成された絶縁性の領域と、を含む。【選択図】図３

Description

本発明は、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を有する半導体装置に関する。

従来、ＭＩＳ（Metal Insulator Semiconductor）構造を有するＨＥＭＴでは、ゲート電極の端部への電界集中を緩和するために、ゲート電極と一体的なゲートフィールドプレートを形成することが知られている。一方、当該電界集中を緩和する他の方策として、ゲート電極の側方に、ソース電極と電気的に接続されたソースフィールドプレートを形成することが提案されている（たとえば、特許文献１～３を参照）。

特開２００８－１２４４４０号公報 特開２００８－１３１０３１号公報 特表２００７－５３７５９３号公報

本発明の一実施形態は、寄生容量を低減でき、かつ、ゲート電極および導電層（ソースフィールドプレート）の各端部への電界集中を緩和できる半導体装置を提供する。

本発明の一実施形態に係る半導体装置は、ヘテロ接合を含むIII族窒化物半導体積層構造と、前記III族窒化物半導体積層構造上に配置されたゲート電極と、前記III族窒化物半導体積層構造上の絶縁層と、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、それぞれ前記III族窒化物半導体積層構造に電気的に接続されたソース電極およびドレイン電極と、前記ゲート電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ソース電極に電気的に接続された導電層と、前記ゲート電極と前記導電層との間に形成され、ある断面において前記ゲート電極の両側壁に垂直方向に形成され、その上部が前記導電層の上部表面よりも上方に形成された絶縁性の領域とを含む。

図１Ａは、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図１Ｂは、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、前記半導体装置の断面図（図１Ａおよび図１ＢのII－II線断面図）である。 図３は、前記半導体装置の要部拡大図（図２の破線IIIの内方領域）である。 図４は、前記半導体装置の製造方法を説明するためのフロー図である。 図５Ａは、前記半導体装置の製造工程の一部を示す図である。 図５Ｂは、図５Ａの次の工程を示す図である。 図５Ｃは、図５Ｂの次の工程を示す図である。 図５Ｄは、図５Ｃの次の工程を示す図である。 図５Ｅは、図５Ｄの次の工程を示す図である。 図５Ｆは、図５Ｅの次の工程を示す図である。 図５Ｇは、図５Ｆの次の工程を示す図である。 図５Ｈは、図５Ｇの次の工程を示す図である。 図５Ｉは、図５Ｈの次の工程を示す図である。 図５Ｊは、図５Ｉの次の工程を示す図である。 図５Ｋは、図５Ｊの次の工程を示す図である。 図５Ｌは、図５Ｋの次の工程を示す図である。 図５Ｍは、図５Ｌの次の工程を示す図である。 図５Ｎは、図５Ｍの次の工程を示す図である。 図５Ｏは、図５Ｎの次の工程を示す図である。 図６は、シミュレーションのモデル図である。 図７は、前記シミュレーションモデルにおけるＬ_ＦＰと最大電界強度との関係を示すグラフである。 図８は、前記シミュレーションモデルにおけるＬ_ＳＷと最大電界強度との関係を示すグラフである。 図９Ａ～図９Ｃは、前記シミュレーションモデル（ＳＦＰなし）におけるチャネルの広がりを示す図である。 図１０Ａ～図１０Ｃは、前記シミュレーションモデル（ＳＦＰなし）におけるチャネルの広がりを示す図である。 図１１Ａ～図１１Ｃは、前記シミュレーションモデル（ＳＦＰあり）におけるチャネルの広がりを示す図である。 図１２Ａ～図１２Ｃは、前記シミュレーションモデル（ＳＦＰあり）におけるチャネルの広がりを示す図である。 図１３は、寄生容量の評価結果を示す図である。 図１４は、本発明の一実施形態に係る半導体装置の模式的な断面図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。

図１Ａおよび図１Ｂは、本発明の一実施形態に係る半導体装置１の模式的な平面図である。明瞭化のために、図１Ａではソースフィールドプレート８およびフローティングプレート９の領域をハッチングで示し、図１Ｂではソース電極５の領域をハッチングで示している。図１Ａおよび図１Ｂは、ハッチングが付された領域が異なる点以外は同一である。

半導体装置１は、ベースとなるIII族窒化物半導体積層構造２上に、ドレイン電極３、ゲート電極４、ソース電極５およびプレート膜６を有している。たとえば、図１Ａおよび図１Ｂに示すように、ドレイン電極３（Ｄ）、ゲート電極４（Ｇ）およびソース電極５（Ｓ）は、ＤＧＳＧＤの順に周期的に配置されている。これにより、ドレイン電極３およびソース電極５でゲート電極４を挟むことによって素子構造７が構成されている。プレート膜６は、ゲート－ソース間およびドレイン－ゲート間それぞれ配置されている。本発明の導電層の一例としてのソースフィールドプレート８がドレイン－ゲート間に配置され、本発明の第２導電層の一例としてのフローティングプレート９がゲート－ソース間に配置されている。

III族窒化物半導体積層構造２の表面には、当該素子構造７を含むアクティブ領域１０と、アクティブ領域１０外のノンアクティブ領域１１とを定義できる。ノンアクティブ領域１１は、図１Ａおよび図１Ｂに示すようにアクティブ領域１０に隣接しているだけでもよいし、アクティブ領域１０を取り囲んでいてもよい。

ソース電極５は、ノンアクティブ領域１１上の本発明の延長部の一例としてのベース部１２と、当該ベース部１２に一体的に接続された複数の電極部１３とを含む。この実施形態のソース電極５は、複数の電極部１３が互いに平行なストライプ状に延びる櫛歯状である。ベース部１２は、ノンアクティブ領域１１内に、電極部１３用の接続端部１４を有している。複数の電極部１３は、当該接続端部１４からアクティブ領域１０へ向かって延びている。つまり、複数の電極部１３は、アクティブ領域１０およびノンアクティブ領域１１の間に跨っている。

隣り合う電極部１３の間のスペース１５は、ドレイン電極３が配置された領域である。この実施形態では、各スペース１５に直線状のドレイン電極３が配置されることによって、二つの櫛歯状のソース電極５およびドレイン電極３が、互いに係合している。なお、図示はしていないが、ドレイン電極３は、ソース電極５と同様に、ノンアクティブ領域１１上のベース部と、当該ベース部に一体的に接続された複数の電極部（スペース１５に配置される部分）とを含んでいてもよい。

ゲート電極４は、ノンアクティブ領域１１上のベース部１６と、当該ベース部１６に一体的に接続された複数の電極部１７とを含む。この実施形態のゲート電極４は、複数の電極部１７が互いに平行なストライプ状に延びる櫛歯状である。ベース部１６は、ノンアクティブ領域１１内に、電極部１７用の接続端部１８を有している。接続端部１８は、アクティブ領域１０とノンアクティブ領域１１との境界（素子分離ライン１９）を基準に、ソース電極５の接続端部１４よりも外側（相対的にアクティブ領域１０から遠い側）に設けられている。複数の電極部１７は、当該接続端部１８からアクティブ領域１０へ向かって延びている。つまり、複数の電極部１７は、アクティブ領域１０およびノンアクティブ領域１１の間に跨っている。また、ゲート電極４のベース部１６は、ソース電極５のベース部１２よりも外側の引き出し部２０を含む。たとえば、引き出し部２０は、ゲート電極４に対するコンタクトを形成するための領域である。

ソースフィールドプレート８は、ノンアクティブ領域１１上に本発明の延長部の一例としてのベース部２１と、当該ベース部２１に一体的に接続された複数の電極部５４とを含む。この実施形態のソースフィールドプレート８は、ベース部２１の両端部から一対の電極部５４が延びるアーチ状である。ベース部２１は、ノンアクティブ領域１１内に、電極部５４用の接続端部２２を有している。接続端部２２は、素子分離ライン１９を基準に、ソース電極５の接続端部１４とほぼ同じ位置に設けられている。一対の電極部５４は、当該接続端部２２からアクティブ領域１０へ向かって延びている。つまり、一対の電極部５４は、アクティブ領域１０およびノンアクティブ領域１１の間に跨っている。

ソース電極５のベース部１２とソースフィールドプレート８のベース部２１は、ノンアクティブ領域１１内で部分的に重なっている。この重なり部分において、ソース電極５およびソースフィールドプレート８は、ソースコンタクト２３を介して接続されている。たとえば、ソースコンタクト２３は、図１Ａおよび図１Ｂに示すように、スペース１５に対向する位置（電極部１３の延長部を避けた位置）に設けられている。

このようにソースコンタクト２３をノンアクティブ領域１１に設ければ、ソース電極５とソースフィールドプレート８とを電気的に接続するための構造として、ゲート電極４の上方を跨いでソース電極５およびソースフィールドプレート８のそれぞれに電気的に接続される導電構造をアクティブ領域１０に設ける必要がない。このような導電構造がアクティブ領域１０に設けられると半導体装置１の寄生容量を増加させる要因になり得るが、上記のようにノンアクティブ領域１１でソース電極５とソースフィールドプレート８とを接続することによって、寄生容量の増加を抑制することができる。

フローティングプレート９は、ノンアクティブ領域１１上にベース部５１と、当該ベース部５１に一体的に接続された複数の電極部５５とを含む。この実施形態のフローティングプレート９は、ベース部５１の両端部から一対の電極部５５が延びるアーチ状である。ベース部５１は、ノンアクティブ領域１１内に、電極部５５用の接続端部５２を有している。接続端部５２は、素子分離ライン１９を基準に、ソース電極５の接続端部１４とほぼ同じ位置に設けられている。一対の電極部５５は、当該接続端部５２からアクティブ領域１０へ向かって延びている。つまり、一対の電極部５５は、アクティブ領域１０およびノンアクティブ領域１１の間に跨っている。

次に、図２および図３を主に参照して、半導体装置１の断面構造を説明する。

図２は、半導体装置１の断面図（図１Ａおよび図１ＢのII－II線断面図）である。図３は、半導体装置１の要部拡大図（図２の破線IIIの内方領域）である。

III族窒化物半導体積層構造２は、図３に示すように、本発明の第１半導体層の一例としての電子走行層２４と、電子走行層２４上の本発明の第２半導体層の一例としての電子供給層２５とを含む。電子走行層２４および電子供給層２５は、互いにＡｌ組成の異なるIII族窒化物半導体からなっている。たとえば、電子走行層２４は、ＧａＮ層からなっていてもよく、その厚さは、０．１μｍ～３μｍであってもよい。たとえば、電子供給層２５は、ＡｌＮ層からなっていてもよく、その厚さは、１ｎｍ～７ｎｍであってもよい。なお、電子走行層２４および電子供給層２５は、ヘテロ接合を形成して二次元電子ガスを発生させることができる組成であれば特に限定されず、それぞれ、Ａｌ_ｘＧａ_１－ｘＮ層（０≦ｘ≦１）およびＡｌ_ｙＧａ_１－ｙＮ層（０≦ｙ≦１）からなっていてもよい。

このように、電子走行層２４と電子供給層２５とは、互いにＡｌ組成の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、この格子不整合に起因する分極のために、電子走行層２４と電子供給層２５との界面に近い位置（たとえば界面から数Å程度の距離の位置）には、その分極に起因する二次元電子ガス２６が広がっている。

電子供給層２５には、その表面から電子走行層２４に至るように、酸化膜２７が選択的に形成されている。酸化膜２７は、電子供給層２５とほぼ等しい膜厚を有している。たとえば、酸化膜２７は、熱酸化膜であり、電子走行層２４との界面に損傷を与えることなく形成された酸化膜である。電子供給層２５がＡｌＮ層である場合、酸化膜２７は、ＡｌＯＮ膜からなっていてもよい。

なお、III族窒化物半導体積層構造２は、シリコン基板等の基板上に、バッファ層を介して積層されていてもよい。

半導体装置１は、III族窒化物半導体積層構造２上に形成された、下地層２８および絶縁層２９をさらに含む。

下地層２８は、ドレイン電極３およびソース電極５の形成領域を含むIII族窒化物半導体積層構造２の表面全体に形成されている。たとえば、下地層２８は、ＳｉＮ膜からなっていてもよく、その厚さは、５ｎｍ～２００ｎｍであってもよい。

絶縁層２９は、下地層２８を覆っており、第１層３０および当該第１層３０上の第２層３１を含む。たとえば、第１層３０および第２層３１は、共にＳｉＯ_２膜からなっていてもよい。また、絶縁層２９は、１．５μｍ～２μｍの厚さを有していてもよい。個別には、第１層３０が５００ｎｍ～１０００ｎｍの厚さを有し、第２層３１が５００ｎｍ～１０００ｎｍの厚さを有していてもよい。

第１層３０および下地層２８には、III族窒化物半導体積層構造２に達するゲート開口部３２が形成されている。ゲート開口部３２の底部には、酸化膜２７が露出している。ゲート開口部３２の底部および側部を覆うようにゲート絶縁膜３３が形成されている。ゲート絶縁膜３３は、ゲート開口部３２内に加えて、第１層３０と第２層３１との間にも形成されている。たとえば、ゲート絶縁膜３３は、構成元素としてＳｉ、ＡｌおよびＨｆからなる群から選択される少なくとも一種の材料膜からなっていてもよい。より具体的には、ゲート絶縁膜３３は、ＳｉＮ、ＳｉＯ_２、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＡｌＮ、ＡｌＯＮ、ＨｆＳｉＯおよびＨｆＯ_２等からなる群から選択される少なくとも一種の材料膜からなっていてもよい。これらのうち、好ましくは、Ａｌ_２Ｏ_３膜が挙げられる。また、ゲート絶縁膜３３は、１０ｎｍ～１００ｎｍの厚さを有していてもよい。

ゲート電極４は、ゲート開口部３２に埋め込まれている。たとえば、ゲート電極４は、ゲート開口部３２の開口端よりも上方に出っ張らないようにゲート開口部３２に充填されていてもよい。代わりに、ゲート電極４は、図３に破線で示すように、ゲート開口部３２の周縁でゲート絶縁膜３３上に形成されたオーバーラップ部３４を含んでいてもよい。たとえば、ゲート電極４は、Ｍｏ、Ｎｉ等の金属電極からなっていてもよいし、ドープトポリシリコン等の半導体電極からなっていてもよい。金属電極はポリシリコンに比べて埋め込み性に劣るので、金属電極を用いた場合に、特にオーバーラップ部３４が形成され易い。

ソースフィールドプレート８およびフローティングプレート９は、ゲート開口部３２の側部を部分的に形成するように、ゲート電極４の側方に配置されている。具体的には、ソースフィールドプレート８およびフローティングプレート９は、ゲート開口部３２の側部の下側で露出するように、下地層２８上に、絶縁膜３６を介して形成されている。つまり、ゲート開口部３２の側部は、下側がソースフィールドプレート８およびフローティングプレート９で形成され、上側が絶縁層２９（第１層３０）で形成されることによって、導電層／絶縁層の積層界面を有している。

そして、ソースフィールドプレート８およびフローティングプレート９に接するように、ゲート開口部３２の側部に絶縁性のサイドウォール３５が形成されている。つまり、サイドウォール３５は、ゲート開口部３２の側部とゲート絶縁膜３３との間に配置されている。たとえば、サイドウォール３５は、ＳｉＯ_２、ＳｉＮおよびＳｉＯＮからなる群から選択される少なくとも一種の材料膜からなっていてもよい。これらのうち、好ましくは、ＳｉＯ_２膜が挙げられる。また、サイドウォール３５は、１０ｎｍ～２００ｎｍの厚さを有していてもよい。

ソースフィールドプレート８およびフローティングプレート９は、サイドウォール３５およびゲート絶縁膜３３によって、ゲート電極４から絶縁されている。たとえば、ゲート電極４とソースフィールドプレート８およびフローティングプレート９との距離Ｌ_ＧＦは、１μｍ以下であり、好ましくは、５０ｎｍ～２００ｎｍであってよい。距離Ｌ_ＧＦは、この実施形態ではゲート絶縁膜３３およびサイドウォール３５の総厚さで定義されるが、サイドウォール３５を有しない構成では、距離Ｌ_ＧＦ＝ゲート絶縁膜３３の厚さであってもよい。また、ソースフィールドプレート８の長さＬ_ＦＰは、たとえば、ゲート電極４とドレイン電極３との距離Ｌ_ＧＤと間に、Ｌ_ＦＰ＜１／３Ｌ_ＧＤを満たしている。たとえば、半導体装置１の耐圧が２００Ｖ以下の場合、長さＬ_ＦＰは０．２５μｍ～１．５μｍであってよく、距離Ｌ_ＧＤは１μｍ～６μｍであってよい。また、ソースフィールドプレート８およびフローティングプレート９は、Ｍｏ膜からなっていてもよく、その厚さは、１０ｎｍ～２００ｎｍであってもよい。

絶縁層２９および下地層２８には、III族窒化物半導体積層構造２に達する、ソースコンタクトホール３７およびドレインコンタクトホール３８が形成されている。ソースコンタクトホール３７およびドレインコンタクトホール３８は、ゲート開口部３２から横方向に離れた位置に形成されている。ソースコンタクトホール３７およびドレインコンタクトホール３８には、それぞれ、ソース電極５およびドレイン電極３が埋め込まれている。ソース電極５およびドレイン電極３は、それぞれ、ソースコンタクトホール３７およびドレインコンタクトホール３８内でIII族窒化物半導体積層構造２に電気的に接続されている。

ソースコンタクトホール３７およびドレインコンタクトホール３８は、下地層２８の部分で、絶縁層２９の部分よりも相対的に大きなオーミックコンタクト開口３９，４０を有している（オーミックコンタクト開口３９は図１Ａ、図１Ｂおよび図３参照、オーミックコンタクト開口４０は図１Ａおよび図１Ｂ参照）。ソース電極５およびドレイン電極３は、それぞれ、オーミックコンタクト開口３９，４０にオーミック電極４１，４２を有し、絶縁層２９内にパッド電極４３，４４を有している。図１Ａおよび図１Ｂに示すように、オーミック電極４１，４２は、スペース１５の奥行き方向における端部が互いに同じ位置に配置されているが、たとえば、ドレイン側のオーミック電極４２の端部が選択的に後退していてもよい。パッド電極４３，４４は、オーミック電極４１，４２上に形成され、その頂部が絶縁層２９の表面から露出している。たとえば、オーミック電極４１，４２およびパッド電極４３，４４は、Ｔｉ／Ａｌ膜からなっていてもよい。

なお、この実施形態では図３と異なる位置での切断面に現れる構成であるが、絶縁層２９には、ソースフィールドプレート８に達するコンタクトホール４６が形成されていてもよい。このコンタクトホール４６には、図１に示したソースコンタクト２３が埋め込まれ、ソースフィールドプレート８に接続されていてもよい。

この半導体装置１では、前述したように、電子走行層２４上にＡｌ組成の異なる電子供給層２５が形成されてヘテロ接合が形成されている。これにより、電子走行層２４と電子供給層２５との界面付近の電子走行層２４内に二次元電子ガス２６が形成され、この二次元電子ガス２６をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極４は、酸化膜２７およびゲート絶縁膜３３の積層膜を挟んで電子走行層２４に対向しており、ゲート電極４の直下には、電子供給層２５は存在しない。したがって、ゲート電極４の直下では、電子供給層２５と電子走行層２４との格子不整合による分極に起因する二次元電子ガス２６が形成されない。よって、ゲート電極４にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス２６によるチャネルはゲート電極４の直下で遮断されている。こうして、ノーマリオフ型のＨＥＭＴが実現されている。ゲート電極４に適切なオン電圧（たとえば５Ｖ）を印加すると、ゲート電極４の直下の電子走行層２４内にチャネルが誘起され、ゲート電極４の両側の二次元電子ガス２６が接続される。これにより、ソース－ドレイン間が導通する。

使用に際しては、たとえば、ソース電極５とドレイン電極３との間に、ドレイン電極３側が正となる所定の電圧（たとえば２００Ｖ～４００Ｖ）が印加される。その状態で、ゲート電極４に対して、ソース電極５を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。

酸化膜２７と電子走行層２４との界面は、電子供給層２５と電子走行層２４との界面に連続していて、ゲート電極４の直下における電子走行層２４の界面の状態は、電子供給層２５と電子走行層２４との界面の状態と同等である。そのため、ゲート電極４の直下の電子走行層２４における電子移動度は高い状態に保持されている。こうして、この実施形態は、ノーマリオフ型のＨＥＭＴ構造を有する窒化物半導体装置を提供する。

次に、図４および図５Ａ～図５Ｏを参照して、半導体装置１の製造方法を説明する。

図４は、半導体装置１の製造方法を説明するためのフロー図である。図５Ａ～図５Ｏは、半導体装置１の製造工程を工程順に示す図である。

半導体装置１を製造するには、たとえば、基板（図示せず）上に、バッファ層（図示せず）および電子走行層２４が順にエピタキシャル成長させられ、図５Ａに示すように、さらに電子走行層２４上に電子供給層２５がエピタキシャル成長させられる。これにより、III族窒化物半導体積層構造２が形成される（ステップＳ１）。

次に、図５Ｂに示すように、電子供給層２５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、下地層２８が形成される（ステップＳ２）。

次に、図５Ｃに示すように、たとえば、ドライエッチングによって、下地層２８が選択的に除去される（ステップＳ３）。これにより、ソースコンタクトホール３７のオーミックコンタクト開口３９およびドレインコンタクトホール３８のオーミックコンタクト開口４０が同時に形成される（図５Ｃおよびそれ以降では、ドレインコンタクトホール３８の図示およびその説明を省略）。

次に、図５Ｄに示すように、オーミックコンタクト開口３９内に、オーミック電極４１が形成される（ステップＳ４）。図５Ｃで示したように、オーミックコンタクト開口３９の形成に当たって、後の工程で形成される絶縁層２９に比べて薄い膜である下地層２８のエッチングだけで済む。そのため、絶縁層２９をエッチングして開口を形成する場合に比べて、III族窒化物半導体積層構造２の表面に与えるダメージを低減することができる。その結果、ダメージの少ないIII族窒化物半導体積層構造２の表面にオーミック電極４１（ソース電極５）を接続できるので、良好なオーミックコンタクトを得ることができる。

次に、図５Ｅに示すように、電子供給層２５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、絶縁膜３６が形成され、さらに、スパッタ法、蒸着法等によって、絶縁膜３６上に本発明の導電層の一例としてのプレート膜４５が形成される（ステップＳ５）。

次に、図５Ｆに示すように、たとえば、ドライエッチングによって、プレート膜４５が選択的に除去される（ステップＳ６）。これにより、ソース電極５の形成領域とドレイン電極３の形成領域の各間に、プレート膜６が形成される。隣り合うプレート膜６の間の距離は、少なくとも、後の工程で形成されるソースコンタクトホール３７の開口径よりも大きく、好ましくは、図５Ｆに示すように、オーミックコンタクト開口３９の開口径よりも大きくされる。こうすることにより、ソースコンタクトホール３７の形成時に横方向に位置ずれしても、ソース電極５とプレート膜６との接触を防止することができる。つまり、これは、ソース電極５が、ソースコンタクト２３以外の部分でプレート膜６に接続されることを防止する。

次に、図５Ｇに示すように、電子供給層２５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、絶縁層２９の第１層３０が形成される（ステップＳ７）。これにより、プレート膜６は、第１層３０に埋め込まれる。

次に、図５Ｈに示すように、プレート膜６に対向する領域を含むエッチング領域から第１層３０およびプレート膜６をエッチングすることによって、ゲート開口部３２が形成される（ステップＳ８）。これにより、プレート膜６は、ゲート開口部３２に対して自己整合的に、ドレイン側のソースフィールドプレート８とソース側のフローティングプレート９とに分離される。したがって、ソースフィールドプレート８およびフローティングプレート９は、この段階では、ゲート開口部３２の側部に露出することになる。

次に、図５Ｉに示すように、電子供給層２５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、絶縁膜４７が形成される（ステップＳ９）。絶縁膜４７を形成する工程は、絶縁層２９に接する下層膜４８を形成する工程と、絶縁膜４７の最表面を形成する上層膜４９を形成する工程とを含むことによって、絶縁膜の積層構造を形成する工程を含んでいてもよい。当該積層構造は、二層構造からなっていてもよいし、三層以上の構造からなっていてもよい。たとえば、下層膜４８は、ＳｉＯ_２膜からなっていてもよく、上層膜４９は、Ａｌ_２Ｏ_３膜からなっていてもよい。絶縁層２９および下層膜４８が共にＳｉＯ_２膜である場合、絶縁層２９に対する絶縁膜４７（下層膜４８）の密着性を高めることができる。そのため、後の工程において、サイドウォール３５の膜剥がれを防止することができる。

次に、図５Ｊに示すように、たとえば、エッチバックによって、絶縁膜４７の絶縁層２９上の部分が選択的に除去され、ゲート開口部３２の側部上にサイドウォール３５が形成される（ステップＳ１０）。上層膜４９としてＡｌ_２Ｏ_３膜を採用していると、エッチバック後に、エッチングされ難いＡｌ_２Ｏ_３膜の一部がゲート開口部３２から上方への突出部５０として残ることがある。

次に、図５Ｋに示すように、たとえば、ドライエッチングによって、ゲート開口部３２の底部における下地層２８が選択的に除去される（ステップＳ１１）。これにより、ゲート開口部３２の底部にIII族窒化物半導体積層構造２の電子供給層２５が露出する。下地層２８がＳｉＮ膜であり、上層膜４９がＡｌ_２Ｏ_３膜である場合、下地層２８用のエッチャント（たとえば、ＣＦ_４ガス等）に対して上層膜４９のエッチング選択比を小さくすることができる。したがって、下地層２８をエッチングする際に、下層膜４８を上層膜４９で保護できるので、サイドウォール３５（下層膜４８）が下地層２８と一緒にエッチングされて薄くなることを抑制することができる。そのため、下地層２８のエッチング後においても、設計値に近い厚さを有するサイドウォール３５を維持することができる。

次に、図５Ｌに示すように、たとえば、ドライエッチングによって、サイドウォール３５の表面部が選択的に除去される。この実施形態では、最表面を形成する上層膜４９が選択的に除去されることによって、下層膜４８がサイドウォール３５として残ることとなる。上層膜４９がＡｌ_２Ｏ_３膜である場合、たとえば、ＢＣｌ_３ガスがエッチャントとして使用されてもよい。その後、電子供給層２５のゲート開口部３２に露出した部分が選択的に酸化されることによって、電子供給層２５の一部が酸化膜２７となる。

次に、図５Ｍに示すように、電子供給層２５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、ゲート絶縁膜３３が形成され、さらにゲート絶縁膜３３の内側にゲート電極４が埋め込まれる（ステップＳ１３）。ゲート電極４の形成後、電子供給層２５上の全面を覆うように、たとえば、ＣＶＤ法（化学的気相成長法）によって、第２層３１が形成される。

次に、図５Ｎに示すように、オーミック電極４１およびソースフィールドプレート８に対向する領域を含むエッチング領域から第２層３１、ゲート絶縁膜３３および第１層３０が、たとえば、ドライエッチングによって、選択的に除去される。これにより、ソースコンタクトホール３７、ドレインコンタクトホール３８（図１Ａ、図１Ｂおよび図２参照）およびコンタクトホール４６が同時に形成される（ステップＳ１４）。

次に、図５Ｏに示すように、電子供給層２５上の全面を覆うように、たとえば、スパッタ法、蒸着法等によって、絶縁層２９上に電極膜が形成され、この電極膜をパターニングすることによって、ソース電極５（パッド電極４３）、ドレイン電極３（パッド電極４４）およびソースコンタクト２３が形成される（ステップＳ１５）。以上の工程を経て、図１Ａ～図３に示す半導体装置１が得られる。

以上の方法によれば、図５Ｈに示すように、ソースフィールドプレート８が、ゲート開口部３２の形成の際にセルフアライメントプロセスで形成される。これにより、ソースフィールドプレート８がゲート開口部３２の側部に露出するので、ソースフィールドプレート８のゲート電極４に近い側の端部位置を、ゲート開口部３２の側部に固定することができる。そのため、図３に示すように、ゲート電極４とソースフィールドプレート８との距離Ｌ_ＧＦを、ゲート絶縁膜３３およびサイドウォール３５によって簡単に制御することができる。その結果、半導体装置１内の最大電界強度を、意図した値に設計することができる。したがって、ゲート電極４およびソースフィールドプレート８の各端部への電界集中を緩和できる構造を実現することができる。

この効果は、たとえば、図６～図８を参照して証明することができる。図６は、シミュレーションのモデル図である。

このシミュレーションモデルでは、図３の主な構成に関して次の条件を設定した。

・III族窒化物半導体積層構造２：ＧａＮ（１．０μｍ，１×１０^１６ｃｍ^－３）／ＡｌＧａＮ
・下地層２８：ＳｉＮ，１００ｎｍ
・絶縁膜３６：Ａｌ_２Ｏ_３，４０ｎｍ
・ソースフィールドプレート（ＳＦＰ）８：長さＬ_ＦＰ
・絶縁層２９：ＳｉＯ_２，３００ｎｍ
・ゲート絶縁膜３３：Ａｌ_２Ｏ_３，４０ｎｍ
・サイドウォール３５：ＳｉＯ_２，厚さＬ_ＳＷ
このような条件下において、ソースフィールドプレート８の長さＬ_ＦＰおよびサイドウォール３５の厚さＬ_ＳＷを変化させたときに（Ｌ_ＧＤ＝６．０μｍ、Ｖ_ＤＳ＝２００Ｖ）、電界強度分布がどのように変化するのかをシミュレーションした。結果を、図７および図８に示す。

図７は、シミュレーションモデルにおけるＬ_ＦＰと最大電界強度との関係を示すグラフである。図７では、Ｌ_ＦＰ＝０μｍ（つまり、ソースフィールドプレート８なし）のときを１として、測定値を規格化している。図７によれば、ソースフィールドプレート８の設置によって、最大電界強度を緩和できていることが分かる。そして、この電界緩和効果は、Ｌ_ＦＰ＞１μｍ（＝１／６Ｌ_ＧＤ）で飽和することから、長さＬ_ＦＰの増加に伴うドレイン－ソース間容量Ｃｄｓの増加を考慮して、長さＬ_ＦＰは、少なくとも距離Ｌ_ＧＤの１／３未満程度であることが好ましい。

一方、図８は、シミュレーションモデルにおけるＬ_ＳＷと最大電界強度との関係を示すグラフである。図８では、Ｌ_ＳＷ＝５０ｎｍのときを１として、測定値を規格化している。図８によれば、最大電界強度は、サイドウォール３５の厚さＬ_ＳＷに依存しないことが分かる。言い換えれば、図８は、図３に示したゲート電極４とソースフィールドプレート８との距離Ｌ_ＧＦは、小さくても大きくても、最大電界強度に与える影響が低いことを示している。したがって、ゲート絶縁膜３３およびサイドウォール３５の厚さを調節して、ソースフィールドプレート８をゲート電極４の比較的近く（たとえば、１μｍ以下）に配置することによって、ソースフィールドプレート８の端部への電界集中を良好に緩和することができる。

さらに、図６のモデルを用いて、III族窒化物半導体積層構造２におけるチャネルの広がりについても検証した。図９Ａ～図９Ｃおよび図１０Ａ～図１０Ｃは、シミュレーションモデル（ＳＦＰなし）におけるチャネルの広がりを示す図である。図１１Ａ～図１１Ｃおよび図１２Ａ～図１２Ｃは、シミュレーションモデル（ＳＦＰあり）におけるチャネルの広がりを示す図である。

図１１Ａ～図１１Ｃおよび図１２Ａ～図１２Ｃから、半導体装置１のようにＭＩＳ構造を用いたノーマリオフ型のＧａＮ－ＨＥＭＴでは、ソースフィールドプレート８が存在すると、ゲート電圧によって発生するキャリアがソースフィールドプレート８の直下に広がらない結果が得られている。このような場合に、たとえば、ソースフィールドプレート８の直下に酸化膜領域が形成されるなどして二次元電子ガス２６のキャリアが存在していないと、ソースフィールドプレート８の直下の酸化膜領域でポテンシャルが高くなることがある。そのため、ゲート電極４に比較的高いバイアスを印加しなければポテンシャルが下がらず、ソース－ドレイン間に電流が流れないおそれがある。この点、この実施形態では、図５Ｈに示すように、ソースフィールドプレート８が、ゲート開口部３２の形成の際にセルフアライメントプロセスで形成される。そのため、ソースフィールドプレート８の直下に酸化膜２７が形成されることがない。したがって、ゲート電極４とソースフィールドプレート８との距離Ｌ_ＧＦを最大限に小さくすることによって、比較的低いゲート電圧でチャネルを形成できるので、デバイスのオン特性を最大限に引き出すことができる。しかも、このような構造を、ゲート絶縁膜３３およびサイドウォール３５の厚さを調節という簡単な手法で実現することができる。また、この実施形態によれば、サイドウォール３５が備えられているため、ゲート電極４とソースフィールドプレート８との距離Ｌ_ＧＦを、主にサイドウォール３５の厚さによって制御することできる。そのため、ゲート絶縁膜３３の厚さを、主に、意図したゲートしきい値電圧に合わせて設計することができる。

そして、半導体装置１では、ソース電極５に電気的に接続されたソースフィールドプレート８が、ゲート－ドレイン間に配置されている。これにより、ゲート電極４から一体的に絶縁層２９上を横方向に延びるゲートフィールドプレートを設けなくて済むので、ゲート－ドレイン間容量Ｃｇｄを低減することができる。その結果、半導体装置１の寄生容量を低減することができるので、窒化物半導体系デバイスの特徴である高速スイッチング動作、高周波動作等を良好に発揮することができる。この効果は、たとえば、図１３を参照して証明することができる。

図１３は、寄生容量の評価結果を示す図である。図１３において、実線が、ソースフィールドプレート（ＳＦＰ）８を備えている半導体装置１の各寄生容量の変化を示しており、破線が、ソースフィールドプレート８に代えてゲートフィールドプレート（ＧＦＰ）を備えている半導体装置の各寄生容量の変化を示している。

図１３によれば、ＳＦＰ構造では、ソース電位のソースフィールドプレート８とドレイン電位の二次元電子ガス２６とが対向することになるため（図３参照）、低電圧領域でＣｏｓｓ（＝Ｃｄｓ＋Ｃｇｄ）が大きくなる傾向があるが、Ｃｉｓｓ（＝Ｃｇｓ＋Ｃｇｄ）およびＣｒｓｓ（＝Ｃｇｄ）を含めた寄生容量全体で判断したときには、ＧＦＰ構造よりも容量を低減できていることが分かる。

以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することも可能である。

たとえば、図１４に示す半導体装置６１は、ノーマリオフ型のＨＥＭＴを実現する構造として、酸化膜２７に代えて、リセス５３を有している。リセス５３は、たとえば、ゲート開口部３２の底部のみを選択的にエッチングすることによって、電子供給層２５を貫通し、電子走行層２４の表層部に至るように形成されていてもよい。リセス５３によって、ゲート電極４の直下における電子走行層２４と電子供給層２５とのヘテロ接合の形成が防止される。これにより、ゲートバイアスを印加しないとき（ゼロバイアス時）には当該直下領域に二次元電子ガス２６が形成されないので、ノーマリオフ型のＨＥＭＴを実現することができる。

また、半導体装置１は、サイドウォール３５を備えていなくてもよい。この場合、ゲート絶縁膜３３のみの厚さに基づいて、ゲート電極４とソースフィールドプレート８との距離Ｌ_ＧＦを制御することができる。

また、半導体装置１は、ソース－ゲート間のフローティングプレート９を備えていなくてもよい。つまり、ソース－ゲート間およびゲート－ドレイン間のうち、後者のみに選択的にフィールドプレート（ソースフィールドプレート８）が設けられていてもよい。このような構成は、たとえば、図５Ｈに示すエッチング時に、エッチング領域を、プレート膜６の端部の内外に跨る領域として設定すればよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

なお、前述の実施形態に加えて、他の実施形態として以下の構成の半導体装置および半導体装置の製造方法を提供できる。

本発明の他の実施形態は、ヘテロ接合を含むIII族窒化物半導体積層構造と、前記III族窒化物半導体積層構造に達するゲート開口部を有する、前記III族窒化物半導体積層構造上の絶縁層と、前記ゲート開口部の底部および側部を覆うゲート絶縁膜と、前記ゲート開口部内で前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、それぞれ前記III族窒化物半導体積層構造に電気的に接続されたソース電極およびドレイン電極と、前記ゲート電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ゲート絶縁膜によって前記ゲート電極から絶縁された導電層であって、前記ソース電極に電気的に接続された導電層とを含む、半導体装置を提供する。

本発明の他の実施形態は、ヘテロ接合を含むIII族窒化物半導体積層構造と、前記III族窒化物半導体積層構造に達するゲート開口部を有する、前記III族窒化物半導体積層構造上の絶縁層と、前記ゲート開口部の底部および側部を覆うゲート絶縁膜と、前記ゲート開口部内で前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、それぞれ前記III族窒化物半導体積層構造に電気的に接続されたソース電極およびドレイン電極と、前記ゲート電極と前記ドレイン電極との間で前記ゲート開口部の側部を部分的に形成するように前記絶縁層に埋め込まれ、前記ゲート絶縁膜によって前記ゲート電極から絶縁されたソースフィールドプレートであって、前記ソース電極に電気的に接続されたソースフィールドプレートとを含む、半導体装置を提供する。

これらの半導体装置は、たとえば、ヘテロ接合を含むIII族窒化物半導体積層構造上に導電層を形成する工程と、前記導電層を覆うように絶縁層を形成する工程と、前記導電層の少なくとも一部に対向する領域を含むエッチング領域から前記絶縁層および前記導電層をエッチングすることによって、ゲート開口部を形成すると共に、当該ゲート開口部の側部に前記導電層を露出させる工程と、前記ゲート開口部の底部および側部を覆うようにゲート絶縁膜を形成する工程と、前記ゲート開口部内の前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極との間に前記導電層を挟むように、前記III族窒化物半導体積層構造上にドレイン電極を形成する工程と、前記ゲート電極を挟んで前記ドレイン電極の向かい側にソース電極を形成する工程とを含む、本発明の他の実施形態の方法によって製造することができる。

この方法によれば、導電層（ソースフィールドプレート）が、ゲート開口部の形成の際にセルフアライメントプロセスで形成される。これにより、導電層（ソースフィールドプレート）のゲート電極に近い側の端部位置を、ゲート開口部の側部に固定することができる。そのため、ゲート電極と導電層（ソースフィールドプレート）との距離を、ゲート絶縁膜の厚さによって簡単に制御することができる。その結果、半導体装置内の最大電界強度を、意図した値に設計することができる。したがって、ゲート電極および導電層（ソースフィールドプレート）の各端部への電界集中を緩和できる構造を実現することができる。

そして、得られた半導体装置では、ソース電極に電気的に接続された導電層（ソースフィールドプレート）が、ゲート－ドレイン間に配置されている。これにより、ゲート電極から一体的に絶縁層上を横方向に延びるゲートフィールドプレートを設けなくて済むので、ゲート－ドレイン間容量Ｃｇｄを低減することができる。その結果、半導体装置の寄生容量を低減することができるので、窒化物半導体系デバイスの特徴である高速スイッチング動作、高周波動作等を良好に発揮することができる。

本発明の他の実施形態は、前記ゲート絶縁膜と前記ゲート開口部の側部との間に配置された絶縁性のサイドウォールをさらに含む。

本発明の他の実施形態は、前記ソースフィールドプレートに接するように前記ゲート開口部の側部に形成された絶縁性のサイドウォールをさらに含み、前記ゲート絶縁膜は、前記サイドウォールを覆うように形成されている。

これらサイドウォールを備える構成は、たとえば、前記ゲート絶縁膜の形成に先立って、前記ゲート開口部の底部および側部、ならびに前記絶縁層の表面を覆うように絶縁膜を形成する工程と、前記ゲート開口部の底部および前記絶縁層の表面上の前記絶縁膜を選択的にエッチングすることによって、前記ゲート開口部の側部にサイドウォールを形成する工程とをさらに含む、本発明の他の実施形態の方法によって得ることができる。

この構成によれば、ゲート電極と導電層との距離を、主にサイドウォールの厚さによって制御することできる。そのため、ゲート絶縁膜の厚さを、主に、意図したゲートしきい値電圧に合わせて設計することができる。

本発明の他の実施形態は、前記導電層の形成に先立って、前記導電層を前記III族窒化物半導体積層構造から絶縁するための下地層を前記III族窒化物半導体積層構造上に形成する工程を含み、前記サイドウォールを形成する工程は、前記下地層よりも小さいエッチング選択比を有する絶縁材料を少なくとも最表面に有するサイドウォールを形成する工程を含み、前記サイドウォールの形成後、前記ゲート開口部の底部の前記下地層を選択的にエッチングすることによって、前記ゲート開口部の底部を前記III族窒化物半導体積層構造に到達させる工程をさらに含む。

この方法によれば、下地層をエッチングする際に、サイドウォールが下地層と一緒にエッチングされて薄くなることを抑制することができる。そのため、下地層のエッチング後においても、設計値に近い厚さを有するサイドウォールを維持することができる。

本発明の他の実施形態では、前記サイドウォールは、ＳｉＯ_２、ＳｉＮおよびＳｉＯＮからなる群から選択される少なくとも一種の材料を含む。

本発明の他の実施形態では、前記ゲート電極と前記導電層との距離Ｌ_ＧＦが１μｍ以下である。

この構成によれば、導電層がゲート電極の比較的近くに配置されるので、導電層（ソースフィールドプレート）の各端部への電界集中を良好に緩和することができる。

本発明の他の実施形態では、前記導電層の長さＬ_ＦＰと、前記ゲート電極と前記ドレイン電極との距離Ｌ_ＧＤとが、Ｌ_ＦＰ＜１／３Ｌ_ＧＤを満たす。

この構成によれば、導電層（ソースフィールドプレート）の面積が比較的小さいので、導電層の設置に起因するドレイン－ソース間容量Ｃｄｓの増加を抑制することができる。

本発明の他の実施形態では、前記ゲート絶縁膜は、構成元素としてＳｉ、ＡｌおよびＨｆからなる群から選択される少なくとも一種の材料を含む。

本発明の他の実施形態では、前記ゲート電極は、金属電極を含む。

本発明の他の実施形態では、前記ゲート電極は、前記ゲート開口部の周縁で前記ゲート絶縁膜上に形成されたオーバーラップ部を含む。

本発明の他の実施形態では、前記III族窒化物半導体積層構造は、前記ソース電極および前記ドレイン電極で前記ゲート電極を挟むことによって構成された素子構造を含むアクティブ領域と、当該アクティブ領域外のノンアクティブ領域とを含み、前記ソース電極および前記導電層は、それぞれ、前記ノンアクティブ領域への延長部を含み、前記ソース電極の延長部と前記導電層の延長部とが互いに接続されている。

この構成によれば、ソース電極と導電層（ソースフィールドプレート）とを電気的に接続するための構造として、ゲート電極の上方を跨いでソース電極および導電層のそれぞれに電気的に接続される導電構造をアクティブ領域に設ける必要がない。このような導電構造がアクティブ領域に設けられると半導体装置の寄生容量を増加させる要因になり得るが、上記のようにノンアクティブ領域でソース電極と導電層とを接続することによって、寄生容量の増加を抑制することができる。

本発明の他の実施形態では、前記III族窒化物半導体積層構造は、前記ヘテロ接合を形成する第１半導体層および当該第１半導体層上の第２半導体層を含み、前記第２半導体層は、前記ゲート開口部の底部に選択的に、当該第２半導体層の酸化によって形成された酸化膜を含む。

この構成によれば、ゲート電極の直下の二次元電子ガスを低減させることができるので、ノーマリオフ型のＨＥＭＴを実現することができる。

本発明の他の実施形態では、前記III族窒化物半導体積層構造は、前記ヘテロ接合を形成する第１半導体層および当該第１半導体層上の第２半導体層を含み、前記第２半導体層が、前記ゲート開口部の底部のみ選択的にエッチングされている。

この構成によれば、エッチングによるリセス構造によって、ゲート電極の直下におけるヘテロ接合の形成が防止される。これにより、ゲートバイアスを印加しないとき（ゼロバイアス時）には当該直下領域に二次元電子ガスが形成されないので、ノーマリオフ型のＨＥＭＴを実現することができる。

本発明の他の実施形態は、前記導電層と前記III族窒化物半導体積層構造との間に配置され、前記ソース電極および前記ドレイン電極の形成領域まで延びる下地層をさらに含み、前記ソース電極および／または前記ドレイン電極は、前記下地層内のオーミック電極と、前記オーミック電極上に形成された前記絶縁層内のパッド電極とを含む。

本発明の他の実施形態では、前記下地層が５ｎｍ～２００ｎｍの厚さを有し、前記絶縁層が１．５μｍ～２μｍの厚さを有している。

この構成によれば、比較的薄い下地層をエッチングすることによって、オーミックコンタクト用の開口部を形成できるので、当該開口部を形成する際にIII族窒化物半導体積層構造の表面に与えるダメージが少なくて済む。これにより、ダメージの少ないIII族窒化物半導体積層構造の表面にソース電極およびドレイン電極を接続できるので、良好なオーミックコンタクトを得ることができる。

本発明の他の実施形態では、前記ゲート電極と前記ソース電極との間で前記絶縁層に埋め込まれ、前記ゲート絶縁膜によって前記ゲート電極から絶縁され、かつ、前記ソース電極からも絶縁された第２導電層をさらに含む。

１ 半導体装置
２ III族窒化物半導体積層構造
３ ドレイン電極
４ ゲート電極
５ ソース電極
６ プレート膜
７ 素子構造
８ ソースフィールドプレート
９ フローティングプレート
１０ アクティブ領域
１１ ノンアクティブ領域
１２ （ソース電極）ベース部
１３ （ソース電極）電極部
２１ （ソースフィールドプレート)ベース部
２３ ソースコンタクト
２４ 電子走行層
２５ 電子供給層
２６ 二次元電子ガス
２７ 酸化膜
２８ 下地層
２９ 絶縁層
３０ 第１層
３１ 第２層
３２ ゲート開口部
３３ ゲート絶縁膜
３４ オーバーラップ部
３５ サイドウォール
４１ オーミック電極
４２ オーミック電極
４３ パッド電極
４４ パッド電極
４５ プレート膜
４７ 絶縁膜
４９ 上層膜
５０ 突出部
５３ リセス
５４ （ソースフィールドプレート）電極部
６１ 半導体装置

Claims (15)

1. ヘテロ接合を含むIII族窒化物半導体積層構造と、
   前記III族窒化物半導体積層構造上に配置された制御電極と、
   前記III族窒化物半導体積層構造上の絶縁層と、
   前記制御電極を挟むように前記制御電極から離れて配置され、それぞれ前記III族窒化物半導体積層構造に電気的に接続されたソース電極およびドレイン電極と、
   前記制御電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ソース電極に電気的に接続された導電層と、
   前記制御電極と同電位であって、前記ドレイン電極と前記制御電極との間に配置され、チャネル形成領域に水平方向に形成されたフィールドプレートとを含み、
   前記絶縁層および前記導電層は、前記フィールドプレートの形状に応じた凹凸を有している、半導体装置。
2. 前記制御電極と前記ソース電極との間で前記絶縁層に埋め込まれ、前記ソース電極から絶縁された第２導電層を含み、
   前記第２導電層は、前記制御電極から絶縁されている、請求項１に記載の半導体装置。
3. 前記第２導電層は、フローティングされている、請求項２に記載の半導体装置。
4. 前記制御電極の下に形成された第１絶縁膜および第２絶縁膜を含み、
   前記第１絶縁膜は、前記第２絶縁膜と異なる材料で形成されている、請求項１～３のいずれか一項に記載の半導体装置。
5. 前記III族窒化物半導体積層構造は、アクティブ領域および前記アクティブ領域外のノンアクティブ領域を含み、
   前記導電層は、平面視において、ベース部および前記ベース部の両端部から延びる一対の電極部を有するアーチ状に形成され、
   前記導電層の前記ベース部は、前記ノンアクティブ領域において前記ソース電極の一部と平面視で重なっている、請求項１～４のいずれか一項に記載の半導体装置。
6. 前記ソース電極および前記導電層は、ソースコンタクトを介して互いに電気的に接続されている、請求項５に記載の半導体装置。
7. 前記ソース電極は、前記絶縁層上に形成されており、
   前記ソースコンタクトは、前記絶縁層に埋め込まれて前記ソース電極と前記導電層とを接続している、請求項６に記載の半導体装置。
8. ヘテロ接合を含むIII族窒化物半導体積層構造と、
   前記III族窒化物半導体積層構造上に配置された制御電極と、
   前記III族窒化物半導体積層構造上の絶縁層と、
   前記制御電極を挟むように前記制御電極から離れて配置され、それぞれ前記III族窒化物半導体積層構造に電気的に接続されたソース電極およびドレイン電極と、
   前記制御電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ソース電極に電気的に接続された導電層と、
   前記制御電極と前記導電層との間に形成され、ある断面において前記制御電極の両側壁に垂直方向に形成され、その上部が前記導電層の上部表面よりも上方に形成された絶縁性の領域と、
   前記制御電極と前記ソース電極との間で前記絶縁層に埋め込まれ、前記ソース電極から絶縁された第２導電層とを含み、
   前記第２導電層は、前記制御電極から絶縁されており、
   前記III族窒化物半導体積層構造は、アクティブ領域および前記アクティブ領域外のノンアクティブ領域を含み、
   前記第２導電層は、平面視において、ベース部および前記ベース部の両端部から延びる一対の電極部を有するアーチ状に形成されており、
   前記第２導電層の前記一対の電極部は、前記ノンアクティブ領域において前記ベース部に接続されている、半導体装置。
9. 前記一対の電極部は、前記アクティブ領域および前記ノンアクティブ領域の間に跨っている、請求項８に記載の半導体装置。
10. 前記III族窒化物半導体積層構造は、アクティブ領域および前記アクティブ領域外のノンアクティブ領域と、これらの分離する素子分離ラインを含み、
    前記導電層は、平面視において、第１ベース部と、前記第１ベース部の両端部から延びる一対の第１電極部と、前記第１ベース部に対して前記第１電極部が接続される部分である第１接続端部とを有し、
    前記第２導電層は、平面視において、第２ベース部と、前記第２ベース部の両端部から延びる一対の第２電極部と、前記第２ベース部に対して前記第２電極部が接続される部分である第２接続端部とを有している、請求項２または３に記載の半導体装置。
11. 前記絶縁性の領域は、前記制御電極と前記導電層との間に形成された絶縁性のサイドウォールを含む、請求項８または９に記載の半導体装置。
12. 前記サイドウォールは、ＳｉＯ_２、ＳｉＮおよびＳｉＯＮからなる群から選択される少なくとも一種の材料を含む、請求項１１に記載の半導体装置。
13. 前記制御電極と前記導電層との距離Ｌ_ＧＦが１μｍ以下である、請求項１～１２のいずれか一項に記載の半導体装置。
14. 前記導電層の長さＬ_ＦＰと、前記制御電極と前記ドレイン電極との距離Ｌ_ＧＤとが、Ｌ_ＦＰ＜１／３Ｌ_ＧＤを満たす、請求項１～１３のいずれか一項に記載の半導体装置。
15. 前記制御電極と前記第２導電層との間に形成された絶縁性の第２サイドウォールを含む、請求項２または３に記載の半導体装置。

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