CN110610921B - 集成电路、半导体器件及其制造方法 - Google Patents

集成电路、半导体器件及其制造方法 Download PDF

Info

Publication number
CN110610921B
CN110610921B CN201910306010.0A CN201910306010A CN110610921B CN 110610921 B CN110610921 B CN 110610921B CN 201910306010 A CN201910306010 A CN 201910306010A CN 110610921 B CN110610921 B CN 110610921B
Authority
CN
China
Prior art keywords
conductive portion
inductor
interconnect structure
layer
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910306010.0A
Other languages
English (en)
Other versions
CN110610921A (zh
Inventor
陈致霖
刘钦洲
张丰愿
李惠宇
黄博祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110610921A publication Critical patent/CN110610921A/zh
Application granted granted Critical
Publication of CN110610921B publication Critical patent/CN110610921B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05681—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1206—Inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明的实施例提供了一种半导体器件、集成电路及其形成方法。集成电路包括第一半导体晶圆、第二半导体晶圆、第一互连结构、电感器、第二互连结构和衬底通孔。第一半导体晶圆在第一半导体晶圆的正面具有第一器件。第二半导体晶圆接合至第一半导体晶圆。第一互连结构位于第一半导体晶圆的背面之下。电感器位于第一半导体晶圆之下，并且电感器的至少部分位于第一互连结构内。第二互连结构位于第一半导体晶圆的正面上。衬底通孔延伸穿过第一半导体晶圆。电感器通过第二互连结构和衬底通孔连接至至少第一器件。

Description

集成电路、半导体器件及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成电路、半导体器件及其制造方法。
背景技术
半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。通常在单个半导体晶圆上制造许多集成电路，并且通过沿着划线在集成电路之间锯切来分割晶圆上的单独的管芯。例如，通常以多芯片模块或以其它类型的封装将单独的管芯分别封装。
半导体工业通过不断减小最小特征尺寸持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度，这允许更多的组件集成至给定的区域。在一些应用中，这些更小的电子组件也需要比过去的封装占用更少面积的更小的封装。
最近在半导体封装中发展了三维集成电路(3DIC)，其中，多个半导体管芯彼此堆叠，诸如叠层封装(PoP)和系统级封装(SiP)的封装技术。通过在半导体晶圆级的管芯上放置管芯来制备一些3DIC。例如，由于减小了堆叠的各管芯之间的互连件的长度，3DIC提供了改进的集成度以及诸如更快的速度和更高的带宽的其它的优势。然而，存在许多与3DIC相关的挑战。
发明内容
根据本发明的一个方面，提供了一种集成电路，包括：第一半导体晶圆，在所述第一半导体晶圆的正面具有第一器件；第二半导体晶圆，接合至所述第一半导体晶圆；第一互连结构，位于所述第一半导体晶圆的背面之下；电感器，位于所述第一半导体晶圆之下，并且所述电感器的至少部分位于所述第一互连结构内；第二互连结构，位于所述第一半导体晶圆的正面上；以及衬底通孔，延伸穿过所述第一半导体晶圆，并且所述电感器通过所述第二互连结构和所述衬底通孔连接至至少所述第一器件。
根据本发明的另一个方面，提供了一种半导体器件，包括：第一半导体晶圆，在所述第一半导体晶圆的正面具有第一器件；第二半导体晶圆，在所述第二半导体晶圆的正面具有第二器件，所述第二半导体晶圆的正面接合至所述第一半导体晶圆的正面；第一互连结构，位于所述第一半导体晶圆的背面上；电感器，位于所述第一半导体晶圆的背面上，所述电感器包括：第一部分，位于所述第一互连结构内；衬底通孔，延伸穿过所述第一半导体晶圆，并且连接至至少所述电感器；以及凸块下金属(UBM)层，位于所述第一互连结构的表面上。
根据本发明的又一个方面，提供了一种形成集成电路的方法，所述方法包括：将第一半导体晶圆的正面接合至第二半导体晶圆的正面，所述第一半导体晶圆的正面具有第一器件；形成延伸穿过所述第一半导体晶圆的衬底通孔；在所述第一半导体晶圆的背面上形成第一互连结构；其中，形成所述第一互连结构包括：在所述第一半导体晶圆的背面上形成电感器的第一部分；在所述第一互连结构的表面上的形成凸块下金属(UBM)层，其中，形成所述凸块下金属层包括：在所述第一半导体晶圆的背面上形成所述电感器的第二部分；以及在所述凸块下金属层上形成焊料凸块组。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的集成电路的截面图。
图1B是根据一些实施例的集成电路的电感器部分的顶视图。
图1C是根据一些实施例的集成电路的顶视图。
图2A是根据一些实施例的集成电路的截面图。
图2B是根据一些实施例的集成电路的电感器部分的顶视图。
图3A是根据一些实施例的集成电路的截面图。
图3B是根据一些实施例的集成电路的电感器部分的顶视图。
图4A是根据一些实施例的集成电路的截面图。
图4B是根据一些实施例的集成电路的电感器部分的顶视图。
图5A是根据一些实施例的集成电路的截面图。
图5B是根据一些实施例的集成电路的电感器部分的顶视图。
图6A是根据一些实施例的集成电路的截面图。
图6B是根据一些实施例的集成电路的电感器部分的顶视图。图6C是根据一些实施例的电感器的部分的顶视图。图6D是根据一些实施例的电感器的部分的顶视图。图6E是根据一些实施例的电感器的部分的顶视图。
图7A是根据一些实施例的集成电路的截面图。
图7B是根据一些实施例的集成电路的电感器部分的顶视图。
图8A是根据一些实施例的集成电路的截面图。
图8B是根据一些实施例的集成电路的电感器部分的顶视图。
图9A是根据一些实施例的集成电路的截面图。
图9B是根据一些实施例的集成电路的电感器部分的顶视图。
图10A是根据一些实施例的集成电路的截面图。
图10B是根据一些实施例的集成电路的电感器部分的顶视图。
图11A是根据一些实施例的集成电路的截面图。
图11B是根据一些实施例的集成电路的电感器部分的顶视图。
图12是根据一些实施例的形成集成电路的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、材料、值、步骤、布置等的特性实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。包括其它组件、材料、值、步骤、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“且，为便于描述，在此可以使用诸如个实施例和一部件可以包括第等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，集成电路包括第一半导体晶圆、第二半导体晶圆、第一互连结构、电感器和衬底通孔。
第一半导体晶圆在第一半导体晶圆的正面具有第一器件。第二半导体晶圆接合至第一半导体晶圆。第一互连结构位于第一半导体晶圆的背面之下。电感器位于第一半导体晶圆之下，并且电感器的至少部分位于第一互连结构内。衬底通孔延伸穿过第一半导体晶圆，并且将电感器连接至至少第一器件。
在一些实施例中，电感器位于第一或第二器件之下。在一些实施例中，电感器与第一或第二器件分隔开第一距离。在一些实施例中，第一距离在从约10μm至约200μm的范围。在一些情况下，如果电感器与第一或第二器件分隔开大于第一距离的距离，则集成电路的占用积面增加，导致生产率较低。在一些情况下，如果电感器与第一或第二器件分隔开小于第一距离的距离，则电感器和第一或第二器件之间的物理和电隔离不足，导致电感器和第一或第二器件之间的电性能较差和/或电磁干扰(EMI)增加。
在一些实施例中，电感器位于第一半导体晶圆的背面上。在一些实施例中，通过将电感器定位在第一半导体晶圆的背面上，使电感器与第一或第二器件分隔开至少第一距离，从而使得在第一半导体的正面上没有排除区域(KOZ)。在一些实施例中，排除区域是其中没有放置器件的区域，并且可以由器件和其它物品之间的最小距离来限定。
在一些实施例中，通过在第一半导体晶圆的正面上不具有KOZ，在第一半导体晶圆的正面上可获得额外的布线资源，与其它方法相比，集成电路的布线面积增加。
在一些实施例中，通过在第一半导体晶圆的正面上不具有KOZ，与其它方法相比，可以增加第一或第二器件的面积。在一些实施例中，通过将电感器定位在第一半导体晶圆的背面上，电感器与器件分隔开至少第一距离，从而使得电感器和一个或多个器件之间的电磁干扰(EMI)较小。在一些实施例中，通过将电感器定位在第一半导体晶圆的背面上，电感器具有至少与其它方法类似的电阻。
图1A、图1B和图1C是根据一些实施例的集成电路100的至少部分的图。图1A是由平面A-A’截取的集成电路100的截面图，图1B是集成电路100的电感器部分的顶视图，并且图1C是根据一些实施例的集成电路100的顶视图。例如，图1B是根据一些实施例的集成电路100的电感器150的顶视图。
集成电路100包括接合至半导体晶圆104的半导体晶圆102。
半导体衬底102包括位于半导体衬底103中的一个或多个器件区域130。半导体晶圆102具有正面102a和背面102b。
半导体衬底103具有顶面(未标记)和底面(未标记)。在一些实施例中，半导体衬底103由硅或其它半导体材料制成。在一些实施例中，半导体衬底103包括诸如锗的其它元素半导体材料。在一些实施例中，半导体衬底103由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，半导体衬底103由诸如硅锗、碳化硅锗、磷砷化镓或磷化铟镓的合金半导体制成。在一些实施例中，半导体衬底103包括外延层。例如，在一些实施例中，半导体衬底103具有位于块状半导体上面的外延层。半导体衬底103的其它配置、布置和材料均在本发明的预期范围内。
一个或多个器件区域130位于半导体晶圆102的正面102a中。在一些实施例中，一个或多个器件区域130在前段制程(FEOL)工艺中形成在半导体晶圆102的正面102a中。在一些实施例中，一个或多个器件区域130包括晶体管。在一些实施例中，一个或多个器件区域130包括N型金属氧化物半导体(NMOS)晶体管和/或P型金属氧化物半导体(PMOS)晶体管。
在一些实施例中，一个或多个器件区域130包括互连的各个NMOS和/或PMOS器件，诸如晶体管或存储器等，以实施一个或多个功能。在一些实施例中，一个或多个器件区域130包括位于衬底103中的其它器件，诸如电容器、电阻器、二极管、光电二极管、熔丝等。在一些实施例中，器件的功能可以包括存储、处理、感测、放大、配电、输入/输出电路等。一个或多个器件区域130仅仅是实例，并且其它器件均可以包括在一个或多个器件区域130中。一个或多个器件区域130的其它器件、配置、布置和材料均在本发明的预期范围内。
如图1A所示，在半导体晶圆102的正面102a中形成一个或多个器件130，而在半导体晶圆102的背面102b中没有形成器件。在一些实施例中，在半导体晶圆102的背面102b中形成一个或多个器件130。在一些实施例中，在半导体晶圆102的正面102a中没有形成器件。在一些实施例中，半导体晶圆102具有在从约10μm至约200μm范围的厚度。在一些情况下，如果半导体晶圆102的厚度大于200μm，则集成电路100的占用面积增加，导致生产率较低。在一些情况下，如果半导体晶圆102的厚度小于10μm，则电感器150、250(图2A至图2B)、电感器350(图3A至图3B)、电感器450(图4A至图4B)、电感器550(图5A至图5B)、电感器650(图6A至图6B)、电感器750(图7A至图7B)、电感器850(图8A至图8B)、电感器950(图9A至图9B)、电感器1050(图10A至图10B)或电感器1150(图11A至图11B)中的一个或多个与一个或多个器件130或131之间的物理和电隔离不足，从而导致电感器150、250、350、450、550、650、750、850、950、1050或1150与一个或多个器件130或131之间的电性能较差和/或电磁干扰(EMI)增加。半导体晶圆102的其它配置、布置和材料均在本发明的预期范围内。
集成电路100还包括位于半导体晶圆102的正面102a上方的互连结构106。在一些实施例中，互连结构106位于半导体晶圆102的正面102a上。在一些实施例中，互连结构106形成在衬底103上方，例如，形成在一个或多个器件区域130上方。互连结构106包括至少导电部件106a或106b。导电部件106a在第一方向X上延伸。导电部件106b在与第一方向X不同的第二方向Y上延伸。在一些实施例中，一个或多个导电结构106a或106b是互连结构108的一部分(下面描述的)。导电结构106a电连接至通孔132(下面描述的)。在一些实施例中，导电结构106a是通孔132的一部分。在一些实施例中，导电结构106a和106b是相同整体结构的一部分。在一些实施例中，至少导电部件106a或导电部件106b将一个或多个器件130(下面描述的)电连接至一个或多个器件131(下面描述的)。在一些实施例中，互连结构106包括一个或多个接触插塞(未示出)和一个或多个导电部件(未示出)。互连结构106的导电部件(未示出)、导电结构106a或导电结构106b嵌入在绝缘材料(未标记)内。在一些实施例中，在后段制程(BEOL)工艺中形成互连结构106。在一些实施例中，互连结构106、导电结构106a、导电结构106b或接触插塞(未示出)由诸如铜、铜合金、铝、合金或它们的组合的导电材料制成。导电部件(未示出)也由导电材料制成。在一些实施例中，使用其它适用的材料。在一些实施例中，互连结构106、导电结构106a、导电结构106b、接触插塞(未示出)和导电部件(未示出)包括耐热的导电材料，诸如钨(W)、Cu、Al或AlCu。在一些实施例中，绝缘材料(未标记)由氧化硅制成。在一些实施例中，绝缘材料(未标记)包括介电材料的多个介电层。多个介电层的一个或多个由低介电常数(低k)材料制成。在一些实施例中，多个介电层的顶部介电层(未示出)由SiO2制成。示出的互连结构106仅用于说明的目的。互连结构106的其它配置、布置和材料均在本发明的预期范围内。在一些实施例中，互连结构106包括一个或多个导线和通孔。
集成电路100还包括位于互连结构106上的接合层122。在一些实施例中，接合层122位于半导体晶圆102的正面102a上方。在一些实施例中，接合层122是介电层。在一些实施例中，在半导体晶圆102的正面102a上方形成接合层122。在一些实施例中，在互连结构106上形成接合层122。在一些实施例中，至少导电结构106a或导电结构106b是接合层122或接合层124的部分。在一些实施例中，至少导电结构106a或导电结构106b延伸穿过接合层122至接合层124。在一些实施例中，接合层122包括含硅电介质，诸如氧化硅、氮氧化硅或硅烷氧化物。接合层122的其它配置、布置和材料均在本发明的预期范围内。
半导体晶圆104包括位于半导体衬底105中的一个或多个器件区域131。半导体晶圆104具有正面104a和背面104b。半导体衬底105具有顶面(未标记)和底面(未标记)。在一些实施例中，半导体衬底105由硅或其它半导体材料制成。在一些实施例中，半导体衬底105包括诸如锗的其它元素半导体材料。在一些实施例中，半体导衬底105由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，半导体衬底105由诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体制成。在一些实施例中，半导体衬底105包括外延层。例如，在一些实施例中，半导体衬底105具有位于块状半导体上面的外延层。半导体衬底105的其它配置、布置和材料均在本发明的预期范围内。
一个或多个器件区域131位于半导体晶圆104的正面104a中。在一些实施例中，一个或多个器件区域131在FEOL工艺中形成在半导体晶圆104的正面104a中。在一些实施例中，在半导体晶圆104的正面104a中没有形成器件。在一些实施例中，一个或多个器件131形成在半导体晶圆104的背面104b中。在一些实施例中，在半导体晶圆104的背面104b中没有形成器件。半导体晶圆104的其它配置、布置和材料均在本发明的预期范围内。
在一些实施例中，一个或多个器件区域131与一个或多个器件区域130相同。在一些实施例中，一个或多个器件区域131包括晶体管。在一些实施例中，一个或多个器件区域131包括NMOS晶体管和/或PMOS晶体管。在一些实施例中，一个或多个器件区域131包括互连的各个NMOS和/或PMOS器件，诸如晶体管或存储器等，以实施一个或多个功能。在一些实施例中，一个或多个器件区域131包括位于衬底105中的其它器件，诸如电容器、电阻器、二极管、光电二极管、熔丝等。在一些实施例中，器件的功能可以包括存储、处理、感测、放大、配电、输入/输出电路等。一个或多个器件区域131仅仅是实例，并且其它器件均可以包括在一个或多个器件区域131中。一个或多个器件区域131的其它器件、配置、布置和材料均在本发明的预期范围内。
集成电路100还包括接触半导体晶圆104的正面104a的互连结构108。在一些实施例中，互连结构108位于半导体晶圆104的正面104a上。在一些实施例中，在衬底105上方(例如，在一个或多个器件区域131上方)形成互连结构108。在一些实施例中，一个或多个导电结构106a或106b是互连结构108的一部分。在一些实施例中，至少导电结构106a或106b的部分是互连结构108的部分。在一些实施例中，互连结构108包括一个或多个接触插塞(未示出)或一个或多个导电部件(未示出)。互连结构108的导电部件(未示出)嵌入在绝缘材料(未标记)内。在一些实施例中，在BEOL工艺中形成互连结构108。在一些实施例中，接触插塞(未示出)由诸如铜、铜合金、铝、合金或它们的组合的导电材料制成。导电部件(未示出)也由导电材料制成。在一些实施例中，使用其它适用的材料。在一些实施例中，接触插塞(未示出)和导电部件(未示出)包括耐热的导电材料，诸如钨(W)、Cu、Al或AlCu。在一些实施例中，绝缘材料(未标记)由氧化硅制成。在一些实施例中，绝缘材料(未标记)包括介电材料的多个介电层。多个介电层的一个或多个由低介电常数(低k)材料制成。在一些实施例中，多个介电层的顶部介电层(未示出)由SiO2制成。示出的互连结构108仅用于说明目的。互连结构108的其它配置、布置和材料均在本发明的预期范围内。在一些实施例中，互连结构108包括一个或多个导线和通孔。
集成电路100还包括接触互连结构108的接合层124。在一些实施例中，接合层124位于互连结构108上。在一些实施例中，接合层124位于半导体晶圆104的正面104a上方。在一些实施例中，接合层124是介电层。在一些实施例中，在半导体晶圆104的正面104a上方形成接合层124。在一些实施例中，在互连结构108上形成接合层124。在一些实施例中，导电结构106a或导电结构106b的至少部分延伸穿过接合层122或124。在一些实施例中，接合层124包括含硅电介质，诸如氧化硅、氮氧化硅或硅烷氧化物。接合层124的其它配置、布置和材料均在本发明的预期范围内。
集成电路100还包括位于接合层122和接合层124之间的接合界面120。在一些实施例中，接合界面120在第一方向X上延伸。接合层122通过接合界面120接合至接合层124。在一些实施例中，半导体晶圆102的正面102a通过接合界面120接合至半导体晶圆104的正面104a。在一些实施例中，互连结构106通过接合层122和124接合至互连结构108。在一些实施例中，半导体晶圆102的正面102a在第二方向Y上与接合界面120分隔开距离D1。在一些实施例中，距离D1在从约5μm至约10μm的范围。在一些实施例中，半导体晶圆104的正面104a在第二方向Y上与接合界面120分隔开距离D1。
集成电路100还包括延伸穿过半导体晶圆102的衬底通孔(TSV)132。在一些实施例中，TSV 132部分地延伸至互连结构110或106中。TSV 132被配置为为集成电路100提供电连接和散热。虽然图1A示出了一个TSV(例如，TSV 132)，但是可以穿过图1A至图11A中的半导体晶圆102形成多于一个TSV 132。
在一些实施例中，TSV 132包括衬层(未示出)、扩散阻挡层(未示出)和导电材料(未示出)。扩散阻挡层(未示出)用于防止导电材料(未示出)迁移至一个或多个器件区域130和131。衬层(未示出)包括绝缘材料，诸如氧化物、氮化物或它们的组合。在一些实施例中，扩散阻挡层(未示出)包括Ta、TaN、Ti、TiN或CoW或它们的组合。在一些实施例中，导电材料(未示出)包括铜、铜合金、铝、铝合金或它们的组合。在一些实施例中，其它适用的材料用于至少衬层(未示出)、扩散阻挡层(未示出)或导电材料(未示出)。TSV 132的其它配置、布置、材料和数量均在本发明的预期范围内。
集成电路100还包括位于半导体晶圆102的背面102b上的互连结构110。在一些实施例中，互连结构110形成在半导体晶圆102的背面102b上。在一些实施例中，互连结构110位于半导体晶圆102之下。在一些实施例中，互连结构110被配置为提供互连结构106和焊球组114之间的电连接。在一些实施例中，互连结构110经由TSV 132电连接至半导体晶圆102。
互连结构110包括形成在绝缘材料140中的一个或多个导电部件，诸如导线(未示出)、通孔(未示出)或导电焊盘(未示出)。在一些实施例中，形成在互连结构110的绝缘材料140中的一个或多个导电部件(诸如导线(未示出)、通孔(未示出)或导电焊盘(未示出))称为集成电路100的一个或多个再分布层(RDL)。图1A所示的导电部件的布线仅仅是实例。互连结构110的导电部件的其它配置、布置和材料均在本发明的预期范围内。互连结构110的其它配置、布置和材料均在本发明的预期范围内。
在一些实施例中，互连结构110还包括电感器150。电感器150位于半导体晶圆102或104之下。在一些实施例中，电感器150通过TSV 132、导电部件106a和导电部件106b电连接至一个或多个器件130或131。在一些实施例中，电感器150通过TSV 132和互连结构106电连接至一个或多个器件130。在一些实施例中，电感器150通过TSV 132和互连结构106或108电连接至一个或多个器件131。在一些实施例中，电感器150由集成电路100的一个或多个RDL的一个或多个导电部件形成。
电感器150、电感器250(图2B)、电感器350(图3B)、电感器450(图4B)、电感器550(图5B)是螺旋电感器。在一些实施例中，其它类型的电感器均在本发明的预期范围内。在一些实施例中，电感器150、250、350、450或550具有整数匝数。在一些实施例中，用于电感器的其它匝数均在本发明的预期范围内。在一些实施例中，电感器150、250、350、450或550是与互连结构110分离的结构，因此不是互连结构110的一部分。在一些实施例中，电感器150、250、350或450是空芯电感器。
电感器150包括第一端子134、第二端子136、导电部分152、导电部分组154、导电部分组156、导电部分158、通孔160、通孔162和导电部分170。
在一些实施例中，第一端子134是电感器150的输入端子并且第二端子136是电感器150的输出端子。在一些实施例中，第一端子134是电感器150的输出端子并且第二端子136是电感器150的输入端子。在一些实施例中，第一端子134对应于TSV 132的底部。在一些实施例中，第二端子136对应于TSV(未示出)的底部。在一些实施例中，第一端子134或第二端子136是导电部分。在一些实施例中，端子的其它数量均在本发明的预期范围内。
导电部分152在第一方向X上延伸，并且位于互连结构110的第一层上。导电部分152通过第一端子134电连接至TSV 132。在一些实施例中，导电部分152电连接至并且直接接触第一端子134。在一些实施例中，导电部分152和第一端子134是单个导电部分。
导电部分组154包括导电部分154a、154b、154c、154d、154e和154f中的一个或多个。导电部分组154的至少一个导电部分在与第一方向X不同的第二方向Y上延伸。导电部分组154的至少一个导电部分位于互连结构110的第一层上。导电部分组154的每个导电部分均通过绝缘材料140在至少第一方向X上与导电部分组154的另一导电部件分隔开。导电部分152通过绝缘材料140在至少第一方向X上与导电部分组156的导电部分154e分隔开。在一些实施例中，互连结构110的第一层称为背侧金属(Mz)RDL。在一些实施例中，背侧金属(Mz)缩写为BMZ。
导电部分组156包括导电部分156a、156b、156c、156d和156e中的一个或多个。导电部分组156的至少一个导电部分在第一方向X上延伸，并且位于互连结构110的第一层上。导电部分组156的每个导电部分均通过绝缘材料140在至少第二方向Y上与导电部件组156的另一导电部件分隔开。
导电部分158在第一方向X上延伸，并且位于互连结构110的第一层上。导电部分158通过第二端子136电连接至另一TSV(未示出)。在一些实施例中，导电部分158电连接至并且直接接触第二端子136。在一些实施例中，导电部分158和第二端子136是单个导电部分。
在一些实施例中，导电部分158、导电部分组154的导电部分和导电部分组156的导电部分是单个导电部分。在一些实施例中，导电部分组154的导电部分以螺旋布置直接连接至导电部分组156的相应导电部分。
在一些实施例中，导电部分154c电连接至并且直接接触导电部分156c。在一些实施例中，导电部分156c电连接至并且直接接触导电部分154d。在一些实施例中，导电部分154d电连接至并且直接接触导电部分156b。在一些实施例中，导电部分156b电连接至并且直接接触导电部分154b。在一些实施例中，导电部分154b电连接至并且直接接触导电部分156d。在一些实施例中，导电部分156d电连接至并且直接接触导电部分154e。在一些实施例中，导电部分154e电连接至并且直接接触导电部分156a。在一些实施例中，导电部分156a电连接至并且直接接触导电部分154a。在一些实施例中，导电部分154a电连接至并且直接接触导电部分156e。在一些实施例中，导电部分156e电连接至并且直接接触导电部分154f。在一些实施例中，导电部分154f电连接至并且直接接触导电部分158。在一些实施例中，导电部分158电连接至并且直接接触第二端子136。
导电部分170在第一方向X上延伸，并且位于与互连结构110的第一层不同的互连结构110的第二层上。互连结构110的第一层对应于互连结构110的金属层，并且互连结构110的第二层对应于互连结构110的另一金属层。在一些实施例中，互连结构110的第二层称为背侧APB RDL。在一些实施例中，背侧APB RDL包括AlCu等。互连结构110中的金属层的其它配置、布置和材料均在本发明的预期范围内。
通孔160或通孔162位于互连结构110的第一层和第二层之间的互连结构110的层上。在一些实施例中，第一通孔层是位于互连结构110的第一层和第二层之间的层。
通孔160将导电部分152电连接至导电部分170。
通孔162将导电部分170电连接至导电部分组154的导电部分154c。
在一些实施例中，第一端子134、第二端子136，导电部分152、导电部分组154中的一个或多个、导电部分组156中的一个或多个、导电部分170、通孔160和162中的至少一个由导电材料制成，导电材料诸如铜、铜合金、铝、合金、镍、钨、钛或它们的组合。在一些实施例中，使用其它适用的导电材料。
在一些实施例中，导电部分152的厚度、导电部分组154中的一个或多个的厚度或导电部分组156中的一个或多个的厚度在从约0.5μm至约2μm的范围。在一些实施例中，导电部分170的厚度在从约2μm至约10μm的范围。
在一些实施例中，绝缘材料140包括介电层或聚合物层。在一些实施例中，绝缘材料140包括聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、味之素层积膜(ABF)、阻焊膜(SR)等。
在一些实施例中，绝缘材料140包括氧化硅、氮化硅、碳化硅、氮氧化硅等。在一些实施例中，绝缘材料140包括介电材料的多个介电层。多个介电层中的一个或多个由低介电常数(低k)材料制成。在一些实施例中，多个介电层的顶部介电层(未示出)由SiO2制成。
电感器150位于一个或多个器件130或131之下。在一些实施例中，电感器150在第二方向Y上与一个或多个器件130分隔开距离D2。在一些实施例中，距离D2在从约10μm至约200μm的范围。在一些情况下，如果距离D2大于200μm，则集成电路100、集成电路200(图2A至图2B)、集成电路300(图3A至图3B)、集成电路400(图4A至图4B)、集成电路500(图5A至图5B)、集成电路600(图6A至图6B)、集成电路700(图7A至图7B)、集成电路800(图8A至图8B)、集成电路900(图9A至图9B)、集成电路1000(图10A至图10B)或集成电路1100(图11A至图11B)的占用面积增加，导致生产率降低。在一些情况下，如果距离D2小于10μm，则电感器150、电感器250(图2A至图2B)、电感器350(图3A至图3B)、电感器450(图4A至图4B)、电感器550(图5A至图5B)、电感器650(图6A至图6B)、电感器750(图7A至图7B)、电感器850(图8A至图8B)、电感器950(图9A至图9B)、电感器1050(图10A至图10B)或电感器1150(图11A至图11B)与一个或多个器件130或131之间的物理和电隔离不足，导致电感器150、250、350、450、550、650、750、850、950、1050或1150与一个或多个器件130或131之间的电性能较差和/或电磁干扰(EMI)增加。
在一些实施例中，电感器150位于半导体晶圆102的背面102b上。在一些实施例中，通过将电感器150定位在半导体晶圆102的背面102b上，电感器150与一个或多个器件130或131分隔开至少距离D2，使得在半导体晶圆102的正面102a上没有排除区域(KOZ)。在一些实施例中，排除区域是其中没有放置器件的区域，并且可以由器件和其它物品之间的最小距离来限定。在一些实施例中，通过在半导体晶圆102的正面102a上不具有排除区域，在半导体晶圆102的正面102a上可获得额外的布线资源，与其它方法相比，集成电路100的布线面积增加。在一些实施例中，通过在半导体晶圆102的正面102a上不具有排除区域，与其它方法相比，可以增加一个或多个器件130的面积。在一些实施例中，通过将电感器150定位在半导体晶圆102的背面102b上，电感器150与一个或多个器件130分隔开至少距离D2，从而使得电感器150和一个或多个器件130或131之间的电磁干扰(EMI)较小。在一些实施例中，通过将电感器150定位在半导体晶圆102的背面102b上，电感器150具有至少与其它方法类似的电阻。在一些实施例中，本文描述的电感器150的每个优势也适用于至少电感器250(图2A至图2B)、电感器350(图3A至图3B)、电感器450(图4A至图4B)、电感器550(图5A至图5B)、电感器650(图6A至图6B)、电感器750(图7A至图7B)、电感器850(图8A至图8B)、电感器950(图9A至图9B)、电感器1050(图10A至图10B)或电感器1150(图11A至图11B)。电感器150的其它配置、布置和材料均在本发明的预期范围内。
集成电路100还包括位于互连结构110的表面上的凸块下金属(UBM)层112。在一些实施例中，UBM层包括一个或多个导电部分112a、112b、...、112f，其中f是对应于UBM层112中的导电部分的数量的整数。在一些实施例中，UBM层112形成在互连结构110的表面上。在一些实施例中，UBM层112形成在金属焊盘(未示出)上。在一些实施例中，UBM层112包括粘合层和/或润湿层。在一些实施例中，UBM层112包括至少铜晶种层。在一些实施例中，UBM层112包括钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钽(Ta)等。UBM层112的其它配置、布置和材料均在本发明的预期范围内。
集成电路100还包括位于UBM层112上的焊料凸块组114。
焊料凸块组114包括一个或多个焊料凸块114a’、114b’、...、114f’，其中f’是对应于焊料凸块组114中的焊料凸块的数量的整数。在一些实施例中，焊料凸块组114形成在UBM层112上方。在一些实施例中，焊料凸块组114的一个或多个焊料凸块114a’、114b’、......、114f’包括具有低电阻率的导电材料，诸如焊料和焊料合金。在一些实施例中，焊料合金包括Sn、Pb、Ag、Cu、Ni、Bi或它们的组合。焊料凸块组114的其它配置、布置和材料均在本发明的预期范围内。
在一些实施例中，集成电路100电连接至半导体晶圆104的背面104b上的一个或多个其它封装结构(未示出)或通过凸块组114电连接至其它封装结构。
图2A和图2B是根据一些实施例的集成电路200的至少部分的图。图2A是集成电路200的截面图，并且图2B是根据一些实施例的集成电路200的电感器部分的顶视图。为了简洁起见，图2A至图11A未示出通过平面A-A’截取的集成电路200至1100。然而，应该理解，图2A至图11A的截面图是图1C的集成电路100用相应的集成电路200至1100的替换的结果。换句话说，可以通过用集成电路200至1100(图2A至图11A)替换图1C的集成电路100来修改图1C。图2A是由平面A-A’截取的集成电路200的截面图，并且图2B是根据一些实施例的集成电路200的电感器250的顶视图。
集成电路200是集成电路100(图1A至图1C)的变型。例如，集成电路200包括电感器250而不是图1A至图1B的集成电路100的电感器150。在图2A至图2B、图3A至图3B、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7B、图8A至图8B、图9A至图9B、图10A至图10B和图11A至图11B中相同或类似的组件给出相同的参考标号，因此省略它们详细的描述。
与图1A至图1B的集成电路100相比，集成电路200的TSV 232替换TSV 132，并且集成电路200的电感器250替换电感器150。
TSV 232与图1A至图1B的TSV 132类似，因此省略了类似的详细描述。电感器250与图1A至图1B的电感器150类似，因此省略了类似的详细描述。在一些实施例中，电感器250由互连结构110的第一层和第二层上的一个或多个RDL的一个或多个导电部件形成。
电感器250包括第一端子234、第二端子236、导电部分252、导电部分254、导电部分258、导电部分组270、导电部分组272和通孔260。
第一端子234与图1A至图1B的第一端子134类似，第二端子236与图1A至图1B的第二端子136类似，导电部分252与图1A至图1B的导电部分152类似，导电部分258与图1A至图1B的导电部分158类似，因此省略了类似的详细描述。
导电部分254在第一方向X上延伸，并且位于互连结构110的第一层上。导电部分254电连接至导电部分252。在一些实施例中，导电部分252和254是单个导电部分。在一些实施例中，导电部分254与至少导电部分270c、270d或270e重叠。
通孔260位于互连结构110的第一层和第二层之间的互连结构110的层上。通孔260将导电部分254电连接至导电部分组270的导电部分270c。
导电部分组270包括导电部分270a、270b、270c、270d、270e和270f中的一个或多个。导电部分组270的至少一个导电部分在第二方向Y上延伸。导电部分组270的至少一个导电部分位于互连结构110的第二层上。导电部分组270的每个导电部分均通过绝缘材料140在至少第一方向X上与导电部分组270的另一导电部分分隔开。在一些实施例中，导电部分组270的导电部分270f通过通孔(未示出)电连接至导电部分258。
导电部分组272包括导电部分272a、272b、272c、272d和272e中的一个或多个。导电部分组272的至少一个导电部分在第一方向X上延伸，并且位于互连结构110的第二层上。导电部分组272的每个导电部分均通过绝缘材料140在至少第二方向Y上与导电部分组272的另一导电部分分隔开。
在一些实施例中，导电部分组270的导电部分和导电部分组272的导电部分是单个导电部分。在一些实施例中，导电部分组270的导电部分以螺旋布置直接连接至导电部分组272的相应导电部分。
在一些实施例中，导电部分270c电连接至并且直接接触导电部分272c。在一些实施例中，导电部分272c电连接至并且直接接触导电部分270d。在一些实施例中，导电部分270d电连接至并且直接接触导电部分272b。在一些实施例中，导电部分272b电连接至并且直接接触导电部分270b。在一些实施例中，导电部分270b电连接至并且直接接触导电部分272d。在一些实施例中，导电部分272d电连接至并且直接接触导电部分270e。在一些实施例中，导电部分270e电连接至并且直接接触导电部分272a。在一些实施例中，导电部分272a电连接至并且直接接触导电部分270a。在一些实施例中，导电部分270a电连接至并且直接接触导电部分272e。在一些实施例中，导电部分272e电连接至并且直接接触导电部分270f。在一些实施例中，导电部分270f电连接至导电部分258。在一些实施例中，导电部分258电连接至并且直接接触第二端子236。
电感器250的其它配置、布置和材料均在本发明的预期范围内。
图3A和图3B是根据一些实施例的集成电路300的至少部分的图。图3A是由平面A-A’截取的集成电路300的截面图，并且图3B是根据一些实施例的集成电路300的电感器部分的顶视图。例如，图3B是根据一些实施例的集成电路300的电感器350的顶视图。
集成电路300是集成电路100(图1A至图1C)或集成电路200(图2A至图2B)的变型。例如，集成电路300包括电感器350而不是图1A至图1B的集成电路100的电感器150。
与图1A至图1B的集成电路100相比，集成电路300的TSV 332替换TSV 132，并且集成电路300的电感器350替换电感器150。
TSV 332与图1A至图1B的TSV 132类似，因此省略了类似的详细描述。电感器350与图1A至图1B的电感器150类似，因此省略了类似的详细描述。在一些实施例中，电感器350由互连结构110的第一层和第二层上的一个或多个RDL的一个或多个导电部件以及互连结构110的第三层上的UBM的一个或多个导电部件形成。
电感器350包括第一端子334、第二端子336、导电部分352、导电部分358、导电部分组370、导电部分组372、导电部分380、通孔360、通孔362和通孔364。
第一端子334与图1A至图1B的第一端子134类似，第二端子336与图1A至图1B的第二端子136类似，导电部分352与图1A至图1B的导电部分152类似，导电部分358与图1A至图1B的导电部分158类似，并且导电部分组372与图2A至图2B的导电部分组272类似，因此省略了类似的详细描述。
导电部分组370包括导电部分370a、370b、370c、370d、370e、370f和370g中的一个或多个。导电部分组370是图2A至图2B的导电部分组270的变型。例如，导电部分370a、370b、370c、370d、370e和370f是图2A至图2B的相应导电部分270a、270b、270c、270d、270e和270f，因此省略了类似的详细描述。
导电部分370g在第二方向Y上延伸，并且位于互连结构110的第二层上。导电部分组370的每个导电部分均通过绝缘材料140在至少第一方向X上与导电部分组370的另一导电部分分隔开。导电部分组370的导电部分370g通过绝缘材料140在第二方向Y上与导电部分组370的导电部分370f分隔开。在一些实施例中，导电部分组370的导电部分370f通过通孔(未示出)电连接至导电部分358。
通孔360位于互连结构110的第一层和第二层之间的互连结构110的层上。在一些实施例中，通孔360位于互连结构110的第一通孔层上。在一些实施例中，第一通孔层是互连结构110的第一层和第二层之间的层。通孔360将导电部分352电连接至导电部分组370的导电部分370g。通孔360位于导电部分370g之上。
通孔362位于互连结构110的第二层和第三层之间的互连结构110的层上。在一些实施例中，通孔362位于互连结构110的第二通孔层上。在一些实施例中，第二通孔层是互连结构110的第二层和第三层之间的层。在一些实施例中，互连结构110的第三层与互连结构110的第一层和第二层不同。在一些实施例中，互连结构110的第三层称为互连结构110的UBM层。Via 362将导电部分组370的导电部分370g电连接至导电部分380。
通孔364位于互连结构110的第二层和第三层之间的互连结构110的层上。在一些实施例中，通孔364位于互连结构110的第二通孔层上。通孔364将导电部分组370的导电部分370c电连接至导电部分380。通孔362和通孔364位于导电部分380之上。
导电部分380在第一方向X上延伸，并且位于互连结构110的第三层上。在一些实施例中，导电部分380与至少导电部分370c、370d或370e重叠。在一些实施例中，导电部分380位于互连结构110的表面上。在一些实施例中，导电部分380是UBM层112(如图1A至图1C中描述的)的部分。在一些实施例中，导电部分380由与UBM层112(如图1A至图1C中描述的)相同的材料形成或利用UBM层112形成。
在一些实施例中，导电部分组370的导电部分370a、370b、370c、370d、370e和370f以及导电部分组372的导电部分是单个导电部分。在一些实施例中，导电部分组370的导电部分370a、370b、370c、370d、370e和370f与导电部分组372的导电部分的电连接布置与图2A至图2B的导电部分组270和导电部分组272的电连接类似，因此省略了类似的详细描述。
电感器350的其它配置、布置和材料均在本发明的预期范围内。
图4A和图4B是根据一些实施例的集成电路400的至少部分的图。图4A是由平面A-A’截取的集成电路400的截面图，并且图4B是根据一些实施例的集成电路400的电感器部分的顶视图。例如，图4B是根据一些实施例的集成电路400的电感器450的顶视图。
集成电路400是集成电路100(图1A至图1C)或集成电路300(图3A至图3B)的变型。例如，集成电路400包括电感器450而不是图1A至图1B的集成电路100的电感器150。
与图1A至图1B的集成电路100相比，集成电路400的TSV 432替换TSV 132，并且集成电路400的电感器450替换电感器150。
TSV 432与图1A至图1B的TSV 132类似，因此省略了类似的详细描述。电感器450与图1A至图1C的电感器150类似，因此省略了类似的详细描述。在一些实施例中，电感器450由互连结构110的第一层和第二层上的一个或多个RDL的一个或多个导电部件以及互连结构110的第三层上的UBM的一个或多个导电部件形成。
电感器450包括第一端子434、第二端子436、导电部分452、导电部分458、通孔460、通孔462、导电部分470、导电部分组480和导电部分组482。
第一端子434与图1A至图1B的第一端子134类似，第二端子436与图1A至图1B的第二端子136类似，导电部分452与图1A至图1B的导电部分152类似，导电部分458与图1A至图1B的导电部分158类似，并且导电部分470与图1A至图1B的导电部分170类似，因此省略了类似的详细描述。
通孔460位于互连结构110的第一层和第二层之间的互连结构110的层上。通孔460将导电部分452电连接至导电部分470。通孔460位于导电部分470之上并且位于导电部分452之下。
通孔462位于互连结构110的第二层和第三层之间的互连结构110的层上。通孔462将导电部分470电连接至导电部分组480的导电部分480c。通孔462位于导电部分组480的导电部分480c之上并且位于导电部分470之下。
导电部分组480包括导电部分480a、480b、480c、480d、480e和480f中的一个或多个。导电部分组480的至少一个导电部分在第二方向Y上延伸。导电部分组480的至少一个导电部分位于互连结构110的第三层上。导电部分组480的每个导电部分均通过绝缘材料140在至少第一方向X上与导电部分组480的另一导电部分分隔开。
导电部分组482包括导电部分482a、482b、482c、482d和482e中的一个或多个。导电部分组482的至少一个导电部分在第一方向X上延伸，并且位于互连结构110的第三层上。导电部分组482的每个导电部分均通过绝缘材料在至少第二方向Y上与导电部分组482的另一导电部分分隔开。
在一些实施例中，导电部分470与至少导电部分480c、480d或480e重叠。在一些实施例中，导电部分组480和482中的一个或多个位于互连结构110的表面上。在一些实施例中，导电部分组480和482中的一个或多个是UBM层112(如图1A至图1C中描述的)的部分。在一些实施例中，导电部分组480和482中的一个或多个由与UBM层112(如图1A至图1C中描述的)相同的材料形成或利用UBM层112形成。
在一些实施例中，导电部分组480的导电部分和导电部分组482的导电部分是单个导电部分。在一些实施例中，导电部分组480的导电部分以螺旋布置直接连接至导电部分组482的相应导电部分。
在一些实施例中，导电部分480c电连接至并且直接接触导电部分842c。在一些实施例中，导电部分482c电连接至并且直接接触导电部分480d。在一些实施例中，导电部分480d电连接至并且直接接触导电部分482b。在一些实施例中，导电部分482b电连接至并且直接接触导电部分480b。在一些实施例中，导电部分480b电连接至并且直接接触导电部分482d。在一些实施例中，导电部分482d电连接至并且直接接触导电部分480e。在一些实施例中，导电部分480e电连接至并且直接接触导电部分482a。在一些实施例中，导电部分482a电连接至并且直接接触导电部分480a。在一些实施例中，导电部分480a电连接至并且直接接触导电部分482e。在一些实施例中，导电部分482e电连接至并且直接接触导电部分480f。在一些实施例中，导电部分组480的导电部分480f通过通孔(未示出)电连接至导电部分458。
电感器450的其它配置、布置和材料均在本发明的预期范围内。
图5A和图5B是根据一些实施例的集成电路500的至少部分的图。图5A是由平面A-A’截取的集成电路500的截面图，并且图5B是根据一些实施例的集成电路500的电感器部分的顶视图。例如，图5B是根据一些实施例的集成电路500的电感器550的顶视图。
集成电路500是集成电路100(图1A至图1C)的变型。与图1A至图1B的集成电路100相比，集成电路500的电感器550替换电感器150。电感器550是电感器150(图1A至图1C)的变型，因此省略了类似的详细描述。与图1A至图1B的电感器150相比，集成电路500的电感器550还包括芯590。
相应的图2A至图2B、图3A至图3B以及图4A至图4B的集成电路200、300和400的每个均可以进行与图5A至图5B所示的类似修改。例如，在一些实施例中，可以将相应的图2A至图2B、图3A至图3B以及图4A至图4B的集成电路200、300和400的每个类似的修改为进一步包括与图5A至图5B的芯590类似的一个或多个芯。在一些实施例中，相应的图1A至图1C、图2A至图2B、图3A至图3B以及图4A至图4B的电感器150、250、350和450的每个均称为空芯电感器，因为不包括包含铁磁材料的磁芯。
芯590是用于电感器550的铁磁材料。在一些实施例中，芯590被配置为增大电感器550的磁场，从而使得电感器550的电感增加。在一些实施例中，芯590是用于电感器550的铁氧体材料。在一些实施例中，芯590是用于电感器550的铁材料。在一些实施例中，芯590包括一个或多个部分。芯590嵌入在绝缘材料140内。在一些实施例中，芯590是单层。在一些实施例中，芯590是多层。芯590围绕电感器550。在一些实施例中，芯590部分地包围电感器550。在一些实施例中，芯590是互连结构110的一部分。在一些实施例中，芯590是单芯。在一些实施例中，芯590是多个芯。
芯590位于互连结构110的第一层和互连结构110的第二层之间。在一些实施例中，芯590可以定位在互连结构110的其它层上。在一些实施例中，芯590位于互连结构110的第二层和互连结构110的第三层之间。在一些实施例中，芯590位于互连结构110的第一层之上。在一些实施例中，电感器550由互连结构110的第一层和第二层上的一个或多个RDL的一个或多个导电部件形成。
在一些实施例中，芯590是矩形等。在一些实施例中，芯590是圆形等。在一些实施例中，芯590是多边形等。在一些实施例中，芯590具有环形形状等。在一些实施例中，芯590是闭合环等。在一些实施例中，芯590是部分开放环等。在一些实施例中，芯590包括单个环。在一些实施例中，芯590包括多个环。
在一些实施例中，芯590包括铁氧体材料或其它类似的材料。在一些实施例中，铁氧体材料包括钴、锆和钽(CZT)中的一种或多种。在一些实施例中，铁氧体材料包括Co、Zr、Ta、CoZr、Nb、Re、Nd、Pr、Ni、Dy、Ni8OFe2O、Ni5OFe5O、CoFeCu、NiFeMo、NiZn、其它聚合物铁氧体材料或它们的组合。
芯590的其它数量、配置、材料和布置均在本发明的预期范围内。
图6A和图6B是根据一些实施例的集成电路600的至少部分的图。图6A是由平面A-A’截取的集成电路600的截面图，并且图6B是根据一些实施例的集成电路600的电感器部分650的顶视图。例如，图6B是根据一些实施例的集成电路600的电感器650的顶视图。图6C是电感器650的部分650a的顶视图，图6D是电感器650的部分650b的顶视图，并且图6E是根据一些实施例的电感器650的部分650c的顶视图。
集成电路600是集成电路100(图1A至图1C)的变型。例如，集成电路600包括电感器650而不是图1A至图1B的集成电路100的电感器150。在一些实施例中，电感器650是具有单匝或环的螺旋电感器。
与图1A至图1B的集成电路100相比，集成电路600的TSV 632替换TSV 132，并且集成电路600的电感器650替换电感器150。电感器650是图1A和图1B的电感器150的变型，因此省略了类似的详细描述。TSV 632与图1A至图1B的TSV 132类似，因此省略了类似的详细描述。
虽然图6A示出了单个TSV(例如，TSV 632)，但是在图6A至图7A中，多于一个TSV可以形成为穿过半导体晶圆102。在一些实施例中，互连结构110通过TSV 632电连接至半导体晶圆102。在一些实施例中，电感器650通过TSV 632电连接至多个器件130(例如，如图1A所示的器件132)。
电感器650和电感器750(图7A至图7B)是具有单匝或环的螺旋电感器。在一些实施例中，电感器650或750是空芯的螺旋电感器。在一些实施例中，电感器650或750由互连结构110的第一层和第二层上的一个或多个RDL的一个或多个导电部件以及互连结构110的第三层上的UBM的一个或多个导电部件形成。在一些实施例中，其它类型的电感器均在本发明的预期范围内。在一些实施例中，电感器650或750具有整数匝数。在一些实施例中，电感器650或750的其它匝数均在本发明的预期范围内。
在一些实施例中，电感器650或750是与互连结构110分离的结构，因此不是互连结构110的一部分。在一些实施例中，电感器650包括位于互连结构110的第一层、第二层和第三层(例如，UBM层)上的导电部分。
电感器650包括第一端子634、第二端子636、导电部分652、导电部分658、导电部分组654、导电部分组656、导电部分组670、导电部分组672、导电部分组680、导电部分组682、通孔组660和通孔组662。
第一端子634与图1A至图1B的第一端子134类似，第二端子636与图1A至图1B的第二端子136类似，导电部分652与图1A至图1B的导电部分152类似，导电部分658与图1A至图1B的导电部分158类似，因此省略了类似的详细描述。
在一些实施例中，第一端子634是电感器650的输入端子，并且第二端子636是电感器650的输出端子。在一些实施例中，第一端子634是电感器650的输出端子，并且第二端子636是电感器650的输入端子。在一些实施例中，第一端子634电连接至TSV 632。在一些实施例中，第二端子636电连接至另一TSV(未示出)。在一些实施例中，第一端子634对应于TSV632的底部。在一些实施例中，第二端子636对应于另一TSV(未示出)的底部。在一些实施例中，第一端子634电连接至导电部分652。在一些实施例中，第二端子636电连接至导电部分658。在一些实施例中，第一端子634或第二端子636是导电部分。在一些实施例中，端子的其它数量均在本发明的预期范围内。
在一些实施例中，基于互连结构110的层将电感器650分成多个部分。例如，电感器650包括位于互连结构110的第一层上的电感器部分650a(图6C所示)、位于互连结构110的第二层上的电感器部分650b(图6D所示)以及位于互连结构110的第三层上的电感器部分650c(图6E所示)。
在一些实施例中，第一端子634、第二端子636、导电部分652、导电部分组654、导电部分组656和导电部分658是位于互连结构110的第一层上的电感器部分650a(图6C所示)的一部分。
导电部分组654包括导电部分654a、654b和654c中的一个或多个。导电部分组654的至少一个导电部分位于互连结构110的第一层上。在一些实施例中，导电部分组654的至少一个导电部分在第二方向Y上延伸。在一些实施例中，导电部分组654的至少一个导电部分在第一方向X上延伸。
导电部分654a、654b或654c的至少一个在第二方向Y上延伸。导电部分组654的每个导电部分均通过绝缘材料140在至少第一方向X或第二方向Y上与导电部分组654的另一导电部分分隔开。
导电部分654a在第一方向X上与导电部分654b或654c分隔开。导电部分654b在第二方向Y上与导电部分654c分隔开。导电部分654b在第一方向X上与导电部分652分隔开。导电部分组654的其它配置、布置和材料均在本发明的预期范围内。
导电部分组656包括导电部分656a和656b中的一个或多个。导电部分组656的至少一个导电部分位于互连结构110的第一层上。在一些实施例中，导电部分组656的至少一个导电部分在第一方向X上延伸。在一些实施例中，导电部分组656的至少一个导电部分在第二方向Y上延伸。
导电部分656a或656b的至少一个在第一方向X上延伸。导电部分组656的每个导电部分均通过绝缘材料140在第二方向Y上与导电部分组656的另一导电部分分隔开。导电部分656a在第二方向Y上与导电部分656b分隔开。
导电部分654b电连接至导电部分656a。导电部分656a电连接至导电部分654a。导电部分654a电连接至导电部分656b。导电部分656b电连接至导电部分654c。导电部分654c电连接至导电部分658。导电部分658电连接至第二端子636。在一些实施例中，导电部分组654、导电部分组656和导电部分658的至少两个是整体结构。导电部分组656的其它配置、布置和材料均在本发明的预期范围内。
在一些实施例中，导电部分组670和导电部分组672是电感器部分650b的位于图6A的互连结构110的第二层上的(图6D所示)的部分。
导电部分组670包括导电部分670a、670b和670c中的一个或多个。导电部分组670的至少一个导电部分位于互连结构110的第二层上。在一些实施例中，导电部分组670的至少一个导电部分在第二方向Y上延伸。在一些实施例中，导电部分组670的至少一个导电部分在第一方向X上延伸。
导电部分670a、670b和670c的至少一个在第二方向Y上延伸。导电部分670的每个导电部分均通过绝缘材料140在至少第一方向X或第二方向Y上与导电部分组670的另一导电部分分隔开。
导电部分670a在第一方向X上与导电部分670b或670c分隔开。导电部分670b在第二方向Y上与导电部分670c分隔开。导电部分670的其它配置、布置和材料均在本发明的预期范围内。
导电部分组672包括导电部分672a、672b和672c中的一个或多个。导电部分组672的至少一个导电部分位于互连结构110的第二层上。在一些实施例中，导电部分组672的至少一个导电部分在第一方向X上延伸。在一些实施例中，导电部分组672的至少一个导电部分在第二方向Y上延伸。
导电部分672a、672b和672c的至少一个在第一方向X上延伸。在一些实施例中，导电部分组672的每个导电部分均通过绝缘材料140在第一方向X或第二方向Y上与导电部分组672的另一导电部分分隔开。导电部分672a在第二方向Y上与导电部分672b分隔开。导电部分672c在第一方向X和第二方向Y上与导电部分672a和672b分隔开。导电部分672c在第一方向X上与导电部分670b分隔开。
导电部分670b电连接至导电部分672a。导电部分672a电连接至导电部分670a。导电部分670a电连接至导电部分672b。导电部分672b电连接至导电部分670c。在一些实施例中，导电部分组670的导电部分670a、670b和670c以及导电部分组672的导电部分672a和672b是整体结构。导电部分组672的其它配置、布置和材料均在本发明的预期范围内。
通孔组660位于互连结构110的第一通孔层上。在一些实施例中，互连结构110的第一通孔层位于互连结构110的第二层和第二层之间。通孔组660包括通孔660a。通孔组660位于导电部分组654或656(位于互连结构110的第一层上)与导电部分组670或672之间(位于互连结构110的第二层上)。通孔组660位于导电部分组654和656之下。通孔组660位于导电部分组670和672之上。
通孔组660将导电部分组654或656电连接至导电部分组670或672。通孔组660的通孔660a将导电部分652的端部电连接至导电部分672c。在一些实施例中，通孔组660包括除了通孔660a之外的通孔(未示出)，该通孔将导电部分组654和656电连接至导电部分组670和672。通孔组660的其它配置、布置和材料均在本发明的预期范围内。
在一些实施例中，导电部分组680和导电部分组682是位于图6A的互连结构110的第三层上的电感器部分650c(图6E所示)的部分。
导电部分组680包括导电部分680a、680b和680c中的一个或多个。导电部分组680的至少一个导电部分位于互连结构110的第三层上。在一些实施例中，导电部分组680的至少一个导电部分在第二方向Y上延伸。在一些实施例中，导电部分组680的至少一个导电部分在第一方向X上延伸。
导电部分680a、680b和680c的至少一个在第二方向Y上延伸。导电部分组680的每个导电部分均通过绝缘材料140在至少第一方向X或第二方向Y上与导电部分组680的另一导电部分分隔开。
导电部分680a在第一方向X上与导电部分680b或680c分隔开。导电部分680b在第二方向Y上与导电部分680c分隔开。导电部分组680的其它配置、布置和材料均在本发明的预期范围内。
导电部分组682包括导电部分682a、682b和682c中的一个或多个。导电部分组682的至少一个导电部分位于互连结构110的第三层上。在一些实施例中，导电部分组682的至少一个导电部分在第一方向X上延伸。在一些实施例中，导电部分组682的至少一个导电部分在第二方向Y上延伸。
导电部分682a、682b和682c的至少一个在第一方向X上延伸。在一些实施例中，导电部分组682的每个导电部分均通过绝缘材料140在第一方向X或第二方向Y上与导电部分组682的另一导电部分分隔开。导电部分682a在第二方向Y上与导电部分682b分隔开。导电部分682c在第二方向Y上与导电部分682b分隔开。
导电部分682c电连接至导电部分680b。导电部分680b电连接至导电部分682a。导电部分682a电连接至导电部分680a。导电部分680a电连接至导电部分682b。导电部分682b电连接至导电部分680c。在一些实施例中，导电部分组680和导电部分组682是整体结构。导电部分组682的其它配置、布置和材料均在本发明的预期范围内。
在一些实施例中，导电部分组680或682的一个或多个导电部分位于图6A的互连结构110的表面上。在一些实施例中，导电部分组680或682的一个或多个导电部分是图6A的UBM层112的部分。在一些实施例中，导电部分组680或682的一个或多个导电部分由与图6A的UBM层112相同的材料形成或利用UBM层112形成。导电部分组680或682的其它配置、布置和材料均在本发明的预期范围内。
通孔组662位于互连结构110的第二通孔层上。在一些实施例中，互连结构110的第二通孔层位于互连结构110的第二层和第三层之间。通孔组662包括通孔662a。通孔组662位于导电部分组670或672(位于互连结构110的第二层上)和导电部分组680或682之间(位于互连结构110的第三层上)。通孔组662位于导电部分组670或672之下。通孔组662位于导电部分组680或682之上。
通孔组662将导电部分组670或672电连接至导电部分组680或682。通孔组662的通孔662a将导电部分672c电连接至导电部分682c。在一些实施例中，通孔组662包括除了通孔662a之外的通孔(未示出)，该通孔将导电部分组670和672电连接至导电部分组680和682。通孔组662的其它配置、布置和材料均在本发明的预期范围内。
在一些实施例中，导电部分组654或656的至少一个导电部分与导电部分组670、672、680或682的至少一个导电部分重叠。
在一些实施例中，导电部分组670或672的至少一个导电部分与导电部分组680或682的至少一个导电部分重叠。
在一些实施例中，导电部分652与导电部分672c重叠。在一些实施例中，导电部分658与导电部分670c和680c重叠。
在一些实施例中，导电部分组654的导电部分654a、654b或654c的至少一侧在第一方向X或第二方向Y上与导电部分组670的导电部分670a、670b或670c的至少一个相应侧或导电部分组680的导电部分680a、680b或680c的一个相应侧对准。
在一些实施例中，导电部分组656的导电部分656a或656b的至少一侧在第一方向X或第二方向Y上与导电部分组672的导电部分672a或672b的至少一个相应侧或导电部分组682的导电部分682a或682b的一个相应侧对准。
在一些实施例中，导电部分组670的导电部分670a、670b或670c的至少一侧在第一方向X或第二方向Y上与导电部分组680的导电部分680a、680b或680c的至少一个相应侧对准。
在一些实施例中，导电部分组672的导电部分672a、672b或672c的至少一侧在第一方向X或第二方向Y上与导电部分组682的导电部分682a、682b或682c的至少一个相应侧对准。
在一些实施例中，导电部分652的至少一侧在第一方向X或第二方向Y上与导电部分672c的至少一侧或导电部分682c的至少一侧对准。
电感器650的其它配置、布置和材料均在本发明的预期范围内。
图7A和图7B是根据一些实施例的集成电路700的至少部分的图。图7A是由平面A-A’截取的集成电路700的截面图，并且图7B是根据一些实施例的集成电路700的电感器部分的顶视图。例如，图7B是根据一些实施例的集成电路700的电感器750的顶视图。
集成电路700是集成电路600(图6A至图6B)的变型。与图6A至图6B的集成电路600相比，集成电路700还包括芯790和芯792。在一些实施例中，集成电路700的电感器750是具有单匝的螺线管。
芯790或芯792与图5A至图5B的芯590类似，因此省略了类似的详细描述。
芯790和芯792是用于电感器750的铁磁材料。在一些实施例中，至少芯790或芯792是用于电感器750的铁氧体材料。在一些实施例中，至少芯790或芯792包括一个或多个铁氧体部分。芯790和芯792嵌入在绝缘材料140内。在一些实施例中，至少芯790或芯792是单层。在一些实施例中，至少芯790或芯792包括多个层。在一些实施例中，至少芯790或芯792围绕电感器750。在一些实施例中，至少芯790或芯792部分地包围电感器750。在一些实施例中，至少芯790或芯792是互连结构110的部分。在一些实施例中，电感器750是与互连结构110分离的结构，因此不是互连结构110的部分。在一些实施例中，至少芯790或芯792是单芯。在一些实施例中，至少芯790或芯792是多个芯。
芯790位于互连结构110的第一层和互连结构110的第二层之间。在一些实施例中，芯790位于互连结构110的第一通孔层上。在一些实施例中，芯790可以定位在互连结构110的其它层上。在一些实施例中，芯790位于互连结构110的第二层和互连结构110的第三层之间。在一些实施例中，芯790位于互连结构110的第一层之上。在一些实施例中，芯790位于互连结构110的第二层或第三层之下。
芯792位于互连结构110的第二层和互连结构110的第三层之间。在一些实施例中，芯792位于互连结构110的第二通孔层上。在一些实施例中，芯792可以定位在互连结构110的其它层上。在一些实施例中，芯792位于互连结构110的第一层和互连结构110的第二层之间。在一些实施例中，芯792位于互连结构110的第一层之上。在一些实施例中，芯792位于互连结构110的第三层之下。在一些实施例中，至少芯790或792位于互连结构110的第一层、第二层或第三层上。
在一些实施例中，至少芯790或芯792是矩形等。在一些实施例中，至少芯790或芯792是圆形等。在一些实施例中，至少芯790或芯792是多边形等。在一些实施例中，至少芯790或芯792具有环形形状。在一些实施例中，至少芯790或芯792是闭合环。在一些实施例中，至少芯790或芯792是部分开口环。在一些实施例中，至少芯790或芯792包括单个环。在一些实施例中，至少芯790或芯792包括多个环。
在一些实施例中，至少芯790或芯792包括铁氧体材料或其它类似的材料。在一些实施例中，铁氧体材料包括钴、锆和钽(CZT)中的一种或多种。在一些实施例中，铁氧体材料包括Co、Zr、Ta、CoZr、Nb、Re、Nd、Pr、Ni、Dy、Ni8OFe2O、Ni5OFe5O、CoFeCu、NiFeMo、NiZn、其它聚合物铁氧体材料或它们的组合。
可以将图7A至图7B的集成电路700修改为包括单芯。例如，在一些实施例中，图7A至图7B的集成电路700可以不包括芯790或792，从而产生单芯电感器。可以将集成电路700修改为包括其它数量的芯。芯790或芯792的其它数量、配置、材料和布置均在本发明的预期范围内。
集成电路700的其它配置、布置和材料均在本发明的预期范围内。
图8A和图8B是根据一些实施例的集成电路800的至少部分的图。图8A是由平面A-A’截取的集成电路800的截面图，并且图8B是根据一些实施例的集成电路800的电感器部分的顶视图。例如，图8B是根据一些实施例的集成电路800的电感器850的顶视图。
集成电路800是集成电路100(图1A至图1B)的变型。例如，集成电路800包括电感器850而不是图1A至图1B的集成电路100的电感器150。在一些实施例中，电感器850是螺线管。
与图1A至图1B的集成电路100相比，集成电路800的TSV 832替换TSV 132，并且集成电路800的电感器850替换电感器150。电感器850是图1A和1B的电感器150的变型，因此省略了类似的详细描述。TSV 832与图1A至图1B的TSV 132类似，因此省略了类似的详细描述。在一些实施例中，电感器850由互连结构110的第一层和第二层上的一个或多个RDL的一个或多个导电部件以及互连结构110的第三层上的UBM的一个或多个导电部件形成。
电感器850、电感器950(图9A至图9B)、电感器1050(图10A至图10B)和电感器1150(图11A至图11B)是螺线管。在一些实施例中，其它类型的电感器均在本发明的预期范围内。在一些实施例中，电感器850、950、1050或1150具有整数匝数。在一些实施例中，电感器的其它匝数均在本发明的预期范围内。在一些实施例中，电感器850、950、1050或1150是与互连结构110分离的结构，因此不是互连结构110的部分。在一些实施例中，电感器850、950、1050或1150是空芯螺线管。在一些实施例中，电感器850是具有双铁磁芯的螺线管。在一些实施例中，电感器850包括位于互连结构110的第一层、第二层和第三层(例如，UBM层)上的线圈部分(例如，导电部分)。
与图1A至图1B的集成电路100相比，集成电路800还包括TSV 834、导电部件806a和导电部件806b。TSV 834与图1A至图1B的TSV 132或TSV 832类似，因此省略了类似的详细描述。导电部件806a和导电部件806b与图1A至图1B的相应的导电部件106a和导电部件106b或TSV 832类似，因此省略了类似的详细描述。虽然图8A示出了两个TSV(例如，TSV 832和TSV834)，但是在图8A至图11A中，多于两个TSV可以形成为穿过半导体晶圆102。虽然图8A示出了两个导电部件(例如，导电部件806a和导电部件806b)，但是可以在图8A至图11A的集成电路800中形成多于两个导电部件。在一些实施例中，导电部件806a和806b中的一个或两个是集成电路800的互连结构106的一部分。在一些实施例中，导电部件806a和806b中的一个或两个是集成电路800的互连结构108的一部分。在一些实施例中，导电部件806a和806b中的一个或两个的部分是集成电路800的互连结构106的一部分。在一些实施例中，导电部件806a和806b中的一个或两个的部分是集成电路的互连结构108的一部分。在一些实施例中，导电结构806a是TSV 834的一部分。在一些实施例中，导电结构806a和806b是相同整体结构的一部分。在一些实施例中，导电部件806a和806b将一个或多个器件130(下面描述的)电连接至一个或多个器件131(下面描述的)。
在一些实施例中，集成电路800的互连结构110经由TSV 832或TSV834电连接至半导体晶圆102。在一些实施例中，电感器850通过TSV 832、TSV 834、导电部件106a、导电部件106b、导电部件806a和导电部件806b电连接至一个或多个器件130。在一些实施例中，电感器850通过TSV 832、TSV 834、导电部件106a、导电部件106b、导电部件806a和导电部件806b电连接至一个或多个器件131。在一些实施例中，一个或多个器件130通过至少导电部件106b或导电部件806b电连接至一个或多个器件131。
电感器850包括第一端子836、第二端子838、导电部分852、导电部分组854、导电部分组870、导电部分组880、通孔组860、通孔组862、芯890和芯892。
在一些实施例中，导电部分组854的导电部分854b、854c、854d和854e、导电部分组870和导电部分组880对应于电感器850的线圈部分。
第一端子836与图1A至图1B的第一端子134类似，第二端子838与图1A至图1B的第二端子136类似，导电部分852与图1A至图1B的导电部分152类似，因此省略了类似的详细描述。
在一些实施例中，第一端子836是电感器850的输入端子，并且第二端子838是电感器850的输出端子。在一些实施例中，第一端子836是电感器850的输出端子，并且第二端子838是电感器850的输入端子。在一些实施例中，第一端子836电连接至TSV 832。在一些实施例中，第二端子838电连接至TSV 834。在一些实施例中，第一端子836电连接至导电部分852。在一些实施例中，第一端子836对应于TSV 832的底部。在一些实施例中，第二端子838对应于TSV 834的底部。在一些实施例中，第一端子836或第二端子838是导电部分。在一些实施例中，端子的其它数量均在本发明的预期范围内。
导电部分组854包括导电部分854a、854b、854c、854d和854e中的一个或多个。导电部分组854的至少一个导电部分位于互连结构110的第一层上。导电部分组854的至少一个导电部分在第二方向Y上延伸。在一些实施例中，至少导电部分854b、854c、854d或854e在第二方向Y上延伸。导电部分组854的至少一个导电部分在第一方向X上延伸。在一些实施例中，导电部分854a在第一方向X上延伸。导电部分组854的每个导电部分均通过绝缘材料140在至少第一方向X或第二方向Y上与导电部分组854的另一导电部分分隔开。在一些实施例中，导电部分组854的导电部分854a电连接至第二端子838。在一些实施例中，导电部分组854的导电部分854a和第二端子838一体形成。导电部分组854的导电部分854e的第一端电连接至导电部分852。在一些实施例中，导电部分组854的导电部分854e和导电部分852一体形成。导电部分854的其它配置、布置和材料均在本发明的预期范围内。
导电部分组870包括导电部分870a、870b、870c和870d中的一个或多个。导电部分组870的至少一个导电部分位于互连结构110的第二层上。导电部分组870的至少一个导电部分在第二方向Y上延伸。在一些实施例中，至少导电部分870a、870b、870c或870d在第二方向Y上延伸。导电部分组870的至少一个导电部分在第一方向X上延伸。在一些实施例中，导电部分组870的每个导电部分均通过绝缘材料140在至少第一方向X上与导电部分组870的另一导电部分分隔开。在一些实施例中，导电部分组854的至少一个导电部分与导电部分组870或880的至少一个导电部分重叠。导电部分组870的其它配置、布置和材料均在本发明的预期范围内。
通孔组860位于互连结构110的第一层和第二层之间的互连结构110的层上。在一些实施例中，通孔组860位于互连结构110的第一通孔层上。通孔组860包括通孔860a、860b、860c和860d中的一个或多个。通孔组860位于导电部分组854和导电部分组870之间。通孔组860位于导电部分组854之下，并且通孔组860位于导电部分组870之上。通孔组860的通孔860a、860b、860c和860d将导电部分组854的导电部分854a、854b、854c和854d的相应第一端电连接至导电部分组870的导电部分870a、870b、870c和870d的相应第一端。通孔组860的其它配置、布置和材料均在本发明的预期范围内。
导电部分组854的导电部分854b、854c、854d和854e的第二端通过第一通孔组(未示出)的相应通孔(未示出)电连接至导电部分组870的导电部分870a、870b、870c和870d的相应第二端。
导电部分组854的导电部分854a、854b、854c、854d和854e的第二端与导电部分组854的导电部分854a、854b、854c、854d和854e的第一端相对。导电部分组870的导电部分870a、870b、870c和870d的第二端与导电部分组870的导电部分870a、870b、870c和870d的第一端相对。
导电部分组880包括导电部分880a、880b、880c和880d中的一个或多个。导电部分组880的至少一个导电部分位于互连结构110的第三层上。导电部分组880的至少一个导电部分在与第一方向X和第二方向Y不同的第三方向S上延伸。在一些实施例中，导电部分组880的每个导电部分均通过绝缘材料140在至少第一方向X或第二方向Y上与导电部分组880的另一导电部分分隔开。
在一些实施例中，导电部分组880中的一个或多个位于互连结构110的表面上。在一些实施例中，导电部分组880中的一个或多个是UBM层112(如图1A至图1C描述的)的一部分。在一些实施例中，导电部分组880中的一个或多个由与UBM层112(如图1A至图1C中描述的)相同的材料形成或利用UBM层112形成。导电部分组880的其它配置、布置和材料均在本发明的预期范围内。
通孔组862位于互连结构110的第二层和第三层之间的互连结构110的层上。在一些实施例中，通孔组862位于互连结构110的第二通孔层上。通孔组862包括通孔862a、862b、862c和862d中的一个或多个。通孔组862位于导电部分组870和导电部分组880之间。通孔组862位于导电部分组870之下，并且通孔组862位于导电部分组880之上。通孔组862的通孔862a、862b、862c和862d将导电部分组870的导电部分870a、870b、870c和870d的相应第一端电连接至导电部分组880的导电部分880a、880b、880c和880d的相应第一端。通孔组862的其它配置、布置和材料均在本发明的预期范围内。
导电部分组870的导电部分870a、870b、870c和870d的第二端通过第二通孔组(未示出)的相应通孔(未示出)电连接至导电部分组880的导电部分880a、880b、880c和880d的相应第二端。导电部分组880的导电部分880a、880b、880c和880d的第二端与导电部分组880的导电部分880a、880b、880c和880d的第一端相对。
在一些实施例中，导电部分组854的导电部分、导电部分组870的导电部分和导电部分组880的导电部分是单个导电部分。
芯890或芯892与图5A至图5B的芯590类似，因此省略了类似的详细描述。虽然图8A示出了两个芯(例如，芯890和芯892)，但是可以在图8A至图11A的互连结构110中形成其它数量的芯。
芯890和芯892都是用于电感器850的芯。芯890或892是用于电感器850的铁磁材料。在一些实施例中，芯890或892被配置为增加电感器850的磁场，从而使得电感器850的电感增加。在一些实施例中，至少芯890或芯892是用于电感器850的铁氧体材料。在一些实施例中，至少芯890或芯892包括一个或多个部分。芯890和芯892嵌入在绝缘材料140内。在一些实施例中，至少芯890或芯892是单层。在一些实施例中，至少芯890或芯892包括多层。在一些实施例中，至少芯890或芯892围绕电感器850。在一些实施例中，至少芯890或芯892部分地包围电感器850。在一些实施例中，至少芯890或芯892是互连结构110的部分。在一些实施例中，至少芯890或芯892是单芯。在一些实施例中，至少芯890或芯892是多个芯。
芯890位于互连结构110的第一层和互连结构110的第二层之间。在一些实施例中，芯890位于互连结构110的第一通孔层上。在一些实施例中，芯890可以定位在互连结构110的其它层上。在一些实施例中，芯890位于互连结构110的第二层和互连结构110的第三层之间。在一些实施例中，芯890位于互连结构110的第一层之上。在一些实施例中，芯890位于互连结构110的第三层之下。
芯892位于互连结构110的第二层和互连结构110的第三层之间。在一些实施例中，芯892位于互连结构110的第二通孔层上。在一些实施例中，芯892可以定位在互连结构110的其它层上。在一些实施例中，芯892位于互连结构110的第一层和互连结构110的第二层之间。在一些实施例中，芯892位于互连结构110的第一层之上。在一些实施例中，芯892位于互连结构110的第三层之下。
在一些实施例中，至少芯890或芯892是矩形等。在一些实施例中，至少芯890或芯892是圆形等。在一些实施例中，至少芯890或芯892是多边形等。在一些实施例中，至少芯890或芯892具有环形形状。在一些实施例中，至少芯890或芯892是闭合环。在一些实施例中，至少芯890或芯892是部分开放环。在一些实施例中，至少芯890或芯892包括单个环。在一些实施例中，至少芯890或芯892包括多个环。
在一些实施例中，至少芯890或芯892包括铁氧体材料或其它类似的材料。在一些实施例中，铁氧体材料包括钴、锆和钽(CZT)中的一种或多种。在一些实施例中，铁氧体材料包括Co、Zr、Ta、CoZr、Nb、Re、Nd、Pr、Ni、Dy、Ni8OFe2O、Ni5OFe5O、CoFeCu、NiFeMo、NiZn、其它聚合物铁氧体材料或它们的组合。芯890或芯892的其它数量、配置、材料和布置均在本发明的预期范围内。
电感器850的其它配置、布置和材料均在本发明的预期范围内。
图9A和图9B是根据一些实施例的集成电路900的至少部分的图。图9A是由平面A-A’截取的集成电路900的截面图，并且图9B是根据一些实施例的集成电路900的电感器部分的顶视图。例如，图9B是根据一些实施例的集成电路900的电感器950的顶视图。
集成电路900是集成电路800(图8A至图8B)的变型。例如，集成电路900包括电感器950而不是图8A至图8B的集成电路800的电感器850。在一些实施例中，电感器950是螺线管。
与图8A至图8B的集成电路800相比，集成电路900的电感器950替换电感器850。在一些实施例中，电感器950是具有单芯的螺线管，并且螺线管定位在互连结构110的第一层、第二层和第一通孔层上。
与图8A至图8B的电感器850相比，电感器950的导电部分组870的位置偏移图8A至图8B所示的位置。例如，电感器950的导电部分组870的每个导电部分870a、870b、870c和870d均在第三方向S上延伸。
电感器950与图8A至图8B的电感器850类似，因此省略了类似的详细描述。与图8A至图8B的电感器850相比，电感器950不包括通孔组862、导电部分组880和芯892。在一些实施例中，电感器950由互连110的第一层和第二层上的一个或多个RDL的一个或多个导电部件形成。
在一些实施例中，通过不包括来自图8A至图8B的芯892，电感器950是具有单芯的螺线管。
在一些实施例中，通过不包括来自图8A至图8B的导电部分组880，电感器950不包括位于互连结构110的第三层上或UBM层上的线圈部分(例如，导电部分)。
在一些实施例中，电感器950不包括位于互连结构110的第二层和第三层之间的通孔(例如，通孔组862)。电感器950的其它配置、布置和材料均在本发明的预期范围内。
集成电路900的其它配置、布置和材料均在本发明的预期范围内。
图10A和图10B是根据一些实施例的集成电路1000的至少部分的图。图10A是由平面A-A’截取的集成电路1000的截面图，并且图10B是根据一些实施例的集成电路1000的电感器部分的顶视图。例如，图10B是根据一些实施例的集成电路1000的电感器1050的顶视图。
集成电路1000是集成电路800(图8A至图8B)的变型。例如，集成电路1000包括电感器1050而不是图8A至图8B的集成电路800的电感器850。在一些实施例中，电感器1050是螺线管。
与图8A至图8B的集成电路800相比，集成电路1000的电感器1050替换电感器850。在一些实施例中，电感器1050是具有单芯的螺线管，并且螺线管定位在互连结构110的至少第二层、第三层和第二通孔层上。在一些实施例中，电感器1050由位于互连结构110的第一层和第二层上的一个或多个RDL的一个或多个导电部件以及互连结构110的第三层上的UBM的一个或多个导电部件形成。
电感器1050与图8A至图8B的电感器850类似，因此省略了类似的详细描述。与图8A至图8B的电感器850相比，电感器1050不包括芯890、导电部分组854的导电部分854b、854c、854d和854e的每个以及通孔组860的通孔860b和860c的每个。
与图8A至图8B的集成电路800相比，电感器1050还包括通孔1060e和导电部分1070e。
通孔1060e和通孔860a是电感器1050的通孔组860的部分。通孔1060e与图8A至图8B的通孔860a类似，因此省略了类似的详细描述。
导电部分1070e与图8A至图8B的导电部分870a类似，因此省略了类似的详细描述。导电部分1070e和导电部分870a、870b、870c和870d是电感器1050的导电部分组870的一部分。
导电部分1070e位于互连结构110的第二层上。导电部分1070e在第二方向Y上延伸。导电部分1070e通过通孔1060e电连接至导电部分852。
通孔1060e位于互连结构110的第一层和第二层之间的互连结构110的层上。在一些实施例中，通孔1060e位于互连结构110的第一通孔层上。通孔1060e位于导电部分852和导电部分1070e之间。
在一些实施例中，通过不包括来自图8A至图8B的芯890，电感器1050是具有单芯的螺线管。在一些实施例中，通过不包括来自图8A至图8B的的导电部分组854的导电部分854b、854c、854d和854e，电感器1050不包括位于互连结构110的第一层上的线圈部分(例如，导电部分)。电感器1050的其它配置、布置和材料均在本发明的预期范围内。
集成电路1000的其它配置、布置和材料均在本发明的预期范围内。
图11A和图11B是根据一些实施例的集成电路1100的至少部分的图。图11A是由平面A-A’截取的集成电路1100的截面图，并且图11B是根据一些实施例的集成电路1100的电感器部分的顶视图。例如，图11B是根据一些实施例的集成电路1100的电感器1150的顶视图。
集成电路1100是集成电路800(图8A至图8B)的变型。与图8A至图8B的集成电路800相比，集成电路1100的电感器1150替换电感器850。电感器1150是电感器850(图8A至图8B)的变型，因此省略了类似的详细描述。与图8A至图8B的电感器850相比，集成电路1100的电感器1150不包括芯890和芯892。在一些实施例中，集成电路1100的电感器1150是空芯电感器。
相应的图9A至图9B以及图10A至图10B的集成电路900和1000的每个均可以进行与图11A至图11B所示的类似修改。例如，在一些实施例中，可以将图9A至图9B的集成电路900类似地修改为不包括芯890，从而产生空芯电感器。例如，在一些实施例中，可以将图10A至图10B的集成电路1000类似地修改为不包括芯892，从而产生空芯电感器。
在一些实施例中，电感器1150由互连结构110的第一层和第二层上的一个或多个RDL的一个或多个导电部件以及互连结构110的第三层上的UBM的一个或多个导电部件形成。
集成电路1100的其它配置、布置和材料均在本发明的预期范围内。
为了简洁起见，在一些实施例中，未描述用于集成电路100至1100的不同元件的每种材料。在一些实施例中，代替用于集成电路100至1100中的类似结构的参照不同附图(图1A至图1C、图2A至图2B、图3A至图3B、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7B、图8A至图8B、图9A至图9B、图10A至图10B和图11A至图11B)的每个描述的材料均在本发明的预期范围内。
在一些实施例中，电感器250、350、450、550、650、750、850、950、1050或1150位于半导体晶圆102的背面102b上。在一些实施例中，通过将电感器250、350、450、550、650、750、850、950、1050或1150定位在半导体晶圆102的背面102b上，电感器250、350、450、550、650、750、850、950、1050或1150与一个或多个器件130或131分隔开至少距离D2，从而在半导体晶圆102的正面102a上没有排除区域。在一些实施例中，通过在半导体晶圆102的正面102a上不具有排除区域，在半导体晶圆102的正面102a上可获得额外的布线资源，与其它方法相比，集成电路200至1100的布线面积增加。在一些实施例中，通过在半导体晶圆102的正面102a上不具有排除区域，与其它方法相比，可以增加一个或多个器件130的面积。在一些实施例中，通过将电感器250、350、450、550、650、750、850、950、1050或1150定位在半导体晶圆102的背面102b上，电感器250、350、450、550、650、750、850、950、1050或1150与一个或多个器件130分隔开至少距离D2，从而使得电感器250、350、450、550、650、750、850、950、1050或1150与一个或多个器件130或131之间的EMI较小。在一些实施例中，通过将电感器250、350、450、550、650、750、850、950、1050或1150定位在半导体晶圆102的背面102b上，电感器250、350、450、550、650、750、850、950、1050或1150具有与其它方法至少类似的电阻。
图12是根据一些实施例的形成集成电路的方法1200的流程图。应该理解，可以在图12所示的方法1200之前、期间和/或之后实施额外的操作，并且本文仅简要描述一些其它工艺。在一些实施例中，方法1200可用于形成集成电路，诸如集成电路100、200、300、400、500、600、700、800、900、1000和1100。
在方法1200的操作1202中，在第一半导体晶圆(例如，半导体晶圆102)的正面102a上形成第一互连结构(例如，互连结构106)。在一些实施例中，第一半导体晶圆(例如，半导体晶圆102)的正面102a具有第一器件130。
在一些实施例中，通过一个或多个单镶嵌或双镶嵌工艺在第一半导体晶圆(例如，半导体晶圆102)的正面102a上形成第一互连结构(例如，互连结构106)。
在一些实施例中，操作1202包括在第一半导体晶圆(例如，半导体晶圆102)的正面102a上方沉积绝缘材料(例如，与绝缘材料140类似)，实施一个或多个蚀刻工艺以在绝缘材料140中形成一个或多个开口，用一种或多种导电材料填充一个或多个开口，并且去除从一个或多个开口突出的一种或多种导电材料。
在一些实施例中，第一互连结构(例如，互连结构106)包括形成在绝缘材料140中的导电部件，诸如导线、通孔或导电焊盘。
方法1200继续操作1204，其中，在第二半导体晶圆(例如，半导体晶圆104)的正面104a上形成第二互连结构(例如，互连结构108)。在一些实施例中，第二半导体晶圆(例如，半导体晶圆104)的正面104a具有第二器件131。
在一些实施例中，通过一个或多个单镶嵌或双镶嵌工艺在第二半导体晶圆(例如，半导体晶圆104)的正面104a上形成第二互连结构(例如，互连结构108)。
在一些实施例中，操作1204包括在第二半导体晶圆(例如，半导体晶圆104)的正面104a上方沉积绝缘材料(例如，与绝缘材料140类似)，实施一个或多个蚀刻工艺以在绝缘材料140中形成一个或多个开口，用一种或多种导电材料填充一个或多个开口，并且去除从一个或多个开口突出的一种或多种导电材料。
在一些实施例中，第二互连结构(例如，互连结构108)包括形成在绝缘材料140中的导电部件，诸如导线、通孔或导电焊盘。
方法1200继续操作1206，其中，在第一半导体晶圆(例如，半导体晶圆102)的正面102a上形成第一接合层(例如，接合层122)。在一些实施例中，通过等离子体增强化学汽相沉积(PECVD)形成接合层122。在一些其它实施例中，通过旋涂方法形成接合层122。
方法1200继续操作1208，其中，在第二半导体晶圆(例如，半导体晶圆104)的正面104a上形成第二接合层(例如，接合层124)。在一些实施例中，通过PECVD形成接合层124。在一些其它实施例中，通过旋涂方法形成接合层124。
在一些实施例中，在操作1210之前，将第一和第二半导体晶圆(例如，半导体晶圆102和104)接合在一起，处理接合层142和242。
在一些实施例中，通过干处理或湿处理来处理接合层122和124。在一些实施例中，干处理包括等离子体处理。在一些实施例中，等离子体处理在惰性环境中实施，惰性环境诸如填充有惰性气体的环境，惰性气体包括N2、Ar、He或它们的组合。可选地，可以使用其它类型的处理。在一些实施例中，接合层122和124都由氧化硅制成，并且在接合之前对接合层122和124实施等离子体处理以在接合层122和124的表面上形成Si-OH键。
方法1200继续操作1210，其中，第一半导体晶圆(例如，半导体晶圆102)的正面102a接合至第二半导体晶圆(例如，半导体晶圆104)的正面104a。在一些实施例中，将第一半导体晶圆(例如，半导体晶圆102)接合至第二半导体晶圆(例如，半导体晶圆104)以形成3DIC堆叠结构(例如，集成电路100至1100)。
在一些实施例中，在压力和热量下实施操作1210。在一些实施例中，用于接合的压力在从约0.7巴至约10巴的范围内。在一些实施例中，将热量施加至第一和第二半导体晶圆包括在从约20℃至约1000℃的范围内的温度下的退火操作。在一些实施例中，接合工艺在N2、Ar环境、He环境、惰性混合气体环境或它们的组合中实施。
在一些实施例中，在操作1210之前，将第一和第二半导体晶圆(例如，半导体晶圆102和104)对准。
在一些实施例中，在操作1210之后，对第一半导体晶圆(例如，半导体晶圆102)或第二半导体晶圆(例如，半导体晶圆104)的背面上实施减薄工艺11。在一些实施例中，减薄工艺包括研磨操作和抛光操作(诸如化学机械抛光(CMP))。在一些实施例中，在减薄工艺之后，实施湿蚀刻操作以去除在第一半导体晶圆(例如，半导体晶圆102)或第二半导体晶圆(例如，半导体晶圆104)的背面上形成的缺陷。
方法1200继续操作1212，其中，形成延伸穿过第一半导体晶圆(例如，半导体晶圆102)的衬底通孔(TSV)132。在一些实施例中，方法的TSV包括至少TSV 232、332、432、532、832或834。
在一些实施例中，操作1212包括通过一个或多个蚀刻工艺形成延伸穿过第一半导体晶圆(例如，晶圆102)的TSV 132开口。在一些实施例中，在形成TSV开口之后，在TSV 132开口的侧壁上形成衬层以用作隔离层，从而使得TSV 132和半导体晶圆102的导电材料不直接彼此接触。在一些实施例中，之后，在TSV 132开口的衬层上和底部上共形地形成扩散阻挡层。在一些实施例中，扩散阻挡层用于防止将在之后形成的导电材料迁移至器件区域130和131。在一些实施例中，在形成扩散阻挡层之后，使用导电材料填充至TSV 132开口中。在一些实施例中，之后，通过平坦化工艺(诸如化学机械抛光(CMP)工艺)去除位于TSV开口外部的过量的衬层、扩散阻挡层和导电材料，但是可以使用任何合适的去除工艺。
在一些实施例中，衬层由诸如氧化物或氮化物的绝缘材料制成。在一些实施例中，通过使用等离子体增强化学汽相沉积(PECVD)工艺或其它适用的工艺来形成衬层。在一些实施例中，衬层是单层或多层。
在一些实施例中，扩散阻挡层由Ta、TaN、Ti、TiN或CoW制成。在一些实施例中，扩散阻挡层通过物理汽相沉积(PVD)工艺形成。在一些实施例中，扩散阻挡层通过镀形成。在一些实施例中，导电材料由铜、铜合金、铝、铝合金或它们的组合制成。可选地，可以使用其它适用的材料。
方法1200继续操作1214，其中，在第一半导体晶圆(例如，半导体晶圆102)的背面102b上形成第三互连结构(例如，互连结构110)。在一些实施例中，通过一个或多个单镶嵌或双镶嵌工艺在第一半导体晶圆(例如，半导体晶圆102)的背面102b上形成第三互连结构(例如，互连结构110)。
在一些实施例中，操作1214包括在第一半导体晶圆(例如，半导体晶圆102)的背面102b上方沉积绝缘材料140，实施一个或多个蚀刻工艺以在绝缘材料140中形成一个或多个开口，用一种或多种导电材料填充一个或多个开口，并且去除从一个或多个开口突出的一种或多种导电材料。
在一些实施例中，第三互连结构(例如，互连结构110)包括形成在绝缘材料140中的导电部件，诸如导线、通孔或导电焊盘。
在一些实施例中，操作1214还包括操作1216。在一些实施例中，操作1216包括在第一半导体晶圆(例如，半导体晶圆102)的背面102b上形成电感器(例如，电感器350)的第一部分。
在一些实施例中，电感器(例如，电感器350)的第一部分包括位于第三互连结构(例如，互连结构110)的第一层上的第一导电部分(例如，导电部分352)、位于第三互连结构(例如，互连结构110)的第二层(与第三互连结构(例如，互连结构110)的第一层不同)上的第二导电部分(例如，导电部分组370)，以及将第一导电部分(例如，导电部分352)电连接至第二导电部分(例如，导电部分组370)的第一通孔组(例如，通孔360)。
在一些实施例中，电感器(例如，电感器350)的第一部分的第一导电部分包括导电部分152、252、352、452和170中的一个或多个，或导电部分组154、854、870、270、370和470中的一个或多个。
在一些实施例中，电感器(例如，电感器350)的第一部分的第二导电部分包括导电部分152、252、352、452和170中的一个或多个，或导电部分组154、854、870、270、370和470中的一个或多个。
在一些实施例中，电感器(例如，电感器350)的第一部分的第一通孔组包括通孔160、162、260、460中的一个或多个或通孔组860中的一个或多个通孔。
在一些实施例中，方法1200的电感器包括电感器150、250、350、450、550、650、750、850、950、1050和1150中的一个或多个，因此省略了这些布局图案的详细描述。
方法1200继续操作1218，其中，在第三互连结构(例如，互连结构110)的表面上形成凸块下金属(UBM)层112。
在一些实施例中，UBM层112形成在互连结构110上。在一些实施例中，UBM层112包含至少粘合层或润湿层。在一些实施例中，UBM层112由钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钽(Ta)等制成。在一些实施例中，UBM层112还包括铜晶种层。
在一些实施例中，操作1218还包括操作1220。在一些实施例中，操作1220包括在第一半导体晶圆(例如，半导体晶圆102)的背面102b上形成电感器(例如，电感器350)的第二部分。
在一些实施例中，电感器(例如，电感器350)的第二部分包括位于第三互连结构(例如，互连结构110)的表面上的第三导电部分(例如，导电部分380)，以及将第二导电部分电连接至第三导电部分(例如，导电部分380)的第二通孔组(例如，通孔362或364)。
在一些实施例中，电感器(例如，电感器350)的第二部分的第三导电部分包括导电部分组480、680、780和880中的一个或多个。
在一些实施例中，电感器(例如，电感器350)的第二部分的第二通孔组包括通孔362、364、462中的一个或多个或通孔组862中的一个或多个通孔。
在一些实施例中，电感器(例如，电感器350)的第二部分的第三导电部分是UBM层112的一部分。
在一些实施例中，电感器(例如，电感器350)的第二部分的第三导电部分形成在互连结构110上。在一些实施例中，电感器(例如，电感器350)的第二部分的第三导电部分包含至少粘合层或润湿层。在一些实施例中，电感器(例如，电感器350)的第二部分的第三导电部分由钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钽(Ta)等制成。在一些实施例中，电感器(例如，电感器350)的第二部分的第三导电部分包括铜晶种层。
方法1200继续操作1222，其中，在UBM层112上形成焊料凸块组114。在一些实施例中，焊料凸块组114包括由具有低电阻率的一种或多种导电材料制成的导电元件，导电材料诸如焊料或焊料合金。在一些实施例中，焊料凸块组114包括焊料合金，焊料合金包括Sn、Pb、Ag、Cu、Ni、Bi或它们的组合。在一些实施例中，未在电感器(例如，电感器350)的第三导电部分上形成焊料凸块组114。
在一些实施例中，不实施方法1200的操作1202、1204、1206、1208、1210、1212、1214、1216、1218、1220或1222中的一个或多个。
本发明的一个方面涉及集成电路。集成电路包括第一半导体晶圆、第二半导体晶圆、第一互连结构、第二互连结构、电感器和衬底通孔。第一半导体晶圆在第一半导体晶圆的正面具有第一器件。第二半导体晶圆接合至第一半导体晶圆。第一互连结构位于第一半导体晶圆的背面之下。电感器位于第一半导体晶圆之下，并且电感器的至少部分位于第一互连结构内。第二互连结构位于第一半导体晶圆的正面上。衬底通孔延伸穿过第一半导体晶圆。电感器通过第二互连结构和衬底通孔连接至至少第一器件。在一些实施例中，集成电路还包括位于第一互连结构的表面上的凸块下金属(UBM)层。在一些实施例中，集成电路还包括位于UBM层上的焊料凸块组。在一些实施例中，电感器包括位于第一互连结构的第一层上的第一导电部分；位于第一互连结构的第二层上的第二导电部分，第一互连结构的第二层与第一互连结构的第一层不同；以及将第一导电部分电连接至第二导电部分的第一通孔。在一些实施例中，电感器还包括位于第一互连结构的表面上的第三导电部分；将第二导电部分电连接至第三导电部分的第二通孔，第三导电部分是UBM层的一部分。在一些实施例中，电感器还包括位于第一互连结构的第三层中的铁氧体芯。在一些实施例中，第一互连结构的第三层至少位于：第一互连结构的第一层和第一互连结构的第二层，或第一互连结构的第二层和第一互连结构的表面之间。在一些实施例中，电感器包括螺旋电感器、环形电感器或螺线管。在一些实施例中，电感器是铁氧体芯。在一些实施例中，电感器位于第一器件之下。在一些实施例中，集成电路还包括位于第一半导体晶圆的正面上的第二互连结构；以及位于第二半导体晶圆的正面上的第三互连结构。在一些实施例中，集成电路还包括位于第二互连结构上的第一接合层；以及位于第三互连结构上的第二接合层，第一接合层接合至第二接合层。
本发明的另一方面涉及半导体器件。该半导体器件包括第一半导体晶圆、第二半导体晶圆、第一互连结构、电感器、衬底通孔和凸块下金属(UBM)层。第一半导体晶圆在第一半导体晶圆的正面具有第一器件。第二半导体晶圆在第二半导体晶圆的正面具有第二器件，第二半导体晶圆的正面接合至第一半导体晶圆的正面。第一互连结构位于第一半导体晶圆的背面上。电感器位于第一半导体晶圆的背面上。电感器包括位于第一互连结构内的第一部分。衬底通孔延伸穿过第一半导体晶圆，并且将电感器连接至至少第一器件。UBM层位于第一互连结构的表面上。在一些实施例中，半导体器件还包括位于UBM层上的焊料凸块组。在一些实施例中，电感器的第一部分包括位于第一互连结构的第一层上的第一导电部分；位于第一互连结构的第二层上的第二导电部分，第一互连结构的第二层与第一互连结构的第一层不同；以及将第一导电部分电连接至第二导电部分的第一通孔组。在一些实施例中，电感器还包括位于第一互连结构的第三层中的铁氧体芯，第一互连结构的第三层位于第一互连结构的第一层和第一互连结构的第二层之间。在一些实施例中，电感器还包括第二部分，第二部分具有位于第一互连结构的表面上的第三导电部分；将第二导电部分电连接至第三导电部分的第二通孔组，第三导电部分是UBM层的一部分。在一些实施例中，电感器还包括位于第一互连结构的第三层中的铁氧体芯，第一互连结构的第三层位于第一互连结构的第二层和第一互连结构的表面之间。在一些实施例中，第一半导体晶圆具有在从约10μm至约200μm的范围的厚度。在一些实施例中，电感器是螺旋电感器、环形电感器或螺线管。
本发明的又一方面涉及形成集成电路的方法。该方法包括将第一半导体晶圆的正面接合至第二半导体晶圆的正面，形成延伸穿过第一半导体晶圆的衬底通孔，在第一半导体晶圆的背面上形成第一互连结构，在第一互连结构的表面上的形成凸块下金属(UBM)层，以及在UBM层上形成焊料凸块组。在一些实施例中，第一半导体晶圆的正面具有第一器件。在一些实施例中，形成第一互连结构包括在第一半导体晶圆的背面上形成电感器的第一部分。形成UBM层包括在第一半导体晶圆的背面上形成电感器的第二部分。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
第一半导体晶圆，在所述第一半导体晶圆的正面具有第一器件；
第二半导体晶圆，接合至所述第一半导体晶圆；
第一互连结构，位于所述第一半导体晶圆的背面之下；
电感器，位于所述第一半导体晶圆之下，并且所述电感器的至少部分位于所述第一互连结构内；
第二互连结构，位于所述第一半导体晶圆的正面上；以及
衬底通孔，延伸穿过所述第一半导体晶圆，并且所述电感器通过所述第二互连结构和所述衬底通孔连接至至少所述第一器件，
其中，所述电感器包括：
第一导电部分，位于所述第一互连结构的第一层上，并且所述第一导电部分是不连续的；和
第二导电部分，位于所述第一互连结构的第二层上，并且所述第二导电部分是不连续的，
其中，所述第一互连结构的第二层与所述第一互连结构的第一层不同，并且流过所述电感器的电流在所述第一导电部分的传导方向与所述电流在所述第二导电部分的传导方向相反。
2.根据权利要求1所述的集成电路，还包括：
凸块下金属(UBM)层，位于所述第一互连结构的表面上。
3.根据权利要求2所述的集成电路，还包括：
焊料凸块组，位于所述凸块下金属层上。
4.根据权利要求1所述的集成电路，其中，所述电感器还包括：
第一通孔，将所述第一导电部分电连接至所述第二导电部分。
5.根据权利要求2所述的集成电路，其中，所述电感器还包括：
第一通孔，将所述第一导电部分电连接至所述第二导电部分；
第三导电部分，位于所述第一互连结构的表面上；
第二通孔，将所述第二导电部分电连接至所述第三导电部分，
所述第三导电部分是所述凸块下金属层的部分。
6.根据权利要求5所述的集成电路，其中，所述电感器还包括：
铁氧体芯，位于所述第一互连结构的第三层中，所述第一互连结构的第三层至少位于：
所述第一互连结构的第一层和所述第一互连结构的第二层之间，或
所述第一互连结构的第二层和所述第一互连结构的表面之间。
7.根据权利要求1所述的集成电路，其中，所述电感器包括：
螺旋电感器、环形电感器或螺线管。
8.根据权利要求7所述的集成电路，其中，所述电感器还包括：
铁氧体芯。
9.根据权利要求1所述的集成电路，其中，所述电感器位于所述第一器件之下。
10.根据权利要求1所述的集成电路，还包括：
第三互连结构，位于所述第二半导体晶圆的正面上。
11.根据权利要求10所述的集成电路，还包括：
第一接合层，位于所述第二互连结构上；以及
第二接合层，位于所述第三互连结构上，所述第一接合层接合至所述第二接合层。
12.一种半导体器件，包括：
第一半导体晶圆，在所述第一半导体晶圆的正面具有第一器件；
第二半导体晶圆，在所述第二半导体晶圆的正面具有第二器件，所述第二半导体晶圆的正面接合至所述第一半导体晶圆的正面；
第一互连结构，位于所述第一半导体晶圆的背面上；
电感器，位于所述第一半导体晶圆的背面上，所述电感器包括第一部分，位于所述第一互连结构内；
衬底通孔，延伸穿过所述第一半导体晶圆，并且连接至至少所述电感器；以及
凸块下金属(UBM)层，位于所述第一互连结构的表面上，
其中，所述电感器的第一部分包括：
第一导电部分，位于所述第一互连结构的第一层上，并且所述第一导电部分是不连续的；
第二导电部分，位于所述第一互连结构的第二层上，并且所述第二导电部分是不连续的，
其中，所述第一互连结构的第二层与所述第一互连结构的第一层不同，并且流过所述电感器的第一部分的电流在所述第一导电部分的传导方向与所述电流在所述第二导电部分的传导方向相反。
13.根据权利要求12所述的半导体器件，还包括：
焊料凸块组，位于所述凸块下金属层上。
14.根据权利要求12所述的半导体器件，其中，所述电感器的第一部分还包括：第一通孔组，将所述第一导电部分电连接至所述第二导电部分。
15.根据权利要求14所述的半导体器件，其中，所述电感器还包括：
铁氧体芯，位于所述第一互连结构的第三层中，所述第一互连结构的第三层位于所述第一互连结构的第一层和所述第一互连结构的第二层之间。
16.根据权利要求14所述的半导体器件，其中，所述电感器还包括：
第二部分，包括：
第三导电部分，位于所述第一互连结构的表面上；
第二通孔组，将所述第二导电部分电连接至所述第三导电部分，
所述第三导电部分是所述凸块下金属层的部分。
17.根据权利要求16所述的半导体器件，其中，所述电感器还包括：
铁氧体芯，位于所述第一互连结构的第三层中，所述第一互连结构的第三层位于所述第一互连结构的第二层和所述第一互连结构的表面之间。
18.根据权利要求12所述的半导体器件，其中，所述第一半导体晶圆具有在10μm至200μm的范围的厚度。
19.根据权利要求12所述的半导体器件，其中，所述电感器是螺旋电感器、环形电感器或螺线管。
20.一种形成集成电路的方法，所述方法包括：
将第一半导体晶圆的正面接合至第二半导体晶圆的正面，所述第一半导体晶圆的正面具有第一器件；
形成延伸穿过所述第一半导体晶圆的衬底通孔；
在所述第一半导体晶圆的背面上形成第一互连结构；其中，形成所述第一互连结构包括：
在所述第一半导体晶圆的背面上形成电感器的第一部分；
在所述第一互连结构的表面上的形成凸块下金属(UBM)层，其中，形成所述凸块下金属层包括：
在所述第一半导体晶圆的背面上形成所述电感器的第二部分；以及
在所述凸块下金属层上形成焊料凸块组，
其中，所述电感器的第一部分包括：
第一导电部分，位于所述第一互连结构的第一层上，并且所述第一导电部分是不连续的；
第二导电部分，位于所述第一互连结构的第二层上，并且所述第二导电部分是不连续的，
其中，所述第一互连结构的第二层与所述第一互连结构的第一层不同，并且流过所述电感器的第一部分的电流在所述第一导电部分的传导方向与所述电流在所述第二导电部分的传导方向相反。
CN201910306010.0A 2018-06-15 2019-04-16 集成电路、半导体器件及其制造方法 Active CN110610921B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/009,579 US10535635B2 (en) 2018-06-15 2018-06-15 Second semiconductor wafer attached to a first semiconductor wafer with a through hole connected to an inductor
US16/009,579 2018-06-15

Publications (2)

Publication Number Publication Date
CN110610921A CN110610921A (zh) 2019-12-24
CN110610921B true CN110610921B (zh) 2022-03-22

Family

ID=68724912

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910306010.0A Active CN110610921B (zh) 2018-06-15 2019-04-16 集成电路、半导体器件及其制造方法

Country Status (5)

Country Link
US (4) US10535635B2 (zh)
KR (1) KR102254860B1 (zh)
CN (1) CN110610921B (zh)
DE (1) DE102019116355A1 (zh)
TW (1) TWI679743B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10084032B2 (en) * 2017-01-13 2018-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method
US10535635B2 (en) 2018-06-15 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Second semiconductor wafer attached to a first semiconductor wafer with a through hole connected to an inductor
KR20210077679A (ko) * 2018-09-07 2021-06-25 르파운드리 에스.알.엘. 낮은 기판 손실을 갖는 집적 나선형 인덕터의 제조 방법
CN114628370A (zh) 2020-12-11 2022-06-14 联华电子股份有限公司 半导体结构
US12112978B2 (en) 2022-06-02 2024-10-08 Nanya Technology Corporation Method for fabricating semiconductor device with redistribution plugs
TWI825906B (zh) * 2022-06-02 2023-12-11 南亞科技股份有限公司 具有重佈線插塞的半導體元件
WO2024044438A1 (en) * 2022-08-25 2024-02-29 Qualcomm Incorporated Wafer level packaging process for thin film inductors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3881244A (en) * 1972-06-02 1975-05-06 Texas Instruments Inc Method of making a solid state inductor
JP2006173525A (ja) * 2004-12-20 2006-06-29 Sanyo Electric Co Ltd 半導体装置
CN102576657A (zh) * 2009-10-08 2012-07-11 高通股份有限公司 三维电感器与变换器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3674780B2 (ja) * 2001-11-29 2005-07-20 ユーディナデバイス株式会社 高周波半導体装置
US7075167B2 (en) 2003-08-22 2006-07-11 Agere Systems Inc. Spiral inductor formed in a semiconductor substrate
KR100574957B1 (ko) * 2003-11-21 2006-04-28 삼성전자주식회사 수직으로 적층된 다기판 집적 회로 장치 및 그 제조방법
US8258599B2 (en) * 2005-12-15 2012-09-04 Atmel Corporation Electronics package with an integrated circuit device having post wafer fabrication integrated passive components
JP2007250924A (ja) 2006-03-17 2007-09-27 Sony Corp インダクタ素子とその製造方法、並びにインダクタ素子を用いた半導体モジュール
TWI296845B (en) * 2006-05-17 2008-05-11 Via Tech Inc Multilayer winding inductor
US7924131B2 (en) * 2006-05-19 2011-04-12 Freescale Semiconductor, Inc. Electrical component having an inductor and a method of formation
US7781263B2 (en) * 2008-06-06 2010-08-24 Coolsilicon Llc Systems, devices, and methods for semiconductor device temperature management
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US8343810B2 (en) * 2010-08-16 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers
US8716859B2 (en) * 2012-01-10 2014-05-06 Intel Mobile Communications GmbH Enhanced flip chip package
US8618631B2 (en) 2012-02-14 2013-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip ferrite bead inductor
US9000876B2 (en) * 2012-03-13 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor for post passivation interconnect
US8895360B2 (en) * 2012-07-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor device and wafer level method of fabricating the same
US8896094B2 (en) * 2013-01-23 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for inductors and transformers in packages
CN203055912U (zh) * 2013-01-25 2013-07-10 京东方科技集团股份有限公司 显示装置
US9726689B1 (en) * 2013-03-15 2017-08-08 Hanking Electronics Ltd. Wafer level micro-electro-mechanical systems package with accelerometer and gyroscope
US9355892B2 (en) * 2013-09-09 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with active and passive devices in different tiers
CN105470153B (zh) * 2014-09-03 2018-03-06 中芯国际集成电路制造(上海)有限公司 晶圆键合方法
US9716056B2 (en) * 2015-01-26 2017-07-25 International Business Machines Corporation Integrated circuit with back side inductor
US10763248B2 (en) 2015-09-24 2020-09-01 Intel Corporation Multi-layer silicon/gallium nitride semiconductor
US10510592B2 (en) * 2016-07-25 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit (IC) structure for high performance and functional density
US10535635B2 (en) * 2018-06-15 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Second semiconductor wafer attached to a first semiconductor wafer with a through hole connected to an inductor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3881244A (en) * 1972-06-02 1975-05-06 Texas Instruments Inc Method of making a solid state inductor
JP2006173525A (ja) * 2004-12-20 2006-06-29 Sanyo Electric Co Ltd 半導体装置
CN102576657A (zh) * 2009-10-08 2012-07-11 高通股份有限公司 三维电感器与变换器

Also Published As

Publication number Publication date
US11043473B2 (en) 2021-06-22
US20190385980A1 (en) 2019-12-19
US12062641B2 (en) 2024-08-13
KR102254860B1 (ko) 2021-05-26
US10535635B2 (en) 2020-01-14
TWI679743B (zh) 2019-12-11
US11658157B2 (en) 2023-05-23
US20210305213A1 (en) 2021-09-30
US20230299052A1 (en) 2023-09-21
CN110610921A (zh) 2019-12-24
DE102019116355A1 (de) 2019-12-19
TW202002220A (zh) 2020-01-01
KR20190142271A (ko) 2019-12-26
US20200126952A1 (en) 2020-04-23

Similar Documents

Publication Publication Date Title
CN110610921B (zh) 集成电路、半导体器件及其制造方法
TWI681466B (zh) 半導體結構及積體電路封裝的形成方法
TWI780293B (zh) 半導體裝置及其製造方法
US9368438B2 (en) Package on package (PoP) bonding structures
US11862605B2 (en) Integrated circuit package and method of forming same
TWI695432B (zh) 封裝及其形成方法
TWI529873B (zh) 層疊封裝結構、封裝結構及其形成方法
KR102296721B1 (ko) 라이너 층 없이 기판 내에 배치되는 열 비아
US10811390B2 (en) Die stack structure and method of fabricating the same and package
US20110210452A1 (en) Through-substrate via and redistribution layer with metal paste
US12009349B2 (en) Vertical semiconductor package including horizontally stacked dies and methods of forming the same
TWI751470B (zh) 半導體封裝及其製造方法
US20240088085A1 (en) Package structure and method of manufacturing the same
CN115528007A (zh) 三维元件结构及其形成方法
US10529693B2 (en) 3D stacked dies with disparate interconnect footprints
CN112951809A (zh) 半导体结构
US20240113077A1 (en) Semiconductor package
TW202240823A (zh) 半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant