CN114628370A - 半导体结构 - Google Patents

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semiconductor
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inductance
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陈慧玲
盛志瑞
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Abstract

本发明公开一种半导体结构，以混合键合方式键合上、下配置的两半导体晶片，两半导体晶片各自具有不连续的多段金属迹线或者螺旋线圈状的金属迹线，借由两半导体晶片混合键合，使得不连续的多段金属迹线键合在一起而形成具有连续且非相交路径的电感元件，或者两螺旋线圈状的金属迹线键合在一起而构成电感元件。在此半导体结构中，以混合键合所形成的电感元件具有电感值容易受到调整的优点。

Description

半导体结构
技术领域
本发明涉及一种半导体结构，尤其涉及一种形成有电感元件的半导体结构。
背景技术
三维集成电路(three dimensional integrated circuit，3DIC)是半导体封装的最新发展，其中多个半导体管芯以叠层封装(package-on-package，PoP)或系统级封装(system-in-package，SiP)等封装技术被彼此上下堆叠。一些三维集成电路是借由堆叠半导体晶片或管芯且使用穿硅通孔(through silicon via，TSV)或铜-铜(Cu-Cu)连接来形成垂直方向上的电连接而形成，与传统平面制作工艺相比，3D半导体元件除了可缩小占用面积，还可降低功率损耗并且改善效能实现性能。
目前一种混合键合(hybrid bonding)技术是将上、下两晶片先进行平坦化制作工艺后，使上、下两晶片的平坦化表面彼此接触且保持相对的对准，并对上、下两晶片进行活化，以借由活化制作工艺辅助上、下晶片的键合，而后对晶片组合提供热处理与接触压力，进行退火制作工艺，以混合键合上、下两晶片。
在用来堆叠半导体晶片的各种技术中，混合键合技术由于可形成高密度的电连接结构，为目前业界关注并积极发展的项目。
发明内容
本发明提供了一种半导体结构，以混合键合方式形成具有连续且非相交路径的电感元件，使电感元件产生所需的电感值。
本发明所提供的半导体结构包含第一半导体晶片及第二半导体晶片。第一半导体晶片包含第一半导体基板及第一电感层，第一电感层设置于第一半导体基板上，第一电感层远离第一半导体基板的一侧具有第一键合表面，第一电感层包含第一金属迹线、第一互连结构及第一绝缘层，第一绝缘层覆盖第一金属迹线，第一互连结构嵌设于第一绝缘层并与第一金属迹线电连接；第二半导体晶片包含第二半导体基板及第二电感层，第二电感层设置于第二半导体基板上，第二电感层远离第二半导体基板的一侧具有第二键合表面，第二电感层包含第二金属迹线、第二互连结构及第二绝缘层，第二绝缘层覆盖第二金属迹线，第二互连结构嵌设于第二绝缘层并与第二金属迹线电连接；其中第一半导体晶片与第二半导体晶片相互耦合，且第一电感层的第一键合表面键合至第二电感层的第二键合表面，其中，在第一键合表面的第一绝缘层与在第二键合表面的第二绝缘层形成第一键合，在第一键合表面的第一互连结构与在第二键合表面的第二互连结构形成第二键合。
在本发明的一实施中，上述的第一金属迹线包含输入端及第一端，第二金属迹线对应第一金属迹线，第二金属迹线包含连接端及第二端。
在本发明的一实施中，上述的第一互连结构与第一端电连接，第二互连结构与连接端电连接，借由第二互连结构及第一互连结构形成第二键合，第一金属迹线及第二金属迹线在输入端及第二端之间形成连续且非相交的路径且构成一电感元件。
在本发明的一实施中，上述的第一金属迹线包括由输入端向内螺旋至第一端的第一线圈，第二金属迹线包括由连接端向外螺旋至第二端的第二线圈，且第二端作为输出端。
在本发明的一实施中，上述的第一金属迹线包括由输入端向外螺旋至第一端的第一线圈，第二金属迹线包括由连接端向内螺旋至第二端的第二线圈，且第二端作为一输出端。
在本发明的一实施中，上述的第一线圈及第二线圈相对配置，且第一线圈及第二线圈具有相同的电流流向。
在本发明的一实施中，上述的第一互连结构与第一金属迹线为一体成型，第二互连结构与第二金属迹线为一体成型。
本发明所提供的半导体结构包含：第一半导体晶片及第二半导体晶片。第一半导体晶片包含第一半导体基板及第一电感层，第一电感层设置于第一半导体基板上，第一电感层远离第一半导体基板的一侧具有第一键合表面，第一电感层包含始端金属迹线及第一金属迹线、第一互连结构及第一绝缘层，其中，始端金属迹线及第一金属迹线并排设置，始端金属迹线包含输入端及第一端，每一第一金属迹线包含第一连接端及第二连接端，第一绝缘层覆盖始端金属迹线及第一金属迹线，第一互连结构嵌设于第一绝缘层，第一端、每一第一连接端及每一第二连接端各自电连接第一互连结构的其中一个；第二半导体晶片包含第二半导体基板及第二电感层，第二电感层设置于第二半导体基板上，第二电感层远离第二半导体基板的一侧具有第二键合表面，第二电感层包含第二金属迹线、第二互连结构及第二绝缘层，其中，第二金属迹线并排设置，所述第二金属迹线包含第三连接端及第四连接端，第二绝缘层覆盖第二金属迹线，第二互连结构嵌设于第二绝缘层，第三连接端及第四连接端各自电连接第二互连结构的其中一个；其中第一半导体晶片与第二半导体晶片相互耦合，且第一电感层的第一键合表面键合至第二电感层的第二键合表面，其中，在第一键合表面的第一绝缘层与在第二键合表面的第二绝缘层形成第一键合，在第一键合表面的第一互连结构分别与在第二键合表面的第二互连结构形成第二键合，借由第二键合，始端金属迹线、第一金属迹线及第二金属迹线形成多圈连续且非相交的路径并构成电感元件。
在本发明的一实施中，上述的第一电感层还包含末端金属迹线，末端金属迹线及第一金属迹线并排设置，末端金属迹线的一端与第二金属迹线中距离始端金属迹线最远的一条电连接，末端金属迹线的另一端作为输出端，使得始端金属迹线、第一金属迹线、第二金属迹线及末端金属迹线在输入端及输出端之间形成多圈连续且非相交的路径。
在本发明的一实施中，上述的第二电感层还包括末端金属迹线，末端金属迹线及第二金属迹线并排设置，末端金属迹线的一端与第二金属迹线中距离始端金属迹线最远的一条电连接，末端金属迹线的另一端作为输出端，使得始端金属迹线、第一金属迹线、第二金属迹线及末端金属迹线在输入端及输出端之间形成多圈连续且非相交的路径。
在本发明的一实施中，上述的第一金属迹线呈L形，包含第一长边及第一短边，第一长边及第一短边之间为第一弯折部，第一短边朝向第一方向，第一连接端位于第一长边远离第一弯折部的一端，第二连接端位于第一短边远离第一弯折部的一端。
在本发明的一实施中，上述的第二金属迹线的形状对应于第一金属迹线，且与第一金属迹线背向配置，每一第二金属迹线包含第二长边及第二短边，第二长边及第二短边之间为第二弯折部，第二短边朝向第二方向，第一方向及第二方向为相反方向，第三连接端位于第二长边远离第二弯折部的一端，第四连接端位于第二短边远离第二弯折部的一端。
本发明因借由第一半导体晶片及第二半导体晶片的混合键合，使得位于第一半导体晶片及第二半导体晶片的导电迹线构成连续且非相交的路径，进而形成电感元件，借由调整导电迹线的条数或者螺旋导电迹线的圈数，将可使电感元件产生所需的电感值。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举优选实施例，并配合附图,详细说明如下。
附图说明
图1是本发明一实施例半导体结构的分层剖面示意图；
图2是本发明一实施例半导体结构的剖面结构示意图；
图3是本发明一第一实施例两半导体晶片的金属迹线与互连结构的配置示意图；
图4是图3所示的两半导体晶片键合后的金属迹线与互连结构示意图；
图5是本发明一第二实施例两半导体晶片的金属迹线与互连结构的配置示意图；
图6是图5所示的两半导体晶片键合后的金属迹线与互连结构示意图。
具体实施方式
图1是本发明一实施例半导体结构的分层剖面示意图，图2是本发明一实施例半导体结构的剖面结构示意图。如图1所示，半导体结构10包含第一半导体晶片12及第二半导体晶片14，如图2所示，利用混合键合方式将第一半导体晶片12及第二半导体晶片14垂直地连接在一起。
第一半导体晶片12包含第一半导体基板16及第一电感层18，第一电感层18设置于第一半导体基板16上，第一电感层18远离第一半导体基板16的一侧具有第一键合表面181，第一电感层18包含第一金属迹线20、第一互连结构22及第一绝缘层24，第一绝缘层24覆盖第一金属迹线20，第一互连结构22嵌设于第一绝缘层24，且第一互连结构22的一端电连接第一金属迹线20，另一端显露于第一键合表面181。对应地，第二半导体晶片14包含第二半导体基板26及第二电感层28，第二电感层28设置于第二半导体基板26上，第二电感层28远离第二半导体基板26的一侧具有第二键合表面281，第二电感层28包含第二金属迹线30、第二互连结构32及第二绝缘层34，第二绝缘层34覆盖第二金属迹线30，第二互连结构32嵌设于第二绝缘层34，且第二互连结构32的一端电连接第二金属迹线30，另一端显露于第二键合表面281。其中，第一绝缘层24及第二绝缘层34的材料例如为二氧化硅，第一金属迹线20、第二金属迹线30、第一互连结构22及第二互连结构32的材料例如为铜。在一实施例中，第一互连结构22与第一金属迹线20可为一体成型，第二互连结构32与第二金属迹线30可为一体成型。
接续上述说明，如图2所示，对第一半导体晶片12及第二半导体晶片14进行混合键合，使第一电感层18的第一键合表面181(标示于图1)键合至第二电感层28的第二键合表面281(标示于图1)，其中，在第一键合表面181的第一绝缘层24与在第二键合表面281的第二绝缘层34形成第一键合36，在第一键合表面181的第一互连结构22与在第二键合表面281的第二互连结构32形成第二键合38。
在一实施例中，进行混合键合制作工艺时，可先平坦化第一半导体晶片12及第二半导体晶片14，将第一半导体晶片12的平坦化的第一键合表面181及第二半导体晶片14的平坦化的第二键合表面281面对面设置并进行对准，其中第一互连结构22对准且接触第二互连结构32，第一绝缘层24对准且接触第二绝缘层34，第一键合表面181及第二键合表面281之间借由例如范德华力来达成预键合；在一实施例中，并可继续对第一键合表面181及第二键合表面281进行活化制作工艺，活化制作工艺例如等离子处理，活化制作工艺可辅助第一半导体晶片12与第二半导体晶片14的混合键合，有利地允许在后续的退火制作工艺中使用较低的接触压力与热处理温度，以混合键合第一半导体晶片12与第二半导体晶片14，在一实施例中，借由退火步骤可强化第一键合表面181及第二键合表面281之间的键合，举例而言，可在例如约200℃至约400℃的温度下使第一键合表面181及第二键合表面281退火，退火可进行例如约1小时至约2小时的一段时间，在退火期间，第一互连结构22及第二互连结构32中的金属彼此因热膨胀而互相接触并进而互相扩散以使形成金属至金属键合，又对应的第一绝缘层24及第二绝缘层34也可在一温度下而相互键合。
图3是本发明一第一实施例两半导体晶片的金属迹线与互连结构的配置示意图，图4是图3所示的两半导体晶片键合后的金属迹线与互连结构示意图。如图3所示，第一电感层18(标示于图1及图2)的金属迹线的个数可为多条，为方便说明，多条金属迹线分别为一条始端金属迹线20a、多条第一金属迹线20b及一条末端金属迹线20c。始端金属迹线20a、第一金属迹线20b及末端金属迹线20c并排设置，且第一金属迹线20b介于始端金属迹线20a及末端金属迹线20c之间，始端金属迹线20a包含输入端201及第一端202，每一第一金属迹线20b包含第一连接端203及第二连接端204，末端金属迹线20c包含末连接端205及输出端206，在一实施例中，如图3所示，输入端201、第二连接端204及末连接端205位于同侧(例如同位于第一侧)，又第一端202、第一连接端203及输出端206位于同侧(例如同位于第二侧)，第二连接端204及末连接端205各自连接一个第一互连结构22，且第一端202及第一连接端203各自电连接一个第一互连结构22’。
对应地，第二电感层28(标示于图1及图2)的第二金属迹线的个数为多条，多个第二金属迹线30也并排设置，每一第二金属迹线30包含第三连接端301及第四连接端302，第四连接端302例如与输入端201及第二连接端204位于同侧(例如位于第一侧)，且第四连接端302各自连接一个第二互连结构32，第三连接端301例如与第一端202及第一连接端203位于同侧(例如位于第二侧)，且第三连接端301各自连接一个第二互连结构32’。在一实施例中，距离始端金属迹线20a最远的一条第二金属迹线20的第四连接端302所电连接的第二互连结构32对应于末端金属迹线20c的末连接端205所电连接的第一互连结构22。
接续上述说明，当第一半导体晶片(标示于图1及图2)及第二半导体晶片(标示于图1及图2)进行混合键合后，除了如图2所示的第一绝缘层24与第二绝缘层34形成第一键合36之外，如图4所示，第一互连结构22/22’分别与第二互连结构32/32’形成第二键合38/38’，借由第二键合38、38’，始端金属迹线20a、第一金属迹线20b、第二金属迹线30及末端金属迹线20c形成一多圈连续且非相交的路径并构成一电感元件40，上述的输出端201及输入端206分别作为电感元件40的输出端及输入端。
在上述第一实施例中，是以电感元件40的输出端201位于第一半导体晶片12为例，在一未绘示的实施例中，具有输出端201的末端金属迹线20c为设置于第二半导体晶片14，可以理解的，在未绘示的附图中，末端金属迹线20c及第二金属迹线30并排设置，末端金属迹线20c的末连接端205与距离始端金属迹线20a最远的一条第二金属迹线20电连接。
在上述第一实施例中，第一金属迹线20b及第二金属迹线30呈L形，第二金属迹线30的形状对应于第一金属迹线20b的形状，且第一金属迹线20b及第二金属迹线30背向配置。具体而言，请继续参阅图3所示，在一实施例中，第一金属迹线20b包含第一长边207及第一短边208，第一长边207及第一短边208之间为第一弯折部209，第一短边209朝向第一方向D1，第一连接端203位于第一长边207远离第一弯折部209的一端，第二连接端204位于第一短边208远离第一弯折部209的一端；对应地，第二金属迹线30包含第二长边303及第二短边304，第二长边303及第二短边304之间为第二弯折部305，第二短边304朝向第二方向D2，第一方向D1及第二方向D2为相反方向，第三连接端301位于第二长边303远离第二弯折部305的一端，第四连接端302位于第二短边304远离第二弯折部305的一端。如图3及图4所示，第一金属迹线20b的第一长边207及第二金属迹线30的第二长边303一一对应，使得第一互连结构22/22’及第二互连结构32/32’相对应且键合。
图5是本发明一第二实施例两半导体晶片的金属迹线与互连结构的配置示意图，图6是图5所示的两半导体晶片键合后的金属迹线与互连结构示意图。如图5所示，第一金属迹线20包含输入端201及第一端202，第一金属迹线20包括例如由输入端201向内螺旋至所述第一端202的第一线圈42；第二金属迹线30包含连接端306及第二端307，第二金属迹线30例如包括由连接端306向外螺旋至第二端307的第二线圈44，其中第二端307可作为一输出端。第一线圈42及第二线圈44的圈数及形状大致对应，在第一金属迹线20的第一端202设置第一互连结构22，在第二金属迹线30的连接端306设置第二互连结构32。
接续上述说明，当第一半导体晶片(标示于图1及图2)及第二半导体晶片(标示于图1及图2)进行混合键合后，除了如图2所示的第一绝缘层24与第二绝缘层34形成第一键合36之外，如图6所示，第一互连结构22与第二互连结构32形成第二键合38，借由第二键合38，第一线圈42及第二线圈44构成一电感元件50，上述的输入端201及第二端307分别作为电感元件50的输出端及输入端。在一实施例中，在第一线圈42及第二线圈44中的电流具有相同的电流流向I。
在上述第二实施例中，第一线圈42由输入端201向内螺旋至第一端202，且第二线圈44由连接端306向外螺旋至第二端307(输出端)，如图6所示，以便在第一线圈42的内圈末端及第二线圈44的内圈末端形成键合，但不限于此，在一未绘示的实施例中，第一线圈42可由输入端201向外螺旋至第一端202，第二线圈44可由连接端306向内螺旋至第二端307(输出端)，亦即第一互连结构22及第二互连结构32在第一线圈42的外圈末端及第二线圈44的外圈末端形成键合。
在上述第一实施例及第二实施例中，借由第一半导体晶片及第二半导体晶片的混合键合，使得位于第一半导体晶片及第二半导体晶片的导电迹线构成连续且非相交的路径，以形成具有连续且非相交路径的电感元件，借由调整第一半导体晶片及第二半导体晶片中不连续的多段导电迹线的条数或者螺旋导电迹线的圈数，将可使电感元件产生所需的电感值。此外，电感元件的形成已直接整合在晶片的后段制作工艺及混合键的制作工艺中,并无需增加额外的制作工艺，具有简化制作工艺的功效。
以上所述，仅是本发明的优选实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以优选实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (12)

1.一种半导体结构，其特征在于，包含：
第一半导体晶片，包含第一半导体基板及第一电感层，所述第一电感层设置于所述第一半导体基板上，所述第一电感层远离所述第一半导体基板的一侧具有第一键合表面，所述第一电感层包含至少一第一金属迹线、至少一第一互连结构及第一绝缘层，所述第一绝缘层覆盖所述至少一第一金属迹线，所述至少一第一互连结构嵌设于所述第一绝缘层并与所述至少一第一金属迹线电连接；以及
第二半导体晶片，包含第二半导体基板及第二电感层，所述第二电感层设置于所述第二半导体基板上，所述第二电感层远离所述第二半导体基板的一侧具有第二键合表面，所述第二电感层包含至少一第二金属迹线、至少一第二互连结构及第二绝缘层，所述第二绝缘层覆盖所述至少一第二金属迹线，所述至少一第二互连结构嵌设于所述第二绝缘层并与所述至少一第二金属迹线电连接，其中，
所述第一半导体晶片与所述第二半导体晶片相互耦合，且所述第一电感层的所述第一键合表面键合至所述第二电感层的所述第二键合表面，其中，在所述第一键合表面的所述第一绝缘层与在所述第二键合表面的所述第二绝缘层形成第一键合，在所述第一键合表面的所述至少一第一互连结构与在所述第二键合表面的所述至少一第二互连结构形成第二键合。
2.如权利要求1所述的半导体结构，其特征在于，所述至少一第一金属迹线包含输入端及第一端，所述至少一第二金属迹线对应所述至少一第一金属迹线，所述至少一第二金属迹线包含连接端及第二端。
3.如权利要求2所述的半导体结构，其特征在于，所述至少一第一互连结构与所述第一端电连接，所述至少一第二互连结构与所述连接端电连接，借由所述至少一第二互连结构及所述至少一第一互连结构形成所述第二键合，所述至少一第一金属迹线及所述至少一第二金属迹线在所述输入端及所述第二端之间形成连续且非相交的路径且构成电感元件。
4.如权利要求2所述的半导体结构，其特征在于，所述至少一第一金属迹线包括由所述输入端向内螺旋至所述第一端的第一线圈，所述至少一第二金属迹线包括由所述连接端向外螺旋至所述第二端的第二线圈，且所述第二端作为输出端。
5.如权利要求2所述的半导体结构，其特征在于，所述至少一第一金属迹线包括由所述输入端向外螺旋至所述第一端的第一线圈，所述至少一第二金属迹线包括由所述连接端向内螺旋至所述第二端的第二线圈，且所述第二端作为输出端。
6.如权利要求4或5所述的半导体结构，其特征在于，所述第一线圈及所述第二线圈相对配置，且所述第一线圈及所述第二线圈具有相同的电流流向。
7.如权利要求1所述的半导体结构，其特征在于，所述至少一第一互连结构与所述至少一第一金属迹线为一体成型，所述至少一第二互连结构与所述至少一第二金属迹线为一体成型。
8.一种半导体结构，其特征在于，包含：
第一半导体晶片，包含第一半导体基板及第一电感层，所述第一电感层设置于所述第一半导体基板上，所述第一电感层远离所述第一半导体基板的一侧具有第一键合表面，所述第一电感层包含始端金属迹线及多个第一金属迹线、多个第一互连结构及第一绝缘层，其中，
所述始端金属迹线及所述第一金属迹线并排设置，所述始端金属迹线包含输入端及第一端，每一所述第一金属迹线包含第一连接端及第二连接端，
所述第一绝缘层覆盖所述始端金属迹线及所述第一金属迹线，
所述第一互连结构嵌设于所述第一绝缘层，所述第一端、每一所述第一连接端及每一所述第二连接端各自电连接所述第一互连结构的其中一个；以及
第二半导体晶片，包含第二半导体基板及第二电感层，所述第二电感层设置于所述第二半导体基板上，所述第二电感层远离所述第二半导体基板的一侧具有第二键合表面，所述第二电感层包含多个第二金属迹线、多个第二互连结构及第二绝缘层，其中，
所述第二金属迹线并排设置，每一所述第二金属迹线包含第三连接端及第四连接端，
所述第二绝缘层覆盖所述第二金属迹线，
所述第二互连结构嵌设于所述第二绝缘层，所述第三连接端及所述第四连接端各自电连接所述第二互连结构的其中一个
其中，所述第一半导体晶片与所述第二半导体晶片相互耦合，且所述第一电感层的所述第一键合表面键合至所述第二电感层的所述第二键合表面，其中，在所述第一键合表面的所述第一绝缘层与在所述第二键合表面的所述第二绝缘层形成第一键合，在所述第一键合表面的所述第一互连结构分别与在所述第二键合表面的所述第二互连结构形成第二键合，借由所述第二键合，所述始端金属迹线、所述第一金属迹线及所述第二金属迹线形成一多圈连续且非相交的路径并构成电感元件。
9.如权利要求8所述的半导体结构，其特征在于，所述第一电感层还包含末端金属迹线，所述末端金属迹线及所述第一金属迹线并排设置，所述末端金属迹线的一端与所述第二金属迹线中距离所述始端金属迹线最远的一条电连接，所述末端金属迹线的另一端作为输出端，使得所述始端金属迹线、所述第一金属迹线、所述第二金属迹线及所述末端金属迹线在所述输入端及所述输出端之间形成多圈连续且非相交的路径。
10.如权利要求8所述的半导体结构，其特征在于，所述第二电感层还包括末端金属迹线，所述末端金属迹线及所述第二金属迹线并排设置，所述末端金属迹线的一端与所述第二金属迹线中距离所述始端金属迹线最远的一条电连接，所述末端金属迹线的另一端作为输出端，使得所述始端金属迹线、所述第一金属迹线、所述第二金属迹线及所述末端金属迹线在所述输入端及所述输出端之间形成多圈连续且非相交的路径。
11.如权利要求8所述的半导体结构，其特征在于，每一所述第一金属迹线呈L形，包含第一长边及第一短边，所述第一长边及所述第一短边之间为第一弯折部，所述第一短边朝向第一方向，所述第一连接端位于所述第一长边远离所述第一弯折部的一端，所述第二连接端位于所述第一短边远离所述第一弯折部的一端。
12.如权利要求11所述的半导体结构，其特征在于，每一所述第二金属迹线的形状对应于所述第一金属迹线，且与每一所述第一金属迹线背向配置，其中，每一所述第二金属迹线包含第二长边及第二短边，所述第二长边及所述第二短边之间为第二弯折部，所述第二短边朝向第二方向，所述第一方向及所述第二方向为相反方向，所述第三连接端位于所述第二长边远离所述第二弯折部的一端，所述第四连接端位于所述第二短边远离所述第二弯折部的一端。
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