JP2009135325A - インダクタンス素子及びその製造方法 - Google Patents

Abstract

【課題】小型薄型でＱ値が高く、量産性に優れているインダクタンス素子及びその製造方法を提供すること。
【解決手段】基板１に設けられた磁性体２ｂと、基板１を貫通するスルーホール３ａに埋め込まれた接続導体３ｂを備えており、基板１の上下面の少なくとも一方より掘り込まれた溝部２ａに磁性体２ｂが設けられ、基板１の上下面に設けられたパターン導体５ａ，５ｂと基板１を貫通して設けられた接続導体３ｂとが、磁性体２ｂをコイル状に取り囲むように接続されている。
【選択図】図１

Description

本発明は、インダクタンス素子及びその製造方法に関し、より詳細には、基板に形成された磁性体と接続導体とを備えたインダクタンス素子及びその製造方法に関する。

近年、ノートＰＣ、携帯電話、携帯型ゲームなどの携帯型情報機器は多機能化に伴い、異なる電源電圧を有するＬＳＩが内蔵されるようになっており、バッテリーから供給される単一電源電圧を、異なる電源電圧に変換する電源デバイスの需要が増大している。電源電圧を変換するデバイスとしては、ＤＣ／ＤＣコンバータがあり、これらにはトランスやインダクタなどのコイル部品が使用されており、効率良く電圧変換するためには、性能指標であるＱ値やインダクタンスＬ値の高いインダクタンス素子が必要である。また、実装基板上での素子の占有面積を小さくするために、インダクタンス素子の小型化も必要である。

一般に、インダクタンス素子は、巻線型、積層型、平面型の３つに大別される。巻線型は、磁性材料で構成された磁芯に導電線を巻き付けることによってインダクタンス素子を形成するものである。この巻線型によれば、磁芯の形状や大きさ、導電線の材料や長さ、断面積、巻数などを適当に選ぶことにより、Ｑ値やＬ値の高いインダクタンス素子を比較的容易に形成することが可能である。しかしながら、導電線を磁芯に巻き付けることが必要なため、小型化に限界があり、半導体チップ上に集積すること（表面実装部品化）には不向きであるという問題がある。

また、積層型は、磁芯に当たる磁性体層と、巻線に当たる導電体層とを交互に重ね合わせて積層していくことによって、積層面に対して垂直な方向にコイル状のインダクタンス素子を形成するものである。この積層型は、表面実装技術に適用することが可能であり、半導体チップ上にインダクタンス素子を集積することが比較的容易にできる。しかしながら、この積層型のインダクタンス素子は、最も磁束密度の高いコイルの中央部の磁束がそのまま外部に開放された開磁路構造となっている。そのため、インダクタンス素子の外部に磁束が漏洩してしまい、これが外部の回路と干渉してノイズを発生させたり、外部の導体において渦電流損を引き起こしたりして、高いＱ値やＬ値を得ることができなかったという問題がある。

また、平面型は、平面的な基板上に葛折れ型あるいはスパイラル型などの導体パターンを形成することによってコイル状のインダクタンス素子を形成するものである。この平面型のインダクタンス素子も表面実装技術に適用することが可能であり、半導体チップ上に集積することが比較的容易にできる。しかしながら、これも積層型と同様に開磁路構造となっているため、インダクタンス素子の外部に磁束が漏洩してしまう。そのため、漏れ磁束が外部の回路と干渉してノイズを発生させたり、外部の導体において渦電流損を引き起こしたりして、高いＱ値やＬ値を得ることができなかったという問題がある。

これらの問題を解決するために、例えば、特許文献１又は２に示されているようなインダクタンス素子が開発されている。この特許文献１に記載のものは、小型で、Ｑ値が高く、製造歩留まり良く低コストで製造でき、長期的信頼性も高いインダクタンス素子及びその製造方法に関するもので、導体層が形成された絶縁基材と、別途焼結されたリング状磁性体とその内側の絶縁基材が配置された絶縁基材と、導体層が形成された絶縁基材とを、加熱下でプレス加工して一体化させ、リング状磁性体の外側及び内側の領域において、導体層と絶縁基材と導体層とを貫通する２列の貫通孔を形成し、これらの貫通孔に導電材料を配して、接続用導体を形成し、導体層をパターニングして、導体パターンを形成するようにしたものである。

また、特許文献２に記載のものは、ＧＨｚ帯の非常に高い周波数領域で動作する無線通信端末に対応可能であり、高いＱ値やＬ値といった良好な電気的特性を有し、外部回路に対する磁気的影響も少ないインダクタンス素子に関するもので、上部配線層に形成された第１の導電体と、下部配線層に形成された第２の導電体とを、中間層に形成された第３の導電体（コンタクト部）を挟んでコイル状に接続することにより、それ自身で閉磁路を構成し、漏れ磁束の発生を抑制して大きなインダクタンスＬ値を実現するとともに、外部回路との磁気的な干渉を低減できるようにしたものである。

特開２００６−１６５２１２号公報 特開２００２−２８９４３６号公報

しかしながら、特許文献１に記載のものは、インダクタンス素子を内蔵する配線基板（プリント基板）を提供することを目的としているものの、焼結形成した磁性コアを載せたプリント基板の上下を、導体層が形成されたプリント基板で挟み込み、３枚の基板を貫通させて、上下の導体層を、貫通孔を通して接続しており、小型化を実現することは困難である。

また、特許文献２に記載のものは、半導体基板上に、通常の半導体プロセス（リソ、ＣＶＤ、蒸着など）により薄膜を積層した構造のコイルを形成し、この積層構造では、生産性を考慮すると磁性体層の厚さに制限があり、Ｌ値を高くすることは難しく、また、厚くする場合においても、高周波領域においても渦電流が大きくなりＱ値が低下するという問題がある。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、小型薄型で、Ｑ値が高く（インダクタンスＬが大きく、渦電流損失が小さい）、量産性に優れているインダクタンス素子及びその製造方法を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、基板に設けられた磁性体と、前記基板を貫通するスルーホールに埋め込まれた接続導体とを備えたインダクタンス素子において、前記基板の上下面の少なくとも一方より掘り込まれた溝部に前記磁性体が設けられ、前記基板の上面及び下面に形成されたパターン導体と前記接続導体とが、前記磁性体をコイル状に取り囲むように接続されていることを特徴とする。

また、請求項２に記載に発明は、請求項１に記載の発明において、前記基板が、シリコン基板であることを特徴とする。

また、請求項３に記載に発明は、請求項２に記載の発明において、前記磁性体及び前記接続導体が、直接に前記シリコン基板に接触しないように、前記溝部及び前記スルーホールの壁面に絶縁層が設けられていることを特徴とする。

また、請求項４に記載に発明は、請求項１，２又は３に記載の発明において、前記溝部に設けられた前記磁性体が、磁性体層と非導体層とが周期的に繰り返されている構造であることを特徴とする。

また、請求項５に記載に発明は、請求項１，２又は３に記載の発明において、前記磁性体が、平行に配置された複数の小溝からなるくし形に形成され、前記磁性体層が、前記小溝の側面に設けられていることを特徴とする。

また、請求項６に記載に発明は、請求項１，２又は３に記載の発明において、前記溝部に設けられた磁性体が、硬化性樹脂に含有された磁性粉であることを特徴とする。

また、請求項７に記載に発明は、請求項１乃至６のいずれかに記載のインダクタンス素子が、前記基板の上面のコイル導体の端子と、別の同構造のインダクタンス素子が設けられた基板の下面のコイル導体の端子とを接合されることにより、前記コイル導体が直列又は並列に複数個接続されていることを特徴とする。

また、請求項８に記載に発明は、請求項１乃至６のいずれかに記載のインダクタンス素子と半導体集積回路とが、フリップチップ接続された電子部品であることを特徴とする。

また、請求項９に記載に発明は、基板に設けられた磁性体と、前記基板を貫通するスルーホールに埋め込まれた接続導体とを備えたインダクタンス素子の製造方法において、前記基板に前記磁性体を形成する溝部と、前記基板の上面から下面まで貫通するスルーホールとを、前記基板の上面からエッチングによって加工する工程と、前記磁性体を前記溝部に形成する工程と、前記スルーホールに前記接続導体を形成する工程と、前記基板の上下面にパターン導体を形成する工程と、前記パターン導体と前記接続導体とを前記磁性体にコイル状に取り囲むように接続する工程とを有することを特徴とする。

また、請求項１０に記載に発明は、基板に設けられた磁性体と、前記基板を貫通するスルーホールに埋め込まれた接続導体とを備えたインダクタンス素子の製造方法において、前記基板に前記磁性体を形成する溝部と、前記基板の上面から下面まで貫通することのないスルーホール用の深穴とを、前記基板の上面からエッチングによって加工する工程と、前記磁性体を前記溝部に形成する工程と、前記深穴に前記接続導体を形成する工程と、少なくとも前記接続導体が露出する厚さまで前記基板の下面を削り出す工程と、前記基板の上下面にパターン導体を形成する工程と、前記パターン導体と前記接続導体とを前記磁性体にコイル状に取り囲むように接続する工程とを有することを特徴とする。

本発明によれば、基板の上下面の少なくとも一方より掘り込まれた溝部に磁性体が設けられ、基板の上面及び下面に形成されたパターン導体と接続導体とが、磁性体をコイル状に取り囲むように接続されているので、磁性体コア（断面積）を大きくすることにより、小型薄型で、Ｑ値が高く（インダクタンスＬが大きく、渦電流損失が小さい）、量産性に優れているインダクタンス素子及びその製造方法を提供することができる。

以下、図面を参照して本発明の実施例について説明する。

図１（ａ），（ｂ）は、本発明に係るインダクタンス素子の構成図で、図１（ａ）は断面図、図１（ｂ）は図１（ａ）の上面図である。

本発明のインダクタンス素子は、基板１に形成された磁性体２ｂと、この基板１を貫通するスルーホール３ａに埋め込まれた接続導体３ｂとを備え、基板１の上下面の少なくとも一方より円形状に掘り込まれた溝部２ａに磁性体２ｂが設けられ、基板１の上面及び下面に形成されたパターン導体（電極）５ａ，５ｂと、基板１を貫通して設けられた接続導体３ｂとが、磁性体２ｂをコイル状に取り囲むように接続されている。

また、基板１は、シリコン基板であることが好ましい。また、磁性体２ｂ及び接続導体３ｂが、直接にシリコン基板１に接触しないように、溝部２ａ及びスルーホール３ａの壁面に絶縁層４が設けられていることが好ましい。

また、コア内に設けられる磁性体２ｂの構造は、図６（ａ）に示すように、非導体層２２の壁面に沿って磁性体層２１を配置したもの、また、図６（ｂ）に示すように、磁性体２ｂが、平行に配置された複数の小溝からなるくし形に形成され、磁性体層２１が、小溝の側面に設けられているもの、また、図６（ｃ）に示すように、磁性体層２１と非導体層２２とが周期的に繰り返されている積層構造を示していることが好ましい。

また、溝部２ａに設けられた磁性体２ｂが、硬化性樹脂に含有された磁性粉であることが好ましい。
また、インダクタンス素子は、基板１の上面のコイル導体の端子と、別の同構造のインダクタンス素子が設けられた基板の下面のコイル導体の端子が接合されることにより、コイル導体が直列又は並列に複数個接続することも可能である。

また、本発明のインダクタンス素子と半導体集積回路とをフリップチップ接続して電子部品を実現することも可能である。

本発明は、Ｓｉなどの基板を用いてＭＥＭＳ（メムス；Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）プロセスを活用したものである。例えば、深堀エッチングにより形成したシリコン基板の貫通孔に、埋め込みめっきにより銅を充填することにより、貫通電極を形成することができる。

コイル形状としては、トロイダル状（円環状、ドーナツ状）、ヘリカル状（らせん状）など特に限定しないが、トロイダル状が効率よく好ましい。また、基板材質は、基板としては、無機材料、特に加工が容易な半導体基板、セラミック基板が好ましい。ガラスやセラミックなど特に限定しないが、半導体プロセスを活用し、高精度加工（小型化）が可能なシリコンが好ましい。また、ガラス繊維や炭素繊維などを含まないプラスチック樹脂もナノインプリント技術により成型することにより低コスト化に有利である。また、磁性体材料は、軟磁性材料であれば特に限定しない。例えば、Ｎｉ，Ｆｅ，Ｃｏ，Ｍｎなど含んだ合金や酸化物が好ましい。磁性体の形成方法としては特に限定されるものではないが、例えば、真空蒸着、スパッタリング、めっきなどの方法が、磁性体の組成と膜厚を制御良く基板上に形成する方法として適している。

図２（ａ）乃至（ｅ）及び図３（ａ）乃至（ｅ）は、本発明に係るインダクタンス素子の製造方法の実施例１を説明するための工程図である。

まず、基板１に磁性体２ｂを形成する溝部２ａを基板１の上面からエッチングする（図２（ａ））。次に、基板１の上面から下面まで貫通するスルーホール３ａを基板１の上面からエッチングによって加工する（図２（ｂ））。次に、基板１上と溝部２ａ上とスルーホール３ａの壁面とにめっき形成用のシード（金属）層１０を形成する（図２（ｃ））。

次に、基板１上及び溝部２ａ上に埋め込み導体形成用のマスク（フォトレジスト）１１を形成する（図２（ｄ））。次に、マスク（フォトレジスト）１１を介してスルーホール３ａに埋め込まれる接続導体３ｂを形成する（図２（ｅ））。

次に、溝部２ａを除く基板１上に磁性体形成用のマスク１２を形成する（図３（ａ））。次に、磁性体形成用のマスク１２を介して溝部２ａに磁性体２ｂを埋め込み形成する（図３（ｂ））。

次に、基板１上のシード層１０を除去する（図３（ｃ））。次に、接続導体３ｂ上を除いて基板１上に絶縁層１３を形成する（図３（ｄ））。

最後に、基板１の上下面に、接続導体３ｂと接続するようにパターン導体（電極）５ａ，５ｂを形成する（図３（ｅ））。このときに、基板１の上面及び下面に形成されたパターン導体５ａ，５ｂと基板１を貫通して設けられた接続導体３ｂとを、磁性体２ｂをコイル状に取り囲むように接続する。このようにして、図１に示したようなインダクタンス素子が完成する。

図４（ａ）乃至（ｅ）及び図５（ａ）乃至（ｈ）は、本発明に係るインダクタンス素子の製造方法の実施例２を説明するための工程図である。

まず、基板１に磁性体２ｂを形成する溝部２ａを基板１の上面からエッチングする（図４（ａ））。次に、基板１の上面から下面まで貫通しないようなスルーホール用の深穴３ｃを基板１の上面からエッチングによって加工する（図４（ｂ））。次に、基板１上と溝部２ａ上と深穴３ｃの壁面とにめっき形成用のシード（金属）層１０を形成する（図４（ｃ））。

次に、基板１上及び溝部２ａ上に埋め込み導体形成用のマスク（フォトレジスト）１１を形成する（図４（ｄ））。次に、マスク（フォトレジスト）１１を介して深穴３ｃに埋め込まれる接続導体３ｄを形成する（図４（ｅ））。

次に、溝部２ａを除く基板１上に磁性体形成用のマスク１２を形成する（図５（ａ））。次に、磁性体形成用のマスク１２を介して溝部２ａに磁性体２ｂを埋め込み形成する（図５（ｂ））。

次に、基板１上のシード層１０を除去する（図５（ｃ））。次に、接続導体３ｄ上を除いて基板１上に絶縁層１３ａを形成する（図５（ｄ））。

次に、基板１の上面に、接続導体３ｄと接続するようにパターン導体（電極）５ａを形成する（図５（ｅ））。次に、基板１の下面からスルーホール用の深穴３ｃに向けて接続導体３ｄが露出するまで研削する（図５（ｆ））。

次に、基板１の下面に接続導体３ｄ上を除いて絶縁層１３ｂを形成する（図５（ｇ））。

最後に、基板１の下面に接続導体３ｄと接続されるようにパターン導体５ｂを形成する（図５（ｈ））。このときに、基板１の上面及び下面に形成されたパターン導体５ａ，５ｂと基板１を貫通して設けられた接続導体３ｄとを、磁性体２ｂをコイル状に取り囲むように接続する。このようにして、図１に示したようなインダクタンス素子が完成する。

本発明に係るインダクタンス素子の構成図で、（ａ）は断面図、（ｂ）は図１（ａ）の上面図である。 （ａ）乃至（ｅ）は、本発明に係るインダクタンス素子の製造方法の実施例１を説明するための工程図（その１）である。 （ａ）乃至（ｅ）は、本発明に係るインダクタンス素子の製造方法の実施例１を説明するための工程図（その２）である。 （ａ）乃至（ｅ）は、本発明に係るインダクタンス素子の製造方法の実施例２を説明するための工程図（その１）である。 （ａ）乃至（ｈ）は、本発明に係るインダクタンス素子の製造方法の実施例２を説明するための工程図（その２）である。 （ａ）乃至（ｃ）は、コア内に設けられる磁性体の構造を示す図である。

符号の説明

１ 基板
２ａ 溝部
２ｂ 磁性体
３ａ スルーホール
３ｃ 深穴
３ｂ，３ｄ 接続導体
４ 絶縁層
５ａ，５ｂ パターン導体（電極）
１０ シード（金属）層
１１ マスク（フォトレジスト）
１２ マスク
１３，１３ａ，１３ｂ 絶縁層
２１ 磁性体層
２２ 非導体層

Claims (10)

1. 基板に設けられた磁性体と、前記基板を貫通するスルーホールに埋め込まれた接続導体とを備えたインダクタンス素子において、
   前記基板の上下面の少なくとも一方より掘り込まれた溝部に前記磁性体が設けられ、前記基板の上面及び下面に形成されたパターン導体と前記接続導体とが、前記磁性体をコイル状に取り囲むように接続されていることを特徴とするインダクタンス素子。
2. 前記基板が、シリコン基板であることを特徴とする請求項１に記載のインダクタンス素子。
3. 前記磁性体及び前記接続導体が、直接に前記シリコン基板に接触しないように、前記溝部及び前記スルーホールの壁面に絶縁層が設けられていることを特徴とする請求項２に記載のインダクタンス素子。
4. 前記溝部に設けられた前記磁性体が、磁性体層と非導体層とが周期的に繰り返されている構造であることを特徴とする請求項１，２又は３に記載のインダクタンス素子。
5. 前記磁性体が、平行に配置された複数の小溝からなるくし形に形成され、前記磁性体層が、前記小溝の側面に設けられていることを特徴とする請求項１、２，又は３に記載のインダクタンス素子。
6. 前記溝部に設けられた磁性体が、硬化性樹脂に含有された磁性粉であることを特徴とする請求項１，２又は３に記載のインダクタンス素子。
7. 請求項１乃至６のいずれかに記載のインダクタンス素子が、前記基板の上面のコイル導体の端子と、別の同構造のインダクタンス素子が設けられた基板の下面のコイル導体の端子とを接合されることにより、前記コイル導体が直列又は並列に複数個接続されていることを特徴とするインダクタンス素子。
8. 請求項１乃至６のいずれかに記載のインダクタンス素子と半導体集積回路とが、フリップチップ接続されたことを特徴とする電子部品。
9. 基板に設けられた磁性体と、前記基板を貫通するスルーホールに埋め込まれた接続導体とを備えたインダクタンス素子の製造方法において、
   前記基板に前記磁性体を形成する溝部と、前記基板の上面から下面まで貫通するスルーホールとを、前記基板の上面からエッチングによって加工する工程と、
   前記磁性体を前記溝部に形成する工程と、
   前記スルーホールに前記接続導体を形成する工程と、
   前記基板の上下面にパターン導体を形成する工程と、
   前記パターン導体と前記接続導体とを前記磁性体にコイル状に取り囲むように接続する工程と
   を有することを特徴とするインダクタンス素子の製造方法。
10. 基板に設けられた磁性体と、前記基板を貫通するスルーホールに埋め込まれた接続導体とを備えたインダクタンス素子の製造方法において、
    前記基板に前記磁性体を形成する溝部と、前記基板の上面から下面まで貫通することのないスルーホール用の深穴とを、前記基板の上面からエッチングによって加工する工程と、
    前記磁性体を前記溝部に形成する工程と、
    前記深穴に前記接続導体を形成する工程と、
    少なくとも前記接続導体が露出する厚さまで前記基板の下面を削り出す工程と、
    前記基板の上下面にパターン導体を形成する工程と、
    前記パターン導体と前記接続導体とを前記磁性体にコイル状に取り囲むように接続する工程と
    を有することを特徴とするインダクタンス素子の製造方法。

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