TW201546993A - 併入具有3d配置的電感並且堆疊有對應裸片的集成無源器件的電路 - Google Patents

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Abstract

一種包括裸片和集成無源器件的電路。裸片包括第一襯底和至少一個有源器件。集成無源器件包括第一層、第二襯底、第二層和電感。電感包括過孔，其中過孔被實現在第二襯底中。電感被實現在第一層、第二襯底和第二層上。第二襯底的每單位面積的電阻率大於第一襯底的每單位面積的電阻率。第三層被佈置在裸片和集成無源器件之間。第三層包括柱，其中柱分別將電感的端部連接到至少一個有源器件。裸片、集成無源器件和第三層相對於彼此佈置以形成堆疊。

Description

併入具有3D配置的電感並且堆疊有對應裸片的集成無源器件的電路 【相關申請的交叉引用】
本申請要求2014年4月2日提交的美國臨時申請第61/974,148號、2014年5月16日提交的美國臨時申請第61/994,570號和2014年8月4日提交的美國臨時申請第62/032,821號的權益。本申請涉及2015年2月20日與本文同時提交的具有律師案卷號MP5746並且名稱為“Method and Apparatus for Incorporating Passive Devices in an Integrated Passive Device Separate From a Die”的共同未決的美國非臨時申請第14/627,354號。上文所引用的各申請的整體公開內容通過引用併入本文。
本公開涉及無線通訊電路，並且更具體地涉及射頻收發器電路。
無線網路設備可以包括實體層模組，實體層模組包括射頻(RF)開關電路、濾波器和天線。RF開關電路在(i)將發射電路連接到濾波器和(ii)將接收電路連接到濾波器之間進行切換。濾波器被連接到天線，並且對從天線發射的或者由天線接收的信號進行濾波。發射電路可以包括 一個或者多個放大器，一個或者多個放大器包括功率放大器。接收電路可以包括一個或者多個放大器，一個或者多個放大器包括低雜訊放大器。實體層模組可以包括有源器件(例如，開關和放大器)和無源器件(例如，電感、變壓器、電容、電阻和耦合器)。
RF開關電路通常包括一個或者多個阻抗匹配電路。作為示例，阻抗匹配電路可以被提供在(i)濾波器與(ii)發射電路和接收電路之間。阻抗匹配電路將高功率發射信號從發射電路引導到天線，同時防止高功率發射信號被接收電路接收。
提供一種電路，該電路包括裸片和集成無源器件。裸片包括第一襯底和至少一個有源器件。集成無源器件包括第一層、第二襯底、第二層和電感。電感包括過孔，其中過孔被實現在第二襯底中。電感被實現在第一層、第二襯底和第二層上。第二襯底的每單位面積的電阻率大於第一襯底的每單位面積的電阻率。第三層被佈置在裸片和集成無源器件之間。第三層包括柱，其中柱分別將電感的端部連接到至少一個有源器件。裸片、集成無源器件和第三層相對於彼此佈置以形成堆疊。
在其他特徵中，提供一種形成電路的堆疊的方法。該方法包括：提供包括第一襯底和至少一個有源器件的裸片；以及提供包括第一層、第二襯底、第二層和電感的集成無源器件，其中電感包括過孔，其中過孔被實現在第二襯底中。電感被實現在第一層、第二襯底和第二層上。第二襯底的每單位面積的電阻率大於第一襯底的每單位面積的電阻率。第三層被佈置在裸片和集成無源器件之間。第三層包括柱，其中柱分別將電感的 端部連接到至少一個有源器件。裸片、集成無源器件和第三層相對於彼此佈置以形成堆疊。
從詳細說明、申請專利範圍和附圖中，本公開的進一步的應用領域將變得明顯。詳細描述和特定示例旨在僅用於說明的目的，而並不旨在限制本公開的範圍。
10‧‧‧網路設備
12‧‧‧印刷電路板(PCB)
14‧‧‧功率源
16‧‧‧晶片
18‧‧‧控制模組
20‧‧‧介質存取控制(MAC)模組
21‧‧‧裸片
22、24、26、28‧‧‧放大器
30‧‧‧集成無源器件(IPD)
32、34、36、38、40‧‧‧電感
42、44‧‧‧混頻器
46、48‧‧‧本機振盪器器件
50‧‧‧阻抗匹配網路
52‧‧‧耦合器
54‧‧‧濾波器
56‧‧‧物理層(PHY)模組
58‧‧‧發射器電路
60‧‧‧接收器電路
70‧‧‧天線
72‧‧‧參考端子
100‧‧‧網路設備
102‧‧‧印刷電路板(PCB)
104‧‧‧功率源
106‧‧‧晶片
108‧‧‧控制模組
120‧‧‧MAC模組
122、124、126、128‧‧‧放大器
130‧‧‧集成無源器件(IPD)
132、134、136、138、139、140、141‧‧‧電感
142、144‧‧‧混頻器
146、148‧‧‧本機振盪器器件
150‧‧‧阻抗匹配網路
152‧‧‧耦合器
154‧‧‧濾波器
155‧‧‧變壓器
156‧‧‧PHY模組
158‧‧‧發射器電路
160‧‧‧接收器電路
170‧‧‧天線
172、174、176、178‧‧‧中心抽頭
200‧‧‧鍵合線封裝
202‧‧‧集成無源器件(IPD)
204‧‧‧裸片
206‧‧‧引線框架
208‧‧‧第一焊盤
210‧‧‧印刷電路板(PCB)
212‧‧‧中間層
214‧‧‧第一襯底
216‧‧‧第二襯底
218‧‧‧第一金屬化層
220‧‧‧第二金屬化層
230‧‧‧過孔
231‧‧‧電感
232‧‧‧柱
233‧‧‧箭頭
236‧‧‧焊盤
237‧‧‧絕緣材料
240‧‧‧焊盤
242‧‧‧鍵合線
250‧‧‧倒裝晶片封裝
252‧‧‧裸片
254‧‧‧集成無源器件(IPD)
256‧‧‧中間層
258‧‧‧印刷電路板(PCB)
260‧‧‧焊料球
262‧‧‧第二襯底
264、266‧‧‧金屬化層
268‧‧‧柱
269‧‧‧電感
270‧‧‧絕緣材料
272‧‧‧焊盤
273‧‧‧過孔
274‧‧‧互連器件
280‧‧‧第一襯底
300、302‧‧‧集成無源器件(IPD)
304‧‧‧裸片
305‧‧‧中間層
306‧‧‧引線框架
308‧‧‧印刷電路板(PCB)
310、312‧‧‧襯底
314、316、318、320‧‧‧金屬化層
322、324‧‧‧過孔
326‧‧‧柱
328‧‧‧絕緣材料
330、332、334‧‧‧焊盤
336‧‧‧鍵合線
340‧‧‧電感
350‧‧‧裸片
352、354‧‧‧集成無源器件(IPD)
356‧‧‧印刷電路板(PCB)
358‧‧‧焊料球
360‧‧‧中間層
362‧‧‧焊盤
364‧‧‧柱
366、368‧‧‧襯底
370、372、374‧‧‧金屬化層
378‧‧‧過孔
380‧‧‧互連器件
400、402‧‧‧裸片
404‧‧‧集成無源器件(IPD)
406‧‧‧印刷電路板(PCB)
408‧‧‧第一中間層
410‧‧‧柱
412‧‧‧第二中間層
414‧‧‧焊盤
416‧‧‧柱
420‧‧‧襯底
422、424‧‧‧金屬化層
426‧‧‧過孔
428‧‧‧互連器件
430‧‧‧焊料球
450、452‧‧‧裸片
454‧‧‧晶片
456‧‧‧部分
460‧‧‧第一堆疊
462‧‧‧第二堆疊
464‧‧‧基層
466、468‧‧‧中間層
470、472‧‧‧襯底層
474‧‧‧中間層
476‧‧‧襯底層
600‧‧‧單匝3D電感
602‧‧‧第一過孔
604‧‧‧第一導體
606‧‧‧第二過孔
608‧‧‧第二導體
620‧‧‧多匝3D電感
622‧‧‧第一組導體
624‧‧‧第二組導體
626‧‧‧第一組過孔
628‧‧‧第二組過孔
629‧‧‧角度
630‧‧‧X軸
631‧‧‧角度
640‧‧‧多匝3D電感
642‧‧‧第一組導體
644‧‧‧第二組導體
646‧‧‧第一組過孔
648‧‧‧第二組過孔
650‧‧‧角度
652‧‧‧角度
654‧‧‧箭頭
656‧‧‧X軸
670‧‧‧多匝3D電感
672‧‧‧第一組導體
674‧‧‧第二組導體
676‧‧‧第一組過孔
678‧‧‧第二組過孔
680‧‧‧第一部分
682‧‧‧第二部分
684‧‧‧第一過孔
686‧‧‧第二過孔
688‧‧‧第三過孔
690‧‧‧第四過孔
700‧‧‧電感
702‧‧‧第一組導體
704‧‧‧第二組導體
706‧‧‧過孔
708‧‧‧過孔
710‧‧‧端部構件
712‧‧‧中心構件
714‧‧‧中心線
716‧‧‧第一端部構件
720‧‧‧中心構件
722‧‧‧第二端部構件
730‧‧‧電感
732‧‧‧第一組導體
734‧‧‧第二組導體
736‧‧‧第一組過孔
738‧‧‧第二組過孔
740‧‧‧箭頭
742‧‧‧箭頭
744‧‧‧箭頭
750‧‧‧單匝3D巴倫
752‧‧‧輸入
754‧‧‧第一導體
756‧‧‧第二導體
757‧‧‧第三導體
758‧‧‧第一過孔
760‧‧‧輸出
762‧‧‧第四導體
764‧‧‧第五導體
765‧‧‧第六導體
766‧‧‧第四過孔
768‧‧‧中心抽頭
770‧‧‧多匝3D巴倫
772‧‧‧還路對
774‧‧‧交叉
776‧‧‧導體
778‧‧‧導體
780‧‧‧導電元件
782‧‧‧導體
784‧‧‧導體
800‧‧‧單匝3D巴倫
802‧‧‧輸入
804‧‧‧輸出
805‧‧‧8字形結構
806‧‧‧過孔
808‧‧‧導體
807‧‧‧8字形結構
810‧‧‧過孔
812‧‧‧導體
820‧‧‧多匝3D巴倫
822‧‧‧第一8字形結構
824‧‧‧第二8字形結構
826‧‧‧過孔
830‧‧‧輸入
832‧‧‧第一交叉
834‧‧‧輸出
836‧‧‧第二交叉
840‧‧‧單匝3D組合器
842‧‧‧輸入
844‧‧‧輸入
846‧‧‧輸出
847‧‧‧交叉
848‧‧‧8字形結構
849‧‧‧中心抽頭
850‧‧‧第一環路
852‧‧‧第二環路
860‧‧‧多匝3D組合器
862‧‧‧第一組輸入
864‧‧‧第二組輸入
866‧‧‧輸出
888‧‧‧第一環
890‧‧‧第二環
892‧‧‧8字形結構
894‧‧‧環
896‧‧‧環
898‧‧‧交叉
900‧‧‧單匝3D組合器
902‧‧‧輸入
904‧‧‧輸入
906‧‧‧輸入
908‧‧‧輸出
910‧‧‧交叉
912‧‧‧交叉
930‧‧‧多匝3D組合器
932‧‧‧輸入
934‧‧‧輸入
936‧‧‧輸入
938‧‧‧輸出
940‧‧‧交叉
942‧‧‧交叉
1000‧‧‧電感
1002‧‧‧第一組過孔
1004‧‧‧第一組導體
1006‧‧‧第一組環路
1008‧‧‧第二組過孔
1010‧‧‧第二組導體
1012‧‧‧第二組環路
1014‧‧‧第一磁場
1016‧‧‧第二磁場
1020‧‧‧3D巴倫
1022‧‧‧第一電感
1024‧‧‧第二電感
1026‧‧‧第一組導體
1028‧‧‧第一過孔
1030‧‧‧第二組導體
1032‧‧‧第三組導體
1034‧‧‧第二過孔
1036‧‧‧第四組導體
1050‧‧‧雙環路3D巴倫
1052‧‧‧第一電感
1054‧‧‧第二電感
1056‧‧‧交叉
1058‧‧‧交叉
1070‧‧‧漢堡式巴倫
1072‧‧‧8字形結構
1074‧‧‧8字形結構
1076‧‧‧環路
1078‧‧‧環路
1079‧‧‧過孔
1080‧‧‧環路
1082‧‧‧環路
1083‧‧‧過孔
1086‧‧‧輸入
1088‧‧‧輸出
1100‧‧‧漢堡式功率組合器
1102‧‧‧輸入
1104‧‧‧輸入
1106‧‧‧輸出
1108‧‧‧環路
1110‧‧‧環路
1111‧‧‧中心抽頭
1112‧‧‧8字形結構
1114‧‧‧環路
1116‧‧‧環路
1130‧‧‧漢堡式功率組合器
1132‧‧‧輸入
1134‧‧‧輸入
1136‧‧‧輸出
1138‧‧‧8字形結構
1140‧‧‧8字形結構
1144‧‧‧上環路
1145‧‧‧下環路
1146‧‧‧導體
1148‧‧‧導體
1150‧‧‧交叉
1152‧‧‧交叉導體
1154‧‧‧導電元件
1156‧‧‧導體
1158‧‧‧導體
1160‧‧‧交叉導體
1200‧‧‧漢堡式巴倫
1202‧‧‧雙環路3D巴倫
1204‧‧‧3D混合巴倫
1210‧‧‧8字形結構
1211‧‧‧8字形結構
1212‧‧‧輸入
1214‧‧‧環路
1216‧‧‧環路
1220‧‧‧輸出
1222‧‧‧環路
1224‧‧‧環路
1226‧‧‧導體
1228‧‧‧輸入
1230‧‧‧導體
1250‧‧‧無源器件
1252‧‧‧第一端部導體
1254‧‧‧第一交叉導體
1256‧‧‧輸入組
1258‧‧‧輸入組
1260‧‧‧中間導體
1262‧‧‧中間導體
1264‧‧‧輸出
1266‧‧‧輸出
1268‧‧‧第二交叉導體
1270‧‧‧第二端部導體
圖1是根據本公開的包括具有單端發射器器件和單端接收器器件的集成無源器件的網路設備的功能框圖。
圖2是根據本公開的包括具有差分發射器器件和差分接收器器件的集成無源器件的網路設備的功能框圖。
圖3是根據本公開的包括堆疊在裸片上的集成無源器件的鍵合線封裝的截面側視圖。
圖4是根據本公開的包括堆疊在集成無源器件上的裸片的倒裝晶片封裝的截面側視圖。
圖5是根據本公開的堆疊在裸片上的多個集成無源器件的截面側視圖。
圖6是根據本公開的裸片和多個堆疊的集成無源器件的截面側視圖。
圖7是根據本公開的堆疊在集成無源器件上的多個裸片的截面側視圖。
圖8是根據本公開的堆疊在晶片上的裸片的頂視圖。
圖9是根據本公開的堆疊的集成無源器件和裸片的截面側視圖。
圖10圖示了根據本公開的製造鍵合線封裝的方法。
圖11圖示了根據本公開的製造倒裝晶片封裝的方法。
圖12是根據本公開的實施例的單匝3D電感的透視圖。
圖13是根據本公開的實施例的具有對稱角度的多匝3D電感的頂視圖。
圖14是圖13的多匝3D電感的透視圖。
圖15是根據本公開的實施例的具有非對稱角度的另一多匝3D電感的頂視圖。
圖16是根據本公開的實施例的具有交錯環路的多匝3D電感的頂視圖。
圖17是圖16的多匝3D電感的透視圖。
圖18是根據本公開的實施例的具有比過孔之間的節距更小的電感之間的節距的另一電感的頂視圖。
圖19是圖18的電感的透視圖。
圖20是根據本公開的實施例的具有“鋸齒”配置的另一電感的頂視圖。
圖21是圖20的電感的透視圖。
圖22是根據本公開的實施例的單匝3D巴倫(balun)的透視圖。
圖23是根據本公開的實施例的多匝3D巴倫的頂視圖。
圖24是根據本公開的實施例的多匝3D巴倫的透視圖。
圖25是根據本公開的實施例的具有8字形配置的單匝3D巴倫。
圖26是圖25的單匝3D巴倫的透視圖。
圖27是圖25的單匝3D巴倫的等效電路表示的示意圖。
圖28是根據本公開的實施例的具有8字形配置的多匝3D巴倫的頂視圖。
圖29是圖28的多匝3D巴倫的透視圖。
圖30是根據本公開的實施例的具有8字形配置的單匝3D組合器的頂視圖。
圖31是圖30的單匝3D組合器的透視圖。
圖32A是圖30的單匝3D組合器的等效電路表示的示意圖。
圖32B是圖30的單匝3D組合器的8字形表示的平面示意圖。
圖33是根據本公開的實施例的具有8字形配置的多匝3D組合器的頂視圖。
圖34是圖33的多匝3D組合器的透視圖。
圖35是根據本公開的實施例的具有三組輸入的單匝3D組合器的頂視圖。
圖36是圖35的單匝3D組合器的透視圖。
圖37是根據本公開的實施例的具有三組輸入的多匝3D組合器的頂視圖。
圖38是圖37的多匝3D組合器的透視圖。
圖39是根據本公開的實施例的具有多垂直磁場的靜電放電電感的頂視圖。
圖40是圖39的靜電放電電感的透視圖。
圖41是根據本公開的實施例的堆疊的3D巴倫的頂視圖。
圖42是圖41的堆疊的3D巴倫的透視圖。
圖43是根據本公開的實施例的雙環路3D巴倫的透視圖。
圖44是圖33的雙環路3D巴倫的初級電感的頂視圖。
圖45是圖33的雙環路3D巴倫的次級電感的頂視圖。
圖46是圖44的初級電感的透視圖。
圖47是圖45的次級電感的透視圖。
圖48是根據本發明的實施例的漢堡式巴倫的頂視圖。
圖49是圖48的漢堡式巴倫的透視圖。
圖50是圖48的漢堡式巴倫的8字形表示的平面示意圖。
圖51是根據本公開的實施例的漢堡式功率組合器的透視圖。
圖52是圖51的漢堡式功率組合器的8字形表示的平面示意圖。
圖53是根據本公開的實施例的具有多個8字形結構的漢堡式功率組合器的頂視圖。
圖54是圖53的漢堡式功率組合器的透視圖。
圖55是圖53的漢堡式功率組合器的平面示意圖。
圖56示出了漢堡式巴倫的透視圖。
圖57示出了另一雙環路3D巴倫的透視圖。
圖58示出了併入圖56的漢堡式巴倫和圖57的雙環路3D巴倫的3D混合巴倫。
圖59是根據本公開的實施例的定向耦合器/巴倫的頂透視圖。
圖60是圖59的定向耦合器/巴倫的底透視圖。
在附圖中，可以重複使用附圖標記來標識相似和/或相同的元件。
無線網路設備的實體層模組的有源器件和無源器件可以被併入在單個晶片中。這是二維實現方式，因為有源器件和無源器件中的所有器件被實現在單個晶片上。由於晶片的襯底的低電阻率，無源器件和有源器件二者在單個晶片上的併入導致高損耗PHY模組。晶片的襯底(例如，P型(P-tap)襯底或者N型(N-tap)襯底)被摻雜以在襯底上形成有源器件(例如，電晶體)。該摻雜和/或襯底的成分導致襯底具有低電阻率(例如，10歐姆(Ω)/cm2)。此外，諸如電感器之類的無源器件在晶片上佔據大量的空間(面積)。
為了降低晶片上由無源器件利用的面積的量，諸如變壓器、電感、電容和/或阻抗匹配電路(或者網路)之類的無源器件的部分可以被實現在與晶片分離的印刷電路板(PCB)上。這是另一二維實現方式，因為 有源器件和無源器件中的所有器件被定位在晶片上或者靠近PCB板上的晶片。晶片可以包括剩餘的無源器件和有源器件。PCB上的無源器件中的一些可以通過鍵合線被連接到晶片上的器件中的某些器件。例如，PCB上的變壓器可以被連接到晶片上的開關、放大器和/或第二阻抗匹配網路。雖然這在晶片上提供空間用於附加的器件，但是由於在PCB或者晶片上的有源器件和無源器件的併入，對應的PHY模組是高損耗的。PCB也具有低電阻率。
由於(i)晶片中的矽襯底和(ii)PCB的損耗性質以及金屬電阻，實現在晶片或者PCB上的匹配網路器件(例如，電感器)的品質因數Q可以是差的。電路的損耗性質越高，電路的品質因數Q越低。差的品質因數Q導致受限的發射功率和接收靈敏度性能。
下文所描述的示例包括(i)一個或者多個集成無源器件(IPD)中的PHY模組的無源器件和(ii)一個或者多個裸片中的PHY模組的有源器件的併入。IPD和裸片以各種堆疊的佈局被佈置。這些佈局被稱為三維實現方式，因為有源器件和無源器件被實現在一個或者多個堆疊內。堆疊中的每個堆疊包括一個或者多個IPD、一個或者多個裸片、有源器件和無源器件。
與裸片、晶片和/或PCB的襯底相比，所公開的IPD包括具有高電阻率(例如，1千歐(kΩ)/cm2)的襯底。晶片可以包括例如裸片和引線框架，並且因此如本文所提及的那樣不等價於裸片。通過在IPD中具有無源器件，無源器件經受更少的損耗並且附加的空間對於對應的裸片和/或晶片中的其他器件是可用的。這改善對應的品質因數並且因此改善發射和接收性能。
圖1示出了網路設備10。網路設備10以及本文所公開的其他網路設備可以指代計算機、平板電腦、移動設備、蜂窩電話、路由器、電器、工具、全球定位系統(GPS)設備和/或其他網路設備。網路設備可以使用電氣電子工程師協會(IEEE)、WiFiTM、藍牙®和/或其他無線協議與彼此或者與其他無線網路設備進行無線通訊。由網路設備發射的無線信號可以是射頻(RF)和/或調頻(FM)信號。無線信號可以在例如工業、科學和醫學(ISM)2.4GHz短距離射頻頻段或者其他合適的頻段中被發射。
網路設備10可以包括PCB 12和功率源14。功率源14可以被附連到PCB 12並且向網路設備10的模組和對應的器件提供功率。晶片16可以被安裝在PCB 12上。晶片16可以包括控制模組18、介質存取控制(MAC)模組20和裸片21。裸片21和包括圖1至圖9中的裸片的本文所公開的其他裸片均可以是：半導體裸片(例如，包括諸如電晶體之類的半導體器件的裸片)；金屬氧化物半導體(MOS)；互補金屬氧化物半導體(CMOS)裸片；絕緣體上矽裸片(例如，具有一個或者多個矽層和一個或者多個絕緣層的裸片)；砷化鎵(GaAs)裸片；氮化鎵(GaN)裸片；矽鍺(SiGe)裸片等。作為示例，半導體裸片可以包括互補金屬氧化物半導體(CMOS)電晶體。作為另一示例，絕緣體上矽裸片可以包括金屬氧化物半導體場效應電晶體。裸片可以包括GaAs、GaN、SiGe和/或其他合適的材料。MOS和CMOS裸片可以具有比絕緣體上矽裸片、GaAs裸片、GaN裸片和SiGe裸片更低的電阻率和更低的對應的Q值。
裸片21可以包括有源器件，諸如放大器22、24、26、28和/或其他有源器件(例如，電晶體)。IPD 30可以被堆疊在裸片21上並且包括 無源器件，諸如電感32、34、36、38、40、混頻器42、44、本機振盪器器件46、48、阻抗匹配網路50(在下文中稱為“匹配網路50”)、耦合器52、濾波器54和/或其他無源器件(例如，電容和電阻)。無源器件中的每個無源器件可以被實現在IPD 30的一個或者多個層中。IPD可以被稱為無源層，其可以包括如下文進一步描述的一個或者多個層。IPD 30可以被堆疊在裸片21上，如圖3所示。雖然IPD 30被示出為堆疊在裸片21上並且裸片被示出為連接到PCB 12，但是裸片21可以被堆疊在IPD 30上並且IPD 30可以被連接到PCB 12。可以包括各種IPD和裸片堆疊的佈局，其中一些被公開在圖3至圖9中。功率源14可以向控制模組18、MAC模組20和本機振盪器器件46、48提供功率。
有源器件和無源器件可以是實體層(PHY)模組(標記為56)的一部分。PHY模組56包括發射器電路(或者路徑)58和接收器電路(或者路徑)60。發射器電路56包括單端發射器器件，該單端發射器器件包括放大器22、24、電感32、34、36、混頻器42和本機振盪器器件46。發射器器件可以包括匹配網路50、耦合器52和/或濾波器54。接收器電路60包括單端接收器器件，該單端接收器器件包括放大器26、28、電感38、40、混頻器44和本機振盪器器件48。接收器電路60可以包括匹配網路50、耦合器52和/或濾波器54。IPD 30的無源器件中的一個或者多個無源器件和本文所公開的其他IPD的其他無源器件可以被實現在IPD中或者可以作為集總元件被實現在IPD外部。集總元件可以包括例如一個或者多個電感、電容、電阻、混頻器、本機振盪器器件、耦合器、濾波器、匹配網路器件等。集總元件指代具有預定尺寸或者尺度的小電路元件。例如，集總元件可以具有在2512 (百分之25英寸長並且百分之12英寸寬)至小到0201(百分之2英寸長並且百分之1英寸寬)之間的工業標準尺寸。集總元件可以被安裝在PCB上並且連接到IPD和/或對應的裸片。
放大器22、24、26、28被用虛線示出以指示放大器22、24、26、28被定位在裸片21中而不是在IPD 30中。電感32、34、36、38、40、混頻器42、44、本機振盪器件46、48、匹配網路50、耦合器52和濾波器54被用實線示出以指示這些元件可以被定位在IPD 30中而不是在裸片21中。
匹配網路50、耦合器52和/或濾波器54可以不被包括在IPD 30和/或網路設備10中。例如，放大器24、電感36和放大器26可以被直接連接到匹配網路50、耦合器52、濾波器54或者天線70。天線70可以如圖所示被實現在PCB 12上或者在晶片16中。無線信號從天線70被發射並且由天線70接收。匹配網路50可以被包括以提供(i)放大器24、26和電感36與(ii)耦合器52、濾波器54和/或天線70之間的阻抗匹配。雖然匹配網路50、耦合器52和濾波器54以特定順序被示出，但是這些器件可以處於不同的順序。例如，耦合器52可以被連接在放大器24和匹配網路50之間。
耦合器52可以是定向耦合器，用於在無線信號的發射期間從放大器24和/或匹配網路50抽取能量。控制模組18可以基於從耦合器52接收到的功率確定來自放大器24和/或匹配網路50的功率。作為備選，MAC模組20可以被連接到耦合器52並且確定在無線信號的發射期間來自放大器24和/或匹配網路50的功率。
振盪器器件46、48可以包括壓控振盪器。壓控振盪器可以包括電感/電容(LC)諧振網路。例如，壓控振盪器中的每個振盪器可以包括 與電容並聯連接的電感。
放大器22被連接到MAC模組20的輸出。電感32可以被連接在放大器22的輸出和參考端子72之間，參考端子可以在接地電勢或者其他參考電勢處。混頻器42被連接在(i)放大器22和電感32與(ii)放大器24和電感34之間。放大器24被連接在(i)混頻器42和電感34與(ii)電感36和匹配網路50之間。電感34和36可以被連接到參考端子72。
放大器26被連接到匹配網路50的輸出。電感38被連接在(i)放大器26的輸出與(ii)參考端子72之間。混頻器44被連接在(i)放大器26和電感38與(ii)放大器28和電感40之間。電感38、40可以被連接到參考端子72。放大器28被連接在(i)混頻器44、電感40與(ii)MAC模組20之間。
在發射期間，控制模組18可以向MAC模組20輸出資料。MAC模組20可以生成具有包括資料的幀(或者包)的初始信號。放大器22放大初始信號以生成經放大的信號。基於具有本機振盪器頻率並且從本機振盪器器件46接收到的本機振盪器信號，混頻器42將經放大的信號上變頻為RF信號。放大器24可以是功率放大器並且放大來自混頻器42的經上變頻的信號。來自放大器24的經放大的信號由濾波器54進行濾波並且由天線70發射。
在接收期間，天線70接收無線信號，無線信號由濾波器54進行濾波。放大器26放大來自濾波器54、耦合器52或者匹配網路50的經濾波的信號。來自放大器26的經放大的信號通過混頻器44被下變頻為基帶信號。混頻器44基於來自本機振盪器器件48的本機振盪器信號執行下變頻。放大器28放大來自混頻器44的經下變頻的信號。來自放大器28的經放大的 信號被提供給MAC模組20。
圖2示出了可以包括PCB 102和功率源104的另一網路設備100。功率源104可以被附連到PCB 120並且向網路設備100的模組和對應的器件提供功率。晶片106可以被安裝在PCB 102上。晶片106可以包括控制模組108、MAC模組120和裸片121。裸片可以包括有源器件，諸如放大器122、124、126、128和/或其他有源器件(例如，電晶體)。IPD 130可以被堆疊在晶片106上並且包括無源器件，諸如電感132、134、136、138、139、140、141、混頻器142、144、本機振盪器器件146、148、阻抗匹配網路150(在下文中稱為“匹配網路150”)、耦合器152、濾波器154和/或其他無源器件(例如，電容和電阻)。無源器件中的每個無源器件可以被實現在IPD 130的一個或者多個層中。IPD 130可以被堆疊在裸片121上，如圖3所示。雖然IPD 130被示出為堆疊在裸片121上，但是裸片121可以被堆疊在IPD 130上並且IPD 130可以被連接到PCB 102。可以包括各種IPD和裸片堆疊的佈局，其中一些被公開在圖3至圖9中。功率源104可以向控制模組108、MAC模組120和本機振盪器器件146、148提供功率。
有源器件和無源器件可以是PHY模組(標記為156)的一部分。PHY模組156包括發射器電路(或者路徑)158和接收器電路(或者路徑)160。發射器電路156包括差分發射器器件，該差分發射器器件包括放大器122、124、電感132、134、136、138、混頻器142和本機振盪器器件146。發射器器件可以包括匹配網路150、耦合器152和/或濾波器154。接收器電路160包括差分接收器器件，該差分接收器器件包括放大器126、128、電感136、138、139、140、141、混頻器144和本機振盪器器件148。接收器電路 160可以包括匹配網路150、耦合器152和/或濾波器154。電感136、138可以是變壓器(標記為155)的初級和次級電感。變壓器155可以被實現為和/或包括巴倫，其將差分信號轉換為用於由天線發射的單端信號。巴倫可以被包括在匹配網路150中。如果接收電路160和天線之間的阻抗比高，則匹配網路150和/或巴倫被包括用於阻抗變換。
放大器122、124、126、128被用虛線示出，以指示放大器122、124、126、128被定位在裸片121中而不是在IPD 130中。電感132、134、136、138、139、140、141、混頻器142、144、本機振盪器器件146、148、匹配網路150、耦合器152和濾波器154被用實線示出，以指示這些元件可以被定位在IPD 130中而不是在裸片121中。
匹配網路150、耦合器152和/或濾波器154可以不被包括在IPD 130和/或網路設備100中。例如，放大器124和放大器126可以被直接連接到匹配網路150或者電感136(或者對應的變壓器)。電感138(或者對應的變壓器)可以被直接連接到耦合器152、濾波器154或者天線170。電感138被連接到處於參考電勢的參考端子171。天線170可以如圖所示被實現在PCB 102上或者在晶片106中。無線信號從天線170被發射並且由天線170接收。匹配網路150可以被包括以提供(i)放大器124、126與(ii)電感136或者變壓器155之間的阻抗匹配。雖然阻抗匹配網路被示出在放大器124、126與變壓器155之間，但是阻抗匹配網路可以備選地或者附加地被定位在變壓器155與耦合器152、濾波器154和/或天線170之間。匹配網路150可以不被包括並且放大器124、126可以被直接連接到電感136。雖然變壓器155、耦合器152和濾波器154以特定順序被示出，但是這些器件可以處於不同的順序。
耦合器152可以是定向耦合器，用於在無線信號的發射期間從變壓器155抽取能量。控制模組108可以基於從耦合器152接收到的功率確定來自變壓器155的功率。作為備選，MAC模組120可以被連接到耦合器152並且確定在無線信號的發射期間來自變壓器155的功率。
振盪器器件146、148可以包括壓控振盪器。壓控振盪器可以包括電感/電容(LC)諧振網路。例如，壓控振盪器中的每個振盪器可以包括與電容並聯連接的電感。
放大器122被連接到MAC模組120的輸出。電感132可以被連接到放大器122的輸出。混頻器142被連接在電感132和電感134之間。電感132、134可以具有與處於電勢Vdd的電源端子連接的中心抽頭172、174。放大器124被連接在電感134和匹配網路150之間。
放大器126被連接到匹配網路150的輸出。電感139被連接在(i)放大器126的輸出與(ii)混頻器144之間。混頻器144被連接在(i)放大器126和電感139與(ii)電感140之間。電感139、140可以具有與處於電勢Vdd的電源端子連接的中心抽頭176、178。放大器128被連接在電感140和電感141之間。電感141被連接在放大器128和MAC模組120的輸入之間。
在發射期間，控制模組108可以向MAC模組120輸出資料。MAC模組120可以生成具有包括資料的幀(或者包)的初始信號。放大器122放大初始信號以生成經放大的信號。基於具有本機振盪器頻率並且從本機振盪器器件146接收到的本機振盪器信號，混頻器142將經放大的信號上變頻為RF信號。放大器124可以是功率放大器並且放大來自混頻器142的上變頻信號。來自放大器124的經放大的信號由變壓器155變換(例如，從具有 第一電壓變換成具有第二電壓)、由濾波器154進行濾波並且由天線170發射。
在接收期間，天線170接收無線信號，無線信號由濾波器154進行濾波。放大器126放大來自濾波器154、耦合器152、變壓器155或者匹配網路150的經濾波的信號。來自放大器126的經放大的信號通過混頻器144被下變頻為基帶信號。混頻器144基於來自本機振盪器器件148的本機振盪器信號執行下變頻。放大器128放大來自混頻器144的下變頻信號。來自放大器128的經放大的信號被提供給MAC模組120。
圖3示出了包括堆疊在裸片204上的IPD 202的鍵合線封裝200。裸片204被佈置在引線框架206上。引線框架206可以是插針網格陣列(PGA)封裝、正方扁平無引線(QFN)封裝或者其他封裝。引線框架206具有第一焊盤208並且可以被安裝在PCB 210上。中間層212可以被佈置在IPD 202和裸片204之間並且將IPD 202連接到裸片204。IPD 202、裸片204和中間層212可以代替圖1和/或圖2中示出的IPD和裸片。PCB 210可以代替圖1和/或圖2中示出的PCB。
裸片204可以包括第一襯底214。IPD 202可以包括第二襯底216。第一襯底214可以是P型或者N型襯底，其被摻雜用於在其上形成有源器件(例如，電晶體和放大器)。作為示例，第一襯底214的電晶體可以是CMOS電晶體。第二襯底216可以不被摻雜並且被配置用於無源器件。第二襯底216可以具有在其上形成的一個或者多個金屬化層。示例金屬化層218、220被示出。第二襯底216可以具有佈置(i)在第二襯底216上和/或(ii)在第二襯底216之下在第二襯底與中間層212之間的任何數目的金屬化層和/ 或絕緣層。金屬化層可以包括無源器件(例如，圖1至圖2中示出的無源器件)、無源器件的部分、和/或互連器件(例如，耦合器、跳線、跡線等)。第二襯底216可以具有比第一襯底214和PCB 210更高的電阻。作為示例，第二襯底216可以具有1kΩ/cm2的電阻率。第一襯底214可以具有10Ω/cm2的電阻率。第一襯底214可以由矽形成。第二襯底216可以由矽和/或玻璃形成。第二襯底216每cm2可以具有比第一襯底214和/或PCB 210更多的玻璃。在一個實施方式中，襯底214不具有比第二襯底216更高的電阻率。
第一襯底214和包括圖1至圖9中的裸片的本文所公開的裸片的其他襯底均可以是：半導體襯底(例如，具有諸如電晶體之類的對應的半導體器件的襯底)；金屬氧化物半導體(MOS)；互補金屬氧化物半導體(CMOS)襯底；絕緣體上矽襯底(例如，具有一個或者多個矽層和一個或者多個絕緣層的襯底)；砷化鎵(GaAs)襯底；氮化鎵(GaN)襯底；矽鍺(SiGe)襯底等。作為示例，半導體襯底可以具有對應的互補金屬氧化物半導體(CMOS)電晶體。作為另一示例，絕緣體上矽襯底可以具有對應的金屬氧化物半導體場效應電晶體。襯底可以包括GaAs、GaN、SiGe和/或其他合適的材料。MOS和CMOS襯底可以具有比絕緣體上矽襯底、GaAs襯底、GaN襯底和SiGe襯底更低的電阻率和更低的對應的Q值。
IPD 202包括第二襯底216和金屬化層218、220。如圖所示，第二襯底216被佈置在金屬化層218、220之間。第二襯底216可以包括過孔230。過孔230可以是玻璃通孔(TGV)或者矽通孔(TSV)。過孔230可以將第一金屬化層和/或第一金屬化層218上的無源器件連接到第二金屬化層和/或第二金屬化層220上的無源器件。無源器件中的每個無源器件可以被實 現在IPD 202的一個或者多個層上。作為示例，電感231被示出為實現在IPD 202中。電感231可以包括在過孔230中的一些過孔和金屬化層218、220中的跡線(或者導電元件)。類似於電感231，圖1至圖2的電感中的任何電感可以被實現在IPD 202的層中。由於如圖所示在多個層上具有導電元件的電感231的配置，由電感231生成的磁場可以指向橫向跨IPD 202的方向上(這由箭頭233示出)，與朝向裸片204的方向相反。這防止由電感231生成的磁場影響裸片204中的有源器件和/或對應信號，這降低由有源器件經受的干擾。如果電感被實現為IPD 202中的平面結構，則電感可以生成垂直於並且朝向裸片204而定向的磁場，這將導致干擾。
中間層212包括柱232。柱232將金屬化層218、220中的無源器件和/或過孔230連接到裸片204中的器件。金屬化層218可以包括將過孔230中的一些連接到柱232的導電元件。柱可以由一個或者多個導電材料(例如，銅Cu)形成。中間層212可以包括焊盤236。如圖所示，焊盤236可以被佈置在柱232和裸片204之間，或者可以被佈置在柱232和IPD 202之間。焊盤236可以由一個或者多個導電材料(例如，鋁Al)形成。中間層212可以包括包圍柱232的絕緣材料(標記為237)。作為備選，柱232可以孤立，而沒有絕緣材料圍繞柱232。在該示例備選方案中，中間層不被佈置在IPD 202和裸片204之間，而是僅柱和/或任何對應的耦合元件(例如，焊盤)被佈置在IPD 202和裸片204之間。
IPD 202的截面面積可以與裸片204的截面面積不同。作為示例，IPD 202的截面面積可以比裸片204的截面面積更大，使得IPD 202在一個或者多個方向上懸置於裸片204之上。
附加的焊盤240可以被佈置在IPD 202上。焊盤204可以通過鍵合線242被連接到第一焊盤208。焊盤240可以被連接到金屬化層218和/或金屬化層218中的無源器件。
圖4示出了包括堆疊在IPD 254上的裸片252的倒裝晶片封裝250。中間層256可以被佈置在裸片252和IPD 254之間。IPD 254可以被安裝在PCB 258上並且通過焊料球260被連接到PCB 258。裸片252可以包括有源器件。IPD 254可以包括襯底262和一個或者多個金屬化層264、266。金屬化層264、266可以包括無源器件、無源器件的部分和或互連器件。電感269作為示例被示出。
中間層256可以包括柱268和絕緣材料270。作為備選，柱268可以孤立，而沒有絕緣材料圍繞柱268。中間層256也可以包括焊盤272，該焊盤272可以被佈置在柱268和裸片252之間或在柱268和金屬化層264之間。IPD 254可以包括過孔273(例如，TGV和TSV)。過孔273可以被連接到柱268。金屬化層264、266可以包括互連器件(互連器件274被示出)。
裸片252可以包括第一襯底280。IPD 254可以包括襯底262。第一襯底280可以是P型或者N型襯底，其被摻雜用於在其上形成有源器件(例如，電晶體和放大器)。作為示例，第一襯底280的電晶體可以是CMOS電晶體。第二襯底262可以不被摻雜並且被配置用於無源器件。如圖所示，第二襯底262可以具有在其上形成的一個或者多個金屬化層。第二襯底262可以具有佈置(i)在第二襯底262上和/或(ii)在第二襯底262之下在第二襯底與中間層256之間的任何數目的金屬化層和/或絕緣層。金屬化層可以包括無源器件(例如，圖1至圖2中示出的無源器件)和/或互連器件(例如， 耦合器、跳線、跡線等)。無源器件中的每個無源器件可以被實現在IPD 254的一個或者多個層上。第二襯底262可以具有比第一襯底280和PCB 258更高的電阻率。作為示例，第二襯底262可以具有1kΩ/cm2的電阻率。第一襯底280可以具有10Ω/cm2的電阻率。第一襯底280可以由矽形成。第二襯底262可以由矽和/或玻璃形成。第二襯底262每cm2可以具有比第一襯底280和/或PCB 258更多的玻璃。
附加的堆疊的IPD和裸片佈局在圖5至圖9中示出。裸片可以包括有源器件並且IPD可以包括無源器件。有源器件和無源器件可以分別包括圖1至圖2的有源器件和無源器件。圖5示出了堆疊在裸片304上的多個IPD 300、302。中間層305被佈置在IPD 300和裸片304之間。裸片被安裝在引線框架306上，引線框架306被安裝在PCB 308上。IPD 300、302包括相應的襯底310、312、金屬化層314、316、318、320和過孔322、324。中間層305可以包括柱326和絕緣材料328。作為備選，柱326可以孤立，而沒有絕緣材料圍繞柱326。中間層305可以包括焊盤330。焊盤332可以被佈置在IPD 302上並且可以被連接到引線框架306上的焊盤334。焊盤332通過鍵合線336被連接到焊盤334。作為示例，電感340被示出為實現在IPD 300中。
圖6示出了裸片350和多個堆疊的IPD 352、354。IPD 354被安裝在PCB 356上並且通過焊料球358連接到PCB。裸片350被堆疊在中間層360上，中間層360被堆疊在IPD 352、354上。中間層360包括焊盤362和柱364。IPD 352、354包括襯底366、368、金屬化層370、372、374和過孔378。金屬化層可以包括互連器件380。
圖7示出了堆疊在IPD 404上的多個裸片400、402。裸片400 被堆疊在裸片402上，裸片402被堆疊在IPD 404上。IPD 404被安裝在PCB 406上。第一中間層408被佈置在裸片400、402之間。第一中間層408包括柱410。第二中間層412被佈置在裸片402和IPD 404之間。第二中間層412包括焊盤414和柱416。IPD 404包括襯底420和金屬化層422、424。襯底420可以包括過孔426。金屬化層422、424可以包括互連器件428。作為示例，電感430被示出為實現在IPD 404中。IPD 404通過焊料球430被連接到PCB 406。
圖8示出了堆疊在晶片454(例如，具有8英寸直徑的晶片)上的裸片450、452。晶片可以包括矽和/或玻璃。晶片可以被切割以包括例如單個封裝中的裸片450。被包括在單個封裝中的晶片454的部分可以被實現為IPD和/或包括IPD。被實現為IPD的晶片的部分可以被稱為晶片級晶片尺度封裝(WLCSP)。WLCSP可以包括襯底和IPD的金屬化層。WLCSP可以與一個或者多個裸片相關聯。作為示例，四個裸片450被示出為WLCSP的一部分，其包括晶片454的部分456。部分456被從晶片454切出。
圖9示出了堆疊的IPD和裸片。本文所公開的IPD和裸片可以以各種佈局被堆疊。一個或者多個IPD和/或一個或者多個裸片可以被堆疊在IPD上。同樣地，一個或者多個IPD和/或一個或者多個裸片可以被堆疊在裸片上。IPD和/或裸片的一個或者多個堆疊可以被佈置在IPD上。同樣地，IPD和/或裸片的一個或者多個堆疊可以被佈置在裸片上。所陳述的堆疊中的每個堆疊可以包括一個或者多個IPD和/或一個或者多個裸片。
在圖9的示例中，層的兩個堆疊460、462被示出在基層464上。基層464可以是IPD或者裸片。第一堆疊460包括中間層466、468和襯底層470、472。第二堆疊462包括中間層474和襯底層476。中間層466、468、 474中的每個中間層可以包括柱(共同標記為478)。襯底層470、472、476中的每個襯底層可以是IPD或者裸片。雖然未在圖9中示出，但是襯底層470、472、476中的每個襯底層可以包括過孔。
本文所公開的電路可以使用各種方法製造和/或組裝，示例方法被圖示在圖10至圖11中。圖10示出了製造鍵合線封裝的方法。雖然以下任務主要關於圖3的實施方式進行描述，但是任務可以容易地修改以應用到本公開的其他實施方式。任務可以被反覆運算執行。
方法可以在500處開始。在502處，可以形成具有對應的有源器件的裸片204。在504處，可以形成具有焊盤208的引線框架206。在506處，將裸片204連接到引線框架206。在508處，在裸片204上形成中間層212。這可以包括將柱232連接到裸片204的有源元件或者其他元件。
在510處，在中間層212上形成或者佈置IPD 202。這可以包括將IPD 202的過孔216連接到柱232。IPD 202包括可以被連接到過孔216的無源器件。在512處，在IPD上形成焊盤240。在514處，焊盤240通過鍵合線242連接到焊盤208。在516處，可以通過引線框架206將由任務502至514形成的封裝(例如，晶片尺度封裝)附連到PCB 210。
圖11示出了製造倒裝晶片封裝的方法。雖然以下任務主要關於圖4的實施方式進行描述，但是任務可以容易地修改以應用到本公開的其他實施方式。任務可以被反覆運算執行。
圖11的方法可以在550處開始。在552處，形成裸片252並且裸片252包括有源器件。在554處，形成IPD 254。IPD 254包括無源器件、過孔273和焊料球260(可以被稱為焊料凸點)。在556處，在IPD 254上形成中 間層256。這可以包括將柱268連接到過孔273。
在558處，可以在中間層256上堆疊裸片252並且將裸片252連接到中間層256。這可以包括將裸片252連接到柱268。在560處，可以通過焊料球260將通過執行任務552-558形成的封裝(例如，晶片尺度封裝)附連到PCB 258。
圖10至圖11的上述任務意在為說明性示例；任務可以在重疊的時間段期間順序地、同步地、同時地、連續地或者根據應用以不同的循序執行。此外，根據實施方式和/或事件的順序，任務中的任何任務可以不被執行或者被跳過。
在以下圖12至圖60中，公開了各種電感、巴倫、組合器和定向耦合器。電感、巴倫、組合器和定向耦合器可以被實現在前述IPD中的任何IPD中和/或可以代替諸如圖1至圖11中所公開的無源器件之類的前述無源器件中的任何無源器件。電感、巴倫、組合器和定向耦合器包括各種導體和過孔，其可以被實現在IPD的對應的層中。導體可以被實現在例如金屬化層或者其他無源器件層中。絕緣材料和/或層可以被佈置在相同層的導體之間和/或在不同層的導體之間。IPD的襯底可以被佈置在無源器件的任何數目的堆疊層上。無源器件的任何數目的層可以被堆疊在IPD的襯底中的每個襯底上。以3D佈局實現的無源器件層中的每個無源器件層可以比(i)具有無源器件的平面結構和/或(ii)具有有源器件(例如，電晶體)的矽晶片的金屬化層更厚。
此外，在圖12至圖60中，過孔可以是TSV或者TGV並且可以在IPD的對應的襯底中。過孔可以用導電材料例如銅或者其他合適的導電材 料來填充。導體可以被稱為跡線。導體和過孔可以被稱為對應的無源器件的元件。串聯連接的導體、過孔和/或其他元件可以共同地提供一個或者多個電感。
此外，本文所公開的巴倫和組合器具有輸入和輸出的組。輸入組中的每個組可以被稱為差分輸入，並且輸出組中的每個組可以被稱為差分輸出。本文也公開了具有跨彼此的交叉導體的各種交叉。交叉導體不與彼此接觸。絕緣層可以被佈置在交叉中的每個交叉的交叉導體之間。
圖12示出了單匝3D電感600。電感600包括第一過孔602、第一導體604、第二過孔606和第二導體608。第一導體604可以被實現在IPD的第一層中。過孔602、606可以被實現在IPD的襯底中。第二導體608可以被實現在IPD的第二層中。襯底可以被佈置在第一層和第二層之間。當從IPD的頂部觀察時，第二導體608可以處於相對於第一導體的預定角度處。
圖13至圖14示出了多匝3D電感620。電感620具有第一組(或者系列)導體622、第二組(或者系列)導體624、第一組(或者系列)過孔626和第二組(或者系列)過孔628。第一組導體622可以平行於彼此而延伸。第二組導體624可以平行於彼此而延伸。導體622、624處於“鋸齒形”配置中。第一組過孔626可以平行于彼此並且平行於第二組過孔628而延伸。第一組導體622可以被實現在IPD的第一層中。過孔626、628可以被實現在IPD的襯底中。第二組導體624可以被實現在IPD的第二層中。襯底可以被佈置在第一層和第二層之間。
第一組導體622中的鄰近導體之間的節距(或者距離)可以與第二組導體624中的鄰近導體之間的節距相同。第一組過孔626中的鄰近 過孔之間的節距可以與第二組過孔628中的鄰近過孔之間的節距相同。第一組導體622中的鄰近導體之間的節距可以與第一組過孔626中的鄰近過孔之間的節距相同。
電感620具有對稱佈局的導體。如圖13所示，當從電感620的頂部並且相對於x軸(或者中心線)630觀察時，在導體622、624的連續對之間的角度629與在導體622、624的其他連續對之間的角度631是對稱的。導體622、624的每隔一個連續對具有角度629之一並且導體622、624的其他剩餘連續對具有角度631。當角度631沿著x軸移動以與角度629相對時，角度629與角度631對稱。電感620生成磁場，該磁場具有沿著並且平行於x軸延伸的中心並且(i)在第一組導體622和第二組導體624之間以及(ii)在第一組過孔626和第二組過孔628之間穿過電感620。磁場在(i)過孔622和(ii)過孔626之間橫向上跨電感620延伸。角度的該對稱佈局使得磁場的中心與第一組過孔626中的每個過孔和第二組過孔628中的每個過孔等距。由於如圖所示磁場延伸通過電感620，因此與實現在堆疊有IPD的一個或者多個裸片中的有源器件有更少的干擾。
圖15示出了另一多匝3D電感640。電感640包括第一組(或者系列)導體642、第二組(或者系列)導體644、第一組(或者系列)過孔646和第二組(或者系列)過孔648。電感640類似於圖13至圖14的電感620，但是導體642、644的第一連續對之間的角度650不與導體642、644的第二連續對之間的角度652對稱。由於該缺乏對稱性，由電感640生成的磁場或者磁場的中心(由箭頭654表示)並不在平行於電感640的x軸(或者中心線)656的方向上延伸。作為結果，磁場朝向第一組過孔646中的一些過 孔延伸。
圖16至圖17示出了具有交錯環路的多匝3D電感670。電感670包括第一組導體672、第二組導體674、第一組過孔676和第二組過孔678。第一組導體672可以被實現在IPD的第一層中。過孔676、678可以被實現在IPD的襯底中。第二組導體674可以被實現在IPD的第二層中。襯底可以被佈置在第一層和第二層之間。
第二組導體674包括第一部分(或者構件)680和第二部分(或者構件)682。第一部分680可以平行于彼此並且平行於第一組導體672延伸。第二部分682可以平行於彼此並且遠離第一部分680並且朝向第二組過孔678中的對應過孔(下文稱為第三過孔)延伸。
第一組過孔676可以平行于彼此並且平行於第二組過孔678延伸。第一組過孔676包括第一過孔684和第二過孔686。第一組(或者系列)過孔676中的每隔一個過孔是第一過孔684之一。第二過孔686與第一過孔674偏移。第二組過孔678包括第三過孔688和第四過孔690。第二組(或者系列)過孔678中的每隔一個過孔是第三過孔688之一。第三過孔688與第四過孔690偏移。過孔676、678和導體672、674的偏移(或者交錯)位置提供交錯環路。環路中的每個環路具有過孔676、678和導體672、674中的每個的相應的一個。這允許環路被更靠近彼此而定位以節省IPD中的空間。導體672、674和過孔676、678的更靠近的定位提供電感670的元件之間的增加的磁耦合。這允許更小尺寸的電感被構建具有與更大電感相同的電感量，其中更大電感具有比更小電感更大的電感元件(例如，導體和/或過孔)之間的節距。
圖18至圖19示出了具有導體702、704和過孔706、708的電感700。第一組導體702可以被實現在IPD的第一層中。第二組導體704可以被實現在IPD的第二層中。過孔706、708可以被實現在IPD的襯底中。襯底可以被佈置在第一層和第二層之間。
導體702中的鄰近導體之間的節距和導體704中的鄰近導體之間的節距都小於過孔706中的鄰近過孔之間的節距和過孔708中的鄰近過孔之間的節距。第一組導體706具有端部構件710和中心構件712。端部構件710背離過孔706、708中的對應的過孔並且朝向中心構件712延伸。中心構件712更靠近中心線714，該中心線714平行於電感的y軸延伸。中心構件712可以平行於中心線714延伸。
第二組導體704具有第一端部構件716、中心構件720和第二端部構件722。第一端部構件716中的鄰近端部構件之間的節距、中心構件720中的鄰近中心構件之間的節距以及第二端部構件722中的鄰近端部構件之間的節距可以相同和/或可以與第一組導體702中的鄰近導體之間的節距相同。電感700的配置提供比在鄰近導體和鄰近過孔之間具有相同節距的電感改善的品質因數Q。
圖20至圖21示出了具有“鋸齒”配置的電感730。電感730包括第一組導體732、第二組導體734、第一組過孔736和第二組過孔738。第一組導體732可以被實現在IPD的第一層中。第二組導體734可以被實現在IPD的第二層中。過孔736、738可以被實現在IPD的襯底中。襯底可以被佈置在第一層和第二層之間。電感730類似於圖13至圖14的電感620，但過孔736、738具有比過孔626、628更小的直徑。因此，過孔736、738的半徑小 於導體732、734的端部的半徑。第一組導體732提供第一方向上的磁場(由箭頭740指出)。第二組導體734提供第二方向上的磁場(由箭頭742指出)。組合的磁場提供第三方向上的得到的磁場(由箭頭744指出)。
圖22示出了單匝3D巴倫750的透視圖。本文所公開的巴倫可以被稱為變壓器。術語“單匝”意指單個輸入環路和單個輸出環路。巴倫750包括具有輸入752、第一導體754、第二導體756、第三導體757和第一過孔758的輸入環路。巴倫750還包括具有輸出760、第四導體762、第五導體764、第六導體765和第四過孔766的輸出(或者第二)環路。輸出環路被緊密地磁耦合到輸入環路。巴倫750還包括中心抽頭768。導體754、756、762、764在(i)過孔758和(ii)過孔766之間延伸。第一導體754和第三導體757與第二導體756重疊。第四導體762與第五導體764和第六導體765重疊。
第四導體762可以被實現在IPD的第一層中。第一導體754和第三導體757可以被實現在IPD的第二層中。過孔758、766可以被實現在IPD的襯底中。第二導體756可以被實現在IPD的第三層中。導體764、765可以被實現在IPD的第四層中。襯底可以被佈置在第二層和第三層之間。
圖23至圖24示出了多匝3D巴倫770。巴倫770包括由交叉774連接的多個環路對772。環路對772中的每個環路對對應于巴倫770的匝並且包括輸入環路和輸出環路。環路類似于圖22的單匝3D巴倫750的環路。每個環路對通過交叉774中的兩個交叉連接到鄰近的環路對。交叉774中的每個交叉包括跨越彼此但不接觸彼此的兩個導體(例如，導體776、778)。交叉774的導體被連接到第一環路對和與第一環路對鄰近的環路對的相應的導體。交叉774中的每個交叉的導體可以被實現在不同層中。交叉774中的每 個交叉中的導體之一(例如，導體778)可以被實現在與環路對的對應的導體相同的層中。交叉774中的每個交叉的導體(例如，778)中的另一個導體可以被實現在與環路對的對應的導體不同的層中。導電元件可以被佈置在交叉774中的每個交叉的一個導體和環路對的對應的導體之間。作為示例，導電元件780可以被佈置在導體776和對應的導體782、784之間。
圖25至圖26示出了具有8字形配置的單匝3D巴倫800。巴倫800包括輸入802和輸出804。輸入802具有第一對應的8字形結構805，其包括對應的過孔806和導體808。輸出804具有第二對應的8字形結構807，其包括對應的過孔810和導體812。圖27示出了圖25的單匝3D巴倫800的等效電路的表示。巴倫800具有輸入802、輸出804、第一8字形結構805和第二8字形結構807。第一8字形結構805的環路中的渦電流處於相反方向。作為結果，在第二8字形結構807的環路中的每個環路中由於干擾導致的感應的電流被最小化和/或抵消。這提供與其他附近電感的隔離。
為了增加電感，在圖28至圖29、圖33至圖34和圖37至圖38的以下結構中提供附加的環路。這允許這些結構的高頻應用使用。例如，這些結構可以被使用在蜂窩應用中，其中發射2-3千兆赫(GHz)信號。
圖28至圖29示出了具有8字形配置的多匝3D巴倫820。該巴倫具有兩個8字形結構822、824，其中8字形結構822、824中的每個結構的每個環具有多個環路。如本文所使用的，環指代輸入端子或者輸出端子之間的單個連續連接。每個環可以包括導體、過孔和一個或者多個環路。第一8字形結構822包括被示出用於IPD的下層的導體。第二8字形結構824包括被示出用於IPD的上層的導體。IPD的襯底包括過孔826，過孔826被佈置在 下層和上層之間。第一8字形結構822還包括在巴倫820的第一端部處的輸入830和第一交叉832。第二8字形結構824包括在巴倫820的第二端部處的輸出834和第二交叉836。
圖30至圖31示出了具有8字形配置的單匝3D組合器840。組合器840包括兩組輸入842、844和一組輸出846。對應於輸出846的導體和過孔共同地提供具有交叉847的8字形結構848。組合器840還包括中心抽頭849。圖32A示出了圖30的單匝3D組合器的等效電路850的表示。對應於組合器840的第一組輸入842的導體和過孔具有電感表示L1。對應於組合器840的第二組輸入844的導體和過孔具有電感表示L2。對應於組合器840的輸出846的導體和過孔具有電感表示L3和L4。圖32B示出了圖30的單匝3D組合器840的8字形表示。如圖所示，組合器840包括第一8字形結構848。對應於輸入842的導體和過孔提供第一環路850。對應於輸入844的導體和過孔提供第二環路852。
圖33至圖34示出了具有8字形配置的多匝3D組合器860。組合器860包括第一組輸入862、第二組輸入864和一組輸出866。第一組輸入862被連接到第一環888。第二組輸入864被連接到第二環890。輸出866被連接到具有兩個環894、896和交叉898的8字形結構892。
組合器860類似於圖30至圖31的組合器840，然而組合器860包括多個匝。作為結果，8字形結構892的環894、896中的每個環包括多個環路。此外，連接到輸入862、864的環888、890中的每個環具有多個環路。
圖35至圖36示出了包括三組輸入902、904、906和單組輸出908的單匝3D組合器900。因此，組合器900包括三個輸入電感和三個輸出電 感。輸出電感經由交叉910、912串聯連接並且具有一組輸出908。
圖37至圖38示出了具有三組輸入932、934、936和一組輸出938的多匝3D組合器930。因此，組合器930包括三個輸入電感和三個輸出電感。輸出電感經由交叉940、942串聯連接並且具有一組輸出938。組合器930中的每個環具有含相應交叉的多個環路。
圖39至圖40示出了具有多垂直磁場的靜電放電電感1000。電感1000包括第一組過孔1002和第一組導體1004，其提供第一組環路1006。電感1000還包括第二組過孔1008和第二組導體1010，其提供第二組環路1012。第一組環路1006提供第一磁場(由箭頭1014指出)。第二組環路1012提供第二磁場(由箭頭1016指出)。第一組導體1004中的第一導體在與第二組導體1010中的第一導體垂直的方向上延伸。第一組導體1004中的第二導體在與第二組導體1010中的第二導體垂直的方向上延伸。
圖41至圖42示出了堆疊的3D巴倫1020，其包括兩個電感1022、1024。第一電感1022可以是初級線圈，並且第二電感1024可以是次級線圈。第一電感1022中的每個環路可以與第二電感1024的對應的環路對準並且在其中。第一電感1022在第二電感1024內。第一電感1022包括第一組導體1026、第一過孔1028和第二組導體1030。第二電感1024包括第三組導體1032、第二過孔1034和第四組導體1036。第一組導體1026與第三組導體1032重疊。第二組導體1030與第四組導體1036重疊。第一組導體1026、第二組導體1030、第三組導體1032和第四組導體1036可以在IPD的相應的層中。過孔1028、1034可以被實現在導體1030、1032的層之間的IPD的襯底中。過孔1028中的每個過孔可以與過孔1034中的相應的過孔對準。導體1026、 1030中的每個導體可以與導體1032、1036中的每個導體對準。導體1032中的每個導體延伸越過過孔1028中的兩個過孔。導體1036中的每個導體延伸在過孔1028中的每個過孔之下。
圖43示出了包括兩個電感1052、1054的雙環路3D巴倫1050。第一電感1052可以是初級線圈並且被示出在圖44和圖46中。第二電感1054可以是次級線圈並且被示出在圖45和圖47中。第一電感1052的環路與第二電感1054的環路交替，使得第一電感1052的每隔一個環路在第二電感1054的每隔一個環路中。第二電感1054的剩餘的每隔一個環路在第一電感1052中的剩餘的每隔一個環路內。電感1052、1054在交叉1056、1058處跨越彼此。交叉1056可以在對應的IPD的上層中，並且交叉1058可以在IPD的下層中。雖然巴倫1050具有兩個以上的環路，但是由於巴倫1050的交替的內部和外部環路配置，巴倫1050被稱為雙環路巴倫。巴倫1050是全差分巴倫。
圖48至圖49示出了包括兩個8字形結構1072、1074的漢堡式巴倫1070。8字形結構1072包括環路1076、1078和過孔1079。8字形結構1074包括環路1080、1082和過孔1083。環路1076被堆疊在環路1080上並且與環路1080對準。環路1080被堆疊在1082上並且與1082對準。環路1076、1080的部分可以被堆疊在環路1078、1082的部分之上並且可以與其對準，如圖所示。環路1076、1078、1080、1082中的每個環路可以被實現在IPD的相應的層中。過孔1079、1083可以被實現在IPD的襯底中。環路1076具有輸入1086。環路1080具有輸出1088。圖50是漢堡式巴倫1070的8字形表示的平面示意圖。如圖50所示，漢堡式巴倫1070包括8字形結構1072、1074，其中環 路1080和1082被表示為分別定位在環路1076、1078中。
圖51示出了漢堡式功率組合器或者分離器1100(下文稱為漢堡式功率組合器但是可以操作為分離器)。圖52示出了漢堡式功率組合器1100的8字形表示的平面示意圖。漢堡式功率組合器具有2組輸入1102、1104和一組輸出1106。輸入1102、1104具有對應的環路1108、1110。環路1108具有中心抽頭1111。輸出1106被連接到具有環路1114、1116和過孔1118的8字形結構1112。在圖52中，8字形結構1112的環路1114、1116被表示為分別定位在環路1108、1110中。
圖53至圖54示出了具有多個8字形結構的漢堡式功率組合器或者分離器1130(下文稱為漢堡式功率組合器但是可以操作為分離器)。圖55示出了漢堡式功率組合器1130的平面示意圖。漢堡式功率組合器1130含有具有8字形配置的多個電感。漢堡式功率組合器1130包括兩組輸入1132、1134和一組輸出1136。輸入1132、1134具有對應的8字形結構1138、1140。輸出1136具有含對應的上環路1144和下環路1145的對應的8字形結構1142。上環路之一具有兩個導體1146、1148。下環路1145經由交叉1150連接，交叉1150包括連接下環路1145的導體的交叉導體1152。導電元件1154可以被佈置在下環路1145和交叉導體1152之間，並且將下環路1145連接到交叉導體1152。導體1156和1158經由交叉導體1160連接，交叉導體1160在交叉導體1152之下延伸並且不接觸交叉導體1152。絕緣層可以被佈置在(i)交叉導體1152與(ii)導體1156、1158和交叉導體1160之間。在圖55中，8字形結構1138、1140的環路被表示為定位在8字形結構1142的環路中。
圖56示出了漢堡式巴倫1200。圖57示出了類似於圖43至圖47 的雙環路3D巴倫的雙環路3D巴倫1202的類型。圖58示出了包括漢堡式巴倫1200和雙環路3D巴倫1202的3D混合巴倫1204。漢堡式巴倫1200的環路由雙環路3D巴倫1202的電感延伸。漢堡式巴倫1200包括8字形結構1210、1211。8字形結構具有輸入1212和環路1214、1216。8字形結構具有輸出1220和環路1222、1224。環路1224具有與雙環路3D巴倫1202的第一電感的輸入1228連接的導體1226。環路1216具有與雙環路3D巴倫1202的第二電感的輸出連接的導體1230。
圖59至圖60示出了可以被配置為定向耦合器或者巴倫的無源器件1250。無源器件1250包括第一端部導體1252、第一交叉導體1254、過孔的兩個輸入組1256、1258、兩組中間導體1260、1262、過孔的兩個輸出組1264、1266、第二交叉導體1268和第二端部導體1270。兩個導電路徑由無源器件1250的元件提供。路徑中的每個路徑具有電感。電感之一可以被用作輸入電感並且向另一電感轉移能量，該另一電感可以被用作輸出電感。導電路徑中的每個路徑包括元件1252、1254、1256、1258、1260、1262、1264、1266、1268、1270中的對應的元件。導電路徑中的每個路徑包括過孔1256、1258、1264、1266中的每個過孔之一以及導體1260和1262中的每個導體之一，使得路徑中的每個路徑包括4個過孔和2個中間導體。過孔1258、導體1262和過孔1264被佈置在導體1260之下，並且在過孔1256和過孔1266之間。
當無源器件1250被配置為定向耦合器時，導體1252、1254、1260、1262、1268和1270的寬度比被配置為巴倫時更大。示例寬度W在圖60中示出。
在本公開中所描述的無線通訊可以完全或者部分按照IEEE標準802.11-2012、IEEE標準802.16-2009、IEEE標準802.20-2008和/或藍牙®核心規範v4.0進行。在各種實施方式中，藍牙®核心規範v4.0可以由藍牙核心規範附錄2、3或4中的一個或者多個進行修改。在各種實施方式中，IEEE 802.11-2012可以由草案IEEE標準802.11ac、草案IEEE標準802.11ad和/或草案IEEE標準802.11ah補充。
前述描述在本質上是說明性的並且絕不旨在限制本公開、其應用或者使用。本公開的廣泛教導可以以各種形式實現。因此，雖然本公開包括特定示例，但是本公開的真實範圍不應當被如此限制，因為在研究了附圖、說明書和以下申請專利範圍之後，其他修改將變得顯而易見。如本文所使用的，短語A、B和C中的至少一個應當被解釋為意指邏輯(A OR B OR C)，其中使用非排他性邏輯OR，並且不應當被解釋為意指“A中的至少一個、B中的至少一個和C中的至少一個”。應當理解在不改變本公開的原理的情況下，方法內的一個或者多個步驟可以以不同的順序(或並行地)執行。
在本申請中，包括以下定義，術語“模組”或者術語“控制器”可以用“術語”電路代替。術語“模組”可以指代、是其一部分或者包括：專用積體電路(ASIC)；數位、類比或者混合類比/數位分立電路；數位、類比或者混合類比/數位積體電路；組合邏輯電路；現場可程式設計閘陣列(FPGA)；執行代碼的處理器電路(共用、專用或者群組)；存儲由處理器電路執行的代碼的記憶體電路(共用、專用或者群組)；提供所描述的功能性的其他合適的硬體元件；或者上述中的一些或者全部諸如在片上 系統中的組合。
模組可以包括一個或者多個介面電路。在一些示例中，介面電路可以包括被連接到局域網(LAN)、網際網路、廣域網路(WAN)或其組合的有線或者無線介面。本公開的任何給定模組的功能性可以分佈在經由介面電路連接的多個模組之間。例如，多個模組可以允許負載均衡。在進一步的示例中，伺服器(也稱為遠端或者雲)模組可以代表用戶端模組完成一些功能性。
如上文所使用的，術語代碼可以包括軟體、固件和/或微代碼，並且可以指代程式、常式、函數、類、資料結構和/或物件。術語共用處理器電路包含執行來自多個模組的一些或者全部代碼的單個處理器電路。術語群組處理器電路包含如下處理器電路，所述處理器電路與附加的處理器電路結合執行來自一個或者多個模組的一些或者全部代碼。對多個處理器電路的引用包含在分立裸片上的多個處理器電路、在單個裸片上的多個處理器電路、單個處理器電路的多個核心、單個處理器電路的多個執行緒或者以上的組合。術語共用記憶體電路包含存儲來自多個模組的一些或者全部代碼的單個記憶體電路。術語群組記憶體電路包含如下記憶體電路，所述記憶體電路與附加的記憶體結合存儲來自一個或者多個模組的一些或者全部代碼。
術語記憶體電路是術語計算機可讀介質的子集。如本文所使用的，術語計算機可讀介質不包含傳輸通過介質(諸如在載波上)的瞬態電或者電磁信號；術語計算機可讀介質可以因此被認為是有形的和非瞬態的。非瞬態有形計算機可讀介質的非限制性示例是非易失性記憶體電路(諸 如快閃記憶體電路、可讀寫可程式設計唯讀記憶體電路或者遮罩唯讀記憶體電路)、易失性記憶體電路(諸如靜態隨機存取記憶體電路或者動態隨機存取記憶體電路)、磁存儲介質(諸如類比或者數位磁帶或者硬碟驅動器)和光存儲介質(諸如CD、DVD、或者藍光光碟)。
在本申請中所描述的裝置和方法可以由專用計算機部分地或者完全實現，專用計算機是通過配置通用計算機創建以執行實施在計算機程序中的一個或者多個特定功能。上文所描述的功能塊、流程圖元件和其他元件用作軟體說明書，其可以通過技術人員或者程式師的日常工作被轉化為計算機程序。
計算機程序包括被存儲在至少一個非瞬態有形計算機可讀介質上的處理器可執行指令。計算機程序也可以包括或者依賴於所存儲的資料。計算機程序可以包含與專用計算機的硬體交互的基本輸入/輸出系統(BIOS)、與專用計算機的特定設備交互的裝置驅動程式、一個或者多個作業系統、使用者應用、後臺服務、後臺應用等。
計算機程序可以包括：(i)待解析的描述性文本，諸如HTML(超文字標記語言)或者XML(可延伸標記語言)、(ii)彙編代碼、(iii)由編譯器從原始程式碼生成的目標代碼、(iv)用於由解譯器執行的原始程式碼、(v)用於由即時編譯器編譯和執行的原始程式碼、等等。僅作為示例，可以使用來自包括C、C++、C#、Objective C、Haskell、Go、SQL、R、Lisp、Java®、Fortran、Perl、Pascal、Curl、OCaml、Javascript®、HTML5、Ada、ASP(動態伺服器頁面)、PHP、Scala、Eiffel、Smalltalk、Erlang、Ruby、Flash®、Visual Basic®、Lua和Python®的語言的語法來編寫原始程 式碼。
在申請專利範圍中闡述的元件中的任何元件都不旨在作為功能性限定(means-plus-function)元件，除非元件使用短語“用於……的裝置”，或者在方法請求項的情況下使用“用於……的操作”或者“用於……的步驟”進行明確闡述。
200‧‧‧鍵合線封裝
202‧‧‧集成無源器件(IPD)
204‧‧‧裸片
206‧‧‧引線框架
208‧‧‧第一焊盤
210‧‧‧印刷電路板(PCB)
212‧‧‧中間層
214‧‧‧第一襯底
216‧‧‧第二襯底
218‧‧‧第一金屬化層
220‧‧‧第二金屬化層
230‧‧‧過孔
231‧‧‧電感
232‧‧‧柱
233‧‧‧箭頭
236‧‧‧焊盤
237‧‧‧絕緣材料
240‧‧‧焊盤
242‧‧‧鍵合線

Claims (32)

  1. 一種電路，包括：裸片，包括第一襯底和至少一個有源器件；集成無源器件，包括第一層、第二襯底、第二層和電感，其中所述電感包括多個過孔，其中所述多個過孔被實現在所述第二襯底中，並且其中所述電感被實現在所述第一層、所述第二襯底和所述第二層上，並且其中所述第二襯底的每單位面積的電阻率大於所述第一襯底的每單位面積的電阻率；以及第三層，被佈置在所述裸片和所述集成無源器件之間，其中所述第三層包括多個柱，其中所述多個柱將所述電感的端部分別連接到所述至少一個有源器件，其中所述裸片、所述集成無源器件和所述第三層相對於彼此佈置以形成堆疊。
  2. 如請求項1所述的電路，其中所述電感的所述端部被連接到所述至少一個有源器件中的同一有源器件。
  3. 如請求項1所述的電路，其中所述電感的所述端部被連接到所述至少一個有源器件中的不同的有源器件。
  4. 如請求項1所述的電路，其中所述電感包括：第一過孔；第二過孔；第一導體，被實現在所述第一層中，並且將所述第一過孔連接到所述第二過孔；以及 第二導體，被實現在所述第二層中。
  5. 如請求項1所述的電路，其中所述電感包括：第一組過孔；第二組過孔；第一組導體，被實現在所述第一層中並且將所述第一組過孔分別連接到所述第二組過孔；以及第二組導體，被實現在所述第二層中並且將所述第一組過孔分別連接到所述第二組過孔。
  6. 如請求項5所述的電路，其中：所述第一組導體和所述第二組導體被配置使得所述電感的所述導體的連續對之間的多個角度是對稱的；所述多個角度包括第一角度和第二角度；所述第二角度與所述第一角度關於所述電感的中心線相對；所述導體的每個連續對包括所述第一組導體中的導體之一和所述第二組導體中的導體之一；所述第一角度與所述第二角度對稱，使得在所述第一組過孔和所述第二組過孔之間並且在所述第一組導體和所述第二組導體之間延伸通過所述電感的中心的磁場的中心與所述第一組過孔中的每個過孔和所述第二組過孔中的每個過孔等距離。
  7. 如請求項5所述的電路，其中所述第一組導體與所述第二組導體平行並且相對地延伸。
  8. 如請求項5所述的電路，其中： 所述第二組導體中的每個導體包括第一部分和第二部分；所述第一部分平行于彼此並且平行於所述第一組導體延伸；以及所述第二部分中的每個部分平行於彼此延伸而並不平行於所述第一組導體延伸。
  9. 如請求項8所述的電路，其中所述第一組導體中的一些導體在所述第二組過孔的對應對之間延伸。
  10. 如請求項8所述的電路，其中：所述第一組過孔包括第一系列過孔和第二系列過孔；所述第二系列過孔與所述第二系列過孔偏移；所述第二組過孔包括第三系列過孔和第四系列過孔；所述第三系列過孔與所述第四系列過孔偏移；以及所述第二組導體的所述第二部分中的每個部分將所述第二組導體的所述第一部分之一連接到所述第三系列過孔之一。
  11. 如請求項1所述的電路，包括巴倫，其中：所述電感是第一電感；所述巴倫包括所述多個過孔、所述第一電感、第二電感、第一組導體和第二組導體；所述多個過孔包括第一過孔和第二過孔；所述第一電感包括所述第一過孔和所述第一組導體；以及所述第二電感包括所述第二過孔和所述第二組導體。
  12. 如請求項11所述的電路，其中：所述第一組導體中的一些導體被實現在所述第一層上； 所述第一組導體中的一些導體被實現在所述第二層上；所述第二組導體中的一些導體被實現在所述第一層上；以及所述第二組導體中的一些導體被實現在所述第二層上。
  13. 如請求項11所述的電路，其中所述巴倫是單匝巴倫，使得：所述第一電感僅包括單個環路；以及所述第二電感僅包括單個環路。
  14. 如請求項11所述的電路，其中：所述第一組導體中的每個導體和所述第二組導體中的每個導體在所述第一過孔和所述第二過孔之間延伸；以及所述第一組導體分別與所述第二組導體重疊。
  15. 如請求項14所述的電路，其中：所述第一層包括第一子層和第二子層；所述第二層包括第三子層和第四子層；所述第一組導體包括第一導體和第二導體；所述第二組導體包括第三導體和第四導體；所述第一導體被實現在所述第一子層中；所述第三導體被實現在所述第二子層中；所述第二導體被實現在所述第三子層中；以及所述第四導體被實現在所述第四子層中。
  16. 如請求項11所述的電路，其中所述巴倫是多匝巴倫，使得：所述第一電感包括多個環路；以及所述第二電感包括多個環路。
  17. 如請求項16所述的電路，其中：所述巴倫包括多個交叉；所述多個交叉被連接到所述第一組導體和所述第二組導體；以及所述多個交叉中的兩個交叉在所述巴倫的所述匝中的每個連續對之間延伸。
  18. 如請求項11所述的電路，其中所述巴倫是單匝8字形巴倫。
  19. 如請求項11所述的電路，其中所述巴倫是多匝8字形巴倫。
  20. 如請求項19所述的電路，其中：所述第一電感包括第一交叉、第一組環路和第二組環路；以及所述第二電感包括第二交叉、第三組環路和第四組環路。
  21. 如請求項20所述的電路，其中所述第一過孔平行於所述第二過孔延伸。
  22. 如請求項11所述的電路，包括混合電路，所述混合電路包括：所述巴倫，其中所述巴倫是第一巴倫；以及第二巴倫，被連接到所述第一巴倫，其中所述第一巴倫和所述第二巴倫共同具有單個差分輸入和單個差分輸出。
  23. 如請求項1所述的電路，包括組合器，其中：所述電感是第一電感；所述組合器包括所述多個過孔、所述第一電感、第二電感、第三電感、第一組導體、第二組導體和第三組導體；所述多個過孔包括第一過孔、第二過孔和第三過孔；所述第一電感包括所述第一過孔和所述第一組導體；所述第二電感包括所述第二過孔和所述第二組導體；以及 所述第三電感包括所述第三過孔和所述第三組導體。
  24. 如請求項23所述的電路，其中所述組合器是單匝8字形組合器。
  25. 如請求項24所述的電路，其中所述組合器是多匝8字形組合器。
  26. 如請求項25所述的電路，其中所述組合器包括：僅兩個差分輸入，分別經由所述第一電感和所述第二電感實現；以及所述第三電感，僅包括單個交叉。
  27. 如請求項25所述的電路，其中所述組合器包括：多個輸入，由所述第一電感、所述第二電感和所述第三電感實現；以及第四電感，包括多個交叉。
  28. 如請求項23所述的電路，其中：所述組合器包括多個環路；以及所述多個環路被堆疊、與彼此重疊並且在所述集成無源器件的相應的層上。
  29. 如請求項23所述的電路，其中：所述第一電感包括第一環路；所述第二電感包括第二環路；所述第三電感包括第三環路和第四環路；所述第一環路被堆疊在所述第三環路上；以及所述第四環路被堆疊在所述第二環路上。
  30. 如請求項23所述的電路，其中所述組合器是8字形功率組合器，使得：所述第一電感包括第一環路和第二環路；所述第二電感包括第三環路和第四環路； 所述第三電感包括第一對環路和第二對環路；所述第一對環路分別被堆疊在所述第一環路和所述第二環路上；以及所述第二對環路分別被堆疊在所述第三環路和所述第四環路上。
  31. 一種形成電路的堆疊的方法，所述方法包括：提供裸片，所述裸片包括第一襯底和至少一個有源器件；提供集成無源器件，所述集成無源器件包括第一層、第二襯底、第二層和電感，其中所述電感包括多個過孔，其中所述多個過孔被實現在所述第二襯底中，並且其中所述電感被實現在所述第一層、所述第二襯底和所述第二層上，並且其中所述第二襯底的每單位面積的電阻率大於所述第一襯底的每單位面積的電阻率；將第三層佈置在所述裸片和所述集成無源器件之間，其中所述第三層包括多個柱，其中所述多個柱將所述電感的端部分別連接到所述至少一個有源器件；以及將所述裸片、所述集成無源器件和所述第三層相對於彼此佈置以形成所述堆疊。
  32. 如請求項31所述的方法，進一步包括提供組合器，其中所述組合器包括所述電感。
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