JP4141881B2 - 集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路に関するものであり、特にＲＦ周波数領域での電磁的カップリングを考慮すべき集積回路に関するものである。
【０００２】
【従来の技術】
システムオンチップ（ＳＯＣ）は、一つのチップ内に、デジタル、アナログ、高周波等からなる複数の信号や回路を集積化されたものである。今、図１１に示すように、これらの回路ブロックの相互作用、特にシリコン基板を通ってアナログ回路やＲＦ回路にカップリングするデジタルスイッチングノイズは、デバイス特性を低下させる。このようなデジタルスイッチングノイズの基板を介してのカップリングの低減に対し、深いＮウェルを用いることがＣＭＯＳ混載デバイス設計においては、良く知られている。しかしながら、ＲＦ回路が同一チップに集積化された場合、ＲＦ回路ブロック間（基板を介する電気的カップリングと基板より上方の磁気的カップリング）の干渉が関係するようになる。ＲＦカップリングの程度は、使用する周波数と共に増加する。更に、スパイラルインダクタのような大きな面積を有するＲＦ受動素子では、シリコン基板と受動素子間、および隣接するデバイスと容易くカップリングしてしまう。例えば、Ｌｏｗ ＮｏｉｓｅＡｍｐｌｉｆｉｅｒ（ＬＮＡ）の入力と、１．５ＧＨｚのＲＦ周波数で動作するＶＣＯとがカップリングすると、ＶＣＯの大きな信号（典型的には〜１Ｖ）により、アンテナ信号（一般的には数マイクロＶ）を検知するための感度が低下してしまう。
【０００３】
スパイラルインダクタ−スパイラルインダクタ間カップリングのように、ＲＦデバイス同士のカップリングの影響を抑えるために、下記に示すいくつかの技術が提案されている。
（１）干渉するデバイス間のスペースを大きくとる技術。
（２）スパイラルインダクタ下方にパターン化した接地シールド層を配置する技術（非特許文献１）。
（３）Ｄｅｅｐ Ｔｒｅｎｃｈ Ｇｕａｒｄ技術（非特許文献２）。
（４）少なくとも３面において信号線を囲うようなＦａｒａｄａｙ ｃａｇｅ によって金属配線のシールド技術（特許文献１）。
（５）金属配線を囲う金属ｃａｇｅシールド技術（特許文献２）。
【０００４】
なお、この目的は金属シールド構造により回路ブロックの金属接続線との容量結合を減少させることにあり、それらのシールド構造は、ＧＮＤに接続されている。この従来例の構造（EMC EXPO 1996）は、本質的にＰＣＢに用いられる技術（回路間をアイソレーションし、かつＥＭＩを減少させる技術）（非特許文献３）と類似している。
【０００５】
【特許文献１】
米国特許第６３０７２５２号明細書（公開日平成１３年１０月２３日）
【０００６】
【特許文献２】
特開平１０−２５６２５０号公報（公開日平成１０年９月２５日）
【０００７】
【非特許文献１】
“On-Chip Spiral Inductors with Patterned Ground Shields for Si-Based RF IC's”、IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.33, No.5, May 1998, pp.743-752
【０００８】
【非特許文献２】
“Deep Trench Guard Technology to Suppress Coupling between Inductors in Silicon RF ICs”、2001 IEEE
【０００９】
【非特許文献３】
“FUTURE EMC TRENDS IN PC BOARD DESIGN”、昭和６１年６月１６日〜１９日、EMC EXPO 1996、インターネット＜ＵＲＬ：http://www.blackmagic.com/ses/bruceg/EMC/futurePCB.html＞
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した方法では次のような問題を有している。
【００１１】
干渉するデバイス間の大きなスペースは、チップサイズ及びコストの増大を招く。
【００１２】
スパイラルインダクタの下方にパターン化されたＧＮＤシールドの配置は、スパイラルインダクタのＱファクタを低下させる。更に、この技術はＲＦ周波数帯域では効果があるが（基板を介してのカップリング低減）、電磁的カップリング（基板上部の磁気カップリング）を抑制するには効果がない。
【００１３】
また、非特許文献２の技術は、通常のＣＭＯＳプロセスと互換性がなく、結果的に高価なプロセスとなる。
【００１４】
また、特許文献１の技術は、金属配線に対してノイズを防止するものである。そのため、特許文献１や特許文献２に記載された技術は、金属線をシールドはするが、シリコン基板から／或いはシリコン基板を通ってくるピックアップノイズやカップリングノイズを抑圧することができない。
【００１５】
さらに、これらの何れの技術もカップリングを増幅するような活性なトランジスタとの相互作用を扱っていない。例として、図１２はスパイラルインダクタと隣接するトランジスタからなるテストパターンを示している。信号がスパイラルインダクタに印加された時、理想的には如何なるカップリングもしないで、トランジスタのドレインで測定される信号は、０であるべきである。
【００１６】
しかしながら、図１３から明らかなように、入出力間の結合度（Ｓ２１）と周波数の関係は、明らかにカップリングしていることを示している。トランジスタがＯＦＦ（Ｉｄ＝０）の場合においてさえも、まだ基板側のパス経路によるカップリングのため、高周波領域で入出力結合度が増加しているのが分かる。
【００１７】
一方、トランジスタがＯＮの場合には、信号はスパイラルインダクタとトランジスタのゲートラインとの電磁的カップリングにより、信号が転送されてしまう。
【００１８】
混載信号ＩＣにおいて、Ｄｅｅｐ Ｎウェル技術は、一般的にシリコン基板を通るデジタルノイズカップリングを抑圧するのに用いられる。このようにＤｅｅｐ Ｎウェル技術は、図１２に示すスパイラルインダクタとトランジスタ構造に適用され、入出力間結合度Ｓ２１の値は、図１４に示すように、おおよそ５ｄｂ程度減少させる効果はあるが、ＲＦ ＬＮＡのようなシビアな応用デバイスに対しては、まだまだ十分でない。
【００１９】
本発明は、上記問題点に鑑みなされたものであり、その目的は、標準ＩＣプロセスと互換性があり、電磁的や基板を介するカップリングノイズを低減することができる集積回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る集積回路は、積層した金属配線層が電磁アイソレーション構造を形成し、前記金属配線層は金属配線層間の複数のビアによって互いに接続され、前記各金属配線層がビアにより接続されることにより積層構造の金属フェンスが形成され、前記金属フェンスは、対象素子を取り囲むように配置されると共に、電磁波のＳｋｉｎ ｄｅｐｔｈをδとし、ｃを光速とし、集積回路の動作周波数をｆとし、金属フェンス領域の横方向寸法をｄとし、金属フェンスの取り囲み線幅をＷＦとし、ビア間隔をＬとし、信号の波長λ＝ｃ／ｆとするとき、ｄ≦λ／８、ＷＦ≧５δ、Ｌ≦λ／２０であることを特徴としている。
【００２１】
上記の構成により、電磁波のＳｋｉｎ ｄｅｐｔｈδ、金属フェンス領域の横方向寸法ｄ、金属フェンスの取り囲み線幅ＷＦ、ビア間隔Ｌ、信号の波長λ間の関係が規定される。
【００２２】
したがって、電磁的や基板を介するカップリングノイズを低減することができる。
【００２３】
また、本発明に係る集積回路は、上記の構成に加えて、金属フェンスの直下に、基板と同一導電型を有する第１拡散層からなるガードリンクを備え、前記ガードリンクは固定電位に接続されると共に、前記ガードリンクは、金属フェンスと電気的に分離されていることを特徴としている。
【００２４】
上記の構成により、基板と同一導電型を有する第１拡散層からなるガードリンクが金属フェンスの直下に備えられ、ガードリンクは固定電位に接続されると共に、金属フェンスと電気的に分離されている。したがって、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができる。
【００２５】
また、本発明に係る集積回路は、上記の構成に加えて、上記対象素子の下方に基板と接合するウェルを有することを特徴としている。
【００２６】
上記の構成により、ウェルが、上記対象素子の下方に基板と接合している。したがって、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができる。
【００２７】
また、本発明に係る集積回路は、上記の構成に加えて、上記対象素子の下方に、基板と同一導電型の第２拡散層を有し、前記第２拡散層は固定電位に接続されると共に、金属フェンスと電気的に分離されていることを特徴としている。
【００２８】
上記の構成により、基板と同一導電型を有する第２拡散層が金属フェンスの下方に備えられ、ガードリンクは固定電位に接続されると共に、金属フェンスと電気的に分離されている。したがって、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができる。
【００２９】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層の面積は、金属フェンスにより取り囲まれる面積と同等であることを特徴としている。
【００３０】
上記の構成により、第２拡散層の面積は、金属フェンスにより取り囲まれる面積と同等である。したがって、上記の構成による効果に加えて、より効率的に電磁的や基板を介するカップリングノイズを低減することができる。
【００３１】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層はサリサイド拡散層からなることを特徴としている。
【００３２】
上記の構成により、上記第２拡散層はサリサイド拡散層からなる。したがって、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができる。
【００３３】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層はサリサイド化されたポリシリコン層からなることを特徴としている。
【００３４】
上記の構成により、上記第２拡散層はサリサイド化されたポリシリコン層からなる。したがって、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができる。
【００３５】
また、本発明に係る集積回路は、上記の構成に加えて、上記金属フェンス構造を有する複数の素子において、その間は基板であることを特徴としている。
【００３６】
上記の構成により、上記金属フェンス構造を有する複数の素子において、その間は基板である。すなわち、該場所には拡散層を設けない。したがって、上記の構成による効果に加えて、拡散層を設ける必要を省いて、より効率的に電磁的や基板を介するカップリングノイズを低減することができる。
【００３７】
また、本発明に係る集積回路は、上記の構成に加えて、上記金属フェンス構造を有する素子において、他の金属フェンス構造を持たない素子との間は基板であることを特徴としている。
【００３８】
上記の構成により、上記金属フェンス構造を有する素子において、他の金属フェンス構造を持たない素子との間は基板である。すなわち、該場所には拡散層を設けない。したがって、上記の構成による効果に加えて、拡散層を設ける必要を省いて、より効率的に電磁的や基板を介するカップリングノイズを低減することができる。
【００３９】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図１０に基づいて説明すれば、以下の通りである。
【００４０】
本発明は集積回路における回路ブロックの電磁アイソレーションに関し、特にＲＦ周波数領域での電磁的カップリングを減らすためのより効果的な電磁アイソレーション構造を提示するものである。また、この構造は標準的なＣＭＯＳ、ＢｉＣＭＯＳ、或いはバイポーラプロセスに有効な技術である。以下に述べる構成例はすべて、高周波領域での電磁的カップリング及び基板クロストークを防止することができるものである。ここで、回路ブロックは、集積回路内で電磁界を発生させる素子（対象素子）としての、高周波デバイスであり、例えば、スパイラルインダクタ等の受動部品である。
【００４１】
本実施の形態に係る構成は、回路ブロック間、回路ブロックと相互接続配線間の電磁的カップリングを、接地した金属フェンスを用いることにより抑圧するものである。金属フェンスは全体が導体であり、ＶｄｄまたはＧＮＤなどの固定（一定）電位に金属配線により接続することができる。金属フェンスは金属配線層が積層されたものであり、ビアにより接続されている。また、金属フェンスは、回路ブロックを完全に或いは部分的に取り囲んでいる。シールド層、例えばＧＮＤ電位に接続されたＰ＋、Ｎ＋、Ｎウェル拡散層は、高周波での基板を経由するカップリングを抑圧する。更に、Ｄｅｅｐ Ｎウェルはトランジスタのバックゲートカップリングを抑圧するために、金属フェンスと組み合わせて用いることが可能である。
【００４２】
なお、以下に述べる構成例はすべて、公知の一般的なＳｉ-ＩＣプロセスで製造することができる。このため製造工程の説明は省略する。すなわち、本発明は、如何なる付加的な、或いはプロセス変形を必要としない。また、本発明の構造は、通常のＩＣプロセスにおける、金属配線層や拡散層の形成時において、そのパターンを工夫し正しく配置することによりなされる。
【００４３】
以下に、電磁的なアイソレーション構造の詳細を説明する。なお、以下の説明では４層金属プロセスを例に取り説明するが、如何なる金属配線層数に対しても適用可能であることはいうまでもない。
【００４４】
図１、及び図２は、それぞれ、本願発明の集積回路２１において、スパイラルインダクタを囲む電磁的な金属フェンス２０を示している。また、図３は、本願発明の一つである金属フェンス構造を詳細に図示している。そこでは、金属フェンスの直下、すなわち、金属フェンスの下方であって縦方向からみて金属フェンスと同じ位置に、シリコン製の基板１と同一導電型を有する拡散層からなるガードリンク３（第１拡散層）を備えている。そして、金属フェンスは全ての金属配線層５，７，９，１１を積層した形で使用され、このガードリンク３と同時に作用する。なお、図中、２は、素子分離領域を示している。素子分離領域２は、ＳｉＯ2を用いたＳｉプロセスの一般的な素子分離である。
【００４５】
また金属フェンス２０は、金属配線層で積層され、ビア６，８，１０によって垂直方向に互いに接続され、回路ブロックを全体的または部分的に取り囲んでいる。
【００４６】
図２の例では、金属フェンスはスパイラルインダクタ１２を取り囲んでいる。
【００４７】
また、金属フェンス１１と回路ブロックとしてのスパイラルインダクタ１２間の隙間ＳＦ（図２に記載）の値は、金属フェンスが取り囲んでいる回路ブロック（図２の場合はスパイラルインダクタ）の電気的特性を変化させないような値を選ぶことが重要である。即ち、上述した隙間ＳＦはアプリケーションに応じて決められることが必要であり、典型的にはＳＦ＞２５μｍである。また、幅ＷＦは金属フェンスの低抵抗化と電磁フィールドの影響を十分に減少できるように選ばれる。また、電磁的カップリングを抑制するための金属フェンスの有効性は、積層構造における金属フェンス幅及びビアの距離にも依存する。
【００４８】
基本的には、表皮深さ（どこまで電磁界が入り込むかの程度）をδとする。すなわち、δは、電磁波のＳｋｉｎ ｄｅｐｔｈ、つまり、電磁的カップリングの起こる、集積回路表面からの最大深さである。このとき、
式 δ＝｛ρ／（πμｆ）｝1/2
（ここで、ρは金属フェンスの抵抗率、μは透磁率、ｆは動作周波数：１〜５ＧＨｚ）であり、回路内の一番速い信号の波長が
λ＝ｃ／ｆ
であるならば、
金属フェンスの幅ＷＦ≧５δ、
ビアの間隔≦λ／２０
の条件を満足すれば、電磁的カップリングの影響がほぼなくなる。ここでｃは光速を表している。
【００４９】
なお、典型的な値として、ＡｌＣｕの材料を用い、厚さが０．６〜１．５μｍの場合には、ＷＦ＞５μｍが使用される。ＡｌＣｕ以外では、例えばＡｌＳｉ，Ａｌ，Ａｕ，Ｃｕ等が使用可能である。
【００５０】
本願の金属アイソレーションフェンスの効果が、図４に示されている。図１２と同一のテスト構造（即ち、金属フェンス２０によって取り囲まれたスパイラルインダクタを有する構造）に適用された。その結果、金属アイソレーションのない従来パターンと比較し、約２０ｄＢの入出力間結合度Ｓ２１の減少を達成することが可能となる。Ｓパラメータは電磁波の伝搬を基礎にしたもので、その中でＳ２１は今回のケースではアイソレーション（分離）を示す。Ｓ２１が低いほどアイソレーションが良く、基板クロストークの影響が小さいといえる。
【００５１】
金属フェンス全体の高さは、電磁界を発生する素子と同層以上の金属配線層とすればよい。また、層数は設計に沿って決定すればよく、また、一層の厚み、ビアの高さ、ビアの直径などはプロセスにより決定すればよい。
【００５２】
上記図１の構成において、積層される金属配線層の金属フェンスは適宜変更可能である。また、隣接する回路ブロックとの電磁的カップリングを減少させるためのフェンスの効果は、積層する金属配線層の数に依存する。
【００５３】
回路ブロックが高周波デバイスであって、基板との寄生容量により特性が劣化する等の理由から、もし、取り囲まれた回路ブロック、すなわち電磁界を発生する素子が最上層の金属配線層を用いて形成されている場合には、拡散層からなるガードリンク３やボトム金属配線層（最下層の金属配線層）を設けるよりも、金属フェンスとしては、最上層の金属配線層を設けたほうが効果的である。すなわち、金属フェンスに用いる金属配線層としては、電磁界を発生する素子と同層以上の金属配線層が必要である。図５は拡散層からなるガードリンク３やボトム金属配線層を使用しない金属アイソレーションフェンスの構造を示している。
【００５４】
図６は、上記のように最上層の金属配線層に二つのスパイラルインダクタを設けた場合に、二つのスパイラルインダクタ間の入出力間結合度Ｓ２１（ｄＢ）の実験結果を要約したものである。ここでは、二つのスパイラルインダクタは１００μｍ離されており、スパイラルインダクタの一つが、異なった金属配線層（第１金属配線層〜第４金属配線層）で作られた金属フェンスにより取り囲まれている。
【００５５】
なお、表面から遠い順に第１金属配線層、第２金属配線層、第３金属配線層、第４金属配線層である。基板に最も近い金属配線層が第１金属配線層である。「○」、「◎」はいずれも、金属配線層が形成されていることを表し、空欄は金属配線層が形成されていないことを表す。第４金属配線層側から「○」、第１金属配線層側から「◎」としている。
【００５６】
電磁アイソレーションの効果を更に改善するために、特に高周波の場合において、図７に示すように、金属フェンス２０により取り囲まれた回路ブロック下方に、Ｎウェル３０（第２拡散層）と組み合わせるとより効果がある。
【００５７】
Ｎウェル３０の面積は、金属フェンス２０により取り囲まれる面積（すなわち、回路ブロックの面積）と同等である（例えば、等しい）。
【００５８】
なお、図７は回路ブロック下方にＮウェルを設け、基板はＰｓｕｂである場合であるが、逆に、回路ブロック下方にＰウェルを設け、基板をＮｓｕｂとする構成とすることもできる。
【００５９】
更に、基本構造の別の変形例として、電磁アイソレーションは、低抵抗層４０と組み合わせることも可能である。その場合、低抵抗層４０は、基板領域の導電型と同一であり、図８に示されるように固定電位に接続される。固定電位はＶｄｄまたはＧＮＤのことで、金属配線により接続する。なお、この低抵抗層４０の形成は、高濃度のサリサイド拡散層またはサリサイド化されたポリシリコン層で形成される。また、この構造は、スパイラルインダクタのように、取り囲まれた回路ブロックが基板内に搭載されていない場合に適用されうる。
【００６０】
また、保護されるべき（取り囲まれた）回路領域のサイズ（一辺の長さ）をｄとし、該回路領域の面積をＡｒｅａとすると、
ｄ＝Ａｒｅａ1/2
となる。また、電磁アイソレーションフェンスの関係は、動作周波数に（即ち波長λ＝ｃ／ｆ）依存する。なお、上記ｄの式は保護されるべき（取り囲まれた）回路領域が例えば正方形のときに成り立つが、それ以外にも、保護されるべき（取り囲まれた）回路領域が例えば円形の場合でも同一の計算式であり、回路領域が正方形でも円でもｄの値にあまり差はない。回路領域が円形の場合には金属フェンスも円形に形成し、サイズｄは直径を表す。
【００６１】
もしｄ≦λ／８であれば、電磁放射は金属フェンスから出たり入ったりしなくなる。結果的に従来例（特許文献２）のようなボトム或いはトップのカバー金属は必要でなくなる。
【００６２】
なお、酸化膜を誘電層として用いるＩＣに対して、
ｃ〜１．５×１０10ｃｍ／秒，ｆ＝５ＧＨｚ，λ〜３ｃｍ
の時、回路領域のサイズがｄ＝３５０μｍの回路ブロックでは、トップ或いはボトムの金属シールド層なしに電磁フェンスによって取り囲むのみで、電磁的カップリングを抑制することが可能である。
【００６３】
更に、回路ブロック間の高周波領域でのカップリングは、主として基板を経路としている。基板カップリングを減少するために、上述した金属アイソレーションフェンスは、シリコン領域に作り込まれた回路構成要素（例えばスパイラルインダクタ、キャパシタ）と組み合わせられる。その領域では、図９に示すように、通常の中ぐらいにドーピングされたウェル（ｔａｂｓ）としてのＮウェル５１およびＰウェル５２のみを配置することでも十分な抑制効果がある。すなわち、図９に示すように、回路ブロック２５間はドーピングされていないが、基板１をＰｓｕｂにすることで、基板抵抗が大きくなることから、ドーピングの程度が通常の中くらいのものであっても十分に基板ノイズを抑制することができる。
【００６４】
結果として、回路ブロック２５間のシリコン領域は、高い抵抗率を有する基板となり、カップリングする基板のインピーダンスが大きくなり、高周波領域での回路間のカップリングが減少することになる。
【００６５】
このように、金属フェンス構造を有する複数の素子（回路ブロック２５）において、その間は基板１であるように構成することができる。また、図１０に示すように、金属フェンス構造を有する素子において、他の金属フェンス構造を持たない素子との間は基板１であるように構成することができる。
【００６６】
特許文献２のピックトフェンスは、回路や素子を横方向（金属配線層の積層で）に取り囲んだ金属配線層を示しており、且つ少なくとも回路や素子のトップ或いは下方に金属配線層によって２次元的な表面を有している。更に、特許文献２においては、金属の積層は、基板の拡散層に接続されている。
【００６７】
一方、本発明の金属スタック構造は基板の拡散層に接続されることを必要としない。これにより、設計を単純にすることができる。また、本発明の金属フェンスは横方向寸法ｄがｄ＜λ／８となるように回路或いは素子を取り囲んでいるため、トップ金属シールド層は用いる必要がない。
【００６８】
以上述べたように、本発明は、ＲＦ回路ブロック間の磁気的、容量的、及び基板カップリングを効果的に抑制するものである。したがって、金属の電磁アイソレーション技術は、如何なる特別なプロセスを必要としない。その結果、標準的なＩＣプロセスと互換性がある。また、効果的な電磁アイソレーションが認められた。即ち、臨界的なＲＦ回路ブロック間の間隔が少なくても電磁アイソレーションが可能である。結果としてチップサイズをより小さくすることが可能となる。
【００６９】
【発明の効果】
以上のように、本発明に係る集積回路は、積層した金属配線層が電磁アイソレーション構造を形成し、前記金属配線層は金属配線層間の複数のビアによって互いに接続され、前記各金属配線層がビアにより接続されることにより積層構造の金属フェンスが形成され、前記金属フェンスは、対象素子を取り囲むように配置されると共に、電磁波のＳｋｉｎ ｄｅｐｔｈをδとし、ｃを光速とし、集積回路の動作周波数をｆとし、金属フェンス領域の横方向寸法をｄとし、金属フェンスの取り囲み線幅をＷＦとし、ビア間隔をＬとし、信号の波長λ＝ｃ／ｆとするとき、ｄ≦λ／８、ＷＦ≧５δ、Ｌ≦λ／２０である構成である。
【００７０】
これにより、電磁的や基板を介するカップリングノイズを低減することができるという効果を奏する。
【００７１】
また、本発明に係る集積回路は、上記の構成に加えて、金属フェンスの直下に、基板と同一導電型を有する第１拡散層からなるガードリンクを備え、前記ガードリンクは固定電位に接続されると共に、前記ガードリンクは、金属フェンスと電気的に分離されている構成である。
【００７２】
これにより、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができるという効果を奏する。
【００７３】
また、本発明に係る集積回路は、上記の構成に加えて、上記対象素子の下方に基板と接合するウェルを有する構成である。
【００７４】
これにより、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができるという効果を奏する。
【００７５】
また、本発明に係る集積回路は、上記の構成に加えて、上記対象素子の下方に、基板と同一導電型の第２拡散層を有し、前記第２拡散層は固定電位に接続されると共に、金属フェンスと電気的に分離されている構成である。
【００７６】
これにより、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができるという効果を奏する。
【００７７】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層の面積は、金属フェンスにより取り囲まれる面積と同等である構成である。
【００７８】
これにより、上記の構成による効果に加えて、より効率的に電磁的や基板を介するカップリングノイズを低減することができるという効果を奏する。
【００７９】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層はサリサイド拡散層からなる構成である。
【００８０】
これにより、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができるという効果を奏する。
【００８１】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層はサリサイド化されたポリシリコン層からなる構成である。
【００８２】
これにより、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができるという効果を奏する。
【００８３】
また、本発明に係る集積回路は、上記の構成に加えて、上記金属フェンス構造を有する複数の素子において、その間は基板である構成である。
【００８４】
これにより、上記の構成による効果に加えて、拡散層を設ける必要を省いて、より効率的に電磁的や基板を介するカップリングノイズを低減することができるという効果を奏する。
【００８５】
また、本発明に係る集積回路は、上記の構成に加えて、上記金属フェンス構造を有する素子において、他の金属フェンス構造を持たない素子との間は基板である構成である。
【００８６】
これにより、上記の構成による効果に加えて、拡散層を設ける必要を省いて、より効率的に電磁的や基板を介するカップリングノイズを低減することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る集積回路の金属フェンスの一構成例を示す平面図である。
【図２】図１の構成を示すＡ−Ａ’矢視断面を含んだ斜視図である。
【図３】図１の構成を示す斜視図である。
【図４】入出力間結合度Ｓ２１と周波数との関係を示すグラフである。
【図５】本発明に係る集積回路の金属フェンスの他の構成例を示す斜視図である。
【図６】入出力間結合度Ｓ２１を示す図である。
【図７】本発明に係る集積回路の金属フェンスのさらに他の構成例を示す斜視図である。
【図８】本発明に係る集積回路の金属フェンスのさらに他の構成例を示す斜視図である。
【図９】本発明に係る集積回路の金属フェンスのさらに他の構成例を示す斜視図である。
【図１０】本発明に係る集積回路の金属フェンスのさらに他の構成例を示す斜視図である。
【図１１】同一チップ内にアナログ／デジタルデバイスが混載された場合の相互干渉を示す図である。
【図１２】テストパターンを示す平面図である。
【図１３】入出力間結合度Ｓ２１の周波数依存を示すグラフである。
【図１４】Ｄｅｅｐ Ｎウェルを設けた時のＳ２１の効果を示すグラフである。
【符号の説明】
１ 基板
２ 素子分離領域
３ ガードリンク（第１拡散層）
５、７、９、１１ 金属配線層
６、８、１０ ビア
１２ スパイラルインダクタ（対象素子）
２０ 金属フェンス
２１ 集積回路
２５ 回路ブロック
３０ Ｎウェル（第２拡散層）
４０ 低抵抗層
５１ Ｎウェル
５２ Ｐウェル
【発明の属する技術分野】
本発明は、集積回路に関するものであり、特にＲＦ周波数領域での電磁的カップリングを考慮すべき集積回路に関するものである。
【０００２】
【従来の技術】
システムオンチップ（ＳＯＣ）は、一つのチップ内に、デジタル、アナログ、高周波等からなる複数の信号や回路を集積化されたものである。今、図１１に示すように、これらの回路ブロックの相互作用、特にシリコン基板を通ってアナログ回路やＲＦ回路にカップリングするデジタルスイッチングノイズは、デバイス特性を低下させる。このようなデジタルスイッチングノイズの基板を介してのカップリングの低減に対し、深いＮウェルを用いることがＣＭＯＳ混載デバイス設計においては、良く知られている。しかしながら、ＲＦ回路が同一チップに集積化された場合、ＲＦ回路ブロック間（基板を介する電気的カップリングと基板より上方の磁気的カップリング）の干渉が関係するようになる。ＲＦカップリングの程度は、使用する周波数と共に増加する。更に、スパイラルインダクタのような大きな面積を有するＲＦ受動素子では、シリコン基板と受動素子間、および隣接するデバイスと容易くカップリングしてしまう。例えば、Ｌｏｗ ＮｏｉｓｅＡｍｐｌｉｆｉｅｒ（ＬＮＡ）の入力と、１．５ＧＨｚのＲＦ周波数で動作するＶＣＯとがカップリングすると、ＶＣＯの大きな信号（典型的には〜１Ｖ）により、アンテナ信号（一般的には数マイクロＶ）を検知するための感度が低下してしまう。
【０００３】
スパイラルインダクタ−スパイラルインダクタ間カップリングのように、ＲＦデバイス同士のカップリングの影響を抑えるために、下記に示すいくつかの技術が提案されている。
（１）干渉するデバイス間のスペースを大きくとる技術。
（２）スパイラルインダクタ下方にパターン化した接地シールド層を配置する技術（非特許文献１）。
（３）Ｄｅｅｐ Ｔｒｅｎｃｈ Ｇｕａｒｄ技術（非特許文献２）。
（４）少なくとも３面において信号線を囲うようなＦａｒａｄａｙ ｃａｇｅ によって金属配線のシールド技術（特許文献１）。
（５）金属配線を囲う金属ｃａｇｅシールド技術（特許文献２）。
【０００４】
なお、この目的は金属シールド構造により回路ブロックの金属接続線との容量結合を減少させることにあり、それらのシールド構造は、ＧＮＤに接続されている。この従来例の構造（EMC EXPO 1996）は、本質的にＰＣＢに用いられる技術（回路間をアイソレーションし、かつＥＭＩを減少させる技術）（非特許文献３）と類似している。
【０００５】
【特許文献１】
米国特許第６３０７２５２号明細書（公開日平成１３年１０月２３日）
【０００６】
【特許文献２】
特開平１０−２５６２５０号公報（公開日平成１０年９月２５日）
【０００７】
【非特許文献１】
“On-Chip Spiral Inductors with Patterned Ground Shields for Si-Based RF IC's”、IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.33, No.5, May 1998, pp.743-752
【０００８】
【非特許文献２】
“Deep Trench Guard Technology to Suppress Coupling between Inductors in Silicon RF ICs”、2001 IEEE
【０００９】
【非特許文献３】
“FUTURE EMC TRENDS IN PC BOARD DESIGN”、昭和６１年６月１６日〜１９日、EMC EXPO 1996、インターネット＜ＵＲＬ：http://www.blackmagic.com/ses/bruceg/EMC/futurePCB.html＞
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した方法では次のような問題を有している。
【００１１】
干渉するデバイス間の大きなスペースは、チップサイズ及びコストの増大を招く。
【００１２】
スパイラルインダクタの下方にパターン化されたＧＮＤシールドの配置は、スパイラルインダクタのＱファクタを低下させる。更に、この技術はＲＦ周波数帯域では効果があるが（基板を介してのカップリング低減）、電磁的カップリング（基板上部の磁気カップリング）を抑制するには効果がない。
【００１３】
また、非特許文献２の技術は、通常のＣＭＯＳプロセスと互換性がなく、結果的に高価なプロセスとなる。
【００１４】
また、特許文献１の技術は、金属配線に対してノイズを防止するものである。そのため、特許文献１や特許文献２に記載された技術は、金属線をシールドはするが、シリコン基板から／或いはシリコン基板を通ってくるピックアップノイズやカップリングノイズを抑圧することができない。
【００１５】
さらに、これらの何れの技術もカップリングを増幅するような活性なトランジスタとの相互作用を扱っていない。例として、図１２はスパイラルインダクタと隣接するトランジスタからなるテストパターンを示している。信号がスパイラルインダクタに印加された時、理想的には如何なるカップリングもしないで、トランジスタのドレインで測定される信号は、０であるべきである。
【００１６】
しかしながら、図１３から明らかなように、入出力間の結合度（Ｓ２１）と周波数の関係は、明らかにカップリングしていることを示している。トランジスタがＯＦＦ（Ｉｄ＝０）の場合においてさえも、まだ基板側のパス経路によるカップリングのため、高周波領域で入出力結合度が増加しているのが分かる。
【００１７】
一方、トランジスタがＯＮの場合には、信号はスパイラルインダクタとトランジスタのゲートラインとの電磁的カップリングにより、信号が転送されてしまう。
【００１８】
混載信号ＩＣにおいて、Ｄｅｅｐ Ｎウェル技術は、一般的にシリコン基板を通るデジタルノイズカップリングを抑圧するのに用いられる。このようにＤｅｅｐ Ｎウェル技術は、図１２に示すスパイラルインダクタとトランジスタ構造に適用され、入出力間結合度Ｓ２１の値は、図１４に示すように、おおよそ５ｄｂ程度減少させる効果はあるが、ＲＦ ＬＮＡのようなシビアな応用デバイスに対しては、まだまだ十分でない。
【００１９】
本発明は、上記問題点に鑑みなされたものであり、その目的は、標準ＩＣプロセスと互換性があり、電磁的や基板を介するカップリングノイズを低減することができる集積回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る集積回路は、積層した金属配線層が電磁アイソレーション構造を形成し、前記金属配線層は金属配線層間の複数のビアによって互いに接続され、前記各金属配線層がビアにより接続されることにより積層構造の金属フェンスが形成され、前記金属フェンスは、対象素子を取り囲むように配置されると共に、電磁波のＳｋｉｎ ｄｅｐｔｈをδとし、ｃを光速とし、集積回路の動作周波数をｆとし、金属フェンス領域の横方向寸法をｄとし、金属フェンスの取り囲み線幅をＷＦとし、ビア間隔をＬとし、信号の波長λ＝ｃ／ｆとするとき、ｄ≦λ／８、ＷＦ≧５δ、Ｌ≦λ／２０であることを特徴としている。
【００２１】
上記の構成により、電磁波のＳｋｉｎ ｄｅｐｔｈδ、金属フェンス領域の横方向寸法ｄ、金属フェンスの取り囲み線幅ＷＦ、ビア間隔Ｌ、信号の波長λ間の関係が規定される。
【００２２】
したがって、電磁的や基板を介するカップリングノイズを低減することができる。
【００２３】
また、本発明に係る集積回路は、上記の構成に加えて、金属フェンスの直下に、基板と同一導電型を有する第１拡散層からなるガードリンクを備え、前記ガードリンクは固定電位に接続されると共に、前記ガードリンクは、金属フェンスと電気的に分離されていることを特徴としている。
【００２４】
上記の構成により、基板と同一導電型を有する第１拡散層からなるガードリンクが金属フェンスの直下に備えられ、ガードリンクは固定電位に接続されると共に、金属フェンスと電気的に分離されている。したがって、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができる。
【００２５】
また、本発明に係る集積回路は、上記の構成に加えて、上記対象素子の下方に基板と接合するウェルを有することを特徴としている。
【００２６】
上記の構成により、ウェルが、上記対象素子の下方に基板と接合している。したがって、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができる。
【００２７】
また、本発明に係る集積回路は、上記の構成に加えて、上記対象素子の下方に、基板と同一導電型の第２拡散層を有し、前記第２拡散層は固定電位に接続されると共に、金属フェンスと電気的に分離されていることを特徴としている。
【００２８】
上記の構成により、基板と同一導電型を有する第２拡散層が金属フェンスの下方に備えられ、ガードリンクは固定電位に接続されると共に、金属フェンスと電気的に分離されている。したがって、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができる。
【００２９】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層の面積は、金属フェンスにより取り囲まれる面積と同等であることを特徴としている。
【００３０】
上記の構成により、第２拡散層の面積は、金属フェンスにより取り囲まれる面積と同等である。したがって、上記の構成による効果に加えて、より効率的に電磁的や基板を介するカップリングノイズを低減することができる。
【００３１】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層はサリサイド拡散層からなることを特徴としている。
【００３２】
上記の構成により、上記第２拡散層はサリサイド拡散層からなる。したがって、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができる。
【００３３】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層はサリサイド化されたポリシリコン層からなることを特徴としている。
【００３４】
上記の構成により、上記第２拡散層はサリサイド化されたポリシリコン層からなる。したがって、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができる。
【００３５】
また、本発明に係る集積回路は、上記の構成に加えて、上記金属フェンス構造を有する複数の素子において、その間は基板であることを特徴としている。
【００３６】
上記の構成により、上記金属フェンス構造を有する複数の素子において、その間は基板である。すなわち、該場所には拡散層を設けない。したがって、上記の構成による効果に加えて、拡散層を設ける必要を省いて、より効率的に電磁的や基板を介するカップリングノイズを低減することができる。
【００３７】
また、本発明に係る集積回路は、上記の構成に加えて、上記金属フェンス構造を有する素子において、他の金属フェンス構造を持たない素子との間は基板であることを特徴としている。
【００３８】
上記の構成により、上記金属フェンス構造を有する素子において、他の金属フェンス構造を持たない素子との間は基板である。すなわち、該場所には拡散層を設けない。したがって、上記の構成による効果に加えて、拡散層を設ける必要を省いて、より効率的に電磁的や基板を介するカップリングノイズを低減することができる。
【００３９】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図１０に基づいて説明すれば、以下の通りである。
【００４０】
本発明は集積回路における回路ブロックの電磁アイソレーションに関し、特にＲＦ周波数領域での電磁的カップリングを減らすためのより効果的な電磁アイソレーション構造を提示するものである。また、この構造は標準的なＣＭＯＳ、ＢｉＣＭＯＳ、或いはバイポーラプロセスに有効な技術である。以下に述べる構成例はすべて、高周波領域での電磁的カップリング及び基板クロストークを防止することができるものである。ここで、回路ブロックは、集積回路内で電磁界を発生させる素子（対象素子）としての、高周波デバイスであり、例えば、スパイラルインダクタ等の受動部品である。
【００４１】
本実施の形態に係る構成は、回路ブロック間、回路ブロックと相互接続配線間の電磁的カップリングを、接地した金属フェンスを用いることにより抑圧するものである。金属フェンスは全体が導体であり、ＶｄｄまたはＧＮＤなどの固定（一定）電位に金属配線により接続することができる。金属フェンスは金属配線層が積層されたものであり、ビアにより接続されている。また、金属フェンスは、回路ブロックを完全に或いは部分的に取り囲んでいる。シールド層、例えばＧＮＤ電位に接続されたＰ＋、Ｎ＋、Ｎウェル拡散層は、高周波での基板を経由するカップリングを抑圧する。更に、Ｄｅｅｐ Ｎウェルはトランジスタのバックゲートカップリングを抑圧するために、金属フェンスと組み合わせて用いることが可能である。
【００４２】
なお、以下に述べる構成例はすべて、公知の一般的なＳｉ-ＩＣプロセスで製造することができる。このため製造工程の説明は省略する。すなわち、本発明は、如何なる付加的な、或いはプロセス変形を必要としない。また、本発明の構造は、通常のＩＣプロセスにおける、金属配線層や拡散層の形成時において、そのパターンを工夫し正しく配置することによりなされる。
【００４３】
以下に、電磁的なアイソレーション構造の詳細を説明する。なお、以下の説明では４層金属プロセスを例に取り説明するが、如何なる金属配線層数に対しても適用可能であることはいうまでもない。
【００４４】
図１、及び図２は、それぞれ、本願発明の集積回路２１において、スパイラルインダクタを囲む電磁的な金属フェンス２０を示している。また、図３は、本願発明の一つである金属フェンス構造を詳細に図示している。そこでは、金属フェンスの直下、すなわち、金属フェンスの下方であって縦方向からみて金属フェンスと同じ位置に、シリコン製の基板１と同一導電型を有する拡散層からなるガードリンク３（第１拡散層）を備えている。そして、金属フェンスは全ての金属配線層５，７，９，１１を積層した形で使用され、このガードリンク３と同時に作用する。なお、図中、２は、素子分離領域を示している。素子分離領域２は、ＳｉＯ2を用いたＳｉプロセスの一般的な素子分離である。
【００４５】
また金属フェンス２０は、金属配線層で積層され、ビア６，８，１０によって垂直方向に互いに接続され、回路ブロックを全体的または部分的に取り囲んでいる。
【００４６】
図２の例では、金属フェンスはスパイラルインダクタ１２を取り囲んでいる。
【００４７】
また、金属フェンス１１と回路ブロックとしてのスパイラルインダクタ１２間の隙間ＳＦ（図２に記載）の値は、金属フェンスが取り囲んでいる回路ブロック（図２の場合はスパイラルインダクタ）の電気的特性を変化させないような値を選ぶことが重要である。即ち、上述した隙間ＳＦはアプリケーションに応じて決められることが必要であり、典型的にはＳＦ＞２５μｍである。また、幅ＷＦは金属フェンスの低抵抗化と電磁フィールドの影響を十分に減少できるように選ばれる。また、電磁的カップリングを抑制するための金属フェンスの有効性は、積層構造における金属フェンス幅及びビアの距離にも依存する。
【００４８】
基本的には、表皮深さ（どこまで電磁界が入り込むかの程度）をδとする。すなわち、δは、電磁波のＳｋｉｎ ｄｅｐｔｈ、つまり、電磁的カップリングの起こる、集積回路表面からの最大深さである。このとき、
式 δ＝｛ρ／（πμｆ）｝1/2
（ここで、ρは金属フェンスの抵抗率、μは透磁率、ｆは動作周波数：１〜５ＧＨｚ）であり、回路内の一番速い信号の波長が
λ＝ｃ／ｆ
であるならば、
金属フェンスの幅ＷＦ≧５δ、
ビアの間隔≦λ／２０
の条件を満足すれば、電磁的カップリングの影響がほぼなくなる。ここでｃは光速を表している。
【００４９】
なお、典型的な値として、ＡｌＣｕの材料を用い、厚さが０．６〜１．５μｍの場合には、ＷＦ＞５μｍが使用される。ＡｌＣｕ以外では、例えばＡｌＳｉ，Ａｌ，Ａｕ，Ｃｕ等が使用可能である。
【００５０】
本願の金属アイソレーションフェンスの効果が、図４に示されている。図１２と同一のテスト構造（即ち、金属フェンス２０によって取り囲まれたスパイラルインダクタを有する構造）に適用された。その結果、金属アイソレーションのない従来パターンと比較し、約２０ｄＢの入出力間結合度Ｓ２１の減少を達成することが可能となる。Ｓパラメータは電磁波の伝搬を基礎にしたもので、その中でＳ２１は今回のケースではアイソレーション（分離）を示す。Ｓ２１が低いほどアイソレーションが良く、基板クロストークの影響が小さいといえる。
【００５１】
金属フェンス全体の高さは、電磁界を発生する素子と同層以上の金属配線層とすればよい。また、層数は設計に沿って決定すればよく、また、一層の厚み、ビアの高さ、ビアの直径などはプロセスにより決定すればよい。
【００５２】
上記図１の構成において、積層される金属配線層の金属フェンスは適宜変更可能である。また、隣接する回路ブロックとの電磁的カップリングを減少させるためのフェンスの効果は、積層する金属配線層の数に依存する。
【００５３】
回路ブロックが高周波デバイスであって、基板との寄生容量により特性が劣化する等の理由から、もし、取り囲まれた回路ブロック、すなわち電磁界を発生する素子が最上層の金属配線層を用いて形成されている場合には、拡散層からなるガードリンク３やボトム金属配線層（最下層の金属配線層）を設けるよりも、金属フェンスとしては、最上層の金属配線層を設けたほうが効果的である。すなわち、金属フェンスに用いる金属配線層としては、電磁界を発生する素子と同層以上の金属配線層が必要である。図５は拡散層からなるガードリンク３やボトム金属配線層を使用しない金属アイソレーションフェンスの構造を示している。
【００５４】
図６は、上記のように最上層の金属配線層に二つのスパイラルインダクタを設けた場合に、二つのスパイラルインダクタ間の入出力間結合度Ｓ２１（ｄＢ）の実験結果を要約したものである。ここでは、二つのスパイラルインダクタは１００μｍ離されており、スパイラルインダクタの一つが、異なった金属配線層（第１金属配線層〜第４金属配線層）で作られた金属フェンスにより取り囲まれている。
【００５５】
なお、表面から遠い順に第１金属配線層、第２金属配線層、第３金属配線層、第４金属配線層である。基板に最も近い金属配線層が第１金属配線層である。「○」、「◎」はいずれも、金属配線層が形成されていることを表し、空欄は金属配線層が形成されていないことを表す。第４金属配線層側から「○」、第１金属配線層側から「◎」としている。
【００５６】
電磁アイソレーションの効果を更に改善するために、特に高周波の場合において、図７に示すように、金属フェンス２０により取り囲まれた回路ブロック下方に、Ｎウェル３０（第２拡散層）と組み合わせるとより効果がある。
【００５７】
Ｎウェル３０の面積は、金属フェンス２０により取り囲まれる面積（すなわち、回路ブロックの面積）と同等である（例えば、等しい）。
【００５８】
なお、図７は回路ブロック下方にＮウェルを設け、基板はＰｓｕｂである場合であるが、逆に、回路ブロック下方にＰウェルを設け、基板をＮｓｕｂとする構成とすることもできる。
【００５９】
更に、基本構造の別の変形例として、電磁アイソレーションは、低抵抗層４０と組み合わせることも可能である。その場合、低抵抗層４０は、基板領域の導電型と同一であり、図８に示されるように固定電位に接続される。固定電位はＶｄｄまたはＧＮＤのことで、金属配線により接続する。なお、この低抵抗層４０の形成は、高濃度のサリサイド拡散層またはサリサイド化されたポリシリコン層で形成される。また、この構造は、スパイラルインダクタのように、取り囲まれた回路ブロックが基板内に搭載されていない場合に適用されうる。
【００６０】
また、保護されるべき（取り囲まれた）回路領域のサイズ（一辺の長さ）をｄとし、該回路領域の面積をＡｒｅａとすると、
ｄ＝Ａｒｅａ1/2
となる。また、電磁アイソレーションフェンスの関係は、動作周波数に（即ち波長λ＝ｃ／ｆ）依存する。なお、上記ｄの式は保護されるべき（取り囲まれた）回路領域が例えば正方形のときに成り立つが、それ以外にも、保護されるべき（取り囲まれた）回路領域が例えば円形の場合でも同一の計算式であり、回路領域が正方形でも円でもｄの値にあまり差はない。回路領域が円形の場合には金属フェンスも円形に形成し、サイズｄは直径を表す。
【００６１】
もしｄ≦λ／８であれば、電磁放射は金属フェンスから出たり入ったりしなくなる。結果的に従来例（特許文献２）のようなボトム或いはトップのカバー金属は必要でなくなる。
【００６２】
なお、酸化膜を誘電層として用いるＩＣに対して、
ｃ〜１．５×１０10ｃｍ／秒，ｆ＝５ＧＨｚ，λ〜３ｃｍ
の時、回路領域のサイズがｄ＝３５０μｍの回路ブロックでは、トップ或いはボトムの金属シールド層なしに電磁フェンスによって取り囲むのみで、電磁的カップリングを抑制することが可能である。
【００６３】
更に、回路ブロック間の高周波領域でのカップリングは、主として基板を経路としている。基板カップリングを減少するために、上述した金属アイソレーションフェンスは、シリコン領域に作り込まれた回路構成要素（例えばスパイラルインダクタ、キャパシタ）と組み合わせられる。その領域では、図９に示すように、通常の中ぐらいにドーピングされたウェル（ｔａｂｓ）としてのＮウェル５１およびＰウェル５２のみを配置することでも十分な抑制効果がある。すなわち、図９に示すように、回路ブロック２５間はドーピングされていないが、基板１をＰｓｕｂにすることで、基板抵抗が大きくなることから、ドーピングの程度が通常の中くらいのものであっても十分に基板ノイズを抑制することができる。
【００６４】
結果として、回路ブロック２５間のシリコン領域は、高い抵抗率を有する基板となり、カップリングする基板のインピーダンスが大きくなり、高周波領域での回路間のカップリングが減少することになる。
【００６５】
このように、金属フェンス構造を有する複数の素子（回路ブロック２５）において、その間は基板１であるように構成することができる。また、図１０に示すように、金属フェンス構造を有する素子において、他の金属フェンス構造を持たない素子との間は基板１であるように構成することができる。
【００６６】
特許文献２のピックトフェンスは、回路や素子を横方向（金属配線層の積層で）に取り囲んだ金属配線層を示しており、且つ少なくとも回路や素子のトップ或いは下方に金属配線層によって２次元的な表面を有している。更に、特許文献２においては、金属の積層は、基板の拡散層に接続されている。
【００６７】
一方、本発明の金属スタック構造は基板の拡散層に接続されることを必要としない。これにより、設計を単純にすることができる。また、本発明の金属フェンスは横方向寸法ｄがｄ＜λ／８となるように回路或いは素子を取り囲んでいるため、トップ金属シールド層は用いる必要がない。
【００６８】
以上述べたように、本発明は、ＲＦ回路ブロック間の磁気的、容量的、及び基板カップリングを効果的に抑制するものである。したがって、金属の電磁アイソレーション技術は、如何なる特別なプロセスを必要としない。その結果、標準的なＩＣプロセスと互換性がある。また、効果的な電磁アイソレーションが認められた。即ち、臨界的なＲＦ回路ブロック間の間隔が少なくても電磁アイソレーションが可能である。結果としてチップサイズをより小さくすることが可能となる。
【００６９】
【発明の効果】
以上のように、本発明に係る集積回路は、積層した金属配線層が電磁アイソレーション構造を形成し、前記金属配線層は金属配線層間の複数のビアによって互いに接続され、前記各金属配線層がビアにより接続されることにより積層構造の金属フェンスが形成され、前記金属フェンスは、対象素子を取り囲むように配置されると共に、電磁波のＳｋｉｎ ｄｅｐｔｈをδとし、ｃを光速とし、集積回路の動作周波数をｆとし、金属フェンス領域の横方向寸法をｄとし、金属フェンスの取り囲み線幅をＷＦとし、ビア間隔をＬとし、信号の波長λ＝ｃ／ｆとするとき、ｄ≦λ／８、ＷＦ≧５δ、Ｌ≦λ／２０である構成である。
【００７０】
これにより、電磁的や基板を介するカップリングノイズを低減することができるという効果を奏する。
【００７１】
また、本発明に係る集積回路は、上記の構成に加えて、金属フェンスの直下に、基板と同一導電型を有する第１拡散層からなるガードリンクを備え、前記ガードリンクは固定電位に接続されると共に、前記ガードリンクは、金属フェンスと電気的に分離されている構成である。
【００７２】
これにより、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができるという効果を奏する。
【００７３】
また、本発明に係る集積回路は、上記の構成に加えて、上記対象素子の下方に基板と接合するウェルを有する構成である。
【００７４】
これにより、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができるという効果を奏する。
【００７５】
また、本発明に係る集積回路は、上記の構成に加えて、上記対象素子の下方に、基板と同一導電型の第２拡散層を有し、前記第２拡散層は固定電位に接続されると共に、金属フェンスと電気的に分離されている構成である。
【００７６】
これにより、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができるという効果を奏する。
【００７７】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層の面積は、金属フェンスにより取り囲まれる面積と同等である構成である。
【００７８】
これにより、上記の構成による効果に加えて、より効率的に電磁的や基板を介するカップリングノイズを低減することができるという効果を奏する。
【００７９】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層はサリサイド拡散層からなる構成である。
【００８０】
これにより、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができるという効果を奏する。
【００８１】
また、本発明に係る集積回路は、上記の構成に加えて、上記第２拡散層はサリサイド化されたポリシリコン層からなる構成である。
【００８２】
これにより、上記の構成による効果に加えて、電磁的や基板を介するカップリングノイズをより効果的に低減することができるという効果を奏する。
【００８３】
また、本発明に係る集積回路は、上記の構成に加えて、上記金属フェンス構造を有する複数の素子において、その間は基板である構成である。
【００８４】
これにより、上記の構成による効果に加えて、拡散層を設ける必要を省いて、より効率的に電磁的や基板を介するカップリングノイズを低減することができるという効果を奏する。
【００８５】
また、本発明に係る集積回路は、上記の構成に加えて、上記金属フェンス構造を有する素子において、他の金属フェンス構造を持たない素子との間は基板である構成である。
【００８６】
これにより、上記の構成による効果に加えて、拡散層を設ける必要を省いて、より効率的に電磁的や基板を介するカップリングノイズを低減することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る集積回路の金属フェンスの一構成例を示す平面図である。
【図２】図１の構成を示すＡ−Ａ’矢視断面を含んだ斜視図である。
【図３】図１の構成を示す斜視図である。
【図４】入出力間結合度Ｓ２１と周波数との関係を示すグラフである。
【図５】本発明に係る集積回路の金属フェンスの他の構成例を示す斜視図である。
【図６】入出力間結合度Ｓ２１を示す図である。
【図７】本発明に係る集積回路の金属フェンスのさらに他の構成例を示す斜視図である。
【図８】本発明に係る集積回路の金属フェンスのさらに他の構成例を示す斜視図である。
【図９】本発明に係る集積回路の金属フェンスのさらに他の構成例を示す斜視図である。
【図１０】本発明に係る集積回路の金属フェンスのさらに他の構成例を示す斜視図である。
【図１１】同一チップ内にアナログ／デジタルデバイスが混載された場合の相互干渉を示す図である。
【図１２】テストパターンを示す平面図である。
【図１３】入出力間結合度Ｓ２１の周波数依存を示すグラフである。
【図１４】Ｄｅｅｐ Ｎウェルを設けた時のＳ２１の効果を示すグラフである。
【符号の説明】
１ 基板
２ 素子分離領域
３ ガードリンク（第１拡散層）
５、７、９、１１ 金属配線層
６、８、１０ ビア
１２ スパイラルインダクタ（対象素子）
２０ 金属フェンス
２１ 集積回路
２５ 回路ブロック
３０ Ｎウェル（第２拡散層）
４０ 低抵抗層
５１ Ｎウェル
５２ Ｐウェル
Claims (9)
- 積層した金属配線層が電磁アイソレーション構造を形成し、前記金属配線層は金属配線層間の複数のビアによって互いに接続され、
前記各金属配線層がビアにより接続されることにより積層構造の金属フェンスが形成され、
前記金属フェンスは、対象素子を取り囲むように配置されると共に、
電磁波のＳｋｉｎ ｄｅｐｔｈをδとし、ｃを光速とし、集積回路の動作周波数をｆとし、金属フェンス領域の横方向寸法をｄとし、金属フェンスの取り囲み線幅をＷＦとし、ビア間隔をＬとし、信号の波長λ＝ｃ／ｆとするとき、
ｄ≦λ／８、
ＷＦ≧５δ、
Ｌ≦λ／２０
であることを特徴とする集積回路。 - 金属フェンスの直下に、基板と同一導電型を有する第１拡散層からなるガードリンクを備え、前記ガードリンクは固定電位に接続されると共に、前記ガードリンクは、金属フェンスと電気的に分離されていることを特徴とする請求項１に記載の集積回路。
- 上記対象素子の下方に基板と接合するウェルを有することを特徴とする請求項１に記載の集積回路。
- 上記対象素子の下方に、基板と同一導電型の第２拡散層を有し、前記第２拡散層は固定電位に接続されると共に、金属フェンスと電気的に分離されていることを特徴とする請求項１に記載の集積回路。
- 上記第２拡散層の面積は、金属フェンスにより取り囲まれる面積と同等であることを特徴とする請求項４に記載の集積回路。
- 上記第２拡散層はサリサイド拡散層からなることを特徴とする請求項５に記載の集積回路。
- 上記第２拡散層はサリサイド化されたポリシリコン層からなることを特徴とする請求項５に記載の集積回路。
- 上記金属フェンス構造を有する複数の素子において、その間は基板であることを特徴とする請求項１に記載の集積回路。
- 上記金属フェンス構造を有する素子において、他の金属フェンス構造を持たない素子との間は基板であることを特徴とする請求項１に記載の集積回路。
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