KR20040086830A

KR20040086830A - 집적회로

Info

Publication number: KR20040086830A
Application number: KR1020040023040A
Authority: KR
Inventors: 아단알베르토오.
Original assignee: 샤프 가부시키가이샤
Priority date: 2003-04-04
Filing date: 2004-04-02
Publication date: 2004-10-12
Also published as: US20040195692A1; CN1536662A; KR100588986B1; TW200504891A; CN1316617C; TWI241663B; EP1465255A3; EP1465255A2; JP4141881B2; JP2004311655A; US6982477B2

Abstract

적층된 금속배선층이 전자 아이솔레이션 구조를 형성하고, 이들 금속배선층은 비아(via)에 의해 서로 접속되고, 그것에 의해 적층구조의 금속펜스가 형성되어 있다. 금속펜스는, 집적회로내에서 전자계를 발생시키는 스파이럴 인덕터 등의 소자를 둘러싸도록 배치된다. 또한, 전자파의 스킨 뎁스를 δ라고 하고, 광속을 c라고 하고, 집적회로의 동작 주파수를 f라고 하고, 금속펜스영역의 가로방향치수를 d라고 하고, 금속펜스의 테두리선 폭을 WF라고 하고, 비아 간격을 L이라고 하고, 신호의 파장 λ=c/f라고 할 때, d≤λ/8, WF≥5δ, L≤λ/20으로 되어 있다. 집적회로에 있어서의, 전자적이나 기판을 통한 커플링 노이즈를 저감할 수 있다.

Description

집적회로{INTEGRATED CIRCUIT}

본 발명은, 집적회로에 관한 것으로, 특히 RF주파수영역에서의 전자적 커플링을 고려해야 할 집적회로에 관한 것이다.

시스템 온 칩(SOC)은, 하나의 칩내에, 디지털, 아날로그, 고주파 등으로 이루어지는 복수의 신호나 회로가 집적화된 것이다. 도11에 나타내듯이, 이들 회로블록의 상호작용, 특히 실리콘기판을 통해 아날로그 회로나 RF회로에 커플링하는 디지털 스위칭 노이즈는 디바이스특성을 저하시킨다. 이러한 디지털 스위칭 노이즈의 기판을 통한 커플링의 저감에 대해서, 깊은 N웰을 이용하는 것이 CMOS 혼재 디바이스 설계에 있어서는 잘 알려져 있다. 그러나, RF회로가 동일칩에 집적화된 경우, RF회로블록간(기판을 통한 전기적 커플링과 기판보다 윗쪽의 자기적 커플링)의 간섭이 관계하게 된다. RF커플링의 정도는, 사용하는 주파수와 함께 증가한다. 또한, 스파이럴 인덕터와 같은 큰 면적을 갖는 RF수동소자에서는, 실리콘기판과 수동소자간, 및 인접하는 디바이스와 쉽게 커플링해 버린다. 예를 들면, 저잡음증폭기(LNA)의 입력과, 1.5㎓의 RF주파수에서 동작하는 VCO가 커플링하면, VCO의 큰 신호(전형적으로는 ∼1V)에 의해, 안테나 신호(일반적으로는 수 마이크로V)를 검지하기 위한 감도가 저하해 버린다.

스파이럴 인덕터-스파이럴 인덕터간 커플링과 같이, RF디바이스끼리의 커플링의 영향을 억제하기 위해서, 하기에 나타내는 몇개의 기술이 제안되어 있다.

(1)간섭하는 디바이스간의 스페이스를 크게 잡는 기술.

(2)스파이럴 인덕터 아래쪽에 패턴화된 접지 실드층을 배치하는 기술("On-Chip Spiral Inductors with Patterned Ground Shields for Si-Based RF IC's", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.33, No. 5, May 1998, pp.743-752) (비특허문헌 1이라고 칭한다).

(3)Deep Trench Guard기술("Deep Trench Guard Technology to Suppress Coupling between Inductors in Silicon RF ICs", 2001 IEEE) (비특허문헌 2라고 칭한다).

(4)적어도 3면에 있어서 신호선을 둘러싸는 Faraday cage에 의해 금속배선의 실드기술(미국 특허 제6307252호 명세서(공개일 2001년 10월 23일)) (특허문헌 1이라고 칭한다).

(5)금속배선을 둘러싸는 금속 cage 실드기술(일본특허공개 평10-256250호 공보(공개일 1998년 9월 25일)) (특허문헌 2라고 칭한다).

또, 이 목적은 금속실드구조에 의해 회로블록의 금속 접속선과의 용량결합을 감소시키는 것에 있으며, 이들 실드구조는 GND에 접속되어 있다. 이 종래예의구조(EMC EXPO 1996)는 본질적으로 PCB에 이용되는 기술(회로간을 아이솔레이션 하고, 또한 EMI를 감소시키는 기술) ("FUTURE EMC TRENDS IN PC BOARD DESIGN", 1986년 6월 16일∼19일, EMC EXPO 1996, 인터넷 <URL:http://www.blackmagic.com/ses/bruceg/EMC/futurePCB.html>) (비특허문헌 3이라고 칭한다)과 유사하다.

그러나, 상술한 방법에서는 다음과 같은 문제를 갖고 있다.

간섭하는 디바이스간의 큰 스페이스는 칩 사이즈 및 비용의 증대를 초래한다.

스파이럴 인덕터의 아래쪽에 패턴화된 GND실드의 배치는, 스파이럴 인덕터의 Ｑ팩터를 저하시킨다. 또한, 이 기술은 RF주파수대역에서는 효과가 있지만(기판을 통한 커플링 저감), 전자적 커플링(기판상부의 자기 커플링)을 억제하는 데에는 효과가 없다.

또, 비특허문헌2의 기술은, 통상의 CMOS프로세스와 호환성이 없고, 결과적으로 고가인 프로세스로 된다.

또, 특허문헌1의 기술은, 금속배선에 대하여 노이즈를 방지하는 것이다. 그 때문에, 특허문헌1이나 특허문헌2에 기재된 기술은, 금속선을 실드는 하지만, 실리콘기판으로부터/또는 실리콘기판을 통해 오는 픽업 노이즈나 커플링 노이즈를 억압할 수 없다.

또한, 이들 어느 기술이나 커플링을 증폭하는 활성화된 트랜지스터와의 상호작용을 다루고 있지 않다. 예로서, 도12는 스파이럴 인덕터와 인접하는 트랜지스터로 이루어지는 테스트패턴을 나타내고 있다. 신호가 스파이럴 인덕터에 인가되었을 때, 이상적으로는 어떠한 커플링도 하지 않아, 트랜지스터의 드레인에서 측정되는 신호는 0이어야 한다.

그러나, 도13으로부터 명백하듯이, 입출력간의 결합도(S21)와 주파수의 관계는, 확실히 커플링되어 있는 것을 나타내고 있다. 트랜지스터가 OFF(Id=0)의 경우에 있어서 조차도, 아직 기판측의 패스경로에 의한 커플링으로 인해, 고주파영역에서 입출력 결합도가 증가하고 있는 것을 알 수 있다.

한편, 트랜지스터가 ON인 경우에는, 신호는 스파이럴 인덕터와 트랜지스터의 게이트 라인의 전자적 커플링에 의해 신호가 전송되어 버린다.

혼재신호IC에 있어서, 딥 N웰 기술은, 일반적으로 실리콘기판을 통한 디지털 노이즈 커플링를 억압하는데에 이용된다. 이와 같이 딥 N웰 기술은, 도12에 나타내는 스파이럴 인덕터와 트랜지스터 구조에 적용되어, 입출력간 결합도(S21)의 값은, 도14에 나타내듯이, 대략 5db정도 감소시키는 효과는 있지만, RF LNA와 같은 엄격한 응용 디바이스에 대해서는 아직 충분하지 않다.

본 발명의 목적은, 표준 IC프로세스와 호환성이 있으며, 전자적이나 기판을 통한 커플링 노이즈를 저감할 수 있는 집적회로를 제공하는 것에 있다.

도1은, 본 발명에 따른 집적회로의 금속펜스의 일구성예를 나타내는 평면도이다.

도2는, 도1의 구성을 나타내는 A-A'선 단면을 포함한 사시도이다.

도3은, 도1의 구성을 나타내는 사시도이다.

도4는, 입출력간 결합도(S21)와 주파수의 관계를 나타내는 그래프이다.

도5는, 본 발명에 따른 집적회로의 금속펜스의 다른 구성예를 나타내는 사시도이다.

도6은, 입출력간 결합도(S21)를 나타내는 도이다.

도7은, 본 발명에 따른 집적회로의 금속펜스의 또 다른 구성예를 나타내는 사시도이다.

도8은, 본 발명에 따른 집적회로의 금속펜스의 또 다른 구성예를 나타내는 사시도이다.

도9는, 본 발명에 따른 집적회로의 금속펜스의 또 다른 구성예를 나타내는 사시도이다.

도10은, 본 발명에 따른 집적회로의 금속펜스의 또 다른 구성예를 나타내는 사시도이다.

도11은, 동일칩내에 아날로그/디지털 디바이스가 혼재된 경우의 상호간섭을 나타내는 도이다.

도12는, 테스트 패턴을 나타내는 평면도이다.

도13은, 입출력간 결합도(S21)의 주파수의존을 나타내는 그래프이다.

도14는, 딥(Deep) N웰을 형성했을 때의 S21의 효과를 나타내는 그래프이다.

상기의 목적을 달성하기 위해서, 본 발명의 집적회로는, 적층된 금속배선층이 전자 아이솔레이션 구조를 형성하고, 상기 금속배선층은 금속배선층간의 복수의비아에 의해 서로 접속되고, 상기 각 금속배선층이 비아에 의해 접속됨으로써 적층구조의 금속펜스가 형성되고, 상기 금속펜스는, 대상소자를 둘러싸도록 배치됨과 아울러, 전자파의 스킨 뎁스를 δ라고 하고, 광속을 c라고 하고, 집적회로의 동작 주파수를 f라고 하고, 금속펜스 영역의 가로방향치수를 d라고 하고, 금속펜스의 테두리선 폭을 WF라고 하고, 비아간격을 L이라고 하고, 신호의 파장 λ=c/f라고 할 때, d≤λ/8, WF≥5δ, L≤λ/20인 것을 특징으로 하고 있다.

상기의 구성에 의해, 전자파의 스킨 뎁스(Skin depth)(δ), 금속펜스영역의 가로방향치수(d), 금속펜스의 테두리선 폭(WF), 비아간격(L), 신호의 파장(λ)간의 관계가 규정된다.

따라서, 전자적이나 기판을 통한 커플링 노이즈를 저감할 수 있다.

또한, 본 발명에 따른 집적회로는, 상기의 구성에 더해서, 금속펜스의 바로 아래에, 기판과 동일 도전형(導電型)을 갖는 제1확산층으로 이루어지는 가드링을 구비하고, 상기 가드링은 고정전위에 접속됨과 아울러, 상기 가드링은, 금속펜스와 전기적으로 분리되어 있는 것을 특징으로 하고 있다.

상기의 구성에 의해, 기판과 동일 도전형을 갖는 제1확산층으로 이루어지는 가드링이 금속펜스의 바로 아래에 구비되고, 가드링은 고정 전위에 접속됨과 아울러, 금속펜스와 전기적으로 분리되어 있다. 따라서, 상기의 구성에 의한 효과에 더해서, 전자적이나 기판을 통한 커플링 노이즈를 보다 효과적으로 저감할 수 있다.

또한, 본 발명에 따른 집적회로는, 상기의 구성에 더해서, 상기 대상소자의 아래쪽에 기판과 접합하는 웰을 갖는 것을 특징으로 하고 있다.

상기의 구성에 의해, 웰이, 상기 대상소자의 아래쪽에 기판과 접합하고 있다. 따라서, 상기의 구성에 의한 효과에 더해서, 전자적이나 기판을 통한 커플링 노이즈를 보다 효과적으로 저감할 수 있다.

또한, 본 발명에 따른 집적회로는, 상기의 구성에 더해서, 상기 대상소자의 아래쪽에 기판과 동일 도전형의 저저항층을 갖고, 상기 저저항층은 고정 전위에 접속됨과 아울러, 금속펜스와 전기적으로 분리되어 있는 것을 특징으로 하고 있다.

또한, 본 발명에 따른 집적회로는, 상기의 구성에 더해서, 상기 저저항층의 면적은, 금속펜스에 의해 둘러싸여지는 면적과 동등한 것을 특징으로 하고 있다.

따라서, 상기의 구성에 의한 효과에 더해서, 보다 효율적으로 전자적이나 기판을 통한 커플링 노이즈를 저감할 수 있다.

또한, 본 발명에 따른 집적회로는, 상기의 구성에 더해서, 상기 저저항층은 살리사이드(salicide) 확산층으로 이루어지는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 저저항층은 살리사이드 확산층으로 이루어진다. 따라서, 상기의 구성에 의한 효과에 더해서, 전자적이나 기판을 통한 커플링 노이즈를 보다 효과적으로 저감할 수 있다.

또한, 본 발명에 따른 집적회로는, 상기의 구성에 더해서, 상기 저저항층은 살리사이드화된 폴리실리콘층으로 이루어지는 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 저저항층은 살리사이드화된 폴리실리콘층으로 이루어진다. 따라서, 상기의 구성에 의한 효과에 더해서, 전자적이나 기판을 통한 커플링 노이즈를 보다 효과적으로 저감할 수 있다.

또한, 본 발명에 따른 집적회로는, 상기의 구성에 더해서, 상기 금속펜스 구조를 갖는 복수의 소자에 있어서, 그 사이는 기판인 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 금속펜스 구조를 갖는 복수의 소자에 있어서, 그사이는 기판이다. 즉, 그 부분에는 확산층을 형성하지 않는다. 따라서, 상기의 구성에 의한 효과에 더해서, 확산층을 형성할 필요를 생략하여, 보다 효율적으로 전자적이나 기판을 통한 커플링 노이즈를 저감할 수 있다.

또한, 본 발명에 따른 집적회로는, 상기의 구성에 더해서, 상기 금속펜스 구조를 갖는 소자에 있어서, 다른 금속펜스 구조를 가지지 않는 소자와의 사이는 기판인 것을 특징으로 하고 있다.

상기의 구성에 의해, 상기 금속펜스 구조를 갖는 소자에 있어서, 다른 금속펜스 구조를 가지지 않는 소자와의 사이는 기판이다. 즉, 그 부분에는 확산층을 형성하지 않는다. 따라서, 상기의 구성에 의한 효과에 더해서, 확산층을 형성할 필요를 생략하여, 보다 효율적으로 전자적이나 기판을 통한 커플링 노이즈를 저감할 수 있다.

본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이익은, 첨부한 도면을 참조한 다음의 설명으로 명백해질 것이다.

본 발명의 일실시형태에 대해서 도1 내지 도10에 기초하여 설명하면, 아래와 같다.

본 발명은 집적회로에 있어서의 회로블록의 전자 아이솔레이션에 관한 것으로, 특히 RF주파수영역에서의 전자적 커플링을 줄이기 위한 보다 효과적인 전자 아이솔레이션 구조를 제시하는 것이다. 또한, 이 구조는 표준적인 CMOS, BiCMOS, 또는 바이폴라 프로세스에 유효한 기술이다. 이하에 서술하는 구성예는 모두, 고주파영역에서의 전자적 커플링 및 기판 크로스토크를 방지할 수 있는 것이다. 여기에서, 회로블록은, 집적회로내에서 전자계를 발생시키는 소자(대상소자)로서의, 고주파 디바이스이며, 예를 들면, 스파이럴 인덕터 등의 수동부품이다.

본 실시형태에 따른 구성은, 회로블록간, 회로블록과 상호접속 배선간의 전자적 커플링을, 접지한 금속펜스를 이용함으로써 억압하는 것이다. 금속펜스는 전체가 도체이며, Vdd 또는 GND 등의 고정(일정)전위에 금속배선에 의해 접속할 수 있다. 금속펜스는 금속배선층이 적층된 것이며, 비아에 의해 접속되어 있다. 또한, 금속펜스는, 회로블록을 완전히 또는 부분적으로 둘러싸고 있다. 실드층, 예를 들면 GND전위에 접속된 P+, N+, N웰 확산층은, 고주파에서의 기판을 경유하는 커플링을 억압한다. 또한, 딥 N웰은 트랜지스터의 백게이트 커플링를 억압하기 위해서, 금속펜스와 조합해서 이용할 수 있다.

또, 이하에 서술하는 구성예는 모두, 공지의 일반적인 Si-IC 프로세스로 제조할 수 있다. 이 때문에 제조공정의 설명은 생략한다. 즉, 본 발명은, 어떠한 부가적인, 또는 프로세스 변형을 필요로 하지 않는다. 또한, 본 발명의 구조는, 통상의 IC프로세스에 있어서의, 금속배선층이나 확산층의 형성시에 있어서, 그 패턴을 연구해서 바르게 배치함으로써 이루어진다.

이하에, 전자적인 아이솔레이션 구조의 상세를 설명한다. 또, 이하의 설명에서는 4층 금속 프로세스를 예로 들어 설명하지만, 어떠한 금속배선층수에 대해서나 적용가능한 것은 말할 필요도 없다.

도1, 및 도2는, 각각 본원 발명의 집적회로(21)에 있어서, 스파이럴 인덕터를 둘러싸는 전자적인 금속펜스(20)를 나타내고 있다. 또, 도3은, 본원 발명의 하나인 금속펜스 구조를 상세하게 도시하고 있다. 여기에서는, 금속펜스의 바로아래, 즉, 금속펜스의 아래쪽이며 세로방향에서 볼 때 금속펜스와 같은 위치에, 실리콘제의 기판(1)과 동일 도전형을 갖는 확산층으로 이루어지는 가드링(3)(제1확산층)을 구비하고 있다. 그리고, 금속펜스는 모든 금속배선층(5,7,9,11)을 적층한 형태로 사용되며, 이 가드링(3)과 동시에 작용한다. 또, 도면중, 부호 2는, 소자분리영역을 나타내고 있다. 소자분리영역(2)은, SiO₂를 이용한 Si프로세스의 일반적인 소자분리이다.

또 금속펜스(20)는, 금속배선층으로 적층되고, 비아(6,8,10)에 의해 수직방향으로 서로 접속되고, 회로블록을 전체적 또는 부분적으로 둘러싸고 있다.

도2의 예에서는, 금속펜스는 스파이럴 인덕터(12)를 둘러싸고 있다.

또한, 금속펜스(11)와 회로블록으로서의 스파이럴 인덕터(12)사이의 간극(SF)(도1에 기재)의 값은, 금속펜스가 둘러싸고 있는 회로블록(도2의 경우는 스파이럴 인덕터)의 전기적 특성을 변화시키지 않는 값을 선택하는 것이 중요하다. 즉, 상술한 간극(SF)은 어플리케이션에 따라서 결정되는 것이 필요하며, 전형적으로는 SF＞25㎛이다. 또한, 폭(WF)은 금속펜스의 저저항화과 전자필드의 영향을 충분히 감소시킬 수 있도록 선택된다. 또한, 전자적 커플링을 억제하기 위한 금속펜스의 유효성은, 적층구조에 있어서의 금속펜스 폭 및 비아의 거리에도 의존한다.

기본적으로는, 표피깊이(어디까지 전자계가 들어가는지의 정도)를 δ라고 한다. 즉, δ는, 전자파의 스킨 뎁스, 즉, 전자적 커플링이 일어나는, 집적회로표면으로부터의 최대깊이이다. 이 때,

식 δ= {ρ/(πμf)}^1/2

(여기에서, ρ는 금속펜스의 저항율, μ은 투자율, f는 동작 주파수:1∼5㎓)이며, 회로내의 가장 빠른 신호의 파장이,

λ = c/f

이면,

금속펜스의 폭(WF)≥5δ,

비아의 간격≤λ/20

의 조건을 만족하면, 전자적 커플링의 영향이 거의 없어진다. 여기에서 c는 광속을 나타내고 있다.

또한, 전형적인 값으로서, AlCu의 재료를 이용하고, 두께가 0.6∼1.5㎛인 경우에는, WF>5㎛가 사용된다. AlCu 이외에서는, 예를 들면 AlSi, Al, Au, Cu 등이 사용가능하다.

본원의 금속 아이솔레이션 펜스의 효과가 도4에 나타내어져 있다. 도12와 동일한 테스트 구조(즉, 금속펜스(20)에 의해 둘러싸여진 스파이럴 인덕터를 갖는 구조)에 적용되었다. 그 결과, 금속 아이솔레이션이 없는 종래패턴과 비교해서, 약 20dB의 입출력간 결합도(S21)의 감소를 달성하는 것이 가능하게 된다. S파라미터는 전자파의 전파를 기초로 한 것으로, 그 중에서 S21은 이번 경우에서는 아이솔레이션(분리)을 나타낸다. S21이 낮을수록 아이솔레이션이 양호하고, 기판 크로스토크의 영향이 작다고 할 수 있다.

금속펜스 전체의 높이는, 전자계를 발생하는 소자와 동층이상의 금속배선층으로 하면 좋다. 또, 층수는 설계에 따라 결정하면 되고, 또한, 일층의 두께, 비아의 높이, 비아의 지름 등은 프로세스에 의해 결정하면 된다.

상기 도1의 구성에 있어서, 적층되는 금속배선층의 금속펜스는 적당히 변경가능하다. 또한, 인접하는 회로블록과의 전자적 커플링을 감소시키기 위한 펜스의 효과는 적층하는 금속배선층의 수에 의존한다.

회로블록이 고주파 디바이스이며, 기판과의 기생용량에 의해 특성이 열화하는 등의 이유로, 만약, 둘러싸여진 회로블록, 즉 전자계를 발생하는 소자가 최상층의 금속배선층을 이용해서 형성되어 있는 경우에는, 확산층으로 이루어지는 가드링(3)이나 하부 금속배선층(최하층의 금속배선층)을 형성하는 것보다, 금속펜스로서는, 최상층의 금속배선층을 형성하는 쪽이 효과적이다. 즉, 금속펜스에 이용하는 금속배선층으로서는, 전자계를 발생하는 소자와 동층이상의 금속배선층이 필요하다. 도5는 확산층으로 이루어지는 가드링(3)이나 하부 금속배선층을 사용하지 않는 금속 아이솔레이션 펜스의 구조를 나타내고 있다.

도6은, 상기한 바와 같이 최상층의 금속배선층에 두개의 스파이럴 인덕터를형성한 경우에, 두개의 스파이럴 인덕터간의 입출력간 결합도(S21)(dB)의 실험결과를 요약한 것이다. 여기에서는, 두개의 스파이럴 인덕터는 100㎛ 떨어져 있으며, 스파이럴 인덕터의 하나가, 다른 금속배선층(제1금속배선층∼제4금속배선층)으로 만들어진 금속펜스에 의해 둘러싸여져 있다.

또, 표면으로부터 먼 순서대로 제1금속배선층, 제2금속배선층, 제3금속배선층, 제4금속배선층이다. 기판에 가장 가까운 금속배선층이 제1금속배선층이다. 「A」, 「B」는 모두, 금속배선층이 형성되어 있는 것을 나타내고, 공란은 금속배선층이 형성되어 있지 않은 것을 나타낸다. 제4금속배선층측에서 「A」, 제1금속배선층측에서 「B」로 하고 있다.

전자 아이솔레이션의 효과를 더욱 개선하기 위해서, 특히 고주파의 경우에 있어서, 도7에 나타내듯이, 금속펜스(20)에 의해 둘러싸여진 회로블록 아래쪽에 N웰(30)(제2확산층)과 조합하면 보다 효과가 있다.

N웰(30)의 면적은, 금속펜스(20)에 의해 둘러싸여지는 면적(즉, 회로블록의 면적)과 동등하다(예를 들면, 같다).

또한, 도7은 회로블록 아래에 N웰을 형성하고, 기판은 Psub인 경우이지만, 반대로, 회로블록 아래쪽에 P웰을 형성하고, 기판을 Nsub로 하는 구성으로 할 수도 있다.

또한, 기본구조의 다른 변형예로서, 전자 아이솔레이션은, 저저항층(40)과 조합하는 것도 가능하다. 그 경우, 저저항층(40)은, 기판영역의 도전형과 동일하며, 도8에 나타내듯이 고정전위에 접속된다. 고정전위는 Vdd 또는 GND인 것으로,금속배선에 의해 접속한다. 또, 이 저저항층(40)의 형성은, 고도전성의 살리사이드 확산층 또는 살리사이드화된 폴리실리콘층으로 형성된다. 또한, 이 구조는, 스파이럴 인덕터와 같이, 둘러싸여진 회로블록이 기판내에 탑재되어 있지 않은 경우에 적용될 수 있다.

또한, 보호되어야 할(둘러싸여진) 회로영역의 사이즈(1변의 길이)를 d라고 하고, 상기 회로영역의 면적을 Area라고 하면,

d=Area^1/2

로 된다. 또한, 전자 아이솔레이션 펜스의 관계는, 동작 주파수에(즉 파장 λ=c/f)의존한다. 또한, 상기 d의 식은 보호되어야 할(둘러싸여진) 회로영역이 예를 들면 정사각형일 때에 성립하지만, 그 이외에도, 보호되어야 할(둘러싸여진) 회로영역이 예를 들면 원형인 경우라도 동일한 계산식이며, 회로영역이 정사각형이어도 원이어도 d의 값에 그다지 차이는 없다. 회로영역이 원형인 경우에는 금속펜스도 원형으로 형성하고, 사이즈 d는 직경을 나타낸다.

만약 d≤λ/8이면, 전자방사는 금속펜스로부터 들어오거나 나가거나 하지 않게 된다. 결과적으로 종래예(특허문헌2)와 같은 하부(bottom) 또는 상부(top)의 커버금속은 필요하지 않게 된다.

또한, 산화막을 유전층으로서 이용하는 IC에 대하여,

c∼1.5×10¹⁰㎝/초, f=5㎓, λ∼3㎝

일 때, 회로영역의 사이즈가 d=350㎛인 회로블록에서는, 상부 또는 하부의 금속 실드층 내지 전자펜스에 의해 둘러싸여지는 것만으로, 전자적 커플링을 억제하는 것이 가능하다.

또한, 회로블록간의 고주파영역에서의 커플링은, 주로 기판을 경로로 하고 있다. 기판 커플링을 감소시키기 위해서, 상술한 금속 아이솔레이션 펜스는, 실리콘 영역에 만들어 넣어진 회로구성요소(예를 들면 스파이럴 인덕터, 커패시터)와 조합된다. 그 영역에서는, 도9에 나타내듯이, 통상의 중간 정도로 도핑된 웰(tabs)로서의 N웰(51) 및 P웰(52)만을 배치함으로써도 충분한 억제효과가 있다. 즉, 도9에 나타내듯이, 회로블록(25)사이는 도핑되어 있지 않지만, 기판(1)을 Psub로 함으로써, 기판저항이 커지는 것때문에, 도핑의 정도가 통상 중간 정도의 것이어도 충분히 기판 노이즈를 억제할 수 있다.

결과적으로, 회로블록(25)간의 실리콘 영역은, 높은 저항율을 갖는 기판으로 되고, 커플링하는 기판의 임피던스가 커져, 고주파영역에서의 회로간의 커플링이 감소하게 된다.

이렇게, 금속펜스 구조를 갖는 복수의 소자(회로블록(25))에 있어서, 그 사이는 기판(1)이도록 구성할 수 있다. 또한, 도10에 나타내듯이, 금속펜스 구조를 갖는 소자에 있어서, 다른 금속펜스 구조를 가지지 않는 소자와의 사이는 기판(1)이도록 구성할 수 있다.

특허문헌 2의 픽트펜스(picked fence)는, 회로나 소자를 가로방향(금속배선층의 적층으로)으로 둘러싼 금속배선층을 나타내고 있고, 또한, 적어도 회로나 소자의 상부 또는 아래쪽에 금속배선층에 의해 2차원적인 표면을 갖고 있다. 또한,특허문헌 2에 있어서는, 금속의 적층은 기판의 확산층에 접속되어 있다.

한편, 본 발명의 금속스택 구조는 기판의 확산층에 접속되는 것을 필요로 하지 않는다. 이것에 의해, 설계를 단순히 할 수 있다. 또한, 본 발명의 금속펜스는 가로방향치수(d)가 d ＜λ/8이 되도록 회로 또는 소자를 둘러싸고 있기 때문에, 상부 금속 실드층은 이용할 필요가 없다.

이상 서술한 바와 같이, 본 발명은, RF회로블록간의 자기적, 용량적, 및 기판 커플링을 효과적으로 억제하는 것이다. 따라서, 금속의 전자 아이솔레이션 기술은, 어떠한 특별한 프로세스를 필요로 하지 않는다. 그 결과, 표준적인 IC프로세스와 호환성이 있다. 또한, 효과적인 전자 아이솔레이션이 확인되었다. 즉, 임계적인 RF회로블록간의 간격이 적어도 전자 아이솔레이션이 가능하다. 결과적으로 칩 사이즈를 보다 작게 하는 것이 가능하게 된다.

또, 발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시형태, 또는 실시예는, 어디까지나, 본 발명의 기술적 내용을 밝히는 것으로서, 그러한 구체예에만 한정해서 협의로 해석되어야 할 것이 아니고, 본 발명의 정신과 다음에 기재하는 특허청구사항의 범위내에서, 여러가지로 변경해서 실시할 수 있는 것이다.

이상과 같이, 본 발명에 의하면, 전자적이나 기판을 통한 커플링 노이즈를 효과적으로 저감할 수 있다.

Claims

대상소자; 및

상기 대상소자를 둘러싸도록 배치된 금속펜스를 포함하고,

상기 금속펜스는,

적층되어 전자 아이솔레이션 구조를 형성하는 금속배선층; 및

상기 금속배선층 끼리를 서로 접속하는 복수의 비아를 포함하고 있으며,

전자파의 스킨 뎁스(Skin depth)를 δ라고 하고, 광속을 c라고 하고, 집적회로의 동작 주파수를 f라고 하고, 금속펜스 영역의 가로방향치수를 d라고 하고, 금속펜스의 테두리선 폭을 WF라고 하고, 비아간격을 L이라고 하고, 신호의 파장 λ=c/f라고 할 때,

d≤λ/8,

WF≥5δ,

L≤λ/20인 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 금속펜스의 바로아래에, 기판과 동일 도전형을 갖는 제1확산층으로 이루어지는 가드링을 구비하고, 상기 가드링은 고정전위에 접속됨과 아울러, 상기 가드링은 상기 금속펜스와 전기적으로 분리되어 있는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 대상소자의 아래쪽에 기판과 접합하는 웰을 갖는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 대상소자의 아래쪽에 기판과 동일 도전형의 저저항층을 갖고, 상기 저저항층은 고정전위에 접속됨과 아울러, 상기 금속펜스와 전기적으로 분리되어 있는 것을 특징으로 하는 집적회로.
제4항에 있어서, 상기 저저항층의 면적은 상기 금속펜스에 의해 둘러싸여지는 면적과 동등한 것을 특징으로 하는 집적회로.
제5항에 있어서, 상기 저저항층은 살리사이드 확산층으로 이루어지는 것을 특징으로 하는 집적회로.
제5항에 있어서, 상기 저저항층은 살리사이드화된 폴리실리콘층으로 이루어지는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 금속펜스 구조를 갖는 복수의 소자의 사이는 기판인 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 금속펜스 구조를 갖는 소자와, 다른 금속펜스 구조를가지지 않는 소자 사이는 기판인 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 대상소자는 상기 집적회로내에서 전자계를 발생시키는 소자인 것을 특징으로 하는 집적회로.
제10항에 있어서, 상기 대상소자는 고주파 디바이스인 것을 특징으로 하는 집적회로.
제11항에 있어서, 상기 대상소자는 스파이럴 인덕터인 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 금속펜스는 접지되어 있는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 금속펜스와 상기 대상소자 사이의 간극(SF)은 SF＞25㎛인 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 금속펜스가 AlCu이며, 상기 금속펜스의 두께가 0.6∼1.5㎛이며, 상기 WF가 WF＞5㎛인 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 금속펜스 전체의 높이가 상기 대상소자와 동층이상인 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 대상소자의 상부(top) 및 하부(bottom)가 상기 금속펜스로 덮여져 있지 않고 노출되어 있는 것을 특징으로 하는 집적회로.