KR101227750B1 - 반도체 ｉｃ 내장 모듈 - Google Patents

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마사시 가츠마타
겐이치 가와바타
도시카즈 엔도
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티디케이가부시기가이샤
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Abstract

(과제) 버스 라인이 발생하는 노이즈의 영향을 저감하고, 반도체 IC 사이를 접속하는 버스 라인을 최단 거리로 배선함으로써 소형 저배화 및 한층 더 노이즈의 저감을 꾀한다.
(해결수단) 반도체 IC 내장 모듈 (100) 은, 제 1 및 제 2 절연층 (101a, 101b) 을 갖는 다층 기판 (101) 과, 다층 기판 (101) 내에 매립된 컨트롤러 IC (102) 및 메모리 IC (103) 를 구비하고 있고, 다층 기판 (101) 의 내층에는 배선층 (104) 이 형성되어 있다. 배선층 (104) 의 일부는 버스 라인 (104X) 을 구성하고 있고, 컨트롤러 IC (102) 와 메모리 IC (103) 사이는 버스 라인 (104X) 에 의해 접속되어 있다. 컨트롤러 IC (102) 나 메모리 IC (103) 는 제 2 절연층 (101b) 에 매립되어 있다. 제 1 및 제 2 절연층 (101a, 101b) 의 표층에는 각각 제 1 및 제 2 그라운드층 (105a, 105b) 이 형성되어 있다.
그라운드층, 아날로그 영역, 반도체 IC, 디지털 영역

Description

반도체 ＩＣ 내장 모듈{SEMICONDUCTOR IC-EMBEDDED MODULE}
도 1 은 본 발명의 제 1 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 단면도.
도 2 는 본 발명의 제 1 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 평면도.
도 3 은 버스 라인 (104X) 의 배선 레이아웃의 다른 예를 나타내는 개략 평면도이다.
도 4 는 본 발명의 제 2 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 단면도.
도 5 는 본 발명의 제 3 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 단면도.
도 6 은 버스 라인 (104X) 의 등가 회로를 모식적으로 나타내는 회로도.
도 7 은 본 발명의 제 4 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 단면도.
도 8 은 본 발명의 제 5 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 단면도.
도 9 는 본 발명의 제 6 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 도면으로서, (a) 는 개략 평면도, (b) 는 그 개략 단면도.
도 10 은 본 발명의 제 7 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 도면으로서, (a) 는 개략 평면도, (b) 는 그 개략 단면도.
(부호의 설명)
100: 반도체 IC 내장 모듈
101: 다층 기판
101a: 제 1 절연층
101b: 제 2 절연층
101c: 제 3 절연층
102: 컨트롤러 IC
103: 메모리 IC
104: 배선층
104a: 제 1 배선층
104b: 제 2 배선층
104X: 버스 라인
105a: 그라운드층
105b: 그라운드층
106: 버스 라인을 구성하는 신호 라인의 일부
107: 비아홀 전극
200: 반도체 IC 내장 모듈
300: 반도체 IC 내장 모듈
301: 자성층
302: 덤핑 저항
303: 비드
400: 반도체 IC 내장 모듈
401: 칩부품
401a: 칩부품의 전극
401b: 칩부품의 전극
402: 랜드 패턴
403: 비아홀 전극
500: 반도체 IC 내장 모듈
501: 전원층
502: 바이패스 콘덴서
503: 비아홀 전극
600: 반도체 IC 내장 모듈
601: 아날로그 회로
602: 아날로그 신호 라인
603: 비아홀 전극
700: 반도체 IC 내장 모듈
701a: 제 3 그라운드층
701b: 제 4 그라운드층
본 발명은 반도체 IC 내장 모듈에 관한 것으로, 특히, 반도체 IC 가 매립된 기판의 양면에 그라운드층을 갖는 반도체 IC 내장 모듈에 관한 것이다.
종래의 반도체 IC 내장 모듈로는, 예를 들어, 반도체 IC 칩을 다층 기판의 종방향으로 겹쳐서 쌓아 배치한 구조의 모듈이 알려져 있다 (특허문헌 1 참조). 이것은, 다층 기판의 양측에 베어칩보다 두꺼운 절연 수지층을 형성하고, 그 안에 베어칩을 매설한 것이다. 이들 절연 수지층의 양측에는 배선층이 형성되어 있으며, 표층측의 배선층은 그라운드층으로서 사용되고, 내층측의 배선층은 전원 라인으로서 사용된다. 반도체 IC 간 접속은, 다층 기판의 표층 및 내층에 형성된 배선층 및 비아홀을 통하여 접속된다.
상기 서술한 종래의 반도체 IC 내장 모듈에 의하면, 다층 기판의 표면에 형성되어 있는 절연 수지층의 내부에 반도체 IC 칩이 매설됨과 함께, 이러한 반도체 IC 가 그 양측에 형성된 전원 라인 및 그라운드층과 접속되기 때문에 전원 라인 및 그라운드층에 대한 배선 거리를 짧게 할 수 있어, 전기적 특성이 우수한 회로 장치를 제공할 수 있다.
그 밖에도, 본 발명에 관련된 종래 기술로는 여러 가지 것이 있다 (특허문헌 2,3 참조).
(특허문헌 1) 일본 공개특허공보 2001-102517호
(특허문헌 2) 일본 공개특허공보 2000-183540호
(특허문헌 3) 일본 공개특허공보 2000-31207호
그러나, 상기 서술한 종래의 반도체 IC 내장 모듈은 빌드업 구조를 갖기 때문에, 기판 전체의 두께가 대단히 두꺼워진다는 문제가 있다. 또한, 반도체 IC 사이의 접속에 비아홀을 사용하기 때문에, 반도체 IC 간 접속을 위해 많은 스페이스를 필요로 하고, 배선 거리도 길어진다는 문제가 있다. 배선 거리가 길어진 경우에는 임피던스의 미스 매칭이 일어나기 쉬워, 노이즈를 크게 하는 요인이 된다. 특히, 컨트롤러 IC 와 메모리 IC 를 접속하는 버스 라인은, 예를 들어 100MHz 정도의 고속 클록으로 동작하기 때문에, 배선 거리가 길어지면 길어질수록 그 고조파가 불필요하게 복사되어 무선계의 아날로그 회로에 대하여 악영향을 준다는 문제가 있다.
따라서, 본 발명의 목적은, 버스 라인이 발생하는 노이즈의 영향을 저감할 수 있음과 함께 반도체 IC 사이를 접속하는 버스 라인을 최단 거리로 배선할 수 있어, 이것에 의해 소형 저배화 및 한층 더 노이즈의 저감을 꾀할 수 있는 반도체 IC 내장 모듈을 제공하는 것에 있다.
본 발명의 상기 목적은, 복수의 절연층이 적층된 다층 기판과, 서로 횡렬로 배치되도록 상기 다층 기판 내에 매립된 제 1 및 제 2 반도체 IC 칩과, 상기 제 1 및 제 2 반도체칩 사이를 접속하는 버스 라인을 구비하고 있는 것을 특징으로 하는 반도체 IC 내장 모듈에 의해 달성된다. 본 발명에 의하면, 2개의 반도체 IC 칩이 다층 기판에 매립되어 있기 때문에, 양자 사이를 접속하는 버스 라인을 최단 거리로 배선할 수 있다.
본 발명에 있어서, 상기 다층 기판은, 제 1 및 제 2 절연층을 포함하고, 상기 버스 라인은 상기 제 1 및 제 2 절연층의 층간에 형성되어 있는 것이 바람직하다. 또한, 상기 제 1 및 제 2 반도체 IC 칩은 함께 상기 제 1 또는 제 2 절연층 중 어느 일방에 매립되어 있는 것이 바람직하다. 그리고, 상기 다층 기판은, 상기 버스 라인의 상방 및 하방을 덮는 제 1 및 제 2 도전층을 추가로 구비하고 있는 것이 바람직하다. 이 경우에 있어서, 상기 제 1 도전층은 상기 제 1 절연층의 상기 제 2 절연층과는 반대측 표면에 형성되어 있고, 상기 제 2 도전층은 상기 제 2 절연층의 상기 제 1 절연층과는 반대측 표면에 형성되어 있는 것이 바람직하다. 이것에 의하면, 소형 저배화된 심플한 구조의 반도체 IC 내장 모듈을 제공할 수 있다.
본 발명에 있어서는, 상기 제 1 및 제 2 도전층이 함께 그라운드층이어도 되고, 상기 제 1 및 제 2 도전층의 어느 일방이 전원층이고, 타방이 그라운드층이며, 상기 전원층과 그라운드층 사이에 바이패스 콘덴서가 설치되어 있어도 된다. 도전층이 전원층인 경우에는, 전원층과 그라운드층 사이에 바이패스 콘덴서를 삽입함으로써, 교류적으로는 전원층을 그라운드층으로 간주할 수 있다. 따라서, 어느 경우에서도 도전층의 시일드 효과에 의해 노이즈를 저감할 수 있다.
본 발명에 있어서는, 상기 버스 라인에 접속되는 수동 소자의 칩부품이 상기 제 1 또는 제 2 도전층 상에 탑재되어 있는 것이 바람직하다. 이것에 의하면, 버스 라인 상의 노이즈를 제거하는 노이즈 필터 회로를 구성할 수 있어, 버스 라인이 발생하는 노이즈의 영향을 한층 더 저감할 수 있다.
본 발명에 있어서는, 상기 제 1 및 제 2 반도체 IC 칩의 어느 일방이 컨트롤러 IC 이고, 타방이 메모리 IC 인 것이 바람직하다. 컨트롤러 IC 와 메모리 IC 를 접속하는 버스 라인은 고속 클록으로 동작하여, 배선 거리가 길어지면 길어질수록 그 고조파가 불필요하게 복사되어 다른 회로에 대하여 미치는 영향이 특히 크기 때문이다.
본 발명에 있어서는, 상기 제 1 또는 제 2 절연층의 적어도 일방이 강자성 재료를 함유하여 구성되어 있는 것이 바람직하다. 이것에 의하면, 강자성 재료를 함유하는 절연층과 접하는 버스 라인은 덤핑 저항 및 비드의 직렬 회로와 등가가 되기 때문에, 스퓨리어스의 영향을 더욱 억제할 수 있어, 버스 라인이 발생하는 노이즈를 한층 더 저감할 수 있다.
본 발명에 있어서는, 상기 제 1 및 제 2 반도체 IC 칩과 상기 버스 라인이 도전성 돌기물을 통하여 실질적으로 직접 접속되어 있는 것이 바람직하다. 이것에 의하면, 버스 라인의 임피던스 제어가 용이해져, 근접하는 다른 계통의 버스 라인끼리가 평행하게 되지 않도록 배선하거나 시일드 수단을 배치하거나 함으로써 아날로그-디지털간 간섭을 최소한으로 억제하는 것이 가능해진다.
본 발명에 있어서는, 상기 버스 라인을 구성하는 모든 신호 라인이 상기 제 1 배선층에 형성되어 있는 것이 바람직하지만, 상기 버스 라인을 구성하는 신호 라인의 일부로서, 적어도 다른 신호 라인과 교차하는 부분이, 상기 제 1 배선층과는 상이한 제 2 배선층에 형성되어 있어도 된다. 이러한 비아홀 전극이 존재한다고 해도 비아홀 전극 (302) 사이는 그다지 근접해 있지 않기 때문에, 버스 라인을 구성하는 신호 라인의 다수를 비아홀 전극으로 구성하는 경우와 비교하면, 비아홀 전극 (302) 에 의한 노이즈의 영향은 대단히 작은 것으로 생각된다.
본 발명에 있어서는, 적어도 상기 버스 라인의 주위에, 상기 제 1 및 제 2 도전층 사이를 접속하는 비아홀 전극이 복수 배열되어 있는 것이 바람직하고, 상기 버스 라인과 아날로그 영역 사이에 배열되어 있는 것이 특히 바람직하다. 이것에 의하면, 버스 라인 (104X) 등에서부터 발생하여 기판의 평면방향으로 전해지는 노이즈가 차폐됨과 함께 그라운드 접속이 강화되기 때문에, 버스 라인 (104X) 등에 의한 간섭을 최소한으로 억제할 수 있다.
본 발명에 있어서는, 상기 다층 기판 내에 형성된 아날로그 영역과, 상기 제 1 도전층과 동일층 내에 형성되고, 상기 아날로그 영역의 상방을 덮는 제 3 도전층과, 상기 제 2 도전층과 동일층 내에 형성되고, 상기 아날로그 영역의 하방을 덮는 제 4 도전층을 추가로 구비하고, 상기 제 1 및 제 2 도전층과 상기 제 3 및 제 4 도전층이 분리되어 형성되어 있는 것이 바람직하다. 이것에 의하면, 버스 라인 등으로부터의 노이즈가 그라운드층을 통하여 아날로그측으로 전해지는 일이 없어, 버스 라인 등으로부터의 간섭을 더욱 억제할 수 있다.
발명을 실시하기 위한 최선의 형태
이하, 첨부 도면을 참조하면서 본 발명의 바람직한 실시형태에 대해서 상세히 설명한다.
도 1 은, 본 발명의 제 1 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 단면도이다. 또한 도 2 는, 이 반도체 IC 내장 모듈의 구성을 나타내는 개략 평면도이다.
도 1 및 도 2 에 나타낸 바와 같이, 이 반도체 IC 내장 모듈 (100) 은, 다층 기판 (101) 과, 다층 기판 (101) 내에 매립된 컨트롤러 IC (102) 및 메모리 IC (103) 를 구비하고 있다. 본 실시형태의 다층 기판 (101) 은, 제 1 절연층 (101a) 및 제 2 절연층 (101b) 을 구비하고 있고, 컨트롤러 IC (102) 나 메모리 IC (103) 는 베어칩 상태로 제 2 절연층 (101b) 에 매립되어 있다. 제 1 및 제 2 절연층 (101a, 101b) 의 층간 (즉 다층 기판 (101) 의 내층) 에는 배선층 (104) 이 형성되어 있고, 배선층 (104) 의 일부는 컨트롤러 IC (102) 와 메모리 IC (103) 사이를 접속하는 버스 라인 (104X) 을 구성하고 있다.
베어칩 상의 패드 전극과 버스 라인 (104X) 의 접속은 비아홀 전극을 통해 접속되는 것은 아니고, 범프 등의 도전성 돌기물을 통하여 실질적으로 직접 접속되어 있다. 이것은, 버스 라인이 비아홀 전극으로 구성됨으로써 그 임피던스 제어가 곤란해져, 노이즈가 발생하기 쉬워지는 문제를 해결하기 위해서이다. 또한, 예를 들어 컨트롤러 IC 가 아날로그 회로와 디지털 회로의 양쪽이 혼재되어 있는 경우에 컨트롤러 IC 와 버스 라인이 비아홀 전극을 통하여 접속되어 있으면, 각각의 신호 라인을 구성하는 비아홀 전극이 서로의 근방에서 평행하게 배선되고 말 아, 디지털 신호 라인으로부터 아날로그 신호 라인에 대한 간섭이 문제가 된다. 그러나, 이들 반도체 IC 의 패드 전극과 버스 라인을 실질적으로 직접 접속하면, 버스 라인의 임피던스 제어도 용이하고, 근접하는 버스 라인끼리 평행하게 되지 않도록 배선하거나 시일드 수단을 배치하거나 함으로써 아날로그-디지털간 간섭을 최소한으로 억제하는 것이 가능해진다.
제 1 및 제 2 절연층 (101a, 101b) 의 표층 (즉 다층 기판 (101) 의 외층) 에는 각각 제 1 및 제 2 그라운드층 (105a, 105b) 이 형성되어 있다. 즉, 제 1 그라운드층 (105a) 은, 제 1 절연층 (101a) 의 제 2 절연층 (101b) 과 반대측 표면에 형성되어 있고, 제 2 그라운드층 (105b) 은, 제 2 절연층 (101b) 의 제 1 절연층 (101a) 과 반대측 표면에 형성되어 있다. 그 때문에, 버스 라인 (104X) 의 상방 및 하방은 각각 제 1 및 제 2 그라운드층 (105a, 105b) 에 의해 덮여 있다.
버스 라인 (104X) 은 예를 들어 5V 나 3.3V 와 같은 고전압의 디지털 신호를 100MHz 와 같은 고속 클록으로 전송하는 신호 라인이다. 버스 라인 (104X) 으로부터 발생하는 고조파 노이즈는, 예를 들어 휴대전화이면 그 수신 감도를 저하시키는 등, 무선계의 아날로그 회로에 대하여 악영향을 주어, 버스 라인이 길어지면 길어질수록 그 영향은 커진다. 그러나, 본 실시형태의 반도체 IC 내장 모듈 (100) 에 의하면, 그라운드층 (105a, 105b) 이 다층 기판 (101) 의 양면에 형성되어 있고, 버스 라인 (104X) 의 상방 및 하방이 각각 제 1 및 제 2 그라운드층 (105a, 105b) 에 의해 덮여 있기 때문에, 그라운드층 (105a, 105b) 의 시일드 효과에 의해 버스 라인 (104X) 이 발생하는 노이즈의 영향을 억제할 수 있다. 또, 시일드 효과를 높이기 위해서는, 그라운드층 (105a, 105b) 이 버스 라인 (104X) 의 주위를 가능한 한 광범위하게 덮고 있는 것이 바람직하다.
또한, 본 실시형태에 있어서는, 컨트롤러 IC (102) 및 메모리 IC (103) 가 서로 횡렬로 배치되어 있어, 이들 반도체 IC 의 단자 사이가 버스 라인 (104X) 에 의해 직접 접속되어 있다. 종래와 같이, 반도체 IC 칩을 종방향으로 겹쳐서 쌓은 경우에는, 반도체 IC 사이를 접속하기 위해서 버스 라인의 일부로서 층간 접속 수단인 비아홀 전극을 필요로 하기 때문에, 버스 라인의 형성 영역으로서 많은 스페이스가 필요해지고, 버스 라인의 임피던스 제어도 어려워진다. 또한, 버스 라인의 배선 거리도 길어지기 때문에 고조파 노이즈의 영향도 커진다. 그러나, 본 실시형태에 의하면, 비아홀 전극을 버스 라인의 일부로서 사용할 필요가 없기 때문에, 도 2 에 나타낸 바와 같이, 버스 라인 (104X) 을 최단 거리로 배선할 수 있어, 버스 라인 (104X) 이 발생하는 노이즈의 영향을 억제할 수 있다.
또, 버스 라인은, 도 1 에 나타낸 바와 같이, 다른 배선층을 경유하지 않고 일층으로 구성되어 있는 것이 바람직하지만, 예를 들어, 버스 라인 중의 임의의 신호 라인을 다른 신호 라인과 교차시키지 않으면 효율적으로 배선할 수 없는 경우에는, 도 3(a) 및 도 3(b) 에 나타낸 바와 같이, 다른 신호 라인과 교차하는 부분 (106) 을 포함하여, 당해 버스 라인 (104X) 의 일부를 제 2 배선층 (104b) 에 형성해도 된다. 이 경우는 비아홀 전극 (107) 이 필요해지지만, 버스 라인 (104X) 을 구성하는 대다수의 신호 라인은 제 1 배선층 (104a) 에 형성되고, 또 비아홀 전극없이 패드 전극과 접속되어 있으며, 비아홀 전극 (107) 사이도 그다지 근접해 있지 않기 때문에, 비아홀 전극 (107) 에 의한 노이즈의 영향은 대단히 작은 것으로 생각된다.
상기 서술한 제 1 실시형태에서는, 다층 기판으로서 이른바 3층 기판을 사용하고, 다층 기판 (101) 의 외층에 형성한 그라운드층 (105a, 105b) 으로 내층의 버스 라인 (104X) 을 사이에 끼우고, 버스 라인 (104X) 의 상방 및 하방을 그라운드층 (105a, 105b) 에 의해 덮는 구성으로 하고 있지만, 본 발명은, 더 다층인 구조의 기판을 사용해도 되고, 다층 기판의 내층에 그라운드층을 형성해도 된다.
도 4 는, 본 발명의 제 2 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 단면도이다.
도 4 에 나타낸 바와 같이, 이 반도체 IC 내장 모듈 (200) 의 특징은, 다층 기판 (101) 이 제 1 절연층 (101a), 제 2 절연층 (101b) 및 제 3 절연층 (101c) 을 구비하고 있고, 제 1 그라운드층 (105a) 이 제 1 절연층 (101a) 의 표층 (즉 다층 기판 (101) 의 외층) 에 형성되고, 제 2 그라운드층 (105b) 이 제 2 절연층 (101b) 과 제 3 절연층 (101c) 의 층간 (즉 다층 기판 (101) 의 내층) 에 형성되어 있는 점에 있다. 제 1 및 제 2 절연층 (101a, 101b) 의 층간에는 제 1 배선층 (104a) 이 형성되어 있고, 또 제 3 절연층 (101c) 의 표층에는 제 2 배선층 (104b) 이 형성되어 있다. 제 1 배선층 (104a) 의 일부는 버스 라인 (104X) 을 구성하고 있고, 컨트롤러 IC (102) 와 메모리 IC (103) 사이는 버스 라인 (104X) 에 의해 접속되어 있다. 컨트롤러 IC (102) 나 메모리 IC (103) 는 베어칩 상태로 제 2 절연층 (101b) 에 매립되어 있고, 베어칩 상의 패드 전극은 범프 등의 도전성 돌기물을 통하여 버스 라인 (104X) 에 접속되어 있다.
이와 같이, 본 실시형태의 반도체 IC 내장 모듈 (200) 은, 다층 기판 (101) 으로서 이른바 4층 기판을 사용하고, 다층 기판 (101) 의 외층에 형성된 그라운드층 (105a) 과 내층에 형성된 그라운드층 (105b) 을 사용하여 버스 라인 (104X) 을 사이에 끼우고, 버스 라인 (104X) 의 상방 및 하방을 그라운드층에 의해 덮는 것으로 하였기 때문에, 제 1 실시형태와 동일한 효과를 얻을 수 있다. 또, 본 실시형태에 있어서는 상하의 그라운드층의 일방이 다층 기판의 내층에 형성되어 있는 경우에 관해서 설명하였지만, 다층 기판을 5층 이상의 더욱 다층인 구조로 하여, 상하의 그라운드층을 함께 다층 기판 (101) 의 내층에 형성해도 상관없다.
도 5 는, 본 발명의 제 3 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 단면도이다.
도 5 에 나타낸 바와 같이, 이 반도체 IC 내장 모듈 (300) 의 특징은, 다층 기판 (101) 을 구성하는 제 1 절연층 (101a) 이 강자성 재료를 함유하여 구성되어 있는 점에 있다. 강자성 재료로는 페라이트나 강자성 금속을 들 수 있다. 페라이트로는 Mn-Mg-Zn 계, Ni-Zn 계, Mn-Zn 계 등이 바람직하게 사용된다. 또, 강자성 금속으로는, 카보닐철, 철-규소계 합금, 철-알루미늄규소계 합금 (센더스트 (등록상표)), 철-니켈계 합금 (퍼머앨로이 (등록상표)), 철계 어모퍼스, 코발트계 어모퍼스 등이 바람직하게 사용된다. 이러한 페라이트의 필러, 또는 강자성 금속의 분말체가 혼입된 수지를 사용함으로써, 제 1 절연층 (101a) 을 자성층 (301) 으로서 구성할 수 있다. 그 밖의 구성에 관해서는 제 1 실시형태와 동일하므로, 동일 구성요소에는 동일 부호를 붙이고 설명을 생략한다.
본 실시형태의 반도체 IC 내장 모듈 (300) 에 의하면, 제 1 실시형태와 동일한 효과를 얻을 수 있을 뿐만 아니라, 자성층 (301) 과 접하는 버스 라인 (104X) 의 등가 회로는, 도 6 에 나타낸 바와 같이 덤핑 저항 (302) 및 비드 (303) 의 직렬 회로가 되기 때문에, 스퓨리어스의 영향을 더욱 억제할 수 있어, 버스 라인 (104X) 이 발생하는 노이즈를 한층 더 저감할 수 있다.
또, 본 실시형태에 있어서는, 제 1 절연층 (101a) 이 자성층 (301) 으로서 구성되어 있는 경우에 관해서 설명하였지만, 본 발명은 이것에 한정되지 않고, 제 2 절연층 (101b) 이 자성층으로서 구성되어 있어도 되고, 제 1 및 제 2 절연층 (101a, 101b) 이 함께 자성층으로서 구성되어 있어도 된다. 즉, 다층 기판 (101) 을 구성하는 제 1 및 제 2 절연층 (101a, 101b) 의 적어도 일방이 자성층으로서 구성되어 있으면 된다.
도 7 은, 본 발명의 제 4 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 단면도이다.
도 7 에 나타낸 바와 같이, 이 반도체 IC 내장 모듈 (400) 의 특징은, 다층 기판 (101) 의 표면에 R, L, C 등의 수동 소자의 칩부품 (401) 이 탑재되어 있고, 이 수동 소자에 의해서 버스 라인 (104X) 상의 노이즈를 제거하는 노이즈 필터 회로가 구성되어 있는 점에 있다. 다층 기판 (101) 의 표층에는 그라운드층 (105a, 105b) 이 형성되어 있기 때문에, 소정 영역의 주위의 도체를 컷팅하여 랜드 패턴 (402) 을 형성하고, 이 랜드 패턴 (402) 과 버스 라인 (104X) 을 비아홀 전극 (403) 으로 접속한다. 그리고, 칩부품 (401) 의 일방의 전극 (401a) 을 그라운드층 (105a) 에 접속하고, 타방의 전극 (401b) 을 랜드 패턴 (402) 에 접속한다. 그 밖의 구성에 관해서는 제 1 실시형태와 동일하므로, 동일 구성요소에는 동일 부호를 붙이고 설명을 생략한다.
본 실시형태의 반도체 IC 내장 모듈 (400) 에 의하면, R, L, C 또는 그들의 복합부품이 다층 기판 (101) 상에 탑재되어 있기 때문에 제 1 실시형태와 동일한 효과를 얻을 수 있을 뿐만 아니라, 버스 라인이 발생하는 노이즈의 영향을 한층 더 저감할 수 있다.
도 8 은, 본 발명의 제 5 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 단면도이다.
도 8 에 나타낸 바와 같이, 이 반도체 IC 내장 모듈 (500) 의 특징은, 2개의 그라운드층으로 버스 라인 및 반도체 IC 를 사이에 끼우는 것이 아니라, 다층 기판 (101) 의 양면에 형성되는 도전층의 일방을 전원층 (501), 타방을 그라운드층 (105b) 으로 하여, 전원층 (501) 과 그라운드층 (105b) 에 의해 버스 라인 및 반도체 IC 를 사이에 끼우도록 한 점에 있다. 그 밖의 구성에 관해서는 제 1 실시형태와 동일하므로, 동일 구성요소에는 동일 부호를 붙이고 설명을 생략한다. 전원층 (501) 에는 직류 전원이 공급되어 있기 때문에, 대용량의 바이패스 콘덴서 (502) 및 비아홀 전극 (503) 을 통하여 전원층 (501) 과 그라운드층 (105b) 을 접속하면, 교류적으로는 전원층 (501) 을 그라운드층으로 간주할 수 있다. 따라서, 본 실시형태의 반도체 IC 내장 모듈 (500) 은 제 1 실시형태와 동일한 효과를 얻을 수 있다.
도 9(a) 및 도 9(b) 는, 본 발명의 제 6 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 도면으로, 도 9(a) 는 개략 평면도, 도 9(b) 는 그 개략 단면도이다.
도 9(a) 및 도 9(b) 에 나타낸 바와 같이, 이 반도체 IC 내장 모듈 (600) 의 특징은, 버스 라인 및 반도체 IC 의 상하를 제 1 및 제 2 그라운드층 (105a, 105b) 으로 사이에 끼움과 함께, 버스 라인 (104X) 및 반도체 IC (102, 103) 의 주위, 예를 들어, 버스 라인 (104X) 과 당해 버스 라인 (104X) 으로부터의 간섭을 받고 싶지 않은 아날로그 회로 (601) 나 아날로그 신호 라인 (602) 이 형성된 영역 (아날로그 영역) 사이의 영역에 상하의 그라운드층 (105a, 105b) 사이를 접속하는 비아홀 전극 (603) 을 다수 배열한 점에 있다. 그 밖의 구성에 관해서는 제 1 실시형태와 동일하므로, 동일 구성요소에는 동일 부호를 붙이고 설명을 생략한다. 이와 같이 구성한 경우에는, 제 1 실시형태와 동일한 효과를 얻을 수 있을 뿐만 아니라, 버스 라인 (104X) 등으로부터 발생하여 기판의 평면방향으로 전해지는 노이즈가 비아홀 전극 (603) 의 배열에 의해 차폐되기 때문에, 버스 라인 (104X) 등에 의한 간섭을 최소한으로 억제할 수 있다.
도 10 은, 본 발명의 제 7 실시형태에 관련된 반도체 IC 내장 모듈의 구성을 나타내는 개략 단면도이다.
도 10 에 나타낸 바와 같이, 이 반도체 IC 내장 모듈 (700) 의 특징은, 다층 기판 (101) 내에서 버스 라인 (104X) 이나 컨트롤러 IC (102) 내의 디지털 부분 등이 형성된 영역 (디지털 영역) 을 덮는 제 1 및 제 2 그라운드층 (105a, 105b) 과, 컨트롤러 IC (102) 내의 아날로그 부분이나 아날로그 신호 라인 (104Y) 이 형성된 영역 (아날로그 영역) 의 상하를 덮는 제 3 및 제 4 그라운드층 (701a, 701b) 이 형성되어 있는 점에 있다. 아날로그 영역은, 컨트롤러 IC (102) 의 아날로그부분에 한정되는 것이 아니라, 다른 아날로그 회로의 형성 영역도 포함된다. 제 3 그라운드층 (701a) 은 제 1 그라운드층 (105a) 과 동일층 내에서 분리되어 형성되어 있고, 제 4 그라운드층 (702b) 은 제 1 그라운드층 (105b) 과 동일층 내에서 분리되어 형성되어 있다. 이와 같이, 다층 기판 (101) 내의 디지털 영역을 덮는 그라운드층 (105a, 105b) 과 아날로그 영역을 덮는 그라운드층 (701a, 701b) 이 동일층 내에서 분리되어 형성되어 있는 경우에는, 버스 라인 등으로부터의 노이즈가 그라운드층을 통하여 아날로그측으로 전해지는 일이 없어, 버스 라인 등으로부터의 간섭을 더욱 억제할 수 있다.
본 발명은, 이상의 각 실시형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위 내에서 각종 변경을 가할 수 있으며, 이들도 본 발명의 범위에 포함되는 것은 물론이다.
예를 들어, 상기 각 실시형태에 있어서는, 다층 기판이 제 1 및 제 2 절연층으로 구성되어 있는 경우에 관해서 설명하였지만, 본 발명은 이것에 한정되지 않고, 3층 이상의 절연층으로 구성된 다층 기판에 대해서도 적용가능하다. 단, 버스 라인과 그라운드층 사이에 아날로그 배선층이 개재되어 있는 것은 바람직하지 못하다.
또한, 상기 각 실시형태에 있어서는, 다층 기판 내에 매립되는 반도체 IC 칩으로서 컨트롤러 IC (102) 및 메모리 IC (103) 를 예로 들었지만, 본 발명은 이것에 한정되지 않고, 입출력 인터페이스로서 버스 라인을 사용하는 것이면 어떠한 용도의 반도체 IC 라도 상관없다.
또한, 상기 각 실시형태에 있어서는 컨트롤러 IC (102) 및 메모리 IC (103) 가 함께 제 2 절연층 (101b) 에 매립되어 있는 경우에 관해서 설명하였지만, 본 발명은 이것에 한정되지 않고, 예를 들어, 컨트롤러 IC 가 제 1 절연층 (101a) 에 매립되고, 메모리 IC 가 제 2 절연층 (101b) 에 매립되어 있어도 된다. 이러한 경우라도, 컨트롤러 IC 와 메모리 IC 를 접속하는 버스 라인은 제 1 절연층 (101a) 과 제 2 절연층 (101b) 의 층간 배선층에 형성할 수 있어, 비아홀 전극을 사용할 필요는 없다.
본 발명에 의하면, 제 1 및 제 2 반도체 IC 사이를 접속하는 버스 라인의 상방 및 하방을 그라운드층에 의해 덮고 있기 때문에, 버스 라인이 발생하는 노이즈의 영향을 저감할 수 있다. 또한, 제 1 및 제 2 반도체 IC 는 종방향으로 겹쳐서 쌓여 있는 것이 아니라 서로 횡렬로 배치되어 있기 때문에, 층간 접속 수단인 비아홀 전극을 사용하지 않고 양자를 직접 접속할 수 있다. 따라서, 버스 라인을 최단 거리로 배선할 수 있음과 함께, 버스 라인이 발생하는 노이즈를 더욱 저감할 수 있고, 또한 반도체 IC 내장 모듈의 소형 저배화를 꾀할 수 있다.

Claims (14)

  1. 반도체 IC 내장 모듈로서,
    복수의 절연층이 적층된 다층 기판과, 서로 횡렬로 배치되도록 상기 다층 기판 내에 매립된 제 1 및 제 2 반도체 IC 칩과, 상기 제 1 및 제 2 반도체 IC 칩 사이를 접속하는 버스 라인을 구비하고 있고, 상기 버스 라인의 상방 및 하방을 덮는 제 1 및 제 2 도전층을 추가로 구비하고 있으며,
    상기 다층 기판은, 제 1 및 제 2 절연층과, 상기 제 1 및 제 2 절연층 사이에 형성된 제 1 배선층을 포함하고,
    상기 버스 라인은 상기 제 1 배선층에 형성되어 있고,
    상기 제 1 및 제 2 반도체 IC 칩은 함께 상기 제 1 또는 제 2 절연층 중 어느 일방에 매립되어 있으며,
    적어도 상기 버스 라인의 주위에, 상기 제 1 및 제 2 도전층 사이를 접속하는 비아홀 전극이 복수 배열되어 있고,
    상기 비아홀 전극은, 상기 버스 라인과 아날로그 영역 사이에 배열되어 있는 것을 특징으로 하는, 반도체 IC 내장 모듈.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 도전층은, 상기 제 1 절연층의 상기 제 2 절연층과는 반대측 표면에 형성되어 있고, 상기 제 2 도전층은, 상기 제 2 절연층의 상기 제 1 절연층과는 반대측 표면에 형성되어 있는, 반도체 IC 내장 모듈.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 도전층의 어느 일방이 전원층이고, 타방이 그라운드층이며, 상기 전원층과 상기 그라운드층 사이에 바이패스 콘덴서가 설치되어 있는, 반도체 IC 내장 모듈.
  7. 제 1 항에 있어서,
    상기 버스 라인에 접속되는 수동 소자의 칩부품이 상기 제 1 또는 제 2 도전층 상에 탑재되어 있는, 반도체 IC 내장 모듈.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체 IC 칩의 어느 일방이 컨트롤러 IC 이고, 타방이 메모리 IC 인, 반도체 IC 내장 모듈.
  9. 제 1 항에 있어서,
    상기 제 1 또는 제 2 절연층의 적어도 일방이 강자성 재료를 함유하여 구성되어 있는, 반도체 IC 내장 모듈.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체 IC 칩과 상기 버스 라인이 도전성 돌기물을 통하여 직접 접속되어 있는 것을 특징으로 하는 반도체 IC 내장 모듈.
  11. 제 1 항에 있어서,
    상기 버스 라인을 구성하는 신호 라인의 일부로서, 적어도 다른 신호 라인과 교차하는 부분이, 상기 제 1 배선층과는 상이한 제 2 배선층에 형성되어 있는 것을 특징으로 하는 반도체 IC 내장 모듈.
  12. 삭제
  13. 삭제
  14. 제 1 항 및 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 다층 기판 내에 형성된 아날로그 영역과, 상기 제 1 도전층과 동일층 내에 형성되고, 상기 아날로그 영역의 상방을 덮는 제 3 도전층과, 상기 제 2 도전층과 동일층 내에 형성되고, 상기 아날로그 영역의 하방을 덮는 제 4 도전층을 추가로 구비하고, 상기 제 1 및 제 2 도전층과 상기 제 3 및 제 4 도전층이 분리되어 형성되어 있는 것을 특징으로 하는 반도체 IC 내장 모듈.
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