KR20190084041A - 소형 인덕터와 관련 회로 컴포넌트 및 그 제조 방법 - Google Patents

소형 인덕터와 관련 회로 컴포넌트 및 그 제조 방법 Download PDF

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Abstract

집적 회로용의 새로운 유형의 회로 소자는 두께 디멘션(dimension)이 폭 디멘션보다 훨씬 크고 견고한(tight) 결합 조건을 달성하기 위해 폭 디멘션보다 더 가깝게 이격된 구조를 포함한다. 이 구조는 집적 회로에서 인덕터, 커패시터, 전송선 및 저(low) 임피던스 배전 네트워크를 형성하는데 적합하다. 폭 디멘션은 표피 깊이(skin depth)와 동일한 차수의 크기이다. 실시예들은 좁은 나선형 트렌치에 의해 분리된 깊고 좁은, 도체 피복된 나선형 리지로 형성된, 실리콘 기판 내에 배치된 나선형 권선을 포함한다. 다른 실시예들은 플렉서블한 절연 리본 내에 또는 그 위에 형성되고 서로 인접한 감은 권선으로 된 폭이 넓은 얇은 컨덕터, 또는 서로 인접한 권선을 갖는 층들로 접혀진 플렉서블한 절연 시트 내의 또는 그 위의 컨덕터를 포함한다. 또한, 제조 방법은 실리콘에 권선을 형성하기 위해 깊고 좁은 나선형 트렌치를 방향성 에칭하는 단계를 포함한다.

Description

소형 인덕터와 관련 회로 컴포넌트 및 그 제조 방법
관련 출원에 대한 상호 참조
이 PCT 출원은 2016년 10월 4일자로 출원된 미국 특허출원 제15/285,310호를 기초로 우선권을 주장한다. 상기 미국 특허출원의 전체 내용은 모든 목적을 위해 본 명세서에 참조에 의해 편입된다.
본 발명은 집적 회로 및 특정 유형의 소형 이산 회로(miniature discrete circuit)와 관련한 애플리케이션을 위한 소형 회로 컴포넌트 및 이러한 디바이스들을 제조하는 방법에 관한 것이다. 본 발명은, 예를 들어, 종래의 소형 나선형 인덕터의 개선 및 대체에 관한 것이다. 다른 실시예들은 집적 회로 내의 전송(transmission) 라인, 커패시터(capacitor) 및 저 임피던스 배전(low impedance power distribution) 네트워크를 포함한다. 보다 구체적으로는, 일 실시예에서 그리고 집적 회로 칩 및 전원 공급 장치와 같은 소형(miniature) 구조에서 높은 전류 분배 문제가 발견되는 애플리케이션에서, 양호한 품질 계수 Q를 갖는 작고, 매우 높은 전류 및 높은 인덕턴스 컴포넌트의 실현을 가능하게 하는 수학적 증명들과 함께 설계 기술 및 구조가 개시된다.
반도체 디바이스와 함께 사용되는 나선형 인덕터(spiral inductor)라고 불리는 종류의 디바이스들이 알려져 있고, 이들은 본 발명에 의하여 제조될 수 있는 유형의 디바이스들의 예를 나타낸다. 나선형 인덕터는 특성 인덕턴스(characteristic inductance)를 갖는 평면적 구조로 정의되고, 집적 회로 및 패키징 기술에서 인덕터를 실현하기 위해 어느 정도 알려져 있다. 이들은 저소음 증폭기(Low Noise Amplifier: LNA), 전압 제어 발진기(Voltage Controlled Oscillators: VCO), 위상 동기 루프(Phase Locked Loops: PLL) 설계의 무선 주파수 집적 회로(Radio Frequency Integrated Circuits: RFIC)에서 널리 사용된다. 최근, 나선형 인덕터는 DC/DC 컨버터 아키텍처, 주로, 프로세서 설계를 위한 온칩(on-chip), 고전류, 저전압 요건을 제공하는 벅(buck) 컨버터 설계에서 고려되어 왔다. [3-9] [참조 번호는 아래 열거된 참고 항목들을 참조한다.]
적합한 설계를 위한 정확한 분석은 복잡한 전자기학에 대한 충분한 이해를 요구하고 정교하고 정확한 분석 소프트웨어를 필요로 한다. 최소의 가능한 면적에서 AC 성능과 원하는 인덕턴스 값을 가진 나선형 인덕터를 설계하는 것은 주어진 구조를 분석하는 것보다 더 어려운 최적화 문제이다. DC/DC 컨버터 아키텍처에서처럼 전력 영역에서 사용하기 위한 소규모 나선형 인덕터의 개념을 확장하면, 좋은 품질로(Q>10 (Quality Factor)) 200MHz 미만에서 동작하는 애플리케이션에 있어서 한면에서 수 백 마이크론을 초과하지 않는 영역과 같이 적당히 작은 영역 내에서 고전류 사양(1A-130A)과 훨씬 더 큰 필요 인덕턴스 값(10nH-80nH)으로 인해, 주어진 공정 기술에 대한 설계에 훨씬 더 까다로운 제약이 따른다. 이것은 집적 회로 아키텍처와 관련된 현재의 공정 기술로 해결하기에 거의 불가능한 문제이다[3-24]. 따라서, 현재 알려진 유일한 선택지는 오프-칩(off-chip) 인덕터의 사용이다. 이러한 인덕터는 설계에서 바람직하지 않은 문제를 겪고 있고[3-24] 반도체 디바이스의 소자의 디멘션에 비해 본질적으로 작지 않으므로 전체 시스템 디멘션에서 큰 불이익을 초래한다.
모든 인덕터의 전자기학은 복잡하다. 분산 회로 모델(distributed circuit model)조차도 커패시터와 저항에 비해 매우 복잡하다. 분산 회로 모델은 물리적 기하학으로부터 계산되어야 하는 많은 상호 연결된 인덕터, 저항 및 커패시터를 필요로 한다. 그러나 분산 회로 모델은 나선형 인덕터와 연관된 복잡한 전자기학에 비해 그 회로 동작을 이해하는 더 간단한 방법이다. 설명된 발명을 이해하려면 인덕터 기본 사항부터 시작하는 것이 유용하다. 이 문서에서는 복잡한 전자기 시뮬레이션과 3차원 시뮬레이션 결과의 단순화된 솔루션에서 파생된 회로 모델이 모두 사용된다. 따라서, 본 명세서는 소형 인덕턴스 디바이스를 실현하기 위한 기본적인 튜토리얼이다.
발명가는 본 명세서에 개시된 제조 구조에 기술적 도움을 제공한 Yusuf Leblebici 교수와 스위스 연방 기술 연구소(스위스, 로잔) 마이크로일렉트로닉 시스템 래보러토리의 Seniz E. Kucuk Eroglu 박사와 이 도전적인 문제를 소개하고, 회로 수준의 논의 및 작업 전반에 걸친 지속적인 격려를 제공해 준 캘리포니아주 샌디에고의 Michael Brunolli의 도움에 감사를 표한다.
참고 문헌
다수가 본 명세서에 인용되어 있는 아래의 문헌들은 본 발명의 보충 및 배경 정보를 제공하고, 모든 목적을 위해 본 명세서에 참조에 의해 편입된다. 본 발명과의 관련성에 대해서는 언급하지 않는다.
1. "인덕턴스 계산(Inductance Calculations)," Frederick W. Grover, Copyright Frederick W. Grover, 1946, 1973, ISBN 0-87664-557-0, Reprinted by permission of Dover Publications, Inc. 10 Varick Street, New York, N.Y. 100114 by Instrument Society of America, PO Box 12277, Research Triangle Park, N.C. 27709.
2. "미분 방정식으로의 애플리케이션과의 제품 통합(Product Integration with Applications to Differential Equations)," John D. Dollard and Charles N. Friedman, Copyright 1979 Addison-Wesley, Reading MA 01867, Cambridge University Press 1984, ISBN 978-0-521-30230-2.
3. "4세대 Intel 코어 SoCs의 FIVR-완전 집적 전압 조정기(FIVR-Fully Integrated Voltage Regulators on 4th Generation Intel Core SoCs)," Edward A. Burton, Gerhard Schrom, Fabrice Paillet, William J. Lambert, Kaladhar Radhakrishnan and Michael J. Hill, Advanced Power Electronics Conference, Fort Worth, TX, 2014.
4. "통합된 전압 조정기용 패키지 임베디드 인덕터(Package Embedded Inductors for Integrated Voltage Regulators)," William J. Lambert, Kaladhar Radhakrishnan, Leigh Wojewoda and Anne E. Augustine,
5. "하스웰: IA 22nm 프로세서 계통(Haswell: A Family of IA 22nm Processors)," N. Kurd, et al., ISSCC 2014, San Francisco, 2014.
6. "표준 CMOS 기술을 이용한 완전 통합형 벅 전압 조정기의 설계(Design of a Fully-Integrated Buck Voltage Regulator Using Standard CMOS Technology)," Miguel A. Rojas-Gonzales, Joselyn Torres and Edgar Sanchez-Sinencio.
7. "45nm SOI에서 비선형 피드백 및 네트워크-온칩 부하를 갖는 스위치드 인덕터 통합 전압 조정기(A Switched-Inductor Integrated Voltage Regulator with Nonlinear Feedback and Network-on-Chip Load in 45 nm SOI)," IEEE Journal of Solid-State Circuits, Vol. 47, No8, August 2012, pp. 1935-1945.
8. "패키징 인덕터를 이용한 50MHz 완전 통합 저 스윙 벅 컨버터(A 50-MHz Fully Integrated Low-Swing Buck Converter Using Packaging Inductors)," Youngkook Ahn, Hyunseok Nam and Jeongjin Roh, IEEE Transaction on Power Electronics, Vol. 27, No10, October 2012, pp. 4347-4356.
9. "차세대 마이크로 프로세서용 전압 조정기(Voltage Regulators for Next Generation Microprocessors)," Toni Lopez, Reinhold Elferich and Eduard Alarcon, ISBN 978-1-4419-7559-1.
10. "PG 평면(PG-PLANE)," The Three-Dimensional Inductance Simulator for Ground Bounce and Simultaneous Switching Noise for Complex Package Power and Ground Plane Structures, Osman E. Akcasu, IEEE IEPS 1992, Austin, TX.
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12. "VLSI 애플리케이션을 위한 인터커넥트 구조의 매우 큰 3차원 모델링(Very Large Scale 3-D Modeling of Interconnect Structures for VLSI Applications)," Osman E. Akcasu, Invited, 1996 ST CAD, Taiwan May 1996, pp. 4.2.1-4.2.16.
13. ""Net-An" 대형 풀 칩 애플리케이션을 위한 완벽한 3D 기생 인터커넥트 분산형 RLC 추출기("Net-An" a full 3D Parasitic Interconnect Distributed RLC Extractor for Large Full Chip Applications," Osman E. Akcasu, Invited, FSA Modeling Workshop, Nov. 8, 1996, San Jose, CA.
14. "온칩 인덕턴스 효과(추출 및 분석)의 사례 연구(Case Study of On-Chip Inductance Effects (Extraction and Analysis)," O.E. Akcasu, SEMATECH Technical Report 1998.
15. "온칩 인덕턴스 효과(추출 및 분석)의 사례 연구(Case Study of On-Chip Inductance Effects (Extraction and Analysis)," Osman E. Akcasu, Invited, FSA Modeling Workshop, May 24, 1999, San Jose, CA.
16. "고속 프로세서 설계를 위한 동시 스위칭 잡음 및 접지 바운스 분석을 위한 배전 네트워크에 대한 온칩 유도 효과의 영향(Impact of the On-Chip Inductive Effects on the Power Distribution Networks for Simultaneous Switching Noise and Ground Bounce Analysis for High Speed Processor Design)," Osman E. Akcasu, Mehmet Tepedelenlioglu, Kerem Akcasu, Invited, IMAPS Next Generation IC & Package Design, July 15-17 1999, Solvang, CA
17. "인터커넥트의 RC(0), RC, RCL 및 RCLK 모델링 및 Multi-Giga Hertz 프로세서의 설계에 미치는 이들의 영향에 관한 일반 및 비교 연구(A General and Comparative Study of RC(0), RC, RCL and RCLK Modeling of Interconnects and their Impact on the Design of Multi-Giga Hertz Processors), Osman E. Akcasu, Onur Uslu, Nagaraj NS, Tufan Colak, Stephen Hale and Edmund Soo,Invited, March 2002, IEEE ISQED 2002, Santa Clara, CA.
18. "RF 집적 회로용 나선형 및 RF 패스 3차원 설계 및 분석 툴(Spiral and RF-Pass Three Dimensional Design and Analysis Tools for RF Integrated Circuits)," Osman E. Akcasu, Haris Basit, Kerem Akcasu, Tufan Colak and Ibrahim Akcay Invited, FSA Workshop, September 8, 2002.
19. "IO 링의 동시 스위칭 잡음 및 접지 바운스 문제를 방지하기 위한 실용적 접근(A Practical Approach to Prevent Simultaneous Switching Noise and Ground Bounce Problems in IO Rings)," Osman E. Akcasu, Jerry Tallinger and Kerem Akcasu, DesignCon 2003, January 27-30, 2003.
20. "60nm 및 90nm 인터커넥트 모델링 과제(60nm and 90nm Interconnect Modeling Challenges)," Osman E. Akcasu, Invited, FSA Technical Conference, Oct. 4-7, 2004.
21. "90nm 이하의 기생 RLC 및 지연 가변성, 물리적 기원 및 피처 기하학 스케일링에 미치는 영향(Interconnect Parasitic RLC and Delay Variability Below 90nm, Physical Origins and its Impact on the Feature Geometry Scaling)," Osman E. Akcasu Invited, IDV 2007, Dec. 13-14, Bangalore, India.
22. "최대 22GHz의 0.18 마이크론 실리콘 CMOS 공정 기술을 사용하여 제조된 액티브 및 패시브 컴포넌트의 성능 평가(Performance Assessment of Active and Passive Components Manufactured Employing 0.18 micron Silicon CMOS Processing Technology up to 22GHz)," B. Siddik Yarman, Kemal Ozanoglu, Onur Uslu, Fusun Selcuk, O. Ersed Akcasu, IEEJ International Workshop on AVLSI 2008, Istanbul, Turkey.
23. "합성, 설계 및 최적화를 위한 RF IC 블록의 완전한 3차원 시뮬레이션(Complete Three-Dimensional Simulation of RF IC Blocks for Synthesis, Design and Optimization)," Osman E. Akcasu Invited, 12th Annual International Interconnect Technology Conference Short Course IITC 2009, May 31, 2009, Sapporo, Hokkaido, Japan.
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36. "솔더 전력 필름을 이용한 구리 범프의 솔더 캡 적용 프로세스(Solder Cap Application Process on Copper Bump Using Solder Power Film)," US Patent 7790597 B2, Sep. 7, 2010.
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38. "고 대역폭 스마트 모바일 애플리케이션을 위한 초고 I/O 밀도 유리/실리콘 인터포저(Ultra-High I/O Density Glass/Silicon Interposers for High Bandwidth Smart Mobile Applications)," Gomul Kumar, Tapobrata Bandyopadhyay, Vijay Sukumaran, Venky Sundaram, Sung Kyu Lim and Rao R. Tummala. 2011 Electronic Components and Technology Conference.
39. "유리 인터포저의 열 성능에 미치는 구리 스루-패키지 비아의 영향(Impact of Copper Through-Package Vias on Thermal Performance of Glass Interposers)," Sangbeom Cho, Venky Sundaram, Rao R. Tummala and Yogendra K. Joshi. IEEE Transactions on Components, Packaging and Manufacturing Technology, Vol. 5, No 8, August 2015.
40. "실리콘의 TSV와 동일한 피치에서 스루-패키지 비아를 갖는 초박막 3-D 유리 인터포저의 설계, 제작 및 특성화(Design, Fabrication, and Characterization of Ultrathin 3-D Glass Interposers With Through-Package-Vias at Same Pitch as TSVs in Silicon)," Vijay Sukumaran, Gokul Kumar, Koushik Ramachandran, Yuya Suzuki, Kaya Demir, Yoichiro Sato, Toshikate Seki, Venky Sundaram and Rao R. Tummala. IEEE Transactions on Components, Packaging and Manufacturing Technology, Vol.4, No 5, May 2014.
41. "300mm 크기의 초박형 유리 인터포저 기술 및 모바일 애플리케이션용 하이-Q 임베디드 헬리컬 인덕터(300mm Size Ultra-thin Glass Interposer Technology and High-Q Embedded Helical Inductor for Mobile Application)," WC Lai, HH Chuang, CH Tsai, EH Yeh, CH Lin, TH Peng, LJ Yen, WS Liao, JN Hung, CC Sheu, CH Yu, CT Wang, KC Yee and Doug Yu, International Electron Device Meeting, December 2013.
본 발명에 의하면, 다양한 개시된 제조 기술의 소형 회로 컨포넌트가 제공되며, 이들은 반도체 구조들에서의 형성이나 임베딩(embedding) 또는 소형 회로로의 연결에 적합하고 도전성 세그먼트 사이에서의 견고한 결합의 원리에 기초한 인덕터, 커패시터, 전송선 및 배전 네트워크들로서 적합하다.
특정 실시예에서, 인접한 세그먼트들로 형성된 다중-턴(multiple-turn) 권선(winding)과 같은 다양한 구성으로 형성되고 두께 디멘션이 폭 디멘션보다 훨씬 크고 권선이 폭 디멘션에 필적하는 스케일로 폭 디멘션에서 밀접하게 이격되어 다수의 턴에 걸친 긴밀한 결합을 달성하도록 배치된 직사각형 단면 금속 도전성 소자를 포함하는 집적 회로 애플리케이션을 위한 소형 인덕터가 제공된다. 또한, 실시예들은 좁은 나선형 채널 골(trough) 또는 밸리(valley)에 의해 분리된 깊고 좁은, 도전체로 덮인 나선형 리지(ridge)로 형성된 실리콘 기판 내에 배치된 나선형 권선을 포함한다. 특히 실험 검증에 유용한 다른 실시예들은 얇고 플렉서블한 절연성 기판 시트(플렉스 테크놀로지(Flex Technology)) 상에 형성된 넓고 얇은 도체(종래 권선에 대응함)를 포함하고, 상기 시트는 도체-형성 권선들이 서로 인접하는 롤로 권취된다. 선택적으로, 도체는 얇은 절연성 시트 상에 형성되고 도체-형성된 권선이 서로 인접하는 레이어들로 접혀지거나 적층된다. 대체 실시예의 디바이스의 도체는 플렉스 필름 처리 기술을 사용하여 제조될 수 있다. 도체는 연속 나선형 또는 직사각형 나선형 배열로 배치될 수 있고 인터포저(interposer)를 통해 종래의 반도체 칩에 부착될 수 있다. 도체는 두 경우 모두 의도된 또는 설계 주파수에서 의도된 또는 설계 전류를 지원하기에 충분한 표면적을 갖고, 다수의 권선에 걸친 매우 단단한 결합의 달성으로 인해 지금까지 알려진 것보다 실질적으로 더 크다. 또한, 본 발명에 의하면, 인덕터의 제조 방법은 전형적으로 실리콘인 절연성 기판 내로 에칭함으로써 실질적인 깊이의 좁은 나선형 리지를 형성하는 단계를 포함하고, 다음으로 기판이 도체로 전기 도금되고, 최종적으로 리지들 사이의 밸리가 방향성 에칭되어 도체를 제거하여 도체 두께 또는 리지 깊이보다 실질적으로 큰 폭의 연속적이고, 밀접하게 이격된 권선을 형성한다. 상기 제조 기술은 전송선 및 커패시터에 적용가능하다.
개시된 설계 파라미터들은 전력 애플리케이션에 적합한 더 낮은 주파수 범위에서 동작할 때 매우 작은 면적, 큰 값 및 높은 Q의 인덕터를 구현할 수 있을 뿐만 아니라 주어진 프로세스 기술에 대해 모든 주파수 범위에서 비교적 높은 Q, 소면적 인덕터를 구현할 수 있다. 이러한 디바이스들의 크기는 많은 반도체 칩 설계와 호환가능하다. 본 발명에 의하여 구성된 인덕터는 지금까지는 소형 인덕터에서 달성할 수 없었던 인덕턴스 값을 달성할 수 있다.
본 발명은 첨부된 도면 및 삽입된 표와 관련된 다음의 상세한 설명을 참조하면 더 잘 이해될 것이다. 도면 및 표에 기재된 설명은 이 명세서의 필수적인 부분을 형성한다.
도 1은 본 발명의 제1 실시예에 의한 나선형 권선 인덕터의 평면도이다.
도 2는 도 1의 나선형 권선 인덕터의 사시도이다.
도 3은 본 발명의 제2 실시예에 의한 플렉스(flex) 나선형 인덕터의 평면도이다.
도 4는 도 3의 인덕터의 사시도이다.
도 5는 플렉스 형성 접힘 코일(flex-formed folded coil)을 도시하는 본 발명의 제3 실시예의 사시도이다.
도 6은 인덕터를 분석하기 위한 파라미터들을 설명하는 도면이다.
도 7는 전도성 권선의 폭과 두께의 관계를 나타내는 그래프이다.
도 8은 상호 인덕턴스의 관계를 정의하는 제1 도면이다.
도 9은 길이와 간격을 정의하는 도면이다.
도 10는 상호 인덕턴스의 관계를 정의하는 제2 도면이다.
도 11는 전도성 권선의 단면적에 대한 두께의 관계를 나타내는 그래프이다.
도 12는 단면적과 두께에 대한 인덕터의 길이에 대한 인덕턴스를 나타내는 그래프이다.
도 13은 본 발명에 의한 분석 파라미터를 예시하는 인터포저 구조에 내장되는 본 발명에 의한 사각 나선형 타입 인덕터의 평면도이다.
도 14은 외부 접속 및 IC 접속을 위한 인터포저의 최상부 및 바닥 상에 C4 범프 단자들을 도시하는 제1 인터포저 구조 내장 나선형 인덕터의 측단면도이다.
도 15는 인터포저 구조와 집적 회로 사이의 제1 결합의 측단면도이다.
도 16은 디바이스의 일면 상에 접속된 C4 범프 단자를 갖는 제2 인터포저 구조 내장 나선형 인덕터의 측단면도이다.
도 17는 인터포저 구조(도 16과 비교하여 반전됨)와 집적 회로 사이의 제2 결합의 측단면도이다.
도 18은 인터포저 구조 인덕터를 분석하는 파라미터들을 포함하는 측단면도이다.
도 19는 본 발명에 의한 또 다른 인터포저 구조 인덕터를 분석하는 파라미터를 포함하는 측단면도이다.
도 20은 주파수의 함수로서 표피 깊이(skin depth)를 나타내는 그래프이다.
도 21은 베르누이(Bernoulli) 함수를 나타내는 그래프이다.
도 22는 베르누이 함수의 세부 사항을 나타내는 그래프이다.
도 23은 분석에 사용된 것으로 표시된 파라미터들을 포함하는 멀티레이어(multi-layer) 인덕터의 측단면도이다.
도 24는 본 발명에 의한 인덕터에서 최적의 두께에 대한 솔루션(solution)를 나타내는 그래프이다.
도 25는 본 발명에 의한 인덕터에서 최적의 두께에 대한 솔루션의 범위를 나타내는 그래프이다.
도 26은 도 25의 상세를 나타내는 그래프이다.
도 27은 최적의 두께에 대한 솔루션의 범위를 나타내는 그래프이다.
도 28은 도 27의 상세를 나타내는 그래프이다.
도 29는 최적의 두께에 대한 솔루션의 범위를 나타내는 그래프이다.
도 30은 도 29의 상세를 나타내는 그래프이다.
도 31은 최적의 두께에 대한 솔루션의 범위를 나타내는 그래프이다.
도 32는 도 31의 상세를 나타내는 그래프이다.
도 33은 다양한 인덕터 20, 40, 60 및 80nH의 주파수의 함수로서 QPEAK 변동의 크기를 나타내는 그래프이다.
도 34는 "한면 솔루션(single sided solution)" 근사(approximation)로 균일한 전류 밀도 및 전류 밀도 분포를 나타내는 그래프이다.
도 35는 다양한 두께 및 Q에서 물리적으로 실용적인 솔루션을 나타내는 그래프이다.
도 36은 4-권선 인덕터에 걸쳐 정규화된 자기장을 도시하는 그래프이다.
도 37은 최내측 권선에서의 상대적인 자기장을 도시하는 그래프이다.
도 38은 다양한 폭에 대해 한면 솔루션과 완전한(complete) 솔루션을 나타내는 그래프이다.
도 39는 도 38의 상세를 나타내는 그래프이다.
도 40은 Q와 길이 사이의 관계를 나타내는 그래프이다.
도 41은 본 발명에 의하여 구성된 나선형 인덕터의 평면도이다.
도 42는 본 발명에 의한 나선형 인덕터의 사시도의 일부이다.
도 43은 인덕터의 수학적 매트릭스 균등물을 포함하는 본 발명에 의한 나선형 인덕터의 측단면도이다.
도 44는 두 개의 직사각형 사이의 w 대 d의 비율의 함수로서 기하 평균 거리(g.m.d.)를 정의하는데 사용되는Log(k)의 Grover로부터의 표의 플롯이다.
도 45는 두 개의 직사각형 사이의 t 대 d의 비율의 함수로 기하 평균 거리(g.m.d.)를 정의하는데 사용되는 Log(k)의 Grover로부터의 다른 표의 플롯이다.
도 46은 매우 얇은 구조물에 대한 Log(k) 및 Log(k')의 범위를 나타내는 Grover로부터의 다른 표의 플롯이다.
도 47은 서로 대향하는 가장 좁은 변을 갖는 근접한 직사각형들에 대해서 g.m.d를 나타내는 그래프이다.
도 48은 근접한 직사각형들의 두 케이스에서의 차이를 설명하기 위한 제1 결합 그래프이고, 케이스 2는 본 발명에 의한 권선 단면을 갖는 인덕터에 대한 바람직한 실시예이다.
도 49는 상호 인덕턴스 및 자기(self) 인덕턴스의 두 케이스의 차이를 설명하기 위한 제2 결합 그래프이고, 케이스 2는 본 발명에 의한 인덕터의 권선의 단면 및 간격에 대한 바람직한 실시예이다.
도 50은 도 49의 로그 스케일 그래프이다.
도 51은 두 케이스의 차이를 설명하기 위한 제3 결합 그래프이고, 케이스 2는 결합 계수(coupling coefficient)에 기초한 본 발명에 의한 인덕터의 직사각형 권선의 간격의 바람직한 실시예이다.
도 52는 인접한 간격 폭과 권선 수에 대한 견고한 결합 종횡비 관계를 나타내는 권선의 개념적 표현이다.
도 53은 1을 넘는 비근접 턴으로의 결합을 결정하는 견고히 결합된 턴의 수와 금속 종횡비 및 간격 종횡비 사이의 관계를 도시하는 그래프이다.
도 54는 2를 넘는 비근접 턴으로의 결합을 결정하기 위한 견고하게 결합된 턴의 수와 금속 종횡비 및 간격 종횡비 사이의 관계를 도시한다.
도 55는 본 발명에 의한 500μ 공칭(nominal) 길이의 4턴에 대해서 50μ 금속 두께 조건에서 총 인덕턴스에 대한 영향을 나타내는 견고히 결합된 턴의 수와 금속 종횡비 사이의 관계를 나타내는 그래프이다.
도 56은 본 발명에 의한 500μ 공칭 길이의 4턴에 대해서 100μ 금속 두께 조건 하에서 총 인덕턴스에 대한 영향을 나타내는 단단히 결합된 턴의 수와 금속 종횡비 사이의 관계를 나타내는 그래프이다.
도 57은 본 발명에 의한 500μ 공칭 길이의 4턴에 대해서 200μ 금속 두께 조건 하에서 총 인덕턴스에 대한 영향을 나타내는 견고히 결합된 턴의 수와 금속 종횡비 사이의 관계를 나타내는 그래프이다.
도 58은 본 발명에 의한 500μ 공칭 길이의 4턴에 대해서 300μ 금속 두께 조건 하에서 총 인덕턴스에 대한 영향을 나타내는 견고히 결합된 턴의 수와 금속 종횡비 사이의 관계를 나타내는 그래프이다.
도 59는 본 발명에 의한 600μ 공칭 길이에 대해서 50, 100 및 200μ 금속 두께 조건 하에서의 총 인덕턴스에 대한 영향을 나타내는 견고히 결합된 턴의 수와 금속 종횡비 사이의 관계를 나타내는 그래프이다.
도 60은 본 발명에 의한 600μ 공칭 길이의 4턴에 대해서 금속 종횡비의 함수로서 Q를 나타내는 그래프이다.
도 61은 본 발명에 의한 소규모 구성을 가능하게 하는 5턴에 대해 금속 종횡비의 함수로서 내측에서 외측까지의 권선 폭을 나타내는 그래프이다.
도 62는 본 발명에 의한 소규모 구성을 가능하게 하는 5턴에 대해 금속 종횡비의 함수로서 내측에서 외측까지의 권선 폭을 나타내는 로그 스케일의 그래프이다.
도 63은 본 발명에 의한 인덕터의 세그먼트의 평면도이다.
도 64는 본 발명에 의한 인덕터의 세그먼트의 사시도이다.
도 65는 본 발명에 의한 인덕터의 2개의 인접 세그먼트의 평면도이다.
도 66 내지 도 75은 본 발명에 의한 HARMS 프로세스의 제1 처리 단계를 도시한다.
도 76은 탄탈륨(tantalum)으로 캡슐화된 실리콘 코어를 나타내는 테스트 구조 격자의 SEM 이미지이다.
도 77은 탄탈륨으로 캡슐화된 실리콘 코어를 나타내는 테스트 구조 격자의 확대 SEM 이미지이다.
도 78은 인터포저 타입 구조의 상호 접속을 위한 패드 레이아웃의 바람직한 정렬을 도시하는 본 발명에 의한 나선형 구조의 개념도이다.
도 79는 인터포저 구조용 패드의 평면도이다.
도 80 내지 도 85는 인터포저 C4 범프의 상호 접속을 위한 프로세스 단계의 결과를 예시하는 도면들이다.
도 86은 본 발명에 의한 인터포저 구조 디바이스의 웨이퍼 스케일 전기 도금을 도시하는 개념적인 평면도이다.
도 87 내지 도 92는 SiO 웨이퍼의 후면 C4 범핑에 관련된 처리 단계의 결과를 예시하는 도면들이다.
도 93 내지 도 96은 1 내지 2마이크론 사이의 매립된(buried) 산화물 두께 및 1 내지 3마이크론(micron) 사이의 활성 IC 레이어에 대해 본 발명에 의한 완전 집적 구조를 제조하고, 따라서 인터포저 구조를 제거하는데 관련된 처리 단계의 결과를 예시하는 도면들이다.
도 97 내지 도 103은 1 내지 2마이크론 사이의 매립된 산화물 두께 및 3마이크론보다 큰 활성 IC 레이어에 대해 본 발명에 의한 완전 집적 구조를 제조하고, 따라서 인터포저 구조를 제거하는데 관련된 처리 단계의 결과를 예시하는 도면들이다.
도 104 내지 도 108은 SIMOX 프로세스에 의한 약 20nm의 매립된 산화물 두께 및 약 200nm 미만의 활성 레이어에 대해 본 발명에 의한 완전 집적 구조를 제조하고, 따라서 인터포저 구조를 제거하는데 관련된 처리 단계의 결과를 예시하는 도면들이다.
도 109는 제1 크기의 임계(critical) 디멘션을 나타내는 인접한 권선의 제1 개념적 측면도이다.
도 110은 제2 크기의 임계 디멘션을 나타내는 인접한 권선의 제2 개념적 측면도이다.
도 111은 상이한 실리콘 코어 두께에 대한 실리콘 코어 및 총 권선 폭을 나타내는 그래프이다.
도 112는 상이한 실리콘 코어 두께에 대한 실리콘 대 실리콘 코어 간격을 나타내는 그래프이다.
도 113은 δEM = 2, 4, 6 및 8μ에 대해 원하는 Δw 값을 얻기 위한 Si 코어 두께 t3Si를 나타내는 그래프이다.
도 114는 나선형 인덕터의 저항을 결정하는 전기 도금된 금속 영역의 단면적을 나타내는 그래프이다.
도 115는 나선형 인덕터의 전기 도금의 두께에 대해 실리콘 코어 두께의 함수로서 전류 용량을 나타내는 그래프이다.
도 116은 나선형 인덕터의 전기 도금의 상이한 두께에 대한 5mm 긴 라인의 저항 대 실리콘 코어 두께를 나타내는 그래프이다.
도 117은 본 발명에 의한 나선형 인덕터의 인터포저 구조 양측의 C4 범핑을 도시하는 개념적인 측단면도이다.
도 118은 DC/DC 컨버터 인덕터의 최대 허용가능 DC 저항을 나타내는 그래프이다.
도 119는 도 83의 코어 컬럼 수와 실리콘 및 전기 도금 두께 사이의 관계를 나타내는 그래프이다.
도 120은 "실리콘 관통 비아(silicon through via)" (STV) 저항 및 인덕터 접촉 저항 대 실리콘 코어 두께 및 전기 도금 두께 사이의 관계를 나타내는 그래프이다.
도 121은 본 발명에 의한 온칩 커패시터의 평면도이다.
도 122는 Flex PCB 구조의 선행 기술 표준 파라미터들을 나타내는 도면이다.
도 123은 Flex PCB 구조의 선행 기술의 표준 디멘션을 나타내는 도면이다.
도 124는 선행 기술 표준 Flex 대 PCB 커넥터의 도면이다.
도 125는 본 발명에 의하여 구현될 수 있는 3가지 상이한 폭의 Flex PCB 트레이스에 대한 테스트 구조의 도면이다.
도 126은 표준 커넥터를 갖는 테스트된 구조의 일부의 개념적 평면도이다.
도 127은 Flex 대 PCB 커넥터 장착을 도시하는 본 발명에 의한 Flex PCB 인덕터의 개념적 평면도이다.
도 128은 Flex 대 PCB 커넥터 장착을 도시하는 본 발명에 의한 Fex PCB 인덕터의 개념적 측단면도이다.
도 129는 디멘션을 예시하는 종래의 2 레이어 Flex PCB 리본의 개념적 측단면도이다.
도 130은 2 포트 변압기의 개념적 평면도이다.
도 131은 중앙 탭이 있는 2차측 변압기의 개념적 평면도이다.
도 132는 전압 이득을 갖는 발룬(balun)의 개념적 평면도이다.
도 133은 전압 강하를 갖는 발룬의 개념적 평면도이다.
도 134는 접힌 스택형(stacked) 플렉스 구조의 개념적 평면도이다.
도 135는 접힌 스택형 플렉스 구조의 임계 디멘션을 정의하기 위한 개념적 평면도이다.
도 136은 폴드들(folds) 사이의 세그먼트들은 일직선일 필요가 없다는 것을 예시하는 접힌 스택형 플렉스 구조의 개념적 평면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 의한 실리콘 기판(11)에 임베딩된 나선형 인덕터(10)의 평면도가 도시되어 있고, 여기서 권선(12)은 직사각형 패턴으로 배열되고, 폭 w(18)는 권선의 세그먼트들 사이의 간격 s(16)와 필적하고, 도 1에는 도시되지 않지만 도 2의 사시도에는 도시되어 있는 권선(12)의 깊이 또는 두께 t(14)는 본 발명에 의하면 폭 w(18)보다 실질적으로 크다. 두께 대 폭의 비는 인덕턴스, 전류 전달 용량 및 최대 동작 주파수에 대한 특정 설계 기준에 기초하여 본 발명의 고려 사항 내에서 5, 10, 15 또는 심지어 20 대 1 정도일 수 있다. 단자들(20, 22)은 인터포저(24, 26)를 통해 접속된다. 80nH 인덕터에 대한 이 구조의 디멘션은 전형적으로 가로로 1mm 미만이고 특정 애플리케이션에서는 양호한 Q(10을 초과)와 고전류(수 암페어를 초과) 및/또는 고주파수(100MHz를 초과)를 유지하면서 100nH를 초과하는 인덕턴스가 가능하며, 이들은 이하에서 정의되고 예로서 제시되는 권선 단면적(w x t), 권선 간격, 도체 두께, 도체 폭 및 물질 저항률(resistivity), 그리고 권선 길이와 같은 특정 설계 고려 사항에 따라 달라진다. 소자(10)는 실리콘 기판 내에 제조되고 제한된 패드 영역 내에서 실리콘 회로(도시되지 않음) 상에 탑재될 수 있다(본 개시 내용은 반도체 회로 내에 이러한 설계의 인덕터를 형성하는 방법을 시사하지 않는데, 이는 본 발명의 영역을 벗어난다.).
도 2는 도 1의 디바이스(10)를 도시하고, 두께 t(114)는 폭 w(18) 또는 간격 s(16)보다 실질적으로 더 크다는 것을 나타낸다. 새로운 제조 방법이 이하에 개시된다.
대체가능한 설계들이 도 3, 도 4 및 도 5에 도시되어 있다. 이하에서 설명하는 바와 같이, 소형화된 애플리케이션에 적용되는 플렉스(Flex) PCB 기술에 의하여 제조된 리본에 도전성 권선으로 제조된다. 그것은 망을 형성하는 중앙 에어 코어 주위에 견고히 감겨져 있다. 코어는 원형 또는 직사각형일 수 있다. 따라서, 두께 디멘션은 만곡된 평면 또는 일련의 평탄한 평면 상에 있으며, 권선의 폭 디멘션은 병치(juxtapose)되고 최소 공간 및 리본의 두께에 의해서만 이격된다.
도 5의 디바이스(310)는 마찬가지로 플렉스 PCB 기술에 의하여 형성될 수 있다. 그러나, 권선은 구불구불한 패턴으로 배치된 리본 내에 임베딩되고, 리본은 지그재그 패턴으로 자체적으로 접혀서 권선 세그먼트를 기판에 의해 분리한다. 권선 세그먼트는 기판의 두께 및 임의의 에어 갭에 의해서만 적어도 부분적으로 병치되고 분리되도록 배열된다.
예시를 위해 단지 몇 개의 권선만이 도시되지만, 통상적으로 4개 이상, 약 10권선까지 존재한다. 원형 또는 직사각형 나선형은 설계, 제조, 분석 및 테스트하기에 더 쉽지만, 리본에 임베딩된 다양한 패턴의 구불구불한 트레이스가 실현될 수 있다. 도 5의 실시예는 반도체 기판 상에 평행하게(평탄하게), 또는 단자(A 및 B)에 수직으로 장착될 수 있다. 플렉스 PCB 실시예는 회로 검증 목적에 특히 유용하다. 제조 프로세스로 인해, 에어 갭, 권선 견고송 및 정렬이 일관되지 않을 수 있지만, 상기 디바이스는 저렴한 개념 증명(proof of concept) 및 브레드보드(breadboard) 컴포넌트로서 유용하다.
특히, 본 명세서에 개시된 바와 같이, 반도체 기판에서 디바이스가 제조되는 경우, 보다 정밀한 공차가 달성될 수 있다. 단계들은 실제 구조와 관련하여 아래에 보다 상세히 설명된다.
기본 단계들은 다음과 같다.
- 단계 A: 적당한 두께의 실리콘 산화물 위의 실리콘 반도체 기판이 제공된다. 인터포저 설계가 고려되는 경우, 기판은 스톡 물질이다. 인덕터가 반도체 회로와 함께 동일한 칩에 집적되다면, 회로가 먼저 형성되고 인덕터와 반대되는 칩 또는 웨이퍼의 표면의 실리콘 층에 형성된다.
- 단계 B: 나선형 채널(602)이 실리콘 기판 내로 에칭되는데, 권선 폭 w보다 작은 폭의 나선형 리지(ridge)를 남기기에 충분한 폭을 갖고 설계 길이의 나선형 표면 패턴에서 연속적인 리지를 생성하기 위하여 권선 간격 s를 위한 충분한 간격을 갖고, 상기 리지의 높이는 권선 두께 t를 설정하기에 충분하다. 따라서, 채널은 나선형 표면 패턴(참조: 도 1 또는 도 2)의 연속적인 리지를 생성하기 위해 기판에서 설계 두께 t 및 간격 s+w에 해당하는 깊이를 갖고 설계 길이를 갖는다. 리지(604)의 높이는 이하에서 설계 파라미터들과 관련하여 설명되는 두께 t보다 작거나 같다.
- 단계 C: 결합 물질(binding material)(606), 예를 들어, 티타늄 질화물, 탄탈륨 또는 유사한 반도체-금속 접착제는 융기된 반도체 물질의 표면에 도포된다. 도포는 통상적인 처리에 의해 이루어지며, 적어도 리지(604)의 길이, 폭 및 깊이를 덮어야 한다.
- 단계 D: 구리, 알루미늄, 또는 금 금속과 같은 도전체(608)가 모든 상부 및 측벽을 포함하는 전체 리지(604) 상에 도금되고 바인더에 의해 리지(604)에 결합된다. 이를 위해, 전기 도금이 적합한데 측벽에 접착할 수 있기 때문이다. 도금 프로세스의 빌드업(buildup) 깊이는 리지(604)의 도금된 대향하는 벽들 사이의 의도된 간격 s에 의해 결정된다. 리지의 폭과 도금의 두께의 조합은 권선 w의 의도된 폭에 상응한다.
- 단계 E: 채널(602)의 바닥(610)이 에칭되어, 그 길이를 따라 리지(604)의 벽들 사이에 에어 갭을 형성하고 두께 t의 권선을 형성하며, 폭 w는 권선들 사이의 간격 s만큼 이격된다. 리지(602)의 양 도전성 면들은 상부를 가로질러 도전성으로 연결된다. 이러한 선택적 에칭 프로세스는 방향성 에칭(612) 기술에 의해 실현된다. 방향성 에칭은 채널 (602)의 바닥(620)을 따라가는 나선형 경로를 따르는, 예를 들어, 딥(deep) 실리콘 반응성 에칭(보쉬(Bosch) 프로세스), 플라즈마 에칭 또는 아마도 이온 빔 에칭을 포함한다. 상기 프로세스에서 측벽이 에칭될 수 있는 정도로, 전기 도금 단계가 잔류 에칭을 보상하기 위해 측벽에 충분한 재료를 추가하는 단계를 포함할 수도 있다.
포토레지스트(photoresist) 패턴의 사용과 같은 다른 에칭 기술 또한 본 발명의 의도 내에 있다. 더욱이, 반도체 제조 프로세스를 수행하는 기술은 연관된 반도체 칩의 제조에 사용되는 것보다 더 오래되고 더 큰 공간(larger-spacing) 처리 기술일 수 있다. 이제는 반도체 칩 상에(결국은 그 내에) 임베딩하기에 적합한 높은 인덕턴스, 고전류 성능, 고주파수, 높은 Q, 및 근접하여 이격된 고 종횡비 권선 인덕터가 어떻게 구현되는지를 알 수 있다.
다음은 본 발명에 의하여 채택된 파라미터들의 이해에 이르는 설계 튜토리얼과 이들 설계 기준에 따라 만들어진 본 발명의 특정 실시예에 대한 설명이다.
자기(self) 및 상호(mutual) 인덕턴스 계산
인덕턴스 및 상호 인덕턴스 계산의 훌륭한 소스는 1946년에 처음 출판된 프레드릭 그로버(Frederick Grover)의 고전 서적인 인덕턴스 계산(Inductance Calculations)[1]에서 찾을 수 있다. 현장에서 일하는 사람들의 요구로 인해 여러 번 다시 인쇄되었고 여전히 귀중한 자료로 남아 있다. 이 연구에서 공간 좌표에서의 임의의 배열의 자기 인덕턴스와 상호 인덕턴스에 대한 임의의 단면의 수치 계산이 사용된다. 다음은 자기 인덕턴스 및 상호 인덕턴스 고려 사항에 관한 설계를 위한 실용 가이드이다.
임의의 주어진 단면을 갖는 프리즘 기하 구조의 DC 자기 인덕턴스(균일한 전류 밀도 분포를 위한 내부 인덕턴스)의 일반적인 공식은 일반적인 인덕턴스 공식[1]로서 주어질 수있다:
(1.1)
Figure pct00001
여기서 l, r, δ1은 cm 단위이고, (1.1)은 헨리(Henry) 단위의 LGENERAL을 나타내고, r과 δ1은 기하 평균 거리(geometric-mean-distance) 및 산술 평균 거리(arithmetic-mean-distance) 관련 양이고, 이들은 프리즘의 단면 형상과 관련이 되며, 그 단면을 통해 흐르는 균일한 전류 분포를 갖는 것으로 가정한다. 기하 평균 거리(Geometric Mean Distance: g.m.d)와 산술 평균 거리(Arithmetic Mean Distance: a.m.d)는 인덕턴스 및 상호 인덕턴스 계산에서 중요한 개념이다[1,2]. 임의의 n 점 쌍 사이의 "기하 평균 거리"(g.m.d.)는 다음과 같이 표현될 수 있다.
(1.2)
Figure pct00002
유사하게, "산술 평균 거리"(a.m.d.)는 다음과 같이 표현될 수 있다.
(1.3)
Figure pct00003
여기서 ri와 di는 도 6에서 알 수 있는 것처럼 선택된 영역에서 점들의 쌍 사이의 거리이고, P(i)u.와 P(i)v는 일반적으로 단면이 직사각형이 아닌 인덕터의 권선 단면에 일반적으로 해당하는 전류가 흐를 수 있는 두 개의 인접한 도전성 구조의 단면을 나타낸다. 이하에서 설명되는 바와 같이, 직사각형 단면은 이후에 설명되는 본 발명의 중요한 설계 특징이다. 매우 큰 n에 대한 합산 (1.2)과 (1.3)은 전자기학 및 양자 역학에서 발생하는 많은 편미분 방정식 문제에서 매우 흥미있는 응용을 갖는 닫힌 영역에서 행해진 중적분(multiple integral)을 사용하여 일반화될 수 있다[2]. 이러한 적분은 4중 적분(quadruple integral)의 형태를 취하는데, 이것은 또한 데카르트(Cartesian) 좌표에서 약간의 주의를 기울여 수치 적분법(numerical integration)에 의해 계산될 수 있다.
일반 인덕턴스 공식(1.1)은 특정 단면 형상에 대해 명시적으로 쓰여질 수 있다. 본 발명이 초점을 두는 유형의 직사각형 단면에 대해, 식 (1.1)은 다음과 같이 된다.
(1.4)
Figure pct00004
여기서, l, w, t는 각각 길이, 폭, 두께이다.
원형 단면의 경우 일반 수식 (1.1)은 다음과 같이 된다.
(1.5)
Figure pct00005
여기서 r은 원형 단면의 반경이다.
"중공 실린더(hollow cylinder)"라고도 불리는 동축 또는 링 단면에 대해, 식 (1.1)은 다음과 같이 된다.
(1.6)
Figure pct00006
여기서, r1과 r2는 동축 케이블(coax), 링 또는 중공 실린더의 외측 및 내측 반경이다.
a와 b가 타원의 장축과 단축인 타원형 단면의 경우, (1.1)은 다음과 같이 된다.
(1.7)
Figure pct00007
관계들(1.4-1.7)을 면밀히 살펴보면, 이들 공식이 적용되는 단면 디멘션의 함수로서 최소 길이 IMIN이 존재함을 알 수있다. 본 발명의 주된 초점인 직사각형 단면에 대해, lMIN은 다음 식을 풀어서 w와 t의 함수로서 표현될 수 있다.
(1.8)
Figure pct00008
함수 f1(w, t)는 Grover[1]에서 주어진 것과 동일한 표기법을 사용하여 도 7에 표시된다. 오래된 연구이므로 사용된 표기법은 더 이상 일반적이지 않다. Grover의 표기법을 사용하는 이유는 가능한 한 원본을 그대로 유지하기 위해서이다. 알 수 있듯이 f1(w, t)의 최대 값은 0.00249이므로, 다음과 같이 쓸 수 있다.
(1.9)
Figure pct00009
lMIN에 대한 (1.9)의 솔루션은 (1.4)가 유효하게 되는 l에 대한 최소값을 줄 것이다. 이 IMIN 값보다 작으면 방정식 (1.4)는 물리적인 것이 아닌 음의 인덕턴스 값을 줄 것이다. 그러므로 (1.4)는 l>lMIN에 대해서만 유효하다. lMIN의 값은 폭 w와 두께 t의 합에 의존하고, 다음과 같이 주어질 수 있다.
(1.10)
Figure pct00010
다른 단면 형상에 대해 lMIN을 얻기 위해 유사한 계산을 행할 수 있다.
도 8에 도시된 것과 같은 직선의 무한히 얇은 필라멘트에 대한 상호 인덕턴스의 노이만(Neumann) 적분 공식("필라멘트 방법(Filament Method)")은,
(1.11)
Figure pct00011
이고, 여기서 u와 v는 각 필라멘트의 단위 벡터이다.
도 9에 도시된 것처럼 길이가 l이고 간격이 d 인 두 개의 평행선에 대해 적분 (1.11)을 행하면 아래와 같다.
(1.12)
Figure pct00012
-균일한 전류 밀도 분포의 가정 하에서- 동일한 길이 l을 갖는 임의의 평행한 2개의 임의의 단면 형상들 사이의 상호 인덕턴스를 계산하기 위해, 상기 2개의 단면 형상 사이의 (g.m.d)를 계산하고 g.m.d 값을 (1.12)의 필라멘트 공식의 변수 d로서 대체한다.
"필라멘트 방법"은 다시 일정한 전류 밀도 분포의 가정 하에서, (1.11)에 의해 주어진 노이만 적분 공식에서의 이중 적분에 의한 3 차원 공간에서의 모든 필라멘트 배열 및 배치에 대해 일반화될 수 있다. 도 10에 도시된 다중 인덕터 시스템으로서 주어진 n>1인 n 결합된 인덕터에 있어서, (n x n) "인덕턴스 매트릭스" L을 정의할 수 있다.
(1.13)
Figure pct00013
(1.13)의 대각선 매트릭스 엔트리들은 자기(self) 인덕턴스 값이며, 항상 양의 값이다. 대각선이 아닌 항목은 양수, 음수 또는 0일 수 있다. 인덕턴스 매트릭스 L은 도시된 것처럼 항상 대칭이다.
시스템의 수동성(passivity) 요건을 충족시키기 위해 상호 인덕턴스 행렬에서 매우 중요한 양은 결합비(coupling ratio) K이며, 다음과 같이 표현된다.
(1.14)
Figure pct00014
여기서 Kij, Lij, Lii와 Ljj는 각각 결합비, 요소 i와 j의 자기 인덕턴스, 인덕턴스 i와 j 사이의 상호 인덕턴스이다.
동일한 단면 형상과 길이로 인한 인덕턴스 매트릭스 L은 대각선에서 동일한 자기 인덕턴스를 제공할 것이다. 인덕턴스 매트릭스의 대각선에 동일한 값을 가지면 (1.14)는 다음과 같이 된다.
(1.15)
Figure pct00015
즉, 이 경우 인덕턴스 매트릭스의 상호 인덕턴스가 자기 인덕턴스 값을 결코 초과할 수 없다! 이는 본 명세서에 개시된 본 발명의 도출(derivation) 및 실현을 허용하는 매우 중요한 개념이다.
일정 단면적 S와 단면적에 걸쳐 일정한 전류 밀도 J MAX 를 갖는 직사각형 단면의 인덕턴스
이하에서 설명되는 바와 같이, 본 발명의 실시예들은 직사각형 단면을 채용한다. 임의의 애플리케이션을 위해 인덕터를 설계할 때는 항상 최소 단면 요건을 준수해야 한다. 이 최소 단면적의 출처는 애플리케이션에 따라 다양할 수 있으며 아래에 나열되어 있다.
i) 온칩 전력 컨버터 애플리케이션[3-9]의 경우, 적어도 수 암페어(1-50A) 정도의 큰 DC 전류가 인덕터를 통과해야 한다[3-9]. 이는 초과 할 수 없는 전자 이동(electro-migration) 전류 밀도 한계로 인하여 인덕터 설계에 최소 단면적 SMIN 요건을 부과한다. 이 전자 이동 전류 밀도 한계 JEM은 칩 금속 화 프로세스의 함수이다. 일 예로서, 전형적인 알루미늄/Si 합금 금속화에 있어서, JEM은 105 내지 2.106A/cm2 정도이다. 주어진 최대 DC 전류 사양에 있어서, 전자 이동 전류 밀도 한계에 의해 부과된 전류 밀도를 초과할 수 없으므로 인덕터 단면적을 SMIN보다 작게 할 수 없다. SMIN은 다음과 같이 계산될 수 있다.
(1.16)
Figure pct00016
여기서 IDCMAX는 설계 사양에 따라 결정되는 최대 DC 전류이다.
테이블 [1]은 오늘날 전력 관리 및 FIVR 작업에서 공통인 몇몇 실제 IDCMAX 값에 대해 충족되어야 하는 전형적인 단면적을 나타낸다.
Figure pct00017
테이블 [1]
인덕터 전류가 20, 40, 60 및 80nH의 인덕터 값에 대해 100MHz 및 200MHz에 대해서 단면적, tOPT0 및 tOPT를 결정한다.
ii) 인덕터를 설계할 때 항상 인덕터와 직렬로 저항 RIND를 갖는다. 다시 말해서, 전력 컨버터 애플리케이션에서, 스텝 다운(step-down) 또는 벅(buck) 컨버터의 효율은 인덕터 RIND의 DC 저항과 밀접한 관련이 있으며, 다음과 같이 주어질 수 있는 작은 부하(load) 종속량인 RIND_MAX 값을 초과할 수 없다.
(1.17)
Figure pct00018
여기서 V, η 및 I는 각각 직류 전압 출력, 전력 변환 효율 및 부하 전류이다. 예를 들어, 1A 부하를 갖는 1V DC 전원은 1Ω의 부하 저항과 균등하다. 스위칭 손실이 없는 벅 컨버터 설계에서 90% 효율 목표를 달성하려면, 인덕터의 DC 저항 RIND_MAX를 0.11Ω 미만으로 유지해야 한다. 전형적인 "보수적" FIVR 온칩 벅 컨버터 사양은 1V에서 10A이다. 이 경우에서 알 수 있듯이 인덕터 값에 관계없이 인덕터 RIND_MAX의 DC 저항은 0.011Ω 미만이어야 한다. 이것은 중요한 과제일 수 있다. 도 118은 인덕터 값에 관계없이 임의의 유형의 DC/DC 컨버터 토폴로지에서 95, 90, 85 및 80% 이론적 최대 효율에 대해 1VDC 출력에 대한 출력 DC 전류의 함수로서 허용가능한 최대 DC 저항 RIND_MAX를 (1.17)의 그래프로 보여준다.
iii) 저소음 증폭기(Low Noise Amplifier: LNA) IC 설계의 회로 토폴로지는 여러 개의 온칩 인덕터, 변압기 또는 발룬(Balanced-un-Balnced)을 이용할 수 있다. 저항에서 발생하는 열 잡음(thermal noise) 전압은 동작 주파수(operating frequency)에서 저항의 제곱근에 비례하기 때문에, 저항 값은 LNA의 전체 잡음 지수(noise figure)에 중요한 기여를 한다[31]. 따라서 수동 소자의 저항을 동작 주파수에서 RMAX 값보다 낮게 유지할 필요가 있다. 이 경우의 주어진 주파수에서의 RMAX 값은 계산하기가 쉽지 않지만, DC 저항과 관련이 있으며 "망소(smaller the better)" 원칙이 항상 적용된다. 이하에 AC 저항 대 DC 저항 관계가 직사각형 단면에 대해 주어진다.
iv) VCO/PLL(Voltage Controlled Oscillators/Phase Lock Loop) 애플리케이션의 경우 위상 잡음은 인덕터의 Q 값의 제곱에 반비례한다. 이는 주파수의 함수로 계산할 수 있는 복잡한 양이지만 인덕터의 AC 저항과 밀접한 관련이 있다. AC 저항은 직류 저항 RDC와 관련이 있으므로 다시 RMAX에 "망소" 규칙을 적용한다!
v) 인덕터의 전력 소비 제한은 동작 주파수에서 RMAX 값을 결정하는 또 다른 설계 인자이다. 이는 다음의 관계에 의해 주어지며,
(1.18)
Figure pct00019
여기서 PMAX는 인덕터의 주어진 동작 주파수에서의 최대 전력 소비 사양이고, RMAX는 인덕터의 주파수 의존 저항이다. 다시 RMAX는 RDC와 관련된다.
알 수 있는 것처럼, 인덕터 설계의 SMIN을 직접 정의하는 한 가지 인자가 있고 (1.19)로서 주어지는 프리즘의 DC 저항 공식을 통해 간접적으로 관련된 추가적인 4가지 인자가 존재한다.
(1.19)
Figure pct00020
여기서 l, ρ, S, w 및 t는 직사각형 단면 직선 도체의 길이, 저항률, 단면적, 폭 및 두께이다.
임의의 종류의 인덕터 설계에서, 직선 와이어로 시작해서 상호 인덕턴스를 제공하여 상호 인덕턴스의 존재가 직선 도체 인덕턴스 값에 비해 인덕턴스를 증가시키는 기하학적 형태를 생성한다. 따라서, 코일 및 나선형 인덕터와 같은 설계된 구조에서 적합한 부호로 높은 상호 결합을 제공하는 기하학적 구성을 공식화할 필요가 있다. 나선형 또는 코일 인덕터와 같은 인덕터 설계에 대해 RDC를 계산하는 것은 간단하지 않지만, 직선 도체에 대해 계산하는 것은 간단하다. 그것은 분석을 시작하기에 좋은 지점이다.
직사각형 단면 전체에서 균일한 전류 분포 가정에 대한 가능한 최대 Q를 제공하는 직사각형 단면 직선 도체의 주어진 단면적 S에 대한 원하는 인덕터 값 L에 있어서의 최적의 폭/두께 관계
이 모델에서 개시 분석의 "정밀한(exact)" 결과는 부정확하지만, 인덕터의 최적화를위한 적절한 출발점이며, 본 발명의 요점 및 사고 과정을 이하에 제시된 바와 같이 매우 신속하고 명확하게 전달한다 .
이 단계에서 문제는 주어진 단면적 S에 대한 최소 저항 R을 갖는 원하는 값 L을 갖는 인덕터를 설계할 수 있는지를 알아내는 것이다. 이러한 폭/두께 조합이 존재하면, 이 조합을 사용해서 직선 인덕터에 대해 가능한 가장 높은 Q를 제공할 수 있다. 품질 계수 Q에 대한 용량 효과 및 고주파 효과를 무시하면, 다음과 같이 간단한 케이스가 구해진다.
(1.20)
Figure pct00021
알 수 있는 바와 같이, Q 공식 (1.20)은 직선 와이어의 저항과 인덕턴스가 모두 주파수 독립적이라고 가정한다. 따라서 (1.20)에서 첨자 DC는 저주파수 Q를 나타내고, L과 R은 주파수의 함수로 취해지지 않으며 커패시턴스 효과가 존재하지 않는다. 이러한 효과는 후에 분석에 반영될 것이다.
첫째, 주어진 면적 S의 함수로서 (1.4)에서 주어진 직사각형 단면에 대한 인덕터 관계는 다음과 같다.
(1.21)
Figure pct00022
(1.21)에서 알 수 있듯이, (1.4)의 폭 w는 단순히 S/t로 대체된다. (1.21)을 면밀히 검토하면 임의의 주어진 단면적 S에 대해 원하는 인덕턴스 값 L에 대해 가장 짧은 길이 l를 제공하는 두께 t를 기대할 수 있음을 알 수 있다. 이상적으로는 이 작업을 수행하기 위해 t에 대해 (1.21)을 미분해야하고, 0으로 하고 t를 풀어야 한다. 이 프로세스에서 몇 가지 중간 미분 단계가 필요하다. 더 간단하고 짧은 중급 수학으로 행해질 수 있고 더 확실하며, 더 빠르고 명확하게 이해할 수 있다.(우리는 나중에 Q 최적화를위한 더 긴 접근법을 취해야 하므로, 이 첫 단계에서 문제를 복잡하게 할 필요가 없다!)
(1.21)에서 주어진 로그 함수의 분모 항인 u(t, S) 함수를 (1.22)로서 정의한다.
(1.22)
Figure pct00023
u(t, S)에 대한 최소값을 제공하는 t 값은 다음과 같이 t에 대해 미분함으로써 이 "주어진 S에 대해 주어진 인덕턴스 값 L에 대한 최소 길이" 상태를 만족할 것이다.
(1.23)
Figure pct00024
그리고 (1.23)을 0으로 두고 풀면 (1.24)가 된다.
(1.24)
Figure pct00025
(1.24)에서 알 수 있듯이, 주어진 S에 대해 최적 두께 t가 존재하고, 또한 폭 w 및 두께 t가 동일하며, 이는 바로 면적 관계의 결과로 다음과 같이 된다.
(1.25)
Figure pct00026
본 발명의 기초를 형성하는 기술의 진보가 이제 확인될 수 있다. 한 가지 결론은 다음과 같다: 직사각형 단면 형상에서 주어진 단면적 S에 대해 원하는 인덕터 값 L에 대한 도체 길이를 최소화하려면 (1.25)로 주어진 면을 갖는 정사각형 단면이 필요하다!
도 11은 IMAX=1, 5, 10 및 20으로부터 계산된 몇 가지 단면적 S=50, 250, 500 및 1000μ2에 대한 u(t, S)를 나타낸다. 분석에서 통합 전압 레귤레이터(Fully Integrated Voltage Regulator: FIVR) 케이스와 관련된 몇 개의 "실제" 케이스를 갖기 위해 JEM=2.106A/cm2을 사용하는 설계 사양이 고려된다. 도 11에서 알 수 있듯이, u(t, S) 함수는 t=0에서 점근선(asymptote)을 갖고, 무한대로부터 시작하여 (1.25)에서 계산된 최소값을 지나 t가 0으로부터 무한대로 증가함에 따라 u=t 함수로 다시 접근한다. 균일한 전류 밀도 분포 근사화로, (1.25)로서 주어진 정사각형 단면과 변들을 갖는 인덕터를 설계하면, 원하는 L과 주어진 S에 대해 (1.18)로 주어진 최소 저항 R을 제공하는 최단 길이를 갖기 때문에, 가장 높은 가능한 Q를 제공할 것이다! 이 "최소 길이" 결과는 도 12에 도시되고, 이는 일정한 단면적 S=50, 250, 500 및 1000μ2을 갖는 직선 도체 인덕터의 길이 대 두께의 플롯이다. 도 12의 타겟 인덕턴스 값은 20, 40, 60 및 80nH이고, 이들은 온칩 인덕터 설계를 위해 "매우 큰" 값 인덕터로 간주된다. 900MHz 이상의 동작 주파수를 갖는 고주파 LNA/VCO 설계의 경우, 전형적인 타겟팅된 온칩 인덕터 값은 1 내지 5nH이다. 한편, 프로세서, 또는 FIVR(통합 전압 레귤레이터) 상에 벅 컨버터를 통합하는 현재의 주제에 대한 연구에서, 조사된 낮은 DC 저항 및 높은 Q 인덕터 값은 10-60nH 범위에 있고, 20-200MHz에서 동작한다[3-9]. 이로부터 알 수 있듯이, (1.20)에서 주어진 가장 단순한 Q 관계에서, FIVR 작업에서와 같이 0.020 옴 정도의 DC 저항과 함께 20-200MHz 정도의 주파수에서 동작하는 높은 Q 인덕터를 설계하는 것은 더 높은 주파수의 RFIC 인덕터 설계보다 훨씬 더 큰 도전에 직면한다.
집적 회로(Integrated Circuit: IC) 기술에서 전형적인 금속 두께는 마이크론 미만이다. 매우 적은 IC 프로세스는 약 3μ 내지 4μ보다 큰 금속 두께를 제공하고 2.8mm 폭과 간격을 갖는 상부 금속 레이어(M5)에서만 제공한다. 알 수 있는 바와 같이, 이 매우 간단한 단순화된 분석으로부터 얻을 수 있는 두께는 임의의 공지된 IC 프로세스 기술에서 제공되는 금속 두께보다 훨씬 크고, 이는 테이블 [1]에 tOPT0로서 도시된 바와 같다.
균일한 전류 밀도 분포에 대해 (1.19)로 주어진 저항 공식을 결합하여, 주어진 L 및 S 값에 대해서 Q 대 두께를 플롯할 수 있고 계산된 두께에서의 피크 Q를 볼 수 있다. 위에서 언급한 것처럼, 본 명세서에 제시된 단순화된 분석은 Q를 최대화하기 위해 주어진 단면적 S의 함수로서 최적의 w와 t가 존재하고 그것이 또한 타겟으로 하는 인덕턴스 값과는 독립적이라는 것을 보여주는데 매우 중요하다. 그러나 더 면밀한 검사는 이 "질적인(qualitative)" 결과가 오해의 소지가 있음을 보여준다. 정사각형이라고 하고 주어진 영역 S에 종속적인 결과 단면 단면 형상이 (1.25)와 같이 주어진다는 점에서 오해의 소지가 있다. 이러한 오해를 사는 결과는 표피 및 근접 효과로 인해 고려중인 인덕터의 동작 주파수에서 충족될 수 없는 저항에 대해서 (1.19)에 의해 주어진 "정전류 밀도" 가정으로부터 나온다. 다음 섹션은 직사각형 단면의 불균일한 전류 밀도 분포 효과에 대한 설명과 표피 효과를 고려한 일부 세부 사항을 포함한다.
직사각형 단면 전체에서 불균일한 전류 분포 가정에 대한 가능한 최대 Q를 제공하는 직사각형 단면 직선 도체의 주어진 단면적 S에 대한 원하는 인덕터 값 L에 있어서의 최적의 폭/두께 관계
이 문제에 대한 일반적인 분석은 비균질 매질에서 헬름홀츠(Helmholtz) 방정식의 솔루션으로 축소될 수 있는 정현파(sinusoidal wave) 가정에 대한 맥스웰(Maxwell) 방정식을 풀어서 해결할 수 있다. 전기장 E의 경우, 복잡한 형태의 헬름홀츠 파동 방정식은 [24, 25]로서 쓰여질 수 있다.
(1.26)
Figure pct00027
여기서, μ, ε, σ, ω 및 f는 각각 자기 투자율(magnetic permeability), 유전율(dielectric constant), 도전률, 각 주파수(angular frequency) 및 주파수이다. 자기장 H에 대해서도 비슷한 방정식이 쓰여질 수 있고 그것들이 관련되어 있음을 알 수 있다[24,25]. 완전한 나선형 인덕터 분석은 3차원 나선형 형상(수치적으로만 가능)에 대해 (1.26)을 풀어서 행할 수 있다. 3 차원에서 헬름홀츠 파동 방정식 (1.26)을 도출하는 맥스웰의 방정식을 사용하면, 임의의 권선 영역의 임의의 지점에서의 전기장과 자기장 및 불균일한 전류 밀도 분포를 계산할 수 있다[10-23]. 이것은 복잡한 분석이지만, 복잡한 시뮬레이션의 결과를 보고 일반적인 전자기적 감각을 사용하면 분석을 단순화할 수 있다. 여기서는 평면파에 대한 단순화된 헬름홀츠 파동 방정식의 솔루션의 원리와 중요한 분석 결과에 중점을 둘 것이고, 이는 도 13에 도시된 매우 단순한 나선형 인덕터 형상으로 표시된 것처럼 권선 내부의 나선형 인덕터 영역에 적용가능하다. 전류 I를 나선형 인덕터로 넣고 꺼내는 몇 가지 선택지가 있다. 많은 선택지 중 일부는 도 13의 INCENTER, OUTCENTER, INSIDE 및 OUTSIDE 위치에서 패드 위치와 함께 표시된다.
도 13에 도시된 나선형 인덕터 구조의 단면 형상은 도 14에 도시된다. 단면 형상은 도 13에 도시된 것처럼 (x, y) 평면에 수직인 x=xCUT 또는 y=yCUT 선을 통과하는 절단면을 가짐으로써 획득된다. 단순화를 위해, 도시된 나선형 구조는 dIN의 디멘션을 갖는 정사각형 내부 공간을 갖고, 그 권선은 일정한 폭 w 및 간격 s를 갖는다. 본 발명은 큰 종횡비 금속 및 금속 간격을 갖는 나선형 인덕터를 정의하기 때문에, 도 14는 매우 명확하게 도시된 것처럼 본 발명의 이러한 특징을 가리킨다. 공지된 나선형 인덕터 구조는 IC, PCB 또는 세라믹 프로세스에서 달성가능한 금속화로 인해 도 18에 도시된 바와 같이 그 두께보다 훨씬 큰 금속 권선 폭을 갖는다. 이러한 인덕터에 필요한 것에 기초한 금속화 규칙으로 인터포저 구조를 구축하고 IC 상부 위에 또는 IC에 가능한 가장 짧은 접속부와 함께 그 아래에 배치하면, 문제에 대한 매우 실질적인 솔루션을 얻을 수 있다.
도 14 또한, 금속 라인 및 간격에 대해 매우 높은 종횡비와 함께 매우 두꺼운 금속을 갖는 인터포저 구조에서 본 발명의 또 다른 주요 측면을 도시하고, 상기 구조의 양 측으로부터 외부 회로로의 접속부를 갖는다. 도 14은 전력 관리 IC 애플리케이션을 위한 이러한 매우 바람직한 기능을 나타낸다. 이 회로에서는, 벅 컨버터에서와 마찬가지로, 인덕터는 전원과 스위칭 네트워크 사이에 위치한다[3-9, 30]. 스위칭 네트워크는 IC 내에 내장되어 있고 인덕터는 스위치와 전원 핀(supply pin) 사이에 위치된다[3-9, 30]. 그러나, 본 발명에 의하면, 인덕터는 인터포저 구조 상에 구축되고 도 15에 도시된 바와 같이 볼 그리드 어레이에 사용되는 표준 기술인 볼에 의해 인터포저의 바닥으로부터 IC에 접속되며, 이는 상부로부터 전원 핀에 접속된다. 인터포저의 양 측에서 이용가능한 접속부와 함께 IC의 바로 위에 인터포저를 갖는 것은 매우 가치있는 공간을 절약한다는 것을 알 수 있다. 반면에 인터포저 액세스가 한 쪽에서만 가능하면, 패키징에서 매우 가치있는 영역이 손실된다. 실제로 이 경우에는, 칩의 바로 위에 인터포저를 배치해도 전원 관리 IC 애플리케이션에 면적 절약의 이점을 주지 못한다.
RFIC, PLL 및 VCO와 같은 일부 다른 애플리케이션에서는, 인덕터의 핀들 모두 IC에 접속되어야 한다. 이는 도 16 및 도 17에 예시된다. 이 경우 높은 값의, 높은 Q 인덕터가 인터포저 상에 설치되고 인터포저의 바닥에있는 두 개의 볼을 통해 IC의 원하는 패드에 접속된다. 두 가지 유형의 회로 모두에서 인터포저에 상에 설치된 인덕터가 여러 개 있을 수 있으므로, 인터포저의 양 측이 IC를 인터포저를 통해 외부 세계로 접속하는데 사용될 수 있고, 인터포저 상의 추가적인 패시브 회로를 사용하여 면적의 불이익없이 성능 및 패킹 밀도를 향상시킨다.
도 18 및 도 19는, 본 발명에 의한, 모두 동일한 단면적 S를 갖지만 상이하게 배치된 두 종류의 직사각형 단면 나선형 권선 배열을 도시한다. 아래 첨자 1로 표기된 도 18에 도시된 상부 배열은 두께 t보다 큰 폭 w를 갖는 또는 w>>t인 종래의 나선형 인덕터 설계의 전형적인 배열을 나타낸다. 이 선택지는 주어진 얇은 금속 두께 t에 대해 작은 RDC의 필요성에 의해 결정되므로, 실용적인 설계 사양에서 피할 수 없는 것이다. 본 발명에 의하여 만들어지고 아래 첨자 2로 표기된 도 19에 도시된 바닥 배열은, t>>w로서 표기된, 폭 w보다 큰 두께 t를 갖는 도체를 도시한다. 이 구조를 실현할 수 있으려면, 테이블 [1]에 표시된 것과 같이 현재 사용가능한 고에 비해 상당히 큰 금속 두께의 프로세스를 사용해야 한다. 이러한 배열에서 알 수 있는 바와 같이, 도체들은 긴 치수가 서로 마주 보도록, 그리고, 짧은 치수는 접지면 또는 기판을 향하도록 의도적으로 배치된다. 폭 w와 두께 t는 좌표계의 x 및 z 방향을 따라 정의된 디멘션이다. 상기 영역에서 전자기장 전파는 y 방향을 따르는 것으로 가정해서, 도 18과 도 19의 면으로부터 나오고, 전파 방향을 따라 전자기장 성분이 없으며, 이는 TEM 모드로 알려져 있다. 그 결과, 전기 및 자기 파는 도 18 및 도 19에 도시된 바와 같이 x와 z 성분만을 갖고, 이는 문제를 2 차원 문제로 변환한다.
권선들 사이 그리고 도체들과 접지면 사이의 무손실 유전체 영역으로부터 도 18과 도 19에 도시된 나선형 단면의 권선으로와 같이, 도전성 영역으로 전자기파가 진입할 때, 그것은 헬름홀츠 파동 방정식 (1.26)의 솔루션의 결과로서 도체 내로의 전파 방향을 따라 감쇠 상수 α로 지수 함수적으로 감쇠될 것이다. 평면파에 대해 (1.26)을 풀면, 도체 내로의 전기장 및 자기장에 대한 이 감쇠 상수 α는 다음과 같이 될 것이고[24, 25],
(1.27)
Figure pct00028
이는 (1.28)로서 정의된 "양호한 도체(good conductor)" 근사 하에서 그러하다.
(1.28)
Figure pct00029
방정식 (1.27)은 (1.29)로서 주어지는 잘 알려진 "표피 깊이"로 단순화된다[24, 25].
(1.29)
Figure pct00030
도 20은 저항이 1 ohm-cm와 10 ohm-cm인 Cu, Al 및 Si에 대해 10Hz-10GHz 사이의 주파수의 함수로서 표피 깊이를 나타낸다. 기판으로서의 실리콘 기부 물질 상에 인덕터를 통합하려는 추세와 요망이 있기 때문에, 도 20은 실리콘의 전형적인 Si 기판 저항률 범위에서의 표피 깊이를 포함합니다. 모든 경우에있어서, 상대적인 자기 투과율은 (1.29)에서 μ=1.25663.10-8H/cm를 제공하는 μr=1로서 주어진다. 식 (1.29)에서, Cu 및 Al의 저항률은 각각 1.75×10-6과 2.73×10-6 ohm-cm으로 취해지고, 주파수의 함수로서 표피 깊이가 플롯되고 도 20에 도시된다. 알 수 있는 바와 같이, 아래쪽 세 개의 곡선(Cu, Al, 1ohm-cm Si) 표피 깊이는 전체 주파수 범위에서 선형적으로 로그 스케일의 주파수의 제곱근에 반비례하여 변화하고, 이는 "양호한 도체" 근사(1.28)가 이들 케이스에 유효함을 보여준다. 반면, 2GHz 이상의 주파수에서 10 ohm-cm의 저항률 Si 물질은 작은 양의 플래트닝(flattening)을 나타낸다. 이는 더 높은 저항률 Si에 있어서는 훨씬 낮은 주파수에서 볼 수 있다. 다시 말해, "양호한 도체" 근사는 전체 주파수 범위에서 Cu, Al 및 1 ohm-cm의 저항률 Si에 대해 매우 잘 유지되지만, 2GHz 이상에서 10ohm-cm 및 더 높은 저항의 Si에 대해서는 좋지 않다. 따라서 "양호한 도체" 근사가 관심 주파수 범위에서 유지되는지를 확인하는 것은 항상 좋은 습관이다.
도 18 및 도 19의 도체 영역에서 계산된 전기장 및 자기장 분포로부터, 나선형 권선에서의 불균일한 전류 밀도 분포를 근사화하고, 이는 나선형 인덕터 구조에서 볼 때 y 방향으로 전류가 흐르게 한다.
나선형 권선의 불균일한 전류 밀도 분포에 대한 세 가지 가능한 솔루션 형태를 추측할 수 있다.
i) 전류 밀도 분포는 도체의 표면에서 균일하다.
이 솔루션은 w>>t를 갖는 알려진 나선형의 대다수에 적용될 수 없다. 폭과 두께(w, t)가 같은 차수(order)가 아니고 접지면과 권선 사이의 거리 dG가 간격 s와 동일한 차수의 크기가 아니면, 도체 표면 상의 외부 필드 분포는 균일하지 않으므로 이 경계 조건을 지원할 수 없다. 따라서 이것은 유사한 s 및 dG를 갖는 도체에서 정사각형 단면에 대해서만 장점을 갖는다. 이 모드는 베셀(Bessel) 함수(Ber, Bei)를 사용한 원형 단면에 대한 분석 솔루션을 갖지만[24], 직사각형 단면의 경우에는 분석 솔루션이 존재하지 않는 헬름홀츠 파동 방정식의 수치 솔루션이 필요하다.
다른 한편으로, 만약 본 발명에 의하여 형성된 구조에서 t>>w 및 s<<d이고, w>>t, d를 갖는 수직으로 적층된 인덕터 권선 구조(도 23에서 예시 목적으로 도시됨)가 존재한다면, 수치 시뮬레이션은 이 경계 조건 - 즉, 균일한 표면 전류 밀도 분포 - 가 실제 전류 밀도 분포의 꽤 좋은 근사가 됨을 제시한다. 도 23는 레이어들이 비아를 통해 상향 및 하향으로 접속되는 수직으로 적층된 인덕터 권선 구조의 한면만을 도시하고, 이는 기본적으로 다수의 금속 레이어들을 갖는 평면 프로세스로 제조된 코일의 구조이다.
ii) 전계의 대부분은 도체의 바닥과 접지면 사이에 있다.
이 솔루션은 PCB(인쇄 회로 기판), 리본 및 w>>t 및 s>dG인 대부분의 온칩 나선형 인덕터에 대해 비교적 잘 적용된다. 이 케이스에서, 전류 밀도 분포의 상당히 우수한 분석적 도출을 얻을 수 있고, 이는 다시 한번 정확한 구조에 대한 헬름홀츠 파동 방정식의 솔루션과 일치한다. 권선에서의 이러한 유형의 전류 밀도 분포는 본 명세서에서 "한면 솔루션"으로 언급된다. 따라서 간단한 분석은 아래에서 본 발명과 관련된 케이스에 대해 한 번 제공될 것이다.
iii) 외부 필드의 대부분은 권선들 사이에 있다.
이 케이스의 솔루션은 t>>w, dG<<s로서 주어진 본 연구에서 설명된 본 발명의 실시예 중 하나에 적용가능하다. 이 근사는 권선의 긴 쪽이 x 축을 따르지만 도 23과 같이 적층된 구조에도 적용되고, 이는 본 발명의 바람직한 실시예의 구조의 완전한 90° 플립이다.
단일면 전류 밀도 분포 가정 및 R AC /R DC 에 미치는 영향
"한면(single sided) 솔루션"이라고 불리는 도 19의 오른쪽에 표시된 도체 단면에 대한 분석적 도출을 고려한다. 이제 도 19에 도시된 권선의 금속 폭을 무한대라고 가정하고(즉, w2 → ∞) x=0에서의 전류 밀도는 J0이라고 가정한다. 도전체 표면 (x=0)에서 주어진 전류 밀도 J0에 대해, 솔루션은 다음과 같이 될 것이다[26-29].
(1.30)
Figure pct00031
실제로 전기장과 자기장은 나선형 권선의 양쪽에서 들어올 수 있다. 이 경우 권선의 나선형 인덕터 전류 밀도 계산에 있어 문제가 더 복잡해지며 이는 "완전한(complete) 솔루션"이라고 불리고 아래에서 논의될 것이다.
0으로부터 폭 w까지 전류 밀도 관계 (1.30)를 적분하면 도전체에 흐르는 총 전류가 다음과 같이 공식화된다.
(1.31)
Figure pct00032
한편, 전류 밀도가 균일한 DC 전류는 다음과 같이 주어진다.
(1.32)
Figure pct00033
권선이 무한대로 넓어지면, 총 AC 전류는 (1.31)의 결과로서 다음과 같이 된다.
(1.33)
Figure pct00034
(1.33)에서 알 수 있듯이, AC 전류는 DC 전류의 경우와 같이 무한대로 가지 않는다! AC 전류 식 (1.31)을 DC 전류 관계 (1.32)에 비례시키고 주파수 의존 AC 저항을 다음과 같이 얻을 수 있다.
(1.34)
Figure pct00035
(1.34)에서 변수를 재배열하면 다음과 같다.
(1.35)
Figure pct00036
식 (1.35)는 다음과 같이 정의된 n=1에 대한 베르누이 생성 함수(Bernoulli Generation Function)[27]이다.
(1.36)
Figure pct00037
약칭하면, (1.36)을 B(u)라고 부른다. B(u)는 베르누이 함수로, 도 21에 도시된 것처럼 -∞<u<∞ 에 대해서 양의 값만을, u=0에서 1을 나타낸다. 본 발명에 의한 관심 영역은 u>0 영역이고, 알 수 있는 바와 같이, (1.35)는 w/δ>5 이후에 w/δ 비율에 선형적으로 의존하여, 다음과 같이 된다.
(1.37)
Figure pct00038
u=w/δ=10의 예로서, RAC/RDC가 계산없이 10에 매우 가깝다고 즉시 말할 수 있다. w/δ 비율이 작으면, 주어진 주파수에서 원하는 허용가능한 RAC/RDC 값에 대한 비선형 방정식 (1.35)를 풂으로써, δ의 함수로서 폭 w를 결정할 수 있다. 도 22는 이 프로세스를 그래픽적으로 매우 명확하게 보여준다. 도 22는 RAC/RDC=2를 갖기 위해 폭이 1.6×δ가 되어야 함을 보여준다. 폭을 δ와 동일하게 설정하면, RAC/RDC가 해당 주파수에서 1.6이 될 것이고, 이는 인덕터 설계에 매우 적합하다.
도 38의 최상부 곡선은 w/δ 비율인 u의 함수로서 RAC/RDC를 보여준다. 도 39는 Cu에 대한 100MHz에서 너비의 함수로서 RAC/RDC를 보여준다. 도 20에 도시된 표피 깊이 vs. 주파수 곡선과 도 38 및 도 39에 도시된 것과 같은 RAC/RDC와의 관계로부터 알 수 있는 바와 같이, 권선의 폭을 표피 깊이보다 너무 크지 않게 유지해야 한다. 이들은 도 19에 도시된 종형(vertical) 금속 배열에 있어서의 상당히 작은 폭에 상응한다. 도 18에 도시된 바와 같은 횡형(horizontal) 금속 배열에 있어서의 두께에 대해서도 마찬가지이다. 이 경우 두꺼운 금속을 사용하면 해당 주파수에서 표피 깊이와 비교하여 RAC/RDC가 현저히 향상되지는 않지만 DC 저항을 줄이는데 도움이 된다. 주어진 단면적 S를 유지할 필요가 있기 때문에, 유일한 솔루션은 도 19에 도시된 것처럼 종형 금속 배열의 두께 t를 증가시키는 것이다.
테이블 [2]는 구리와 알루미늄의 전형적인 주파수 함수로서 표피 깊이를 나타낸다. 주목되는 바와 같이, 표피 깊이는 인덕터의 폭 디멘션과 동일한 정도의 크기이다.
Figure pct00039
테이블 [2]
구리(1.75.10-6Ω.cm) 및 알루미늄(2.73.10-6Ω.cm) 그리고 RAC(f)/RDC=2를 유지하기 위한 임계 폭 또는 두께에 대한 선택된 전형적인 주파수의 함수로서의 표피 깊이(δ)
단일면 전류 밀도 분포 가정 및 Q에 미치는 영향
높은 Q 인덕터를 설계할 때, RAC/RDC 외에 RAC를 계산하는 것이 중요하다. AC 저항은 다음과 같이 계산될 수 있다.
(1.38)
Figure pct00040
주어진 길이 l에 대해, (1.38)의 DC 저항을 관계 (1.18)로 대체하면 AC 저항은 다음과 같이 된다.
(1.39)
Figure pct00041
몇 가지 산술 조작에 의하면, (1.39)는 다음과 같이 된다.
(1.40)
Figure pct00042
(1.40)에서 알 수 있듯이 폭 의존성 AC 저항은 큰 값의 u에 대한 DC 저항에 비해 매우 약하다!
또 다른 흥미있는 결과는 RAC가 더 이상 RDC에서와 같이 저항률 ρ에 직접 비례하지 않는다는 것이다. 이것은 저항률 및 주파수의 제곱근에 선형적으로 비례하게 된다.
(1.40)을 재배치하면 다음과 같이 된다.
(1.41)
Figure pct00043
알 수 있듯이, 폭 w를 표피 깊이 δ보다 훨씬 넓게 만드는 것은 RAC/RDC 비율을 증가시키지만 여전히 RAC를 줄이는데 도움이 된다.
따라서, 폭 w를 넓게 하는 것은 AC 저항을 크게 감소시키지는 않는다. 오히려 면적을 낭비하고 신중하게 계산하지 않으면 인덕터에 더 많은 커패시턴스를 추가한다(아래에 설명)! 동일한 단면적 S를 유지하기 위해 폭을 증가시키는 것보다 두께를 증가시키는 것이 더 좋다.
궁극적으로는, 원하는 인덕턴스 값 L에 대해 동일한 단면적 S를 유지하면서 주어진 주파수에서 가능한 가장 높은 Q를 제공하는 도체의 폭 w에 관심이 있다.
첫째로 균일한 전류 밀도 분포 하에서 모든 커패시턴스 효과를 무시하고 직선 인덕터의 Q를 계산하고 이를 QLRDC라고 명명한다(이는 실제로는 매우 낮은 주파수의 경우를 나타낸다). (1.20)에서 주어진 Q 관계를 적용하면 다음과 같다.
(1.42)
Figure pct00044
몇 가지 연산 조작을 하면 다음과 같다.
(1.43)
Figure pct00045
알 수 있듯이, (1.42)의 앞에서 길이 l이 상쇄되고 (1.43)은 S의 관점에서 다음과 같이 쓰여질 수 있다.
(1.44)
Figure pct00046
앞에서와 같이 상수 S 조건을 (1.44)에 강제하면 (1.44)를 다음과 같이 쓸 수 있다.
(1.45)
Figure pct00047
앞서 행해진 바와 같이 로그 표현으로 일부 연산 조작을 행하면, 다음과 같은 결과를 얻는다.
(1.46)
Figure pct00048
브래킷 내에서 자연 로그 표현식 이후의 항을 무시하면 (1.46)은 다음과 같이 근사된다.
(1.47)
Figure pct00049
t와 관련하여 (1.47)의 최대 또는 최소값을 구하려면 이전과 마찬가지로 (1.47)을 미분해야 한다. 다음의 변수 변환을 사용하고,
(1.48)
Figure pct00050
기본 미분 규칙[26-29]을 사용하면,
(1.49)
Figure pct00051
다음을 얻는다.
(1.50)
Figure pct00052
여기서,
(1.51)
Figure pct00053
추가의 연산 조작에 의하면 다음과 같이 된다.
(1.52)
Figure pct00054
(1.52)를 단순화하면 다음과 같이 된다.
(1.53)
Figure pct00055
(1.50)에 (1.53)을 대입하면 다음을 얻는다.
(1.54)
Figure pct00056
(1.54)에 간단한 산술 연산을 행하면 결과는 다음과 같다.
(1.55)
Figure pct00057
(1.55)를 0으로 하고 이를 풀면,
(1.56)
Figure pct00058
이고, 이는 앞에서와 같이 훨씬 짧은 중급 수학을 사용하면 t에 대해 동일한 결과를 제공한다.
(1.57)
Figure pct00059
(1.57)에서 주어진 최적의 두께를 tOPT0으로 표기하자. 이 접근법을 취하는 이점은 결과를 확신할 뿐만 아니라 (1.57)에서 다음과 같은 피크 Q를 찾는 것이다.
(1.58)
Figure pct00060
자연 로그 표현식에서 산술 연산을 행하면 다음의 매우 흥미로운 결과를 얻는다.
(1.59)
Figure pct00061
위의 테이블 [1]은 100MHz에서 다양한 큰 값의 인덕터에 대한 Al 전기-전이(electro-migration) 전류 밀도 규칙을 위반하지 않으면서 원하는 전류 값 I에 의해 결정된 단면적에 대한 tOPT0를 나타낸다. 알 수 있듯이, 부정확한 것으로 보여지는 균일한 전류 밀도 가정으로도, 필요한 금속 두께 값은 IC 프로세스 금속 두께에 비해 매우 크다!
앞서 (1.42)에서 RAC 항 (1.41)을 치환함으로써 행해진 분석에서 "단일면 전류 밀도 분포 가정"을 적용하면, 다음을 얻는다.
(1.60)
Figure pct00062
유사한 연산에 의해 다음을 얻는다.
(1.61)
Figure pct00063
(1.61)에 동일한 근사를 적용하면, 다음과 같다.
(1.62)
Figure pct00064
여기서 S의 함수로서 지수에 나타난 ν는 다음과 같이 된다.
(1.63)
Figure pct00065
(1.62)의 미분은 더 오래 걸리는 작업을 요하지만, 앞에서와 같은 결과를 산출하지는 않는다. 미분을 위해 체인 규칙 [26-29]을 용이하게 적용하기 위해 다음과 같은 함수를 정의한다.
(1.64)
Figure pct00066
(1.62)에 g1(t)와 g2(t)를 넣으면, 다음과 같다.
(1.65)
Figure pct00067
여기서,
(1.66)
Figure pct00068
t에 대한 g1(t)와 g2(t) 함수의 미분은 다음과 같다.
(1.67)
Figure pct00069
(1.68)
Figure pct00070
(1.65)에 적용된 체인 규칙은 다음을 제공한다.
(1.69)
Figure pct00071
분석을 보다 명확하게 행하기 위해 방정식 (1.69)를 다루기 쉬운 표현으로 줄이면, (1.69)는 다음과 같이 주어진 y(t)와 z(t) 함수의 합으로 쓰여질 수 있다.
(1.70)
Figure pct00072
여기서,
(1.71)
Figure pct00073
제1 함수 y(t)는 다음과 같이 명시적으로 기재될 수 있다.
(1.72)
Figure pct00074
몇몇 연산 조작에 의하면, (1.70)은 다음과 같이 된다.
(1.73)
Figure pct00075
(1.74)
Figure pct00076
간단하고 직설적인 연산 조작 후에, (1.72)는 더 간단해진다. 이를 0으로 하면 다음이 얻어진다.
(1.75)
Figure pct00077
여기서,
(1.76)
Figure pct00078
ν에 대한 관계 (1.63)를 사용함으로써, (1.75)는 변수 ν와 b 대신에 변수 ν만 사용하여 다음과 같이 다시 쓰여질 수 있다.
(1.77)
Figure pct00079
알 수 있듯이, (1.77)은 t의 비선형 방정식이고 "오직" 수치적으로 풀 수 있다. (1.77)의 솔루션으로 들어가기 전에, 주파수 f의 함수로서 (1.77)의 중요한 인수인 ν의 함수 거동을 보는 것이 유용하다. 이 분석적 조사는 또한, (1.77)을 풀지 않고도 이 출원의 청구범위의 기초인 매우 중요한 결과를 도출한다.
우선 주목할 점은 ν가 "항상" 양수가 될 것이라는 점이다. 임의의 물질에 대한 곳에 더하여 매질 내의 신호가 0 주파수(ω = 0)에 있을 때 ν는 0이 될 것이다(ν=0). 만약 (1.63)에서 주어진 ν 식에 μ의 수치 값과 함께 구리(Cu) 저항과 같은 실제 값을 대체한다면, ν는 다음과 같이 된다.
(1.78)
Figure pct00080
42.7Hz 이상의 주파수, Cu에 대한 (1.78)의 제곱근 항은 1을 초과하고 주파수의 제곱근에 따라 증가하는 것을 볼 수 있다. 이제 (1.77)을 풀지 않고 (1.77)의 솔루션의 속성을 조사해 보자. 균일한 전류 분포 솔루션이 주파수 f>0에 대해 부정확하다는 것을 알 수 있다!
i) (1.80)의 솔루션을 만족시키는 최적 두께 t OPT 는 S 0.5 보다 크고, 높은 종횡비의 도체 단면을 제공한다!
알 수 있듯이, 방정식 (1.77)은 두 항의 합계이다. (1.77)의 양쪽을 ν로 나누면 다음을 얻는다.
(1.79)
Figure pct00081
알 수 있듯이, (1.79)의 두 번째 항은 다음과 같다.
(1.80)
Figure pct00082
(1.80)을 0으로 하고 t를 풀면 이전에 도출된 균일한 전류 표현식을 얻을 수 있으며, 이는 tOPT0=S0.5 솔루션을 제공할 것이다. (1.80)은 t>S0.5에 대해 음의 값을 갖고 t<S0.5에 대해 양의 값을 갖는다는 점에 유의해야 한다. 또한 (1.80)은 t = S0.5에 대해 0이다. (1.79)의 첫 번째 항은 두 함수의 곱이다.
(1.81)
Figure pct00083
(1.81)의 두 번째 대수 항은 실제 길이 l에 대해 언제나 양수이므로, 우리가 해야만 하는 것은 (1.81)의 부호를 결정하기 위해 ν에 대한 (1.81)의 첫 번째 항의 거동을 발견하는 것이다. 즉, (1.81)의 첫 번째 항이 임의의 ν>0에 대해 항상 양의 값을 갖는 것이 입증되면, 관계식 (1.81)은 인덕터 공식 (1.4)를 적용할 수 있는 임의의 길이 l에 대해 항상 양이 될 것이다. 이것은 매우 쉽게 그래픽화 할 수 있다. 도 24는 ν의 함수로서 (1.82) u1을 보여준다. 모든 ν> 0에서 다음과 같이 됨을 알 수 있다.
(1.82)
Figure pct00084
ν = 0 (ω = f = 0)인 경우, (1.82)는 0/0 유형의 불확실성이 되지만, 로피탈(L' Hospital)의 규칙 [26, 27]을 사용하여 해결할 수 있다. ν에 대해 그 분자와 분모를 미분하고 표현식에서 ν = 0으로 대체하면, ν = 0에 대해 0이 된다. 또한 (1.82)는 ν > 1에 대해 최대값을 가지며 ν = 1.8에서 최대값으로 0.2983을 제공함을 볼 수 있다. (1.79)의 첫 번째 항은 모든 ν > 0 값에 대해 항상 양의 값을 가진다는 것이 입증되므로, (1.81)은 또한 어떤 ν, l, S 및 t에 대해서도 양의 값을 갖는다. 이 경우 두 번째 항 (1.80)이 음수인 경우에만 방정식 (1.79)가 충족될 수 있다. 이 조건은 수학적으로 다음과 같이 주어진다.
(1.83)
Figure pct00085
(1.79)를 다시 쓰면 다음과 같다.
(1.84)
Figure pct00086
여기서,
(1.85)
Figure pct00087
(1.84)에 대한 몇몇 연산 조작은 다음을 제공한다.
(1.86)
Figure pct00088
마지막으로, 식 (1.84)는 다음과 같이 된다.
(1.87)
Figure pct00089
(1.87)에서 t를 풀면 다음이 얻어진다.
(1.88)
Figure pct00090
알 수 있듯이, (1.88)에 대한 실제 솔루션은 a<1 일 때만 가능하고 다음으로서 주어질 수 있다.
(1.89)
Figure pct00091
(1.89)의 직접적인 결과는 다음을 제공한다.
(1.90)
Figure pct00092
이는 비선형 방정식 (1.77)을 전혀 풀지 않고도 우리의 케이스를 증명한다! a<1 인 경우 b>1이므로, 다음과 같이 된다.
(1.91)
Figure pct00093
또한 a는 주파수 f와 길이 l의 함수이므로 원하는 인덕턴스 값 L과 저항률 ρ를 정의한다. 결과적으로, 최적 두께 tOPT는 일정 전류 밀도 가정에 대해서 앞서 도출된 tOPT0 = S0.5의 함수가 아닌, 이 세 가지 추가 파라미터의 함수이다. (1.90)은 a = 0에 대해 동일한 결과를 제공하는데 이는 제로 주파수에 대응하고 이 경우 b = 1이며 tOPT0 = S0.5 결과를 만족시킨다는 점에 주목해야 한다!
단면적이 주어진 값 S이기 때문에, tOPT에 대해서 또한 (1.92)를 만족시키는 최적의 폭 wOPT를 정의할 수 있고,
(1.92)
Figure pct00094
다음을 제공한다.
(1.93)
Figure pct00095
(1.90) 및 (1.93)의 결과로서, 높은 Q 인덕터 직사각형 단면은 폭보다 큰 두께를 갖는, 즉, t>w인, 높은 종횡비의 단면이어야 한다. 이것은 본 발명의 주요 통찰 중 하나이다.
종횡비 ΔOPT = t/w는 다음과 같이 정의할 수 있다.
(1.94)
Figure pct00096
같은 사실은 t 대신에 w의 함수로서 (1.79)를 써서 증명할 수 있다.
(1.95)
Figure pct00097
알 수 있듯이, 방정식 (1.95)은 w의 비선형 함수이다. 이 경우 (1.84)는 다음과 같이 된다.
(1.96)
Figure pct00098
이번 솔루션은 (1.97)의 w에 대한 솔루션으로 이어지고,
(1.97)
Figure pct00099
다음을 제공하며,
(1.98)
Figure pct00100
이는 S = wOPT.tOPT을 만족시키는 (1.93)의 이상적인 결과를 제공한다. 또한, WOPT<δ, 즉, 직사각형 단면의 더 짧은 디멘션이 모든 전형적인 인덕터 값에 대한 표피 깊이 δ보다 작을 것임이 입증될 수 있다. 따라서 (1.97)은 (1.93)과 동일한 결과를 제공한다.
이 분석의 결론을 다음과 같이 말할 수 있다:
일정한 면적 제한 S를 적용함으로써 직사각형 단면에 대한 QMAX는 폭(w)에 비해 z 축을 따라 두께 t인 더 큰 디멘션을 갖는 직사각형 단면이다. 이것은 정사각형이 아니다. 또한, 임의의 주어진 주파수, 인덕터 값 및 나선형 인덕터 권선의 단면적에 대해 (1.79)를 풀면 정확히 찾아낼 수 있는 최적의 두께 tOPT가 존재한다. (1.79)의 솔루션인 정확한 두께 tOPT는 (1.77)에 있어서의 l 의존성으로 인해 저항률, 동작 주파수 및 원하는 인덕턴스 값 L에 대한 의존성이 약하지만, 이는 상기 파라미터들의 함수이며 앞서 도출된 tOPT0에는 나타나지 않는다.
이러한 결론은 도 25 내지 도 32에서 확인되고, 이들은 100MHz에서 주파수 f에서의 일정 전류 밀도 근사와 함께 앞서 언급된 2가지 상이한 전류 경계 조건에 대해서 50, 250, 500 및 1,000μ2의 일정한 면적 S 제한의 20, 40, 60 및 80nH인덕터에 있어서 0.1 내지 500μ 사이에서 변하는 Al 금속 두께 t vs. Q를 보여준다.
이 도면들의 각 플롯에서 상부 곡선들의 세트는 균일한 전류 밀도 가정에 해당한다. 알 수 있는 바와 같이, Q 피크들은 각각 이전에 도출된 S = 50, 250, 500 및 1,000μ2에 대해 7.07μ, 15.81μ, 22.36μ 및 31.62μ에서의 S의 제곱근의 두께에 대응한다. 이 솔루션들은 각 플롯에서 수직 점선으로 표시된다. 알 수 있듯이, Q 피크에 대한 두께는 L 값에 대해 독립적이지만, 피크 Q 값은 분석적으로 예측된 20, 40, 60 및 80nH로서 취해진 원하는 인덕턴스 값의 함수이다.
도체의 표면에서의 강제된 균일한 전류 밀도의 케이스는 두 개의 피크를 제공하는데, 하나는 아래에, 다른 하나는 tOPT0 이후에 제공된다. 이 경우에는 tOPT0에서 최소값을 갖는 이중 피크가 존재한다는 점이 두드러진다. t<S0.5까지 0.1μ 내지 500μ의 두께를 스캔한 결과 부과된 일정한 면적 S 조건을 만족시키기 위해 두께 t보다 폭 w가 더 높고, t> S0.5 이후에는 두께 t가 폭 w보다 더 커진다는 것이 이중 피크의 이유이다. 도체의 표면에서 균일한 전류 밀도 경계 조건을 강제하면 S0.5에 대해 대칭적인 결과가 나온다.
두께(z 축 방향)에 따른 일정한 전류 밀도가 가정되는 경우, 곡선은 작은 두께에 대해 매우 낮은 Q로 시작한다. 이는 일정한 면적 S 조건을 만족시키기 위해 매우 작은 두께 t에 대해 매우 넓은 폭w를 줄 것이라는 사실 때문이다. 모든 곡선은 이전 케이스의 두 번째 피크와 매칭되는 단일 피크를 갖는데, 이는 두께가 증가함에 따라 금속 형상에 적용가능한 도체 케이스의 표면에서 표면 전류 밀도가 증가하기 때문이다. 100MHz에서 S = 50, 250, 500 및 1,000μ2에 대한 모든 케이스의 QPEAK인 최적 두께 tOPT는 이전 분석에서 예측된 tOPT0보다 훨씬 높다. 그러나, 알 수 있듯이, 도 25 내지 도 32에 도시된 금속 두께들의 어떤 것도 임의의 공지된 IC 프로세스에 의해 제공될 수 없다. 이러한 한계는 아래에서 다루어진다.
도 33은 100 MHz 및 200 MHz에 대한 인덕터 20, 40, 60 및 80nH의 주파수의 함수로서 QPEAK 변화의 크기를 보여준다. 알 수 있듯이, 피크는 예상대로 주파수에 따라 선형 스케일링 피크 값을 제공하는 tOPT0와 동일하다. 도 34는 균일한 전류 밀도 및 전류 밀도 분포를 "한면 솔루션" 근사와 함께 도시하여 두 가정 사이의 상대적인 차이를 보여준다. 알 수 있듯이 "한면 솔루션"근사의 Q(t) 변동은 훨씬 더 현실적인 결과를 제공한다. 현실적인 "한면 솔루션" 근사를 더 잘 나타내기 위해 도 35에 따로 플롯된다.
나선형 권선의 "완전한 솔루션 전류 밀도 분포"
나선형 인덕터 권선에서 권선의 전류 밀도 분포는 직사각형 단면을 갖는 직선 와이어와 다르다. 권선의 자기장은 나선형 인덕터의 중심(에어 코어)으로부터 권선까지의 거리의 함수이며 또한 권선 및 그 z 좌표에 따라 변한다. 암페어(Ampere)의 법칙을 나선형 단면에 적용하면 이를 매우 쉽게 알 수 있다. 권선의 자기장 분포는 모든 결합된 와전류(eddy current), 표피 및 근접 효과의 원인이다. 이 솔루션은 전체 나선형 인덕터의 3차원 수치 시뮬레이션을 필요로 한다. 각 권선이 동일한 전류 I를 운반한다고 가정하고, 4개의 권선을 갖는 나선형 인덕터에 대하여, 0.5δ, δ, 2δ, 3δ, 4δ, 5δ 및 10δ의 폭에 대한 권선에서의 자기장의 정규화된 크기가 도 36에 도시되어 있다. 도시된 바와 같이, B 필드는 가장 내측의 권선을 제외하고 권선의 양측으로부터 들어가고, 권선에서 유사한 전류 밀도 분포를 생성할 것이다. 가장 내측 권선의 정규화된 B-필드 분포는 도 37에 도시되고 "한면 솔루션"으로 얻은 솔루션과 매우 유사해 보인다. 도 36의 정규화된 B-필드 분포를 보면, 이 분포가 암페어의 법칙을 만족시킨다는 것을 알 수 있다. 도 38은 RAC/RDC가 "한면" 및 "완전한 솔루션" 결과에서 어떻게 비교되는지 보여주고, x축은 표피 깊이로 정규화된 권선 폭 w/δ이다. 도 39는 "한면" 및 "완전한 솔루션" 결과를 비교하여 RAC/RDC를 보여주고, x축은 권선 폭 w이다. 도 38과 도 39에서 상당히 명확한 한 가지 흥미로운 특성은 "한면 솔루션"을 가정할 때 RAC/RDC 추정이 "완전한 솔루션"을 기초로 수정될 수 있다는 것이다.
서로 다른 단면적 및 인덕터 값에 대한 100MHz에서의 QPEAK vs. tOPT와 관련된 곡선들의 간단한 요약은 테이블 [2]에 나와 있다. 100 및 200MHz에서 20, 40, 60 및 80nH의 서로 다른 인덕터 값에 대한 보다 자세한 설명과 주요 파라미터들은 아래 테이블 [2.1]-[2.4]에 나와 있다.
L=20nH, S=500μ2, wOPT0=tOPT0=S1/2=22.36μ, 길이=14,360μ
δ= 8.316 μ@100MHz, δ = 5.880 μ@200MHz
RDC=0.7841 Ω, RAC@100MHz=2.345 Ω, RAC@200MHz=3.176 Ω
Δ(tOPT0/w)=1, Δδ(wOPT0/δ)= =2.693@100MHz, Δδ(wOPT0/δ)=3.803@200MHz
Figure pct00101
테이블 [2.1]
L=40nH, S=500μ2, wOPT0= tOPT0=S1/2=22.36 μ, 길이=26,410 μ
δ = 8.316 μ@100MHz, δ = 5.880 μ@200MHz
RDC=1.442Ω, RAC@100MHz=4.312 Ω, RAC@200MHz=5.841 Ω
Δ(tOPT0/wOPT0)=1, Δδ(wOPT0/δ)=2.693@100MHz, Δδ(wOPT0/δ)=3.803@200MHz
Figure pct00102
테이블 [2.2]
L=60nH, S=500μ2, wOPT0= tOPT0=S1/2=22.36 μ, 길이= 27.820 μ
δ = 8.316 μ@100MHz, δ = 5.880 μ@200MHz
RDC=2.065Ω RAC@100MHz=6.175Ω, RAC@200MHz=8.365 Ω
Δ(tOPT0/wOPT0)=1, Δδ(wOPT0/δ)=2.693@100MHz, Δδ(wOPT0/δ)=3.803@200MHz
Figure pct00103
테이블 [2.3]
L=80nH, S=500 μ2, wOPT0= tOPT0=S1/2=22.36 μ, 길이= 48,850 μ
δ = 8.316 μ@100MHz, δ = 5.880 μ@200MHz
RDC=2.667Ω RAC@100MHz=7.977Ω, RAC@200MHz=10.80Ω
Δ(tOPT0/wOPT0)=1, Δδ(wOPT0/δ)=2.693@100MHz, Δδ(wOPT/δ)=3.803@200MHz
Figure pct00104
테이블 [2.4]
임의의 주파수에서 분석을 행하면 유사한 결과가 나타나며, 높은-Q 직선 인덕터를 얻으려면 표피 깊이의 정도의 폭을 갖는 두꺼운 금속이 필요하다는 것을 나타낸다. 나선형 인덕터는 바람직한 부호와 가능한 가장 높은 상호 인덕턴스와 결합된 직선으로 생각될 수 있다. 다음 섹션은 높은 종횡비의 두꺼운 금속을 이격시키는 고유한 이점을 지적하는 것과 관련이 있으며, 매우 높은 성능의 나선형 인덕터를 만들기 위한 고 종횡비 간격 규칙을 다시 설명한다.
도 25 내지 도 32에 도시되고 테이블 [2.1] 내지 [2.4]에 요약된 금속 두께 정도에서의 두꺼운 금속 프로세스는 표준 IC 프로세스에서는 이용가능하지 않기 때문에, 높은 종횡비를 제공하는 금속 폭(즉, 필적하는 금속 대 금속 간격 처리 기능을 가진 표피 깊이 디멘션 정도의 폭)과 함께 실현될 수 있는 이 정도의 금속 두께를 처리하는 프로세스를 탐색할 필요가 있다. 초기 결과는, 높은-Q 인덕터 요건이 존재하면 이러한 인덕터가 다른 프로세스를 사용하여 설계 및 제작되어야 하며, 일반적으로 IC 처리 기술로 구축되고 3D 스태킹 방법을 사용하여 기존 IC에 접속되는 인터포저 구조라고 불리는 것을 생성해야 한다고 제안한다. 반면, 낮은 전류 밀도(작은 S) 애플리케이션의 경우, IC 프로세스가 2.8μ 폭과 간격을 갖는 4μ 금속 두께를 허용하고, ΔM (t/w = 1.43)의 금속 종횡비를 제공하면, 그러한 유형의 IC 프로세스가 f>900MHz 애플리케이션을 위한 많은 RFIC 인덕터에 충분할 수 있다. 그러나, 4μ 금속 두께를 사용하는 공지된 IC 설계는 본 명세서에서 주어진 바와 같이 고 종횡비 규칙을 채용하지 않는다. 인터포저 프로세스 요건을 제안하기 전에, 종래의 집적 회로에 접속될 수 있는 실현가능한 디멘션 내에 있는지 알아보기 위해 이러한 고 가치 인덕터의 기하학적 크기를 또한 조사해야 한다. 따라서 위의 증명과 공식은 유용한 분석 도구가 된다.
나선형 인덕터의 내부 공간 디멘션 최적화
나선형 에어 코어 인덕터에는 권선이 없는 내부 공간이 있다. 내부 공간의 형상은 거의 어떤 것이든 될 수 있지만, 대부분의 실제 애플리케이션에서 그들은 원형, 직사각형, 정사각형 또는 팔각형 영역이다. 가장 보편적인 이들 네 가지 내부 공간 형상 중에서, 임의의 설계 사양에서 직사각형 형상에 비해 더 좋은 패키징 밀도, 더 쉬운 설계 및 더 우수한 성능과 같은 여러 이유로 인해 정사각형 내부 공간 형상이 가장 널리 사용되는 형상일 것이다. 권선 사이에 일정한 간격 s를 갖는 나선형 인덕터의 면적 감소에서 가장 중요한 부분은 권선 폭 w와 내부 디멘션 dIN이고, 나선형 인덕터 권선운 이 정사각형 모양의 내부 형상에서 시작하여 바깥쪽으로 감긴다. 본 명세서에 시사된 것과 같이 두꺼운 금속을 갖고 고 종횡비 금속 규칙을 사용하는 것은 위에서 본 것처럼 나선형 영역을 매우 현저히 최소화하고 고주파 성능을 향상시킨다. 임의의 유형의 내부 공간 형상으로 확장될 수 있는 정사각형 내부 공간의 내부 디멘션을 최적화하기 위해 유사한 최적화가 요구된다. 본 발명은 dIN 최적화가 수학적으로 정의된 dINMIN보다 큰 최소 내부 디멘션을 가져야 함을 보여준다.
고효율의 높은 결합 금속 구조를 만들기 위해서는 위에서 설명한 것처럼 각 레그(leg)와 같은 개별 구조물의 Q 값 뿐만 아니라 다른 레그와의 가능한 가장 높은 상호 유도 결합 비를 고려해야 한다. 개별적으로 낮은 Q 구조물과 함께 높은 결합 비 레그를 사용하면 손실이 증가하고 상승된 동작 주파수에서 인덕턴스 값에 기여하지 않는다. QLRAC에 대한 분석 식 (1-62)는 QLRAC(l, S, t, f)가 로그 길이 종속성을 갖는다는 것을 보여준다. 이는 Al 금속 폭 w = 2μ에 있어서 100MHz에서, S = 50, 250, 500 및 1,000μ2에 대한 도 40의 QLRAC (l, S, t, f) 플롯에 명확히 도시된다.
본 발명에 의하면, 나선형 인덕터의 동작 주파수에 대한 개별적인 QLRAC<1을 갖는 상기 나선형 인덕터의 임의의 레그와 같은 유도(inductive) 구조가 없어야 한다. 나선형 인덕터의 최소 레그 길이는 정사각형 나선으로 도 13에 도시된 것처럼 내부 디멘션 dIN에 의해 결정된다. dIN은 나선형 인덕터의 전체 Q에 큰 영향을 미치는 중요한 나선형 인덕터 설계 파라미터이다. 본 발명에 의하면, dIN은 분석식 (1.62)로부터 Q (dINMIN, S, t, f)> 1이 되도록 계산된다. (대조적으로, 대부분의 공지된 나선형 인덕터는 내부 디멘션이 매우 작아서 본 발명과는 다르지만, 나선형 인덕터의 손실을 증가시키고 본 기술 분야의 고전 서적[31]에서 인자(factor)로서 종래 기술에서 분명히 고려되지 않은 특성인 나선형 인덕터의 Q를 감소시킨다. 실제로는 더 큰 내부 디멘션을 가질 수 있는 적절히 설계된 인덕터가 존재하지만, 내부 공간 형상의 선택된 내부 디멘션을 결정하는 규칙은 없다. 과거에는 그 이유를 모른 채로 특정 프로세스에 대해서 많은 나선 인덕터 설계로부터 수집된 실험 측정 데이터를 기반으로 선택이 이루어졌다.)
본 발명에 의하면, 최소 내부 디멘션 dINMIN 값은 동작 주파수에서 선택된 단면적 S 및 두께 t에 대해 Q(dINMIN, S, t, f)> 1을 지지하는 길이를 갖는 분석 관계 (1.62)에 의해 계산된다. 도 40에서 알 수 있듯이 S = 50μ2에 대응하는 바닥 곡선은 w = 2μ의 Al 금속 폭에 대해 100MHz에서 이 조건을 충족시키기 위해 800μ보다 큰 길이를 가져야 한다. Q(dINMIN, S, t, f)> 1을 갖는 각 케이스의 lMIN에 대응하는 S = 250, 500 및 1, 000 μ2에 대한 나머지 lMIN 값은 60-80μ의 더 작은 길이에서 충족된다.
더 큰 내부 디멘션 dIN의 또 다른 이점은 나선형 인덕터의 내부 공간 양측의 인덕터 레그 사이의 상호 유도 결합의 감소에서 나타난다. 이들 인덕터는 반대 부호의 결합 비를 갖기 때문에, 결합 비를 최소화하면 인덕턴스 L이 증가하므로 나선형 인덕터의 Q가 증가한다. 수학적으로 말하면, s<<dIN 조건도 충족되어야 한다! 반면에 내부 빈 공간의 같은 쪽에있는 인덕터 레그 사이의 유도 결합을 증가시키면 인덕턴스 값 L이 증가하여 인덕터의 Q가 증가한다. 일반적으로 특정 L을 설계하는 데 관심이 있기 때문에, 더 짧은 와이어 길이로 이 설계 목표를 달성하여, 더 높은 Q를 일으키는 더 적은 저항 및 커패시턴스를 제공할 것이다.
고 종횡비 금속을 사용하여 상호 인덕턴스를 증가시킴으로써 원하는 인덕턴스 값에 대해 높은 Q 및 작은 영역을 제공함
큰 치수의 변들이 서로 마주보는 z 방향에서의 고 종횡비 직사각형 단면 형상이 높은 Q 나선형 인덕터를 제공함에 있어 결정적인 이점을 제공한다는 것이 이제는 수학적으로 입증되었는데, 더 작은 치수가 서로 마주보는 종래의 배치에서와 같은 배치에 비해 임의의 동작 주파수에서 더 작은 RAC를 제공하기 때문이다. 큰 치수의 변들이 서로 마주보는 직사각형 단면 도체 권선을 갖는 것은 예기치 않게 동일한 간격 s에 대해 더 작은 변들을 마주보게 하는 것에 비해 훨씬 더 높은 상호 유도 결합을 생성한다. 레그 사이에 높은 유도성 결합을 갖는 것은 나선형 인덕터의 인덕터 값을 증가시켜 원하는 인덕턴스 값 L에 대한 권선의 총 길이를 감소시키고, 결과적으로 저항을 감소시키고 더 높은 Q를 제공한다. 이러한 사실은 본 명세서에 개시된 바와 같이 배열되는 경우 기하학적 형상의 기하 평균 거리 (g.m.d)의 감소에 기인한다. 본 발명에 의한 나선형 인덕터의 레그 구조는 도 42 및 도 43에 도시되고, 사시도 및 단면도는 위에서 설명한 동일한 단면 권선 면적을 갖는 도 18 및 도 19에 도시된 구조와 매우 명확히 다르다. 도 43은 도 43에 도시된 기하학적 구조와 균등한 수학적 매트릭스다. 이러한 배열은 앞서 도 14, 도 16 및 도 19에 도시되었고, 여기서는 본 명세서에 설명된 금속 배열 구성에 의한 RAC의 감소에 상당한 이점을 보였던 불균일한 전류 분포 분석이 수행되었다. 결과적으로, 직사각형들을 함께 구성하는 방법, 즉, 금속 권선의 방향은 인덕터 성능과 동일한 인덕턴스 값 L을 갖는 나선형 인덕턴스의 총 면적에 큰 영향을 미친다.
회로 이론을 이용한 나선형 인덕터의 총 인덕턴스 계산 (부분 인덕턴스)
금속 형상으로부터 나선형 인덕터의 전체 인덕턴스 계산을 설명하는 더 쉬운 방법은 "부분 인덕턴스(Partial Inductance)" 개념[1, 10-24]을 통한 전자기 이론보다는 회로 이론을 통한 것이다. 도 41은 표시된 "y컷(y cut)" 평면을 따라 정사각형 나선형 인덕터의 평면도를 절단함으로써 얻은 단면 형상을 도시한다. 도시된 바와 같이, 금속 종횡비 ΔM는 본 발명에 의하면 큰 수이지만, 여기서 주어진 공식은 임의의 단면 금속 권선 형상에 적용된다. 나선형 인덕터의 "내부의 빈 영역"의 한쪽의 근접한 세 개의 권선에 대한 3 차원 사시도는 도 42에 도시되고, 여기서 권선들은 dIN으로 표기된 나선형 인덕터의 내부 디멘션에 의해 이격된다. 도 43[1.25] 또한 인덕턴스 매트릭스 생성을 위한 레그 번호를 보여준다. 도 43의 상부의 p, C, B 표기는 상호 인덕턴스 계산 테이블에 대한 그로버(Grover)[1] 표기이고 이 연구에서 사용된 균등한 변수들은 w, s 및 t로서 화살표와 함께 도시된다.
권선의 폭과 간격을 도 44와 같이 나타낼 수 있다(이 도면에서 상기 표기로부터 계산할 수 있는 금속 두께 t와 종횡비 ΔM 및 ΔS의 관점에서 그로버(참고 문헌[1]) p.19, 테이블 [1]의 분석으로부터 추출된다).
파라미터로서 dIN을 갖는 주어진 t, w 및 s 규칙에 대해 인덕터 값 L을 설계하는데 필요한 턴(turn)의 수를 예측하는 빠른 방법을 사용하는 것이 좋고, 이때 각 변은 같은 수의 턴을 갖는다고 가정한다. 계산되고 설계된 최종 구조가 다르게 끝날지라도, 이 가정은 나선형 크기와 인덕턴스 매트릭스 항의 발상에 대한 우수한 초기 근사값을 제공할 것이고, 이는 매우 중요하다.
알 수 있듯이, (1.12)에서 주어진 상호 인덕턴스 공식에서의 거리 d는 단면 금속 권선들 사이의 기하 평균 거리 (g.m.d)로 대체될 것이다. 임의의 단면 형상 및 도 43에 주어진 번호에 대해, 인덕턴스 매트릭스에서 주어진 상호 인덕턴스와 그 부호는 다음과 같다.
(1.99)
Figure pct00105
내부 공간의 반대쪽에 있는 레그 인덕터들에 대한 인덕턴스 매트릭스(1.99)에서 음의 부호는 나선형 인덕터의 상호 결합된 각 인덕터의 참조 버블 배치로 들어가거나 그로부터 나가는 전류 방향에서 유래한다. 어떤 경우든 인덕턴스 매트릭스는 대칭 매트릭스가 될 것이다. 레그 폭 w와 각 변에서 레그들 사이의 간격 s가 일정하게 유지되고 dIN>s이기 때문에, 크기 인덕턴스 매트릭스 요소들 사이의 다음의 관계는 도 43에 주어진 것과 동일한 번호 부여를 갖는 임의의 권선 종횡비에 대해서도 유지된다.
(1.100)
Figure pct00106
각 레그의 길이 (l)은 내부 길이보다 크기 때문에, 다음과 같이 나타낼 수 있다.
(1.101)
Figure pct00107
(1.14)에서 주어진 수동성 요건은 앞에서 언급한 것처럼 대각선과 비대각선(off diagonal) 사이의 결합 비 K<1 를 갖는 인덕턴스 매트릭스의 대각선과 비대각선 사이에서도 유지된다. 동일한 길이 가정에 대해서, 이는 인덕턴스 매트릭스의 대각선 엔트리가 항상 비대각선의 크기보다 크다는 결과를 가져올 것이다.
동일한 관계가 도 41의 나선형 인덕터의 "x컷"에 대해 주어질 수 있고, "y컷" 매트릭스 항들 사이에 상호 결합이 제로(0)인데 이는 직사각형 내부 홀(hole)에 대해서 (1.11)에서 주어진 노이만 상호 인덕턴스 공식에 나타난 것처럼 "x컷"과 "y컷" 요소가 직각이고 제로 유도 결합을 갖는다는 사실에 기인한다. 결과적으로 "각 변에서 동등한 레그의 수" 가정에 대한 완전한 나선형 인덕터 인덕턴스 매트릭스는 다음과 같이 서브-매트릭스 표기를 사용하여 쓰여질 수 있다.
(1.102)
Figure pct00108
여기서, Lxcut 및 Lycut은 (1.100) - (1.101)에 주어진 특성을 갖는 (6 × 6) 서브 매트릭스이다.
나선형 인덕터의 각 레그를 통과하는 전류가 같다고 가정했을 때의 상기 나선형 인덕터의 총 유효 인덕턴스는 (12x12) 매트릭스인 (1.102)의 모든 항의 합이 된다. Lxcut과 Lycut (6x6)은 동일한 서브 매트릭스이므로, 3 개의 완전한 턴을 갖는 나선형 인덕터의 유효 나선형 인덕턴스 계산을 위한 전체 동작은 다음과 같이 축약될 수 있다.
(1.103)
Figure pct00109
여기서 n = 6이고 Lij인 Lxcut 또는 Lycut은 (1.103)의 (6x6) 서브 매트릭스 항이다. 나선형 인덕터의 인덕턴스를 증가시키기 위해서는 3 턴 나선형 인덕터의 경우 기본적으로 (1.100) 및 (1.101)에 주어진 특성들을 갖는 (1.103)에 주어진 것과 같은 인덕턴스 매트릭스의 양의 결합을 증가시켜야 하고 음의 결합을 감소시켜야 한다. 음의 결합은 dIN을 증가시킴으로써 감소될 수 있고 양의 결합은 권선들 사이의 간격 s를 줄임으로써 증가될 수 있다.
w>>t인 두 개의 물리적 직사각형 사이의 기하 평균 거리 (g.m.d)는 폭 w에 따라 증가하고 간격 s의 약한 함수이며, 이들 사이의 간격 s가 0인 경우에도 마찬가지이다[1]. 그러므로 넓고 얇은 직사각형들을 더 가깝게 두는 것은 이들 사이의 상호 유도 결합을 현저히 증가시키지 않고, 이는 그리 자명하지 않다. 이는 도 47에 도시되어 있고, 여기서 0.5, 1, 5, 10, 40 및 100 μ의 간격을 갖는 무한하게 얇은 사각형(w = 0)의 (g.m.d)가 1 μ 내지 500μ 범위의 금속 너비에 대해 플롯된다. 알 수 있듯이, 10μ 폭 이후의 상호 인덕턴스는 그 간격과 거의 무관하게 되고 간격 s가 아니라 폭 w의 선형 함수에 매우 가까워진다[1]. 이 특성은 Q를 증가시키기 위해 더 넓은 금속을 만들어야 할 때 목적에 반하여 동작하고, 이는 또한 그들 사이의 (g.m.d)를 증가시켜 결과적으로 거리 s에 의해 분리된 레그들 사이의 상호 인덕턴스를 감소시킨다. 오늘날 사용되는 나선형 인덕터는 이 "작은 유도 결합(small inductive coupling)" 범주에 속한다.
w = 0 인 극단적으로 얇은 직사각형을 선택하는 이유는 [1]에서 주어진 테이블들을 사용하여 누구나 쉽게 재구성할 수 있는 (g.m.d) vs. 두께 관계를 보여주는 것이다. [1]에 주어진 것과 같은 g.m.d를 계산하기 위한 관련 테이블의 플롯은 도 44에 제공되고, 도면 상부에 정확한 표기법이 주어진 파라미터들에 기초한다. 도 45는 인덕터의 t와 d 값을 보여주는 그래프이고, 도 46은 결합된 플롯이다.
본 발명에 의하면, 통찰은 높은 종횡비를 갖고 더 큰 치수가 서로 마주 보도록 배열함으로써 권선의 직사각형 단면들 사이의 기하 평균 거리 (g.m.d)를 감소시키는 것이다. [1]에서 본 것처럼, (g.m.d) vs. 위에서 언급한 것처럼 배열된 높은 종횡비의 직사각형의 두께는 금속 그 자체의 종횡비의 함수이고 그들 사이의 간격 s에 약하게 의존한다. 이는 도 48에 도시되어 있고, 여기서 중요한 차이점을 매우 분명하게 나타내기 위해 도 47 데이터가 중첩된다. 도 47에 도시된 데이터는 도 48의 양 끝에서 루프로 표시된다. 도시된 바와 같이, 0.5 및 1 μ의 간격에 대해 본 발명에 따라 배치된 무한히 얇은 2개의 직사각형 사이의 기하학적 거리(g.m.d)는 0.5 내지 500 μ의 두께에 대한 종래 기술의 배치에 비하여 훨씬 작은 (g.m.d)를 제공한다. 그 결과 서로간에 상호 인덕턴스가 높아진다. 5, 10, 40 및 100μ의 매우 넓은 간격 범위에 대해서도 (g.m.d) vs. 두께 곡선은 평평하게 시작되고 종래의 배열보다 크지만, 두께가 간격의 크기 정도가 되면 종래의 배열에 비해 훨씬 작은 (g.m.d)를 제공한다. (g.m.d) vs. 두께는 여전히 두께에 따라 증가하고, 종래의 배치에 비해 더 작은 크기를 유지한다. 이러한 성질은 큰 단면적 직사각형들을 본 발명에 의한 바람직한 방향으로 배치함으로써 상기 큰 단면적 직사각형들이 그들 사이에서 큰 상호 인덕턴스를 갖게 한다. 본 발명에 의하여 얻어지는 상호 인덕턴스와 매우 높은 유도 결합 K 값은 나선형 권선에 대한 종래의 배치 프로토콜에 의해서는 이론적으로 그리고 실제로 불가능하다.
요약하면, 본 발명에 의한 배치의 이점은 상호 인덕턴스 및 자기 인덕턴스의 최적화에 있다. 두께의 함수로서 상호 및 자기 인덕턴스를 플롯할 필요가 있다. (g.m.d) vs. 두께 플롯은 도시된 상호 인덕턴스의 증가의 이유를 설명한다; 따라서 앞서 제공하는 것이 중요하다.
도 49는 폭의 함수로서 플롯된 간격이 0.5 μ이고 두께가 2 μ인 종래의 구조와 비교하여, 0.5, 1, 5, 10, 40 및 100μ만큼 이격된 2μ 폭 4,000μ 길이 직사각형 단면 구조 나선형 권선에 대한 두께의 함수로서 상호 및 자기 인덕턴스를 보여준다. 도시된 바와 같이, 두 배열은 모두 도 49에서와 동일한 서로 같은 단면적을 갖는다. 예상대로, 자기 및 상호 인덕턴스는 두께가 증가함에 따라 감소하지만, 상호 인덕턴스는 종래의 배치에 비해 0.5, 1, 5, 10, 40 및 100μ 간격에 대해 훨씬 더 높게 유지된다. 도 50은 동일한 데이터이지만 작은 두께 의존성을 더 잘 나타내기 위해 로그 스케일의 두께를 갖도록 도시된다.
결과적으로, 본 발명에서 제안된 금속화 프로세스는 고 종횡비 금속 간격(High Aspect Ratio Metal Spacing)과 함께 고 종횡비 금속화(High Aspect Ratio Metallization)이다("HARMS"). 이는 금속의 종횡비 ΔM와 금속 두께에 무관한 간격들 사이의 근접 권선 종횡비 ΔS로만 표현될 수 있는 권선들 사이의 "견고한 결합 조건(Tight Coupling Condition)"을 가져온다!
"견고한 결합 조건"
본 발명에 의하여 본 명세서에 주어진 "견고한 결합 조건"의 정의는 근접한 레그들이 큰 결합 계수 K로 견고히 결합 될 뿐만 아니라, 2 개 이상의 레그 또는 권선의 세그먼트가 존재하는 경우, 다음의 가장 가까운 다수의 레그들이 큰 결합 계수 K로 강하게 결합되는 것이다. 이것의 이점은 인덕턴스 매트릭스 및 (1.99) 내지 (1.103)에 주어진 총 인덕턴스 공식으로부터 명확하다. 나선형 인덕터의 유효 인덕턴스는 인덕턴스 매트릭스의 모든 인덕턴스의 합이므로, 이들의 결합을 증가시키면 인덕턴스 값이 증가한다. 수동성(passivity) 요건으로 인해, 임의의 레그들 사이의 최대 상호 인덕턴스 값을 절대로 (1.15)에서 주어진 값보다 더 크게 증가시킬 수 없다.
도 49 및 그 로그 플롯(logarithmic plot)인 도 50은 자기 및 상호 인덕턴스를 보여준다. 이를 관찰하는 또 다른 방법은 인접한 권선이 얼마나 가까이에 있던지 결코 1을 넘지 않는 도 51에 도시된 상호 인덕턴스 결합 비 K를 검사하는 것이다. 나선형 인덕터의 유효 인덕턴스를 현저히 증가시킬 수 있는 유일한 방법은 나선형 인덕터의 각 측에서 근접한 다수의 레그들 사이의 상호 인덕턴스를 증가시키는 것이다. 근접한 권선들 사이의 간격의 종횡비 ΔS가 10의 권선 금속 종횡비 ΔM과 함께 5 내지 10 정도의 큰 값으로 유지되는 경우에만 달성될 수 있다. 이러한 견고한 결합 조건은 금속 두께와 무관하게 표현될 수 있고 금속의 종횡비 ΔM와 ΔS로 표시된 권선들 사이의 인접 간격의 종횡비의 두 개의 타겟 프로세싱 금속화 파리미터만으로 표현될 수 있다. 적어도 10의 두께 대 폭 비 및 적어도 5의 인접한 턴들 사이의 폭 대 간격 비는 제2, 제3 및 제4 인접 권선에서 결합 계수가 0.5보다 크고 일반적으로 0.6보다 큰 견고한 결합 조건을 달성한다.
도 52에 도시된 것처럼 권선의 폭 및 간격을 금속 두께 t 및 종횡비 ΔM 및 ΔS와 관련하여 다음과 같이 나타낼 수 있다.
(2.1)
Figure pct00110
및
(2.2)
Figure pct00111
여기서 ΔM과 ΔS는 모두 1보다 훨씬 크다. 권선 수 0 내지 1의 간격 종횡비는 (2.3)임이 명확하다.
(2.3)
Figure pct00112
권선 번호 0 내지 2의 간격 종횡비는 또한 권선 번호 1의 금속 폭 w의 함수가 된다.
(2.4)
Figure pct00113
(2.4)에서 명확히 드러난 한 가지는 ΔS(2)가 결코 ΔM보다 클 수 없다는 것이다! 따라서 종래의 나선형 인덕터에서 처럼 ΔM<1 인 한, ΔS(2)는 임의의 간격 s>0 값에 대해 항상 1 미만으로 유지될 것이다. 그러므로 ΔM>1을 갖는 이러한 조건을 "견고한 결합의 필요 조건"이라고 부르는 것이 적절하다. 유사하게 권선 번호 0 내지 3의 간격 종횡비는 다음과 같이 된다.
(2.5)
Figure pct00114
재귀적으로 권선 번호 0 내지 n의 간격 종횡비가 다음과 같이 된다.
(2.6)
Figure pct00115
(2.6)에서 알 수 있듯이, ΔS(n)은 n이 커질수록 작아지고, s가 얼마나 작은지에 관계없이 언제나 ΔM/(n-1)보다 작다! 관계식 (2.6)에 (2.1)과 (2.2)를 대입하면 다음과 같이 쓸 수 있다.
(2.7)
Figure pct00116
(2.7)에서 t를 제거하면 다음을 제공한다.
(2.8)
Figure pct00117
알 수 있듯이, (2.8)은 금속화 파라미터 ΔM 및 ΔS의 함수일 뿐이고, 다음과 같이 단순화될 수 있다.
(2.9)
Figure pct00118
다음으로 목표는 ΔM 및 ΔS 값들의 어떤 조합이 n>1에 대해 ΔS(n)>1을 제공할 수 있는지를 발견하는 것이 된다. 몇 가지 단순한 연산에 의하면, (2.9)는 다음과 같이 된다.
(2.10)
Figure pct00119
시행해야 하는 독립적인 프로세스 파라미터인 ΔM과 ΔS를 갖는 (2.10)으로부터 1보다 크게 되는 n을 표현하는데 관심이 있다. 이것은 다음과 같이 (2.10)에서 n의 솔루션을 요구한다.
(2.11)
Figure pct00120
(2.11)에서 n을 풀면 간단히 (2.12)를 제공한다.
(2.12)
Figure pct00121
그 결과 다음과 같이 된다.
(2.13)
Figure pct00122
앞서 "견고한 결합의 필요 조건"이 ΔM>1 인 것으로 지적했듯이, ΔM의 함수로, 그리고 여러 개의 ΔS에 대한 곡선들의 군(family)으로 (2.13)을 플롯하는 것은 논리적이다. 도 53은 간격 종횡비 ΔS = 5, 10 및 15에 대해 금속 종횡비 ΔM의 함수로서 (2.13)의 플롯을 도시한다. y축은 "견고한 결합 조건"을 만족시키는 ΔS(n)>1이 되는 인접한 결합의 수 n을 나타낸다. n은 정수여야 하기 때문에, 이러한 곡선들의 군에서는 곡선들 아래에서 가장 가까운 정수를 선택할 것이다. 알 수 있듯이 ΔM=10 및 ΔS=5에서, n=5에 대해 견고한 결합 조건 ΔS(5)>1이 성취될 수 있다. 이것은 물리적으로 모든 권선이 나선형 인덕터의 각 측에서 ΔS(n)>1을 유지하면서 오른쪽과 왼쪽의 다섯 번째 이웃까지 견고히 결합되어 있다는 것을 의미한다.
도 54는 보다 공격적인 ΔS(n)>2, 타겟 파라미터를 사용한 동일한 플롯이다. ΔM=10 및 ΔS=5에서 알 수 있듯이, n=3에 대해 견고한 결합 조건 ΔS(n)>2가 달성될 수 있다. 이것은 다시 모든 권선이 나선형 인덕터의 각 측에서 ΔS(n)>2를 유지하면서 오른쪽과 왼쪽의 세번째 이웃까지 견고히 결합되어 있다는 것을 의미한다.
"견고한 결합 조건"으로 총 인덕턴스 및 Q 증가
비록 도 53 및 도 54는 "견고한 결합 조건"을 초래하는 금속 두께와 무관하게 고 종횡비 금속 및 간격을 갖는 기하학적 이점을 매우 명확하게 보여주지만, 이 기술을 채용하는 나선형 인덕터의 인덕턴스 값 및 Q의 증가를 보여줄 필요도 있다. 이것은 금속 간격 종횡비 ΔS의 몇몇 선택된 값에 대해 금속 종횡비 ΔM의 함수로서 선택된 금속 두께에 대해 도시될 수 있다.
도 55는 내부 공간 dIN = 500μ와 50μ의 금속 두께를 갖는 4턴 나선형 인덕터에 대한 총 나선형 인덕턴스를 금속 종횡비 ΔM의 함수로서 금속 간격 종횡비 ΔS = 5, 10 및 15에 대해 보여준다. 알 수 있듯이, 곡선들은 금속 종횡비 ΔM<10에 있어서 도 53 및 도 54에 비해 더 큰 경사를 갖지만, ΔM>10 이후에는 평평해진다. 알 수 있듯이, 총 나선형 인덕턴스 값의 증가는 ΔM = 10까지 금속 종횡비를 증가시킴으로써 매우 현저하지만, 그 이후 인덕턴스의 증가는 그다지 현저하지 않다. 도 56 내지 도 58은 내부 공간 dIN = 500 μ와 금속 두께가 100, 200 및 300 μ 인 4턴 나선형 인덕터에 대한 총 나선형 인덕턴스를 다시 보여준다. 모든 두께에 대해 볼 수 있듯이, 2< ΔM <10의 금속 종횡비 범위에서 총 나선형 인덕턴스의 상대적 증가는 ΔS = 5, 10 및 15에 대해 50% 보다 적지 않다.
도 59는 t = 50, 100 및 200μ에서 4턴 나선형 인덕터에 대해 총 나선형 인덕턴스에 대한 금속 두께의 영향을 나타내지만, 동일한 플롯에서 전체 도면을 잘 볼 수 있도록 이번에는 금속 간격 종횡비 ΔS = 5, 10 및 15에 대해 내부 공간 dIN = 600μ를 갖는다.
도 60은 100 MHz에서 t = 50, 100 및 200μ의 금속 두께에 대한 Q vs. ΔM을 보여준다. 알 수 있듯이, 모든 금속 두께에 대해 Q 값이 피크인 선택된 동작 주파수에서 ΔM 값이 존재하고 이러한 피크들은 모두 ΔM = 10 근처에 존재한다. 따라서 10보다 큰 ΔM 또는 ΔS에 대한 종횡비의 이론적 이점은 거의 없다.
본 발명에 의한 이러한 높은 종횡비 ΔM의 나선형 인덕터 권선을 높은 종횡비의 근접 간격 ΔS과 함께 배치하는 것은 또한 언급될 필요가 있는 종래 기술의 배열에 비해 몇 가지 다른 추가적인 중요한 이점을 가져온다.
i) 동일한 턴의 수 및 내부 디멘션 d IN 에 대한 면적 감소
본 발명에 의한 면적 감소는 상당히 간단하고 이는 권선의 바람직한 배열의 명백한 이점이지만, 매우 실용적인 장점을 갖는다. 이것은 형상에 의한 장점이다. 전자기 분석은 필요하지 않다. 간단히 말하면, 더 작은 폭과 간격을 사용하면 나선형 외측 디멘션이 더 작아질 것이다. 도 41에 도시된 것처럼, 나선형 인덕터의 외측 디멘션 dOUT는 다음과 같이 권선 폭 dw 및 내부 공간 디멘션 dIN과 관련된다.
(2.14)
Figure pct00123
다른 한편, 권선 폭 dw는 w 및 간격 s와 다음과 같이 관련된다.
(2.15)
Figure pct00124
여기서 n은 턴의 수이다.
앞에서 본 바와 같이 본 발명에 의하면 레그들 사이에 상호 유도 항들이 증가하지 않았더라도, (2.14) 및 (2.15)에 나타난 바와 같이 전체 나선형 영역에서는 매우 현저한 감소가 달성될 수 있다. 예를 들어, 단면적 S가 일정하게 유지되면, 두껍고 높은 종횡비의 금속화 프로세스에 대해 (2.15)는 다음과 같이 된다.
(2.16)
Figure pct00125
식 (2.15)는 또한 ΔM의 함수로서 턴의 수 n = 5에 있어서 주어진 금속 두께 t = 50, 100, 200 및 300μ에 대해 ΔM 및 ΔS와 관련하여 쓰여질 수 있으며 그 결과는 도 61에 도시된다. 도 62는 기본적으로 y축의 로그 값을 갖는 도 61이고, 더 작은 ΔM 값에 대해 권선 폭을 더 잘 보여준다. 알 수 있는 바와 같이, ΔM = 10 및 ΔS = 10 심지어 ΔS = 5의 조합은 임의의 선행 기술 프로세스로 달성할 수 없는 작은 나선형 인덕터 풋프린트로 변환되는 매우 큰 권선 폭 절약을 제공한다.
ii) 동일한 턴의 수 및 내부 디멘션 dIN에 대한 사각 지역 생성 감소, R 감소, C 감소, 및 L 증가
이 케이스에서 얻어지는 사각 지역(dead area) 감소의 이점은 이전 케이스에서와 같이 간단하고 분명하지는 않지만, 나선형 인덕터의 면적 감소와 함께 저항 및 커패시턴스 감소에 상당한 영향을 미친다. 도 63 및 도 64는 각 턴마다 "사각 지역" 생성과 관련된 몇 가지 중요한 기하학적 파라미터들을 보여준다. 직사각형 나선의 각 90° 턴은 직선 운동에 비해 저항을 증가시키고 커패시턴스를 추가하고 레그의 폭과 관련된 거리만큼 전류 분포를 교란하며, 인덕턴스에 기여하지 않는다. 직선 경로를 따라 전류가 교란되는 영역은 적게 잡으면 0.5w이다. 이 교란된 영역은 레그의 양측에 있기 때문에 레그 길이 leff가 다음처럼 이어진 길이 l의 함수로서 유도성이라고 추정될 수 있는 유효 나선형 레그 길이를 정의할 수 있다.
(2.17)
Figure pct00126
원하는 횡단면을 유지하기 위해 다시 상수 S 규칙을 사용하면, (2.17)은 다음과 같이 된다.
(2.18)
Figure pct00127
z축을 따라 균일한 전류 밀도를 가정하면 추가적인 "사각 지역" 저항은 다음과 같다.
(2.19)
Figure pct00128
여기서 ρ는 금속 권선의 저항이다. 각 턴에 대한이 사각 지역은 또한 다음과 같이 주어질 수 있다.
(2.20)
Figure pct00129
이 "사각 지역"은 각 턴마다 (2.20)에 비례하여 원치 않는 커패시턴스 증가를 생성할 것이다. 본 발명에 의하면 (2.17) 내지 (2.20)에서 볼 수 있듯이, 두께 t를 증가시키면 나선형의 유도 부분이 증가하고 "사각 지역"이 감소하여, 기생 커패시턴스 및 저항이 감소하고, 결과적으로 높은 Q를 가진 더 작은 나선형을 얻는다.
iii) 전체 커패시턴스 감소
불행히도 상기 효과는 레그당 기준으로 인덕턴스 증가 및 저항의 감소에 대해 보여진 것처럼 쉽고 명확하게 분석적으로 보여질 수 없다. 증가하는 두께는 또한 길이당 커패시턴스를 증가시킬 것이다. 평행 판 근사를 가정하면, 각각의 내측 레그는 다음과 같은 커패시턴스를 가질 것이다.
(2.21)
Figure pct00130
알 수 있듯이, 각 레그의 커패시턴스는 레그-레그 간격의 종횡비 ΔS 또는 두께 t의 증가에 따라 증가할 것이다. 인덕터 값 L에 대해 레그당 어떤 커패시턴스가 허용가능한지를 결정하는 것은 합리적이고 허용가능한 근사로는 분석적으로 얻어질 수 없다. 가능한 솔루션은 각 레그 공진 주파수를 간격 s의 함수로 플롯하는 것이다. 원하는 동작 주파수에 비해 자기 공진(self resonance) 주파수를 작게 만들지 않는 것이 솔루션처럼 보이지만, 이는 오도될 수 있다. 그러므로 그것은 본 연구에서 제시되지 않는다.
반면 설계자는 스택형(stacked) 인덕터 구조에서 일반적으로 사실이 아닌 직사각형 구조의 설계 파라미터 s를 제어한다. 스택형 인덕터의 경우 레이어 사이의 금속 간격은 나선 디자이너의 제어가 아닌 프로세스에 의해 결정된다. 반면 이 두꺼운 금속 큰 종횡비 인터포저 구조의 설계자는 매우 유용한 설계 유연성을 제공하는 간격 s를 제어한다. 그러나 분석은 레그 별 기준이 아닌 전체 나선 분석으로 행해져야 한다. 고 종횡비 금속 간격을 사용하면 레그들 사이의 상호 결합이 증가한다; 따라서 스파이럴 인덕터 값 L은 더 작은 면적 또는 더 적은 턴 수로 실현될 수 있어, 레그당 원하는 보다 작은 커패시턴스 값을 산출할 수 있다. 설계자는 PowerSpiral 소프트웨어(캘리포니아 모건 힐(Morgan Hill)의 OEA 인터내셔널에 의해 제공되는 상업적으로 이용가능한 툴)를 사용하여 완벽한 분석을 통해 나선을 설계할 수 있다. 따라서, 관심 주파수에서의 Q값은 간격의 함수로 쉽게 플롯될 수 있고 마지막 단계에서 인덕터별로 공간 최적화를 행할 수 있다.
iv) 더 우수한 인덕턴스 대 주파수 속성
원형에 대해 분석적으로 입증된 바와 같이[24, 25] 그리고 직사각형 단면 직사각형 도체 형상에 대해 앞서 보여진 같이, RAC/RDC는 평면파 표피 깊이 대 상기 도체의 단면에 관련된 몇몇 기하학적 파라미터들의 비율로 정의되는 코너 주파수 fc 이후에 주파수의 제곱근으로 증가한다. 본 발명에 의하면, 권선을 표피 깊이를 초과하지 않는 폭을 갖고 높은 종횡비로 제조함으로써, 종래의 나선형 인덕터에 비하여 코너 주파수 fc를 현저히 증가시키지만, 여전히 RAc/RDC는 주파수의 제곱근에 따라 증가할 것이다. 따라서 주파수에 따른 RAc/RDC의 제곱근 증가만 고려한다면, (1.20)에 주어진 것과 같은 Q(f) 관계는 주파수의 선형 함수가 아닌 주파수의 제곱근에 비례한다!
도체의 내부 인덕턴스 LINT는 완전히 반대되는 방식으로 동작한다; LACINT/LDCINT는 주파수가 증가함에 따라 RAc/RDC와 동일한 비율로 감소할 것이다. (1.20)에서 주어진 Q(f) 관계는 주파수의 선형 함수로서 증가하지 않는, 또는 주파수에 따른 저항 증가만을 취함으로써 주파수의 제곱근에 비례하지 않는 유한 값에 접근하게 된다! 다행스럽게 총 인덕턴스는 내부 LINT와 외부 인덕턴스 LEXT의 두 가지 컴포넌트를 갖는다. 외부 인덕턴스는 전체 구조에서 상호 결합 항에 기인하고 주파수와는 거의 무관하다. 따라서 총 인덕턴스는 주파수의 제곱근 함수로서 연속적으로 감소하지 않는다; 총 인덕턴스는 외부 인덕턴스 값 LEXT에 접근하고 (1.20)에서 주어진 Q(f) 관계는 주파수의 제곱근에 다시 비례하게 되며, 이는 인덕터의 구축과 관련하여 매우 좋은 특성이다. 본 발명에 의하면, 견고한 결합 조건을 채택함으로써, 나선형 인덕터가 본질적으로 훨씬 큰 외부 인덕턴스 LEXT 성분을 가지므로, 주파수에 따른 내부 인덕턴스의 감소는 종래의 나선형 인덕터에 비해 현저히 감소된다. 성능 지수(figure of merit) fMERIT을 다음과 같이 정의할 수 있다.
(2.22)
Figure pct00131
단단한 결합 조건에서의 이 비율은 0.6보다 큰 값으로 어떤 경우에도 임의의 주파수에서 LAC/LDC 비율이 fMERIT보다 더 적을 수 없음을 의미한다.
v) "이미지 나선형" 결합 감소
스파이럴 인덕터의 통상적인 애플리케이션에서는, 접지면/전원면, 패키지의 금속 덮개 등과 같은, z 방향에서의 나선형 인덕터의 상부 또는 바닥에 도전 영역이 존재할 수 있다. 이러한 도전성이 높은 영역에서 의도된 나선형 인덕터는 와전류를 생성할 수 있으며 정확하게 시뮬레이션하기가 상당히 어려운 손실을 생성할 수 있다. 극단적인 케이스에서 이러한 높은 도전성 영역은 무한히 큰 완벽한 접지면처럼 동작하고 이러한 완벽한 도전성 평면에 대해 형성되지만 의도된 나선형 인덕터에 대해 반대 방향의 전류 흐름을 전달하는 "이미지 나선"이 존재할 것이라고 추정할 수 있다[24, 25]. 이 추정을 위한 적절한 근사 등가 회로 시뮬레이션은 이미지의 나선의 입력 및 출력 핀들이 단락되는 이러한 높은 도전성 영역에 대해 거리 dz의 두 배로 이격된 두 개의 결합된 동일한 나선 구조를 시뮬레이션하는 것이다. 의도된 이미지 나선의 레그들 사이의 높은 결합은 의도된 나선형 인덕터의 유효 인덕턴스를 크게 감소시킬 것이다. 견고한 결합 조건에 대해서 앞서 살퍼본 것처럼, (x, y) 방향의 권선 사이의 유도성 결합은 매우 높게 유지된다. 반면에 z 방향의 유도성 결합은 권선들 사이의 거리 dz가 아닌 권선의 두께 t에 반비례한다! 본 발명에 따라 100-300μ 정도의 권선 두께 t를 갖는 것은 원하지 않는 이미지 나선형 효과가 현저하게 될 수 있는 임계 거리를 증가시킨다. 한편, 종래 기술의 나선과 같이 인접한 작은 두께의 권선들을 갖는 넓은 나선형 권선들에 있어서, 견고한 결합 조건에서 도시된 바와 같이 z 방향 유도성 결합은 매우 크다(평행한 직사각형 구조는 더 넓은 측이 서로 마주하도록 배치된다). 결론적으로, 본 명세서에 정의된 견고한 결합 조건은(10 및 그보다 큰 정도의 ΔM 및 ΔS를 갖는 것과 같이) 이 이미지 나선 효과를 매우 효과적으로 감소시킨다!
인터포저 금속 두께가 나선형 인덕터 성능에 미치는 영향을 보여주는 완벽한 PowerSpiral 시뮬레이션
지금까지 나선형 인덕터 성능을 위해 대형 금속화 및 간격 종횡비를 갖는 두꺼운 금속을 사용하는 이점이 자명하지 않은 문제를 명확하게 이해하기 위한 특정 근사 하에서 분석적으로 제시되었다. 이 섹션에서는 인덕터 사양에 대한 전체 3D 전자기 시뮬레이션 결과에 대해 설명한다. 이것은 IC, MCM, PCB 또는 임의의 알려진 고급 패키징 기술에 대한 현재의 금속 프로세싱 규칙으로 생각조차 할 수 없을 것이다. 설계되어야 할 인덕터 값은 5, 10, 20, 40, 60, 80, 100 및 200nH로 취해진다. 기본적으로 10nH를 초과하는 것은 임의의 공지된 프로세스에 있어서 비현실적인 값으로 간주된다. 설계 목표를 더욱 높이기 위해, DC 저항의 사양은 100MHz 스위칭 주파수를 위한 FIVR 작업에서의 필요에 따라 매우 적게 유지된다. 결과는 50, 100, 200 및 300μ의 금속 두께에 대한 테이블 [3.1] 내지 테이블 [6]의 따로 설명이 필요없는 테이블들에 나와 있다.
두께=50μ, 간격=1μ, 폭=2μ, S=100μ2, IMAX=2A
Δtw=25, Δts=50
Figure pct00132
테이블 [3.1]
두께=50μ, 간격=5μ, 폭=2μ, S=100μ2, IMAX=2A
Δtw=25, Δts=10
Figure pct00133
테이블 [3.2]
두께=50μ, 간격=10μ, 폭=2μ, S=100μ2, IMAX=2A
Δtw=25, Δts=5
Figure pct00134
테이블 [3.3]
두께=100μ, 간격=10μ, 폭=4μ, S=400μ2, IMAX=8A
Δtw=25, Δts=10
Figure pct00135
테이블 [4.1]
두께=100μ, 간격=10μ, 폭=8μ, S=800μ2, IMAX=16A
Δtw=12.5, Δts=10
Figure pct00136
테이블 [4.2]
두께=200μ, 간격=20μ, 폭=16μ, S=3,200μ2, IMAX=32A
Δtw=12.5, Δts=10
Figure pct00137
테이블 [5.1]
두께=300μ, 간격=20μ, 폭=60μ, S=18,000μ2, IMAX=180A
Δtw=5, Δts=15
Figure pct00138
테이블 [6]
시뮬레이션된 금속 두께, 간격 및 폭은 모두 기존 인터포저 기술에서 가능하므로 가상의 금속화 규칙이 아니다. 볼 수 있듯이, 적절하게 적합한 금속 두께를 갖는 인터포저 기술은 작은 값의(small-value) 온-칩 또는 인-칩(in-chip) 인덕터에 대해서는 보고된 적이 없는 지금까지 경험하지 못했던 성능의 1mm x 1mm 크기 정도의 큰 값(large value)의 인덕터를 전례없이 산출할 수 있다!
2A 정도의 부하 전류에 대한 고효율, 고전류 벅 컨버터 애플리케이션을 위한 테이블 [3.1] 내지 테이블 [6]에서 알 수 있듯이, (1.17)에서 주어진 RDC<20mQ 제한은 300μ 금속 두께 및 약 1mm x 1mm 영역에서 실현된 180A의 최대 인덕터 전류를 제공하는 최대 20nH 값으로 실현될 수 있다. 이것은 더 큰 부하 전류가 다중 위상(Poly-Phase) 아키텍처에 의해 구동되는 다중 인덕터만으로 달성될 수 있음을 의미한다[3-9].
큰 인덕터의 전례가 없는 작은 크기는 많은 인덕터가 인터포저에 통합될 수 있게 하고 FIVR 및 RFIC 설계 공간에서 많은 기회를 열어 주며 다중 FIVR 아키텍처도 허용한다. 이는 본 발명에 의한 소형화에 의해 달성할 수 있는 중요한 돌파구를 나타낸다.
실제로, 도 53 내지 도 62와 관련하여 도시되고 기술된 바와 같이, ΔM 및 ΔS에 대해 임의의 원하는 큰 값을 갖는 표준 IC 금속화 프로세스를 생각해 낼 수 없다. 대신 실제로 달성가능하고 우수한 항복(yielding) ΔM 및 ΔS 값의 집합을 선택해야 한다. 도 53 내지 도 62의 관점에서, HARMS 프로세스의 실질적인 프로세싱 제한은 ΔM=10 및 ΔS=5-10에 대해 설정될 수 있고 종래의 나선형 인덕터에 비해 상당히 우수한 크기, 인덕턴스 값 및 Q 개선을 가져올 수 있다는 것이 명백하다. 이러한 계산된 ΔM 및 ΔS 값조차도 오늘날 IC 기술에 사용되는 표준 금속 프로세스로는 달성할 수 없다. 앞서 언급했듯이 오늘날 가장 두꺼운 금속 프로세스는 두께 t= 4μ, 폭과 간격은 w=s=2.8μ이고 ΔM = ΔS = 1.42만을 제공하는 금속 5에서만 가능하며, 알 수 있듯이 이 숫자들은 도출된 "견고한 결합" 조건을 만족시키지 않는 도 53 내지 도 62의 매우 낮은 끝에 위치한다. 미세(fine) 리소그래피를 사용하여 1μ 두께보다 얇은 더 낮은 레벨의 금속에서, 오늘날 "견고한 결합" 조건에 필요한 원하는 ΔS 값들을 얻을 수 있지만, 바람직한 DC 저항을 위한 단면적 S 및/또는 전류 밀도 요건을 만족시키기 위해 이들은 매우 넓은 금속 라인으로만 실현될 수 있으며, 이는 다시 본 발명에서 정의된 "견고한 결합" 조건을 만족시키지 않는 매우 작은 ΔM<1 값을 초래한다. 본 발명에서 청구되는 바와 같이, 나선형 인덕터 면적 및 성능에 대한 상당한 개선을 보기 위해 요구되는 임의의 금속 두께에 대해, ΔM 및 ΔS가 각각 10 및 5-10 정도가 되도록 해야 한다.
비록 현재 ΔS = 1.42를 제공하는 동일한 식각 규칙으로 20μ 정도의 IC 금속화 두께를 개발한다고 추측하더라도, 여전히 "견고한 결합" 조건을 만족시킬 수 없다. 결과적으로 현재 그리고 앞으로 얼마간은 아마도 가능하지 않은 원하는 최소값 ΔM=10 및 ΔS=5-10를 제공할 수 있는 금속화 에칭 프로세스가 필요하다. 대신에, 본 발명은 그러한 구조를 구현하기 위한 대안적인 기술을 제공한다.
실리콘 에칭 기술은 그러한 대안을 제공한다. 실리콘 에칭 기술은 수년에 걸쳐 매우 현저히 향상되었다[34-35]. 25를 초과하는 종횡비(깊이/폭)를 갖는 Si 에칭 구조들이 입증되었다. 이러한 프로세스들은 실리콘 관통 비아(Silicon Through Via: STV) 기술, 3D 스택형 패키징, 마이크로 전기 기계 시스템(Micro-Electro-Mechanical Systems: MEMS) 및 기타 여러 애플리케이션에서 사용된다[36-41]. 본 발명은 완전히 새로운 분야의 애플리케이션에서 근본적인 프로세스를 이용하여, 본 발명자가 "HARMS" 프로세스로 지칭한 것을 제공한다. 그러나 HARMS는 트렌치 형성의 반대(reverse) 모드에서 딥 반응성 실리콘 에칭(Deep Reactive Silicon Etching (Bosch 프로세스라고도 함))과 유사한 고 종횡비 Si 에칭 기능을 사용한다[33]. 마찬가지로 "HARMS"기술에 사용되는 금속화의 방법은 STV 기술의 완전히 반대되는 용법에서 파생된다. STV에서는 Si가 에칭되어 보이드(void) 또는 깊은 트렌치를 만들고, 보이드 또는 트렌치는 금속으로 채워진다. 본 발명에 따른 "HARMS"기술에서는, Si가 에칭되어 "Si 코어(Core)"라 불리는 "벽(wall)"또는 "컬럼(column)"을 생성하고, 금속이 "Si 코어"를 캡슐화하여, 외부 회로에 대한 나선형 인덕터 전기 접속부가 될 패드 및 나선형 권선을 생성한다. 캡슐화 금속 두께는 나선형 인덕터의 원하는 동작 주파수에서 RAC/RDC<2를 제공하기 전에 청구된 바와 같이 k = 1.6-3.85인 표피 깊이 k×δ 정도로 제한된다.
현재의 HARMS 프로세싱 가이드라인은 여러 가지 원하는 "최종" 디멘션에 대해 아래와 같이 테이블 [7]에 요약되어 있다.
Figure pct00139
테이블 [7]
"HARMS"(고 종횡비 금속화 및 간격) 인터포저 기술 프로세싱 기능들(Capabilities)
도 66 및 이하에서는 인터포저 기반의 나선형 인덕터에 있어서 본 발명의 HARMS 프로세스의 몇몇 중요한 프로세싱 단계를 설명한다. 이러한 인덕터는 실리콘 웨이퍼 기반 회로에 장착된다. 시작 물질의 세 가지 기본적인 선택지가 있을 수 있다.
i) 도 66에 도시된 것처럼, 시작 물질은 종래의 SOI 웨이퍼일 수 있다. FELT, 결합(Bonded) 웨이퍼 및 기타 유형은 IC 산업에서 일반적인 선택지이다. 이러한 유형의 구조에서 전반적인 구조물은 상당히 두꺼운 Si02 레이어(1-2μ)으로 분리된 두 개의 서로 다른 두께의 고품질 단결정 Si로 구성된다. Si의 두꺼운 부분은 일반적으로 기계적 취급에 사용되고, 능동 디바이스 형성에는 사용되지 않는다. 상기 인터포저 구조에서, 나선형 구조는 SOI 웨이퍼의 임의의 한면에 형성될 수 있고, 나선형 인덕터 권선의 원하는 두께에 따라 50μ 내지 400μ 두께일 수 있다.
ii) 나선형 인덕터 권선의 원하는 두께가 200μ보다 크다면, 앞에서 설명한 많은 애플리케이션에서처럼, SOI 웨이퍼는 필요하지 않고, 열 성장된 두께(1μ-2μ)의 SiO2 레이어를 갖는 전통적인 Si 웨이퍼가 인터포저 시작 물질로서 사용될 것이다. 이하, 최종 결과와 관련하여 설명하는 바와 같이, 도 117은 C4 범프로 양면에 접속된 STV 구조의 단면을 도시한다.
완전히 통합된 IC 애플리케이션(인터포저없음). 인터포저를 만들고 C4 범프로 IC에 접속시키는 대신, 전체 구조를 하나의 유닛으로 구성할 수 있다. 매립된 산화물 영역의 바닥은 300μ 내지 500μ 정도의 표준 웨이퍼 두께를 가지며, 뒤 따르는 프로세싱 단계를 위한 기계적 취급 능력을 제공하는 것 이외에는 사용되지 않는다. 따라서, 본 발명에 의하면, 나선형 인덕터는 매립 산화물 아래의 "사용되지 않는" 두꺼운 아래 부분에 형성되고, 매립된 산화물에 홀을 에칭하고 능동 디바이스 영역의 제1 레이어 금속화에 접속시킴으로써 능동 디바이스 영역에 접속된다. SOI 또는 SIMOX 웨이퍼일 수 있는 두 가지 시작 물질 모두에서, IC는 매립된 산화물의 한면에 표준 처리 단계로 형성될 것이며, 이는 다음의 도면들에서 활성 레이어로서 지정된다. 세 가지의 다르지만 관련된 프로세스의 결과가 도 96, 도 103 및 도 108에 도시되고, 이들은 아래에 설명되는 것처럼 도 92에서와 같이 인터포저로 만들어진 구조물의 결과와 매우 유사하다. 다른 영역들은 인터포저 구조와 다르지 않으므로, STV 영역만 도시된다. 시작 물질은 i)에서 설명된 것과 같은 SOI 웨이퍼 또는 프로세서 IC 또는 고성능 디바이스 프로세스에서 공통적인 산소 주입 웨이퍼(oxygen implanted wafer: SIMOX)일 수 있다. 도 93 내지 도 96은 1 내지 2마이크론 사이의 매립된 산화물 두께 및 1 내지 3마이크론 사이의 활성 IC 레이어를 위한 본 발명에 의한 완전 통합 구조를 제조하고 따라서 인터포저 구조를 제거하는데 관련된 프로세싱 단계들의 결과를 도시한다. 도면들과 설명은 당업자가 상기 구조를 만들 수 있게 하는 디멘션 및 특징을 나열한다. 유사하게, 도 97 내지 도 103은 1 내지 2마이크론 사이의 매립된 산화물 두께 및 3마이크론보다 큰 활성 IC 레이어를 위한 본 발명에 의한 완전 통합 구조를 제조하는데 관련된 프로세싱 단계들의 결과를 도시한다. 마지막으로 도 104 내지 도 108은 SIMOX 프로세스에 의한 약 20nm의 매립 산화물 두께 및 약 200nm 미만의 활성 레이어를 위한 본 발명에 의한 완전 통합 구조를 제조하는데 관련된 프로세싱 단계들의 결과를 도시한다. 상기 프로세스들은 매립된 산화물 아래의 기판 물질을 관통하는 활성 레이어를 통해 일관된 금속화를 일으키는 능력이 상이하다.
SIMOX 프로세스에서, 능동 디바이스는 매우 얇은 실리콘 레이어(전형적으로 200nm 정도) 위에 형성된다. 매립된 산화물은 깊은 산소 주입에 의해 형성되고 20nm 정도 두께의 매립된 산화물 구조를 형성한 후에 어닐링된다. 이 산화물 두께는 딥 실리콘 에칭을 위한 에칭 정지(etch stop)로서 작용하지 않을 것이며, 이것은 기판에서 행해질 것이다.
세 가지 언급된 모든 프로세스에서, IC 형성 프로세스가 완료된 후, 나선형 인덕터가 활성 디바이스 아래에 구축되고, 매립된 산화물을 에칭하고 다른 면으로부터 이를 접속시키는 금속을 디포짓함으로써 능동 디바이스 형성 단계에서 이전에 디포짓된 금속에 접속될 것이다.
도 67과 그 이후에는, 실리콘 및 SiO2 레이어만이 도시된다. 시작 물질 또는 단계 1로서 도 67과 함께, 단계 2는 실리콘 레이어 상에 언급된 두께의 탄탈륨 디포지션을 제공하는 것이다. 단계 3(도 69)에서는, 평면도(도 1)에서 본 것과 같이 나선형 인덕터의 구조를 나타내는 탄탈륨 마스킹을 위해 포토 레지스트 레이어(5)가 원하는 패턴으로 디포짓된다. 단계 4는 최소 2μ 폭의 표준 탄탈륨 에칭이고(도 70) 2μ 폭의 딥 반응성 이온 에칭인 단계 5(도 71)를 수반한다. 단계 6은 포토 레지스트 제거(도 72)이지만 이러한 에칭의 영향에 대한 더 좋은 아이디어를 보여주기 위해 도 72는 또한 깊은 에칭에 의한 높은 종횡비를 보여준다. 다시말해, 앞선 도면들은 도 72의 평평한 버전이다. 실제로는 종횡비가 25:1에 가까운 종횡비로 훨씬 과장되어 도시하기 어렵다. 이 도면에는 특정 예시 값들이 나열되어 있다. 이 예시적인 도면은 다음 단계들의 기초를 형성한다.
단계 7(도 73)은 기둥의 측면뿐만 아니라 밸리(valley)와 리지(ridge)가 0.5μ의 일반적인 두께로 코팅되는 두 번째 탄탈륨 디포지션 단계이다. 단계 8(도 74)은 0.5μ 디포지션 레이어를 제거하기 위해 밸리와 리지만을 에칭하는 방향성 건식 탄탈륨 에칭 단계이다. 바람직한 건식 에칭은 그 특성상 방향성을 갖는 플라즈마 에칭이다. 그 후, 구조물의 탄탈륨 부분이 전기 도금되어(단계 9, 도 75) 대향 표면 및 리지의 상부에 권선을 코팅한다. 상호접속부(interconnection)를 제외하고는 구조가 본질적으로 완전하다.
도 76 및 도 77은 본 발명에 기초한 프로세스에서 제조된 그리드 구조의 주사 전자 현미경의 이미지로서, 이러한 깊고 좁은 밀접하게 이격된 디멘션의 구조가 실제로 달성될 수 있음을 확인하는 테스트이다. 실제적으로, 나선형 구조는 도 75에 개념적으로 도시된 형상의 리지를 갖도록 형성될 것이다. 도시된 구조는 ΔSiW = 25 및 δTA = 0.5μ 및 tSi = 50μ를 갖도록 형성된다.
도 79는 도 78의 IN 단자 및 OUT 단자에 대한 커넥터 패드의 평면도이다. 폭 및 길이 디멘션은 종래의 기술에 의하여 IC 또는 외부 패드에 접속하기 위해 C4 범프와 같은 작은 솔더 볼을 수용하기에 충분할만큼 클 필요가 있다. 효과적인 연결성을 보장하기 위해 패드의 폭이 권선 폭보다 넓어야 한다. 전형적인 패드 wPAD는 리드 탭(lead tab) CPAD를 갖는 75μ 내지 100μ 정사각형이다. 마이크로 범프 기술은 더 작은 패드 디멘션을 허용한다. 후술하는 바와 같이, 리드 탭은 하나 또는 그 이상의 도전성 컬럼에 접속될 수 있다. 컬럼의 단면은 정사각형, 직사각형, 삼각형, 원형, 장타원형 또는 이들의 조합 또는 조합들 간의 상호접속일 수 있다. 컬럼이 사용되지 않으면, 예를 들어 도 92에 도시된 것처럼, 두꺼운 실리콘 기판에 접촉하는 C4 범프가 효과적으로 작동하지 않을 것이며, 실제로 제작될 수도 없다. 도 101 내지 도 103은 구조물 양측의 C4 범프에 효과적인 도전성을 제공하는 구조를 도시한다.
C4 범프를 갖는 적절한 인터포저 구조를 얻기 위해서는, 인덕터 및 그 단자들을 유전체 물질에 매립할 필요가 있다. 단계 10(도 80)은 구조물 상의 패드 및 범프 위치를 선택할 수 있도록, 예를 들어, SiO2의 통상적인 저압 화학 기상 증착에 의해, 유전체에 상기 구조를 침지(immersion)시키는 프로세스이다. 다른 대안은 C4 범프와 보다 효과적으로 접속하기 위해 구조의 평탄화를 달성하기 위하여 폴리아미드 또는 파릴렌(parylene) 디포지션과 같은 양호한 단계 커버리지를 갖는 유기 유전체 물질이다.
HARMS 프로세스의 패드는 두 가지 주요 기능을 가지며 그 형상은 바람직하게는 도 79에 도시된 바와 같이 나선형 권선 w의 전체 폭에 관계없이 나선형 권선 w보다 큰 WPAD의 디멘션을 갖는 정사각형으로 유지된다.
패드의 첫 번째 기능은 인터포저 위의 솔더 범프로부터 300μ 정도인 두꺼운 나선형 권선의 바닥까지 낮은 저항률 경로를 제공하는 것이고, 전기적 접속을 위한 솔더 범프 규칙이 유지된다. 기본적으로 이들의 배치와 크기는 주어진 주기적인 "패드 어레이 간격 규칙"으로 배치된 75-100μ 정도의 패드 크기를 갖는 솔더 범프 규칙에 의해 좌우된다. 임의의 배치가 아닌, 어레이에 패드가 있으면IC 상의 인터포저와 범프 사이의 정렬이 쉬워진다.
단계 11은 단일 패드에 대한 패드 에칭의 제공이다. 측면당 75-100μ의 패드 크기를 갖고, 도 81에 도시된 것처럼 단일 정사각형 Si 패드 코어를 갖는 패드는 인터포저 위에 배치된 솔더 범프로부터 두꺼운 나선형 권선의 바닥까지 많은 애플리케이션에서 원하는 낮은 저항률 경로를 제공한다. 도 120에 도시된 위 4개의 곡선은 실리콘 코어 두께의 함수로서 δEP = 2, 4, 6 및 8μ의 전기 도금 두께의 함수로서 STV 저항을 나타낸다. 알 수 있듯이, C4 범프 상단으로부터 인덕터 바닥까지의 분포 저항인 STV 저항 및 "접촉(contact) 저항"은 Si 코어 두께가 200μ를 초과하는 경우 2mΩ보다 클 수 있다. 도 120에서 볼 수 있듯이 접촉 저항은 δEP = 2μ에 대해 현저하게 작은 20mΩ까지 접근할 수 있다! 모든 인덕터는 두 개의 C4 범프 접속을 가지므로, 도 118에 도시된 것처럼 접촉 저항과 인덕터의 능동 나선형 권선 저항의 합의 두 배를 포함하는 "총 저항"은 DC/DC 컨버터 애플리케이션에서 20mΩ 미만으로 유지되어야 한다. 따라서 이 "겉보기에" 낮은 저항은 실제로는 이러한 애플리케이션에 대해 수용할 수 없을만큼 높고 1mΩ 미만으로 유지되어야 한다!
그러나, 인터포저 위의 솔더 범프로부터 두꺼운 나선형 권선의 바닥까지의 저항을 더 줄이고 더 나은 접촉을 생성하기 위해, 아래에 놓인 구조는 도 82 및 도 83에 도시된 것과 같은 어레이 간격에서 전형적으로 사용되는 2δEP보다 더 가깝게 이격된 정사각형 Si 컬럼들의 어레이로서 구축될 수 있다. 따라서 단계 11.1은 대안적인 단계이다. 이러한 배열로, 컬럼들 사이의 간격은 도 82에 도시된 바와 같이 전기 도금 단계에서 전기 도금 금속으로 채워질 것이다. 이것은 물론 나선형 권선을 위해 완전히 피해야 하는 것이다! 도 81에 도시된 단순화된 단일 Si 코어 패드 접속에 비해, 이 배열은 인터포저 위의 솔더 범프와 두꺼운 나선형 권선의 바닥 사이의 저항을 훨씬 적게 하며, 이는 3D 저항 시뮬레이션으로 도시될 수 있다. 정사각형 Si 컬럼의 크기는 Si 코어 두께의 함수이며 2μ×2μ 최소 디멘션을 갖는 ΔSiW = 25 규칙을 사용하여 계산될 수 있다. Si 코어 두께 t3Si가 300μ이고 δEP=8μ인 예로서, 정사각형 Si 컬럼 디멘션은 16μ보다 적게 이격된 12μ 정도가 될 것이다. 도 83은 솔더 범프로부터 두꺼운 나선형 권선의 바닥까지의 전류 경로의 유효 면적을 현저하게 증가시키고 양호한 접촉에 대한 수율을 향상시키는 배열의 일 예이다.
도 119는 종형 도전성 그리드 구조를 생성하는 δEP = 2, 4, 6 및 8μ의 전기 도금 두께에 대한 Si 코어 두께의 함수로서 100μ 패드 크기에 맞을 수 있는 실리콘 컬럼의 수를 정수로 나타낸다. Si 코어 두께 500μ를 향한 플롯의 가장 오른쪽 끝 부분에서 알 수 있듯이, 3 내지 4 개의 Si 컬럼은 Si 컬럼 디멘션을 정렬함으로써 그 사이에 2δEP 간격을 두고 나란히 설치할 수 있다. 도 120에 도시된 아래 4 개의 곡선들의 군은, 단일 Si 컬럼 배열과 비교해 나선형 인덕터의 STV 및 "접촉 저항"에 대한 이 Si 컬럼 어레이 구성의 영향을 보여준다. 알 수 있듯이, 심지어 큰 Si 코어 두께에 대해서도 이러한 배열에 대해 1mΩ 문턱값(아래의 점선으로 표시됨)의 접촉 저항이 충족될 수 있다.
도 84를 참도하면, 아래의 전기 도금 금속(EP 레이어)에 대한 C4 범프 접속의 배치를 허용하도록 유전체를 개방하는 범프 패드 에칭 단계(단계 12)의 결과가 도시되어 있다(단계 13, 도 85).
나선 구조의 전기 도금 단계는 전기 도금에 사용되는 전극이 필요하기 때문에 전기 도금 과정에서 모든 나선 구조가 이 전극에 접속되어야 한다. 웨이퍼 스케일 접속은 주변부에 전극을 갖는 도 86에서와 같은 그리드를 구성함으로써 형성된다. 이들 전극은 나중에 나선형 구조가 추출되는 다이싱 프로세스 중에 절단된다.
개별 나선형 구조를 보여주는 도 79에서 알 수 있듯이, 규칙적인 범프 배치에 대한 패드 어레이 규칙은 범프 및 패드가 적절하게 정렬되도록 나선형 구조가 설정 위치에 배치되게 한다. 이 패드 배열 규칙은 원하는 인덕턴스 값 L을 갖고, 범프의 배치에 관한 패드 어레이 규칙을 유지하고 최소의 패드 간극 CPAD를 갖는 주어진 HARMS 프로세스 규칙에 대해 폭 w 및 내부 디멘션 dIN을 조정함으로써 그 전류 I, Q, RAC, RDC 사양을 만족시키는 나선형 인덕터를 자동으로 설계하기 위해 PowerSpiral(캘리포니아주 모건 힐 소재 OEA International의 제품으로서 사용가능)과 같은 정확하고 진보된 전자기 3D 시뮬레이터에 의해 충족된다. 패드들을 모두 도 13에 도시된 것과 같이 임의로 배치하는 것이 아니라 도 79에 도시된 것처럼 패드 어레이의 행(row)에 정렬되고 나선형 구조에 대해서 중심에 위치되면 패드 어레이 규칙이 더욱 쉽게 만족될 수 있다.
HARMS 프로세스에 따라 만들어진 구조에서 패드의 두 번째 기능은 STV를 생성하는 것이다. 패드들을 도 82에 도시된 것처럼 2δEP보다 작은 간격을 갖는 정사각형 Si 컬럼들의 어레이로 만들면 도 81에 도시된 단순화된 단일 Si 코어 패드 접속에 비해 STV 저항이 몇 배 더 적어지고, 종형(vertical) 저항 감소에 미치는 그 영향은 도 120에 상세히 도시된다.
도 76 및 도 77에 도시된 주사 전자 현미경(SEM) 사진은 t3Si=50μ인 SiO 웨이퍼에서 최종 크기가 10μ×10μ인 홀의 Si 에칭 능력을 표시한다. 알 수 있듯이, Si 에칭된 홀들은 그 사이에 3μ 간격을 갖고 SiO2 레이어까지 내려가는 완성된 0.5μ 두께의 Ta로 매우 균일하게 캡슐화된다. wSi는 2μ이고, ΔSiW=50/2=25 및 ΔSiS=50/12=4.16을 제공한다. 그들은 6 인치 웨이퍼 전체에 걸쳐 매우 균일한 도전성 격자 구조를 보여준다.
도 109는 Si 코어 대 Si 코어 간격이 15μ이고 Δw = 10 및 Δw = 5 인 견고한 결합 조건을 달성하는 2.0μ 전기 도금 금속화 두께를 갖는 ΔSi = 25 규칙의 47.5μ 두께 "Si 코어"를 사용하여 원하는 나선형 권선 디멘션을 얻은 결과를 보여준다. 알 수 있는 바와 같이, 프로세싱 파라미터는 JMAX = 2 × 106A/cm2 전자 이동 제한된 전류 밀도(electro-migration limited current density)로 5.1A를 운반할 수 있는 매우 큰 전기 도금 금속 단면적 S = 255μ2를 제공한다. "완성된" 권선들 사이의 최소 간격은 sMIN = 10μ로 처리될 수 있고 Si 코어 대 Si 코어 간격이 15μ인 경우 ΔM = 7.14를 제공한다.
더 큰 전류 및/또는 더 낮은 DC 저항이 필요하면, 도 110과 같이 조정할 두 가지 파라미터가 있고, 이 두 가지 파라미터는 Si 코어의 두께 t3Si 및 그것을 캡슐화하는 전기 도금 금속 두께 δEP이다. 탄탈륨(Ta)의 저항은 구리나 알루미늄과 같은 전기 도금 금속의 저항의 약 10 배이기 때문에, "어림잡은(back of envelope)" 계산을 단순화하기 위해 저항에 대한 증착된 Ta 두께 δTa의 기여를 무시할 수 있다. 도 110에 도시된 구조는, S=5,199μ2의 금속 단면적을 제공하는 291.5μ의 Si 코어 t3Si 두께와 δEP =8μ 를 갖고, 동일한 JMAX=2×106A/cm2 전자 이동 제한된 전류 밀도에서 103A를 운반할 수 있다. 알 수 있는 바와 같이, 이 단면 구조들은 모두 이용가능한 HARMS 프로세싱 능력뿐만 아니라 본 명세서에 개시된 "견고한 결합"조건을 충족시킨다. 완성된 권선들 사이의 최소 간격은 Si 코어 대 Si 코어 간격이 77μ인 ΔM = 10,47을 제공하는 sMIN=30μ로 처리될 수 있다. 오늘날 IC 기술에서 이용가능한 가장 두꺼운 금속 규칙(t = 4μ 및 w = s = 2.8μ)을 사용하여 단위 길이당 동일한 전류 또는 동일한 저항을 얻으려면, 금속 트랙 폭이 1000μ 너비를 초과할 필요가 있고, 이것은 알려진 IC 기술에서는 기본적으로 생각할 수 없는 것이다! 이러한 넓은 금속 폭은 사실상 권선들 사이에 상호 결합을 제공하지 못하여 내부 인덕턴스 컴포넌트만을 갖는 나선형 인덕터를 생성하고 IC 디멘션 내에도 맞지 않을 것이다!
도 111은 몇 가지 다른 전기 도금 두께와 0.5μ 두께의 탄탈륨에 대한 실리콘 코어 폭과 총 권선 폭 vs. 실리콘 코어 두께를 나타내는 그래프이다. 도 112는 몇 가지 다른 전기 도금 두께 및 0.5μ 두께의 탄탈륨에 대한 실리콘 대 실리콘 코어 간격 vs. 실리콘 코어 두께를 도시하는 그래프이다.
일반적으로 RAC/RDC<2 조건을 유지하도록 동작 주파수를 정의하기 때문에, 캡슐화 전기 도금 금속 두께 δEP는 이미 설정 파라미터이고, HARMS 프로세스를 설정하기 위해 오직 하나의 파라미터 t3Si만 남는다.
양호한 항복 및 제어 가능한 HARMS 프로세스는 2μ의 최소 Ta 디포지션 폭, 0.5μ의 두께 및 Si 코어 종횡비 ΔSiW<25 및 원하는 전기 도금 금속 두께 δEM과 같은 몇몇 설정 규칙에 의해 실현될 수 있으므로, 원하는 나선형 인덕터의 완성 디멘션과 Si 코어 디멘션 사이의 관계는 도 113 내지 도 114에 도시된 것과 같이 비선형이다. 도 113은 δEM = 2, 4, 6 및 8μ에 대해 원하는 Δw 값을 얻기 위해 필요한 Si 코어 두께 t3Si를 보여준다. 알 수 있듯이, δEM이 증가함에 따라 "견고한 결합" 조건을 충족시키기 위해서는 더 큰 t3Si가 필요하다. 점선은 Δw = 10이고 그것과 δEM = 2, 4, 6 및 8μ에 대한 곡선들의 군과의 교차점은 이 Δw=10 "견고한 결합"을 달성하는 프로세스에 필요한 t3Si를 제공한다. 대부분의 애플리케이션에 대한 도 113에서 알 수 있듯이, HARMS 프로세스의 처리 지점으로부터 t3Si가 200μ보다 커야한다! 또 다른 중요한 관계는 나선형 인덕터의 저항을 결정하는 전기 도금된 금속 영역의 단면적이고, 도 114에 도시되어 있다. 알 수 있듯이, t3Si과 δEM을 조정함으로써, 매우 작은 풋 프린트로 매우 큰 단면적을 얻을 수 있고, 이는 종래 기술의 금속화 규칙 및 능력으로는 불가능하다. δEM = 2, 4, 6 및 8μ에 대한 t3Si의 함수로서 5,000μ의 길이에 대한 나선형 권선의 결과적인 최대 전자 이동 전류 밀도 제한 전류 운반(current-carrying) 능력 및 라인 저항은, 계산에서 전기 도금 물질로서 구리에 대해서 도 115 및 도 116에 도시된다. 요약하면, 견고한 결합 조건의 모든 필요한 목표는 극히 낮은 라인 저항 및 높은 전류 운반 능력과 함께 본 발명의 HARMS 프로세싱 능력으로 달성될 수 있다.
도 87 내지 도 92는 양면 접속을 위한 SiO 웨이퍼 프로세싱 결과를 보여준다. 도 87에서, 탄탈륨 디포지션은 웨이퍼의 후면으로부터의 접속을 위해 의도된 나선형 패드 위치 또는 STV 위치에 정렬된 에칭된 영역을 갖는 바닥 또는 보유(holding) 웨이퍼 상에 배치된다. 도 88에서 Si 에칭 단계는 상술한 바와 같이 매립된 산화물 SiO2에 대한 딥 반응성 이온 에칭을 초래한다. 도 89는 그 층을 제거하고 나선형 패드의 아래쪽 또는 STV의 바닥쪽을 노출시키는 SiO 에칭 단계의 결과이다. 도 90은 노출된 벽 및 보이드를 코팅하여 전체 패드 또는 STV 구조 전체에 전기적 접속을 구축하는 탄탈륨 디포지션 단계의 결과를 보여준다. 도 91은 동일한 영역을 덮는 전기 도금 단계의 결과를 보여준다. 마지막으로 C4 범프는 패드 또는 STV와 전기적으로 접속되어 보이드에 위치될 수 있다(도 92). 이 C4 범프를 갖는 전체 칩 및 인터포저(C4 범프의 어레이의 일부로서)는 범프에 범프를 장착하는 상태에 있게 된다.
SiO 웨이퍼를 사용하는 STV를 갖는 프로세싱의 어려움은 도 87 내지 도 92에 명확히 보여진다. 반면 Si 코어 두께가 200μ를 초과하면 성능의 이점이 분명하다. 200μ 미만의 Si 코어 두께가 필요하지는 않다. 200μ보다 큰 Si 코어 두께를 갖는 것은 시작 물질로서의 SiO 웨이퍼의 필요성을 완전히 제거하고 양면 접속성의 매우 바람직한 특성을 갖는 인터 포저를 생산할 수 있게 하며, STV를 갖는 것은 도 87 내지 도 92에 도시된 것보다 훨씬 쉬운 프로세스이다. 따라서 도 117에 도시된 것과 같이 바닥 C4 솔더 범프를 갖고 한쪽면에 1 내지 2μ 두께의 SiO2가 성장된 200μ 이상의 범위의 두께를 갖는 보통의 Si 웨이퍼를 사용하면 처리가 매우 간단해진다.
"HARMS" 인터포저 기술의 추가 사용 및 애플리케이션:
고전력 IC용 저 임피던스 전력/접지 전달 네트워크
도 115 및 116에서 볼 수 있듯이, "HARMS"(Thick and High Aspect Ratio Metal) 인터포저 기술의 금속 규칙은 PCB 기술에 비해 매우 작은 저항 값을 제공할 수 있고 금속 폭과 간격이 훨씬 작다. 이는 증가된 성능의 발견이 나선 인덕터 설계에 국한되지 않는다는 것을 의미한다. 본 발명은 고전력 프로세서 설계에서 심각한 문제점인 대형 IC에서의 IR 강하(drop) 문제를 단순화하기 위해 IC 자체에 전력을 분배하는 것을 보조하도록 확장될 수 있다.
축소된 IC 공정 기하학은 IC의 면적당 전류 밀도 분포를 증가시키고 스케일링 규칙에 따라 더 낮은 공급 전압을 초래한다. 허용가능한 전압 강하로 이러한 고전류를 분산시키는 것은 항상 도전 과제였지만, 이제는 더 어려운 작업이 되고 있다. FIVR을 추구하는 주된 이유 중 하나는 이 문제에 대한 솔루션을 찾는 것과 관련이 있으며, IC 자체에서 고효율로 1.8V 전원을 1V로 떨어뜨리는 것은 프로세서 활동에 의해 제어될 수 있다.
"HARMS" 인터포저는 이 문제에 대해 상당히 쉬운 솔루션을 제시할 수 있다. 도 110에 도시된 것과 같은 간격 폭 32μ의 총 폭을 제공하는 t3Si = 300μ 및 8μ Cu 전기 도금을 고려할 때, 2.8mil (71.12μ)의 두께에 대응하고 10.94mil (278μ)의 폭을 갖는 2 온스(ounce) Cu를 갖는, PCB 기술에서도 이전에는 달성할 수 없었던 칩 상의 장거리용 VDD/VSS 라인을 스트랩할 수 있다. 또한 매우 작은 저항 이외에도 VDD 라인을 VSS 라인으로 차폐할 수 있어 루프 인덕턴스가 매우 현저히 감소된다.
단순한 전원/접지 전달 네트워크의 인덕턴스에 대한 Si 코어 두께의 효과를 도 109 및 도 110에 도시된 단면에 대해 비교적 명확하게 나타낼 수 있다. 테이블 [8.1]을 참조한다.
t=50, w=5, Δw=10, l=5mm (5,000μ) R=546mΩ
(L11=5.703nH, L21=L12, L23=L12, L31=L13, L32=L23)
Figure pct00140
테이블 [8.1]
테이블 [8.1]은 최소화된 저항과 인덕턴스를 갖는 확장된 단면적에 기인하여 3A 이상의 전류를 얻을 수 있는 반면, 오늘날 다른 어느 누구도 가까이 갈 수 없다는 것을 보여준다.
오늘날 5mm 와이어 길이(t=4μ, w=2.8μ, s=2.8μ 및 JMAX=2×106A/cm2에 대해)에 대해 얻을 수 있는 최선은 225mA 미만의 최대 전류이다.
L11=7.792nH, L12=6.467nH, L13=5.791nH, Lloop=1.325nH, RCu=7.7Ω, S=11.2μ2, IMAX=224mA.
결론: 동일한 단면적 S = 153μ2에 필요한 폭은 38.25μ이다.
테이블 [8.1]의 3-4열은 길이가 5mm (5,000μ)이고 두께가 50μ이며 Cu 폭이 5μ인 VSS/VDD/VSS 병렬 전력 전달 네트워크에 대응하는 3x3 인덕턴스 매트릭스의 첫 번째 행을 나타낸다. VSS/VDD/VSS 병렬 전력 전달 네트워크 사이의 균일한 간격은 테이블 [8.1]의 행 2와 3에 표시된 바와 같이 10μ와 5μ이다. 열 6은 VDD/VSS 쌍에 대한 루프 인덕턴스의 절반이다. 열 7은 인덕턴스 매트릭스의 대각선 요소와 반 루프 인덕턴스의 비율을 나타내며, 이는 무한히 먼 리턴 경로를 갖는 루프와 비교한 인덕턴스 감소 비율의 측정 값이다. 알 수 있듯이 인덕턴스의 감소는 매우 현저하다. 이러한 수치는 접지면이 있는 PCB에서도 달성할 수 없다!
테이블 [8.1] 아래의 주석은 2.8μ의 간격 및 폭을 갖고 가능한 가장 두꺼운 금속 두께인 4μ의 Cu를 사용하는 선행 기술을 비교한다. 본 발명의 HARMS 프로세스를 사용하는 전력/접지 전달 네트워크의 인덕턴스, 저항 감소 및 전류 운반 능력의 증가는, 이 애플리케이션에 대한 최적의 프로세스에 비해, 여기에서와 같이 50μ 두께 Si 코어의 경우에도 단순히 차트를 벗어난다! 테이블 아래의 마지막 주석은 1.325nH의 주어진 값에 비해 반(half) 루프 인덕턴스 값이 기본적으로 무시할 정도로 감소하는 HARMS 프로세스에서 사용된 w=5μ와 비교하여 38.25μ인 가장 두꺼운 금속 프로세스를 사용하여 동일한 저항 및 전류 운반 능력을 얻기 위해 필요한 금속 폭을 보여즈고, 여기서 HARMS 프로세스는 0.402nH의 값을 제공할 수 있다!
t=300, w=30, Δw=10, l=5mm (5,000μ) R=15mΩ
(L11=3.924nH L21=L12, L23=L12, L31=L13, L32=L12)
Figure pct00141
테이블 [8.2]
t=300, w=30, Δw=10, l=5mm (5,000μ), RCu=15.66mΩ, S=5,508μ2, IMAX=110A
(L21=L12, L23=L12, L31=L13, L32=L12)
현재 5mm 와이어 길이에 대해 행할 수 있는 최상의 작업
(t=4μ, w=2.8μ, s=2.8μ and for JMAX=2×106A/cm2)
L11=7.792nH, L12=6.467nH, L13=5.791nH, Lloop=1.325nH, RCu=7.7Ω, S=11.2μ2, IMAX=224mA
동일한 단면S=5,508μ2에 필요한 폭은 1,377μ (1.377mm은 전형적인 칩보다 크다!)
마찬가지로 테이블 [8.2]의 3~4열은 길이가 5 mm (5,000μ)이고 Cu 폭의 두께가 300μ인 VSS/VDD/VSS 병렬 전력 전달 네트워크에 대응하는 3x3 인덕턴스 매트릭스의 첫 번째 행을 보여준다. VSS/VDD/VSS 병렬 전력 공급 네트워크 사이의 균등한 간격은 테이블 [8.2]의 행 2와 3에 표시된 것과 같이 60과 30 μ로 취해진다. 테이블 [8.2] 아래의 마지막 주석은 1.325nH의 주어진 값에 비해 반(half) 루프 인덕턴스 값이 무시할 정도로 감소하는 HARMS 프로세스에서 사용된 w=30μ와 비교하여 1,377μ인 가장 두꺼운 금속 프로세스를 사용하여 동일한 저항 및 전류 운반 능력을 얻기 위해 필요한 금속 폭을 보여주고, 여기서 HARMS 프로세스는 0.388nH의 값을 제공할 수 있다!
HARMS 프로세스를 사용하여 설계된 인터포저를 VDD/VSS 스트래핑(strapping)으로 활용하는 것은 테이블 [8.1]과 테이블 [8.2]에 증명된 것과 같이 매우 높은 전류를 소모하는 IC/VDD/VSS 네트워크 설계에서 큰 이점이다. 기본적으로 VDD에 아주 가깝게 VSS 차폐를 가짐으로써 이 배열에 의해 얻어지는 매우 높은 상호 인덕턴스는 매우 작은 공급 루프 인덕턴스를 생성할 것이고 VDD 라인 자기 인덕턴스 자체보다 훨씬 적을 것이다. 이 외에도 전력 공급 네트워크는 매우 작은 직렬 저항을 갖는 상당히 큰 분산 커패시턴스를 가질 것이다. 5mm 길이의 VDD/VSS 쌍에 대한 커패시턴스가 테이블 [8.1] 및 테이블 [8.2]의 제7 열에 주어지고 본 발명이 없이는 종래의 임의의 IC 공정에서 실현할 수 없는 상당히 큰 값이다. 이러한 바람직한 특성들 중 어느 것도 현재 사용가능한 임의의 패키징, MCM, 박막, 후막 또는 임의의 PCB 기술에서 달성할 수 없다. 따라서, 본 발명은 상당한 진보를 나타낸다.
HARMS 프로세스의 선택된 영역에서 PZT/PLZT 물질을 유전체로 사용하는 대용량 디커플링 커패시터(large value decoupling capacitor) 통합
어떤 IC에서든 큰 전류 스파이크를 방지하기 위해 IC의 잡음 발생 회로에 최대한 가깝게 높은 값의 디커플링 커패시턴스를 배치해야 한다. 위에서 설명한 낮은 임피던스 VDD/VSS 네트워크 설계는 이 문제를 줄이지만 특히 프로세서 설계에서 고속 및 작은 클록 스큐(skew) 요건으로 인해 항상 높은 값의 온칩 디커플링 커패시터가 필요하다. 대용령 온칩 디커플링 커패시터를 배치하면 상당한 면적을 낭비하게 된다. 그러나, 커패시턴스 플레이트를 형성하는 맞물려진(interdigitated) 핑거들 사이의 선택된 영역에 PZT/PLZT 물질을 유전체로서 디포짓함으로써 이미 매우 큰 분산 커패시턴스를 갖는 HARMS 프로세스에 통합될 수 있다. 이들 물질은 또한 강유전성 물질(납 지르콘산염 티탄산염(Lead Zirconate Titanate))[화학적으로 PbZrxTi(1-x)O3 (0≤x≤1)]이고 도핑에 따라 300 내지 10,000 정도의 매우 큰 비유전율(relative dielectric constant)을 가질 수 있어, 회로 설계에서 필요한 대용량 오프칩 디커플링 커패시터 또는 큰 커패시터 값에 대한 필요성을 완전히 제거할 수 있다. 본 발명에 의한 캐패시터 구조는 도 121에 도시된 바와 같다. 2 개의 전극 각각은 교대 또는 맞물려진 형태로 근접하여 횡방향으로 배치된 종형(vertical) 핑거를 갖는다. 상기 애플리케이션은 주로 디커플링 커패시터를 위한 것이지만, 다른 애플리케이션도 고려된다.
IC 기술에서 통합 제어된 임피던스 전송선
모든 반도체 프로세스에서 제어 임피던스 전송선을 구축하는 것은 어려운 일이다. GaAs IC와 같은 반 절연(semi-insulating) 기판 반도체 기술의 경우 더 간단한 문제이지만 저항이 낮은 라인이 필요하기 때문에 전송선은 넓은 공간을 차지한다. 실리콘 IC의 경우, 실리콘 물질의 유한 전도성으로 인해 "저속파(slow-wave)"현상의 문제는 광범위한 요구 사항에 더하여 심각한 문제이다.
전송선 특성 임피던스 Z0는 다음과 같이 주어질 수 있다.
(2.23)
Figure pct00142
여기서 R, L, G, C 및 ω는 각각 저항, 인덕턴스, 도전율, 단위 길이당 커패시턴스 및 각 주파수이다. (2.23)에서 알 수 있듯이 우수한 전송선을 만들기 위해서는 Lω 및 Cω에 비해 작은 R 및 G 값이 필요하다. 이 조건은 (2.24)로서 잘 알려진 근사를 갖는 거의 주파수 독립인 Z0를 제공한다.
(2.24)
Figure pct00143
본 명세서에 개시된 Si 코어 기술은 도 116에 도시된 바와 같이 매우 작은 풋프린트에서 레그 또는 세그먼트의 단위 길이 값 당 매우 낮은 저항을 제공하기 때문에, 본 발명을 이용하여 제어된 특성 임피던스 전송선을 구축할 수 있다. 훨씬 작은 면적을 사용하여 50-75옴 정도의 바람직한 특성 임피던스를 갖는 전송선을 구축하기 위한 파라미터들이 테이블 [8.1]과 테이블 [8.2]에 나타나 있다. 테이블 [8.1]과 [8.2]의 열 8은 간격과 대응하는 ΔS의 함수로서 한 쌍의 고 종횡비 금속화 요소로 구성된 특성 임피던스 값을 보여준다. 전형적인 전송선은 견고한 결합 조건에서 중앙 레그와 두 개의 인접한 레그들의 세 개의 세그먼트로 구성된다. 이 구조는 다른 알려진 임의의 IC 기술로는 불가능하다. 테이블 [8.1] 및 테이블 [8.2]의 열 9는 5mm 길이의 전송선에 대해 공진 주파수 계산된 집중 정수 회로(lumped circuit) 가정이다.
플렉스(Flex) 기술에서의 나선 구조의 구현
테스트 및 검증 목적을 위한 진정한 두꺼운 고 종횡비 금속(HARMS) 인터포저 기술이 없는 경우, 그러한 인터포저 금속화 프로세스가 가능해 졌을 때 성능 향상에 액세스하고 성능 향상을 예측하기 위해 이하에 설명하는 것처럼 본 발명에 의한 플렉스 PCB 기술을 사용하여 나선형 구조물이 제작 및 테스트되었다. 플렉스(Flex) PCB 기술은 유전체에 의해 절연된 도전성 레이어 및 형성된 플렉서블 시트 또는 스트립이 회로를 형성하는데 사용되는 인쇄 회로 기판(PCB) 기술의 플렉서블한 형태로서 잘 알려져 있다. 플렉스 PCB 기술은 이전에는 현재의 사용에 전혀 적용되지 않았다. 비표준 요건을 갖는 IC 금속화 프로세스의 개발은 비싸고 긴 프로세스이므로, 이 작업을 정당화하기 위해 비용면에서 매우 효과적인 방법을 사용하여 성능 결과를 제시하는 것이 도움이 된다. 그럼에도 불구하고, 플렉스 구조가 또한 그 자체로 유용하다고 판단되고, 이러한 이유로 일종의 소형 인덕터로서 본 명세서에 개시된다. 2가지 유형의 플렉스 PCB 기반 나선형 구조가 테스트 목적 및 가능하게는 실제 적용을 위해 개시되고 구성되는데, 이들은 본원 발명의 범위 내에 있는 스택형 다중 레이어 구조를 형성하는 단일 레이어 및 접힌(folded) 단일 레이어로 본원 명세서에 표시된다.
본 명세서에 개시된 플렉스 구조의 주요 목적은 매우 제한된 기계적 기술 및 자원으로 구축하기 쉽고 이론적으로 도출된 "견고한 결합" 조건을 검증하는 구조를 생성할 수 있다는 것이다. 그러나, 소형(miniature) 기계 생산 장비를 사용하여, 본 명세서에 기재된 모든 플렉스 구조를 용이하게 소형화할 수 있다.
유형 1 플렉스 구조: 플렉스 나선형 구조:
플렉스 PCB 기반 나선형 구조의 첫 번째 유형은 표준 플렉스 PCB 기술을 사용하여 도 122에 도시된 플렉스 기술 파라미터에 의해 특정된 최소 반경 32mil (812.8μ)보다 큰 유전체 코어 반경에 감긴 다수의 다른 금속 라인 폭을 갖도록 구축되었다. 사용된 알려진 플렉스 PCB 기술의 표준 기술 파라미터는 도 122, 도 123 및 도 129에 주어진다. 여러 개의 인덕터가 서로 다른 수의 턴으로 제작되었고 인터포저 기술의 "두께"에 대응하는 폭 변화의 효과가 평가되었다. 볼 수 있듯이, 이들 인덕터는 인터포저 인덕터만큼 작지는 않지만, 이들 프로토타입은 도체의 폭 디멘션을 서로 가깝게 배치하여 저주파에서 적은 턴 수를 위한 인덕턴스 값 및 성능 향상을 가져올 수 있다는 이점을 입증할 수 있었고, 따라서 "견고한 결합 조건"의 이점을 실험적으로 입증할 수 있었다. 이 결과는 또한 실제로 청구된 발명의 설계의 용이성을 입증하고, 이론적인 도출에서 이루어진 가정의 유효성을 실험적으로 확인하는 쉽고 비용 효율적인 방법이었다.
채용된 표준 Flex PCB 기술 프로세스에 의한 압연 구리의 두께가 도 122에 1.4mil (35.56μ)로 표시된다. 이것은 테이블 [2]에서 보여지는 25-50MHz 애플리케이션 범위에서 본 발명의 유용성을 입증하기 위한 표피 깊이 δ 의존 바람직한 폭에 대응한다. 대안으로서, 금(Au)이 도전성 물질로서 사용될 수 있고, 이는 훨씬 더 작은 곡률 반경을 갖는 훨씬 얇은 구조를 가능하게 한다. 구리 두께를 변경할 수 없으므로, 표준 플렉스 기술을 위반하지 않고도 트랙을 더 넓게 만들어 고 종횡비 요건을 입증할 수 있다. 금속 폭 종횡비 목표가 ΔM=10이면, 14mil의 최소 트랙 폭이 필요하다. 한편 ΔS=5의 인접 금속 간격 종횡비를 달성하기 위해, 도 129에 주어진 숫자들을 사용하면 2.6×5=13mil의 트랙 폭이 필요하다. 이 ΔS=5 수치는 2.6×10=26mil의 트랙 폭을 사용하여 ΔS=10까지 확장될 수 있다. 따라서 14mil (355.6μ) 넓이 플렉스 트랙으로 플렉스 나선을 제작하는 것은 매우 쉽게 실현될 수 있는 본 발명의 이론적인 도출을 입증한다. 이루어진 모든 가정이 정확하다면, 상기 도출들을 실험적으로 검증하기 위해, 14mil 트랙을 갖는 플렉스 나선형 구조와 14mil보다 더 좁고 더 넓은 플렉스 나선형 트랙 폭을 구축한 다음 그들의 성능을 측정 값과 비교해야 한다. 플렉스 기술에 있어서 최소 트랙 폭 3mil (76.2μ)로부터 시작해서, 3, 6, 12, 13, 15 및 26mil의 트랙 폭으로 제작된 6 개의 서로 다른 플렉스 나선형 구조가 전체 범위의 시뮬레이션 구조를 시연할 것이다.
고려해야 할 중요한 문제는 PCB에 Flex 나선형 구조물을 접속하는 것이고, 측정을 위해 여러 가지 배열을 만들어야 한다. 한 가지 확실한 선택은 타입 52015-3TE AMP와 같은 Flex-to-PCB 커넥터를 사용하는 것이다. 이 3 핀 플랫 커넥터의 폭은 493 mil (12,522.2μ)이고 길이는 273mil (6,934.2μ)이다. 도 124에 도시된 것과 같은 접속 디멘션에서, Flex-to-PCB 커넥터 확장 영역은 500mil (12,700μ)보다 작지 않을 것이다. 따라서 플렉스 나선형 구조의 길이는 우수한 전기적 측정을 제공하기 위해 이 길이의 5배 내지 10배 정도이어야 하고, 이는 6.35내지 12.7cm의 길이를 제공한다! 예를 들어, dx=500mil (12,700μ 또는 12.7cm)의 플렉스 길이가 사용되면, 나선형 인덕터의 기하학적 길이가 커넥터 길이와 결합된 측정 회로/고정구와 연관된 트레이스 길이의 약 10배가 되고, 전기 측정은 외부 회로에 의해 도입된 기생에 의한 것이 아니라 나선형 인덕터에 의해 지배될 것이다.
도 128에 도시된 것처럼 아래에 배치된 PCB에 대한 접속이 이루어지기 때문에, 플렉스 나선형의 내부 디멘션 dIN은 커넥터 확장(extension) 영역에 있어서 플렉스 트레이스의 폭보다 작을 수 없다. 플렉스 리본의 양쪽 가장자리로부터 10mil 간격을 두면, 관리가능한 최소 내부 디멘션은 408mil (10,363.2μ)이 된다. 수동 권선과 취급의 편의를 위해, 도 127에 도시된 것과 같이 dIN = 500mil이 사용된다.
dIN = 500mil을 갖고 나선형 인덕터 지배적인 측정을 달성하려는 목표를 충족시키려고 시도하는 경우, 최소 턴의 수는 5보다 커야 한다. 5턴 플렉스 나선형 인덕터는 나선형 권선 길이가 9,500mil (위에서 설명한 접속에 필요한 확장(extension) 크기를 더함)일 것이다.
타입 52015-3TE AMP 커넥터와 같은 3 핀 커넥터를 사용하면, 동일한 Flex 레이아웃에서 동일한 턴 수에 대해 3가지 상이한 트레이스 폭을 내장할 수 있고 측정 설정에서 공간 절약의 이점을 얻을 수 있다. 도 125 및 도 126에 도시된 것과 같은 종방향으로 적층된 3-인덕터 플렉스 구조는 또한 결합 전기 측정이 이루어지게 할 수 있고 도 124에 도시된 단일 트레이스 나선형 인덕터 성능과 비교되게 할 수 있다.
도 126에 도시된 것과 같이 10mil 간격 및 에지로부터 10mil 여유(clearance)를 갖고 5, 10, 20 트레이스폭을 갖는 세 개의 트레이스가 있는 플렉스 나선은 도 128에 도시된 것처럼 PCB 위에 75mil (1,905μ, 1.905mm)의 플렉스 나선 높이를 제공한다. 결과적으로 종방향으로 적층된 세 개의 플렉스 인덕터의 전체 디멘션은 대략 높이가 1,905μ 또는 1.905mm인 540mil×540mil (13,716μ 또는 13.716mm)이 되고, 이는 관리가능한 취급 디멘션이다.
Flex-to-PCB 커넥터 확장 영역의 끝에는 플렉스 트레이스와 커넥터 사이의 우수한 접속을 보장하는 보강재(stiffner)가 있다. 플렉스 플러스 보강재의 두께가 충분히 플렉스 접속으로 하여금 아래에 놓인 PCB에 접속될 수 있게 하기 위해 PCB 컷아웃(cutout)은 적어도 500mil 이상 높고 넓어야 한다. B 접속을 위해 플렉스 나선의 바닥으로부터 PCB 두께만큼 떨어진 곳에 언더패스(underpass) 영역이 있으면 권선에 대한 용량성 결합 및 유도성 결합이 감소되고, 이는 또한 성능을 향상시킨다.
원하는 전압/전류/임피던스 변환 비를 위한 단일 수의 기계적 권선 프로세스에 의한 PCB 변압기 및 발룬 구조용 타입 1 플렉스 나선형 구조
많은 애플리케이션에서 PCB 상의 작은, 고성능 커스텀 변압기와 발룬이 필요하다. 도 130 내지 도 133은 제1 레이어 금속에 대해 제2 레이어 플렉스 금속의 길이와 폭을 조정함으로써 2 레이어 플렉스 기술을 사용하여 이러한 구조를 얼마나 간단하고 쉽게 만들 수 있는지를 보여준다. 전압 분할 비는 단순히 제1 및 제2 레이어 금속의 길이의 비이다. 알려진 바와 같이, 모든 종류의 변압기에서, 1차 권선과 2차 권선의 턴 비(turn ratio)는 1차 권선과 2차 권선의 전압 비를 결정한다. 변압기/발룬 구조물을 제조하는 선행 기술의 방법에서는, 절연된 권선의 수와 동일한 기계적 권선 프로세스를 거쳐야 하는데, 이는 어렵고 시간 소모적이다. 도 130 내지 도 133에 도시된 구조물의 제조에서는, 단 하나의 기계적 권선 단계가 존재한다. 절연된 각 인덕터에 대한 턴의 등가 수(n1, n2, n3, ...)는 그들의 길이 비(d1, d2, d3, ...)에 의해 자동으로 결정되어 이를 결정하고 단일 플렉스 구조로서 구축하기 매우 쉽다. 알 수 있듯이 길이가 충분히 크다면 2 레이어 플렉스 기술만으로 임의의 원하는 전압 변환 비로 임의의 수의 절연 권선을 만들 수 있다. 이 기술은 대형 고출력 변압기에도 확장될 수 있다.
그러한 권선 구조의 중앙 영역은 자기 코어를 가질 수 있는데, 이는 소형 변압기/발룬/인덕터 구조에 대해 동일한 영역에서 인덕터 값을 매우 쉽게 현저히 증가시키는 또 다른 방법이다.
타입 2 플렉스 구조: 접힌 플렉스 코일
두 번째 타입의 플렉스 기반 나선형 구조인 접힌 플렉스 코일은 타입 1 플렉스 인덕터와 유사한 디멘션의 멀티레이어 스택형 인덕터 구조를 시연한다. 비아-트레이스 전이 영역에서의 높은 비아 저항 및 전류 재배치가 성능 제한 및 PCB 영역의 주요 인자이기 때문에, 본 발명의 멀티레이어 플렉스 인덕터는 구불구불한 구조를 자체적으로 접음으로써 비아없이 구축될 수 있다. 이 방법으로 도 134에 도시된 것과 같이 구불구불한 패턴의 단일 레이어 플렉스 구조를 가질 수 있다. 플렉스 리본은 도 134에서 점선으로 표시된 것처럼 평행 축을 따라 교대로 부채형으로 접힌다. 부채형 접기는 필요한 만큼의 턴을 생성하기 위해 필요한 만큼 수행된다. 번갈아 가며 접는 작업의 횟수는 원하는 턴 수의 두 배이다. 이것은 단일 레이어 플렉스 기술을 사용하여 스택형 멀티레이어 인덕터를 제작하는 비용 효율 및 면적 효율이 높은 방법이다.
구불구불한 금속화 트랙 폭은 타입 1 플렉스 구조에서 사용된 것과 동일한, 3, 6, 12, 13, 15 또는 20mil일 수 있고, 동일한 내부 공간 dIN = 500mil을 따라 끌어져서 동일한 폭 및 간격을 갖는 권선의 수직 및 수평 배치 사이의 실험적 비교를 정당하게 한다. 이러한 구조들이 구축되고 테스트되었다. 타입 1 플렉스 나선형 구조와 호환되는 인덕터 형상을 만들기 위해, 플렉스 코일 구조는 허용되는 최소 곡률 반경(32 mil)의 두 배보다 큰 수인 l=500mil 및 f=100mil을 갖는다. 대안으로서, 금(Au)이 도전성 물질로서 사용될 수 있으며, 훨씬 더 작은 곡률 반경을 갖는 훨씬 얇은 구조가 가능하다.
플렉스 트랙 폭 13 mil 및 트랙 에지로부터 10mil 확장은 플렉스 리본 폭 546mil을 제공한다. 5턴 코일의 경우, 주기적 구조의 10개의 교대 접힘은 6,130mil의 길이를 제공하고, 이는 유형 1 플렉스 나선형 구조에서 계산된 플렉스 길이 9,500mil보다 적다. 따라서 5턴 코일의 총 두께는 약 40mil이다.
이 부채 모양 접기 기술은 도 136에서 PSYM으로 표시된 폴두 라인의 중심에 점대칭 특성을 갖는 임의의 나선형 기하 구조를 생성하는데 사용될 수 있고, 접힘 사이에 곡선 또는 직선이 아닌 다른 구조물을 포함한다. 공통의 바람직한 구조는 도 136에 도시된 바와 같이 정사각형 모양의 내부 영역을 따라 원과 팔각형이다. 이러한 반원형 코일 구조는 비아를 갖지 않는 FIVR 작업에서 보여진 진보된 패키징 기술에 의해 구축된 코일과 유사하며, 이는 전류 흐름을 교란시키지 않고 종래 기술의 코일과 연관된 더 나은 Q 및 더 낮은 직렬 저항을 제공한다. [3-5]
타입 1 및 타입 2 플렉스 인덕터의 제조 가능성과 성능을 비교하면, 타입 1 플렉스 나선형을 선택하는 것이 더 좋다. 타입 2 플렉스 구조의 가장 중요한 용도는 매우 유사한 두 가지 다른 금속 권선 구조의 공정한 실험 비교에 있었다. 스택형 수평 배치에 비해 권선을 구성하는 HARMS 프로세스에서와 같이 수직으로 배치된 고 종횡비 배열(이들은 동일한 인덕턴스 매트릭스를 제공하는 동일한 폭, 간격 및 동일한 종횡비를 가짐)의 훨씬 우수한 Q 성능은, AC 전류 밀도 분포에서 이루어진 가정이 유효하고 현저히 더 낮은 AC 저항으로 고주파수에서 훨씬 더 균일한 AC 전류 분포를 제공함을 보여준다. 직사각형 단면 와이어의 AC 전류 밀도 분포 및 그에 따른 AC 저항은 공간에서의 그 배향에 대해 독립적이어야 한다고 자연스럽게 생각할 수 있다. 이러한 가정은 공간에서 독립된 직선 와이어에 대해서는 완전히 사실이지만, 나선형 또는 코일 구조로 형성될 때는 사실이 아니다! 맥스웰(Maxwell)의 방정식, 암페어(Ampere)의 법칙 및 헬름홀츠(Helmholtz) 파동 방정식은 이 실용적이고 유용한 결론을 위해 작용한다고 말하는 것이 적절할 것이다!
HARMS(High Aspect Ratio Metallization) 인터포저 프로세스의 개발과 함께, 나선형 인덕터의 유효 인덕턴스를 높이기 위한 경로가 존재하고, 여기서 "견고한 결합 조건"이다. 특정 실시예에서, 프로세스에 따라 만들어진 4개의 인접한 권선이 더 견고히 결합되어, 나선형 인덕턴스를 증가시키고 그 결과 모든 주파수에서 나선형 인덕턴스의 Q를 증가시킨다. 이 구성은 타입 2 플렉스 구조 및 금속화에 대한 종횡비 파라미터 중 두 번째에 대응한다.
인터포저 프로세스는 상업적으로 이용 가능한 것보다 훨씬 더 두꺼운 금속 프로세스일 뿐만 아니라 고 종횡비 간격 규칙을 필요로 한다. 이는 알려진 "두꺼운 금속 프로세스"와 동일하지 않고, 오늘날 IC 가공에서 이용가능한 명백히 가장 두꺼운 금속은 2.8μ 폭과 2.8μ 간격을 갖는 4μ 두께이다. 또한, 본 발명을 뒷받침하는 계산에 의하면, 원하는 DC 저항 및 전자 이동 규칙을 충족시키기 위해, 금속의 폭은 표피 깊이의 정도이어야 하지만 대부분의 경우 50μ보다 두꺼워야 한다. 금속화 규칙이 금속 두께보다 큰 간격만 있으면 이러한 금속 폭/두께 디멘션을 제공할 수 있다면, 디바이스는 절대로 견고한 결합 조건을 달성할 수 없다.
본 발명은 특정 실시예들을 참조하여 설명되었다. 다른 실시예들은 당업자에게 명백할 것이다. 그러므로, 본 발명은 이러한 특정 실시예에 국한되지 않는다. 오히려 본 발명은 첨부된 청구범위에 의해 정의되어야 한다.

Claims (32)

  1. 소형 인덕터에 있어서,
    상기 인덕터의 최대 크기를 제한하는 반도체 기판; 및
    상기 반도체 기판에 형성되고, 턴들 사이에 간격을 갖는 다중 턴 권선으로서 나선형으로 형성된 금속 도전성 요소
    를 포함하고,
    상기 권선은 폭 디멘션보다 훨씬 큰 두께 디멘션으로서 정의되는 높은 종횡비로 구성되고, 상기 권선의 턴은 폭 디멘션에 필적하는 스케일로 근접하게 이격되어 다수의 턴에 걸쳐 높은 결합 계수로서 정의되는 견고한 결합 조건을 달성하는,
    인덕터.
  2. 제1항에 있어서,
    상기 권선은 적어도 10의 두께 대 폭 비율 및 적어도 5의 인접한 턴들 사이의 폭 대 간격 비율을 가짐으로써, 두번째의 가장 인접한 턴에서 적어도 0.5의 결합 계수로 견고한 결합 조건이 달성되는,
    인덕터.
  3. 제1항에 있어서,
    상기 반도체 기판은 인터포저 (interposer)이고,
    상기 권선의 단자들; 및
    외부 전기 접속을 제공하기 위해 상기 단자를 통해 상기 권선에 연결된 패드들
    를 더 포함하는, 인덕터.
  4. 제3항에 있어서,
    상기 전기 접속을 구축하기 위해 상기 패드들에 병치된 솔더 범프들을 더 포함하는 인덕터.
  5. 제4항에 있어서,
    상기 권선의 단자에, 상기 기판에서 평행하게 배치된 복수의 실리콘 컬럼들이 제공되고, 상기 패드들에 대한 전기적 저항을 감소시키고 전기 도전성을 향상시키기 위해 상기 실리콘 컬럼들은 충분히 밀접하게 이격되어 상기 패드들에 인접한 전기 도전성 어레이를 생성하는, 인덕터.
  6. 제5항에 있어서,
    상기 실리콘 컬럼들은 정사각형, 직사각형, 삼각형, 원형, 장타원형, 이들의 조합 및 조합들 간의 상호접속으로부터 선택된 단면을 갖는, 인덕터.
  7. 제4항에 있어서,
    패드들은 상기 반도체 기판 내에 규칙적인 직사각형 어레이로 형성되는, 인덕터.
  8. 제7항에 있어서,
    상기 패드들은 입력 패드 및 출력 패드를 포함하고, 상기 입력 패드는 상기 직사각형 어레이의 공통 행(row)에 상기 출력 패드와 정렬되는, 인덕터.
  9. 제1항에 있어서,
    상기 반도체 기판은 제1 면 및 제2 면을 포함하고, 상기 제1면은 절연 레이어에 의해 상기 제2면으로부터 분리되고, 반도체 회로가 상기 제1 면 위에 제공되고 상기 권선은 상기 제2 면 위에 제공되는, 인덕터.
  10. 제9항에 있어서,
    상기 금속 도전성 요소는 상기 반도체 회로가 형성된 후에 형성되고, 상기 금속 도전성 요소는 상기 제2면으로부터 상기 절연 레이어를 통해 상기 제1 면으로 연장되는 단자를 더 포함하는, 인덕터.
  11. 제1항에 있어서,
    상기 폭 디멘션은 표피 깊이와 동일한 차수의 크기가 되도록 선택되는, 인덕터.
  12. 제1항에 있어서,
    상기 권선은 상기 인덕터의 설계 주파수에서 1보다 큰 Q를 갖는 최내측 직선 세그먼트를 갖는, 인덕터.
  13. 인덕터에 있어서,
    플렉서블 유전체 시트 내에 또는 그 위에 도전성 요소로 형성된 권선을 포함하고,
    상기 플렉서블 시트 내의 또는 그 위의 상기 도전성 요소의 폭은 상기 플렉서블 시트 내의 또는 그 위의 상기 상기 도전성 요소의 깊이보다 실질적으로 크고,
    상기 권선은 상기 시트 내에 또는 그 위에 연속 대칭 패턴으로 형성되고, 그 다음에 상기 도전성 요소의 세그먼트들이 서로 인접하고 상기 시트에 의해 분리되도록 오버레이로 접혀 져서 다수의 턴에 걸쳐 높은 결합 계수로서 정의되는 견고한 결합 조건을 달성하며, 상기 인덕터는 외부 전기 접속을 위한 단자를 갖는,
    인덕터.
  14. 제13항에 있어서,
    상기 깊이는 표피 깊이와 동일한 차수의 크기가 되도록 선택되는, 인덕터.
  15. 제13항에 있어서,
    상기 권선은 상기 인덕터의 설계 주파수에서 1보다 큰 Q를 갖는 최내측 직선 세그먼트를 갖는, 인덕터.
  16. 인덕터에 있어서,
    플렉셔블 유전체 리본 내에 또는 그 위에 도전성 요소로 형성된 권선
    을 포함하고,
    상기 리본 내의 또는 그 위의 상기 도전성 요소의 폭은 상기 플렉서블 리본 내의 또는 그 위의 상기 도전성 요소의 깊이보다 실질적으로 크고,
    상기 도전성 요소가 서로 인접하고 상기 리본에 의해 이격된 턴들을 정의하도록 상기 권선은 중심 축을 중심으로 상기 플렉서블 리본의 코일 내에 배치되어 다수의 턴에 걸쳐 높은 결합 계수로 정의된 견고한 결합 조건을 달성하며,
    상기 인덕터는 외부 전기 접속용 단자들을 갖는,
    인덕터.
  17. 제16항에 있어서,
    상기 깊이는 표피 깊이와 동일한 차수의 크기로 선택되는, 인덕터.
  18. 제16항에 있어서,
    상기 권선은 상기 인덕터의 설계 주파수에서 1보다 큰 Q를 갖는 최내측 직선 세그먼트를 갖는, 인덕터.
  19. 반도체 칩 내에 소형 전자 컴포넌트를 제조하는 방법에 있어서,
    반도체 기판을 제공하는 단계;
    권선 폭 w보다 적은 폭의 나선형 리지가 남도록 충분한 폭을 갖고 권선 간격 s 가 나선형 표면 패턴으로 설계 길이의 연속적인 리지를 생성하도록 충분한 간격을 갖는 연속적인 채널을 나선형 패턴으로 상기 반도체 기판에 에칭하는 단계 - 상기 리지의 높이는 권선 두께 t를 설정하기에 충분함 -;
    반도체-금속 접착제로서 상기 리지의 표면에 결합 물질을 도포하는 단계;
    상기 나선형 리지 상에 금속 도체를 도금하는 단계 - 상기 도금하는 단계의 빌드업 깊이는 상기 나선형 리지의 도금된 대향하는 벽들 사이의 간격 s에 의해 결정되어, 상기 나선형 리지의 리지 폭과 상기 리지의 양측 상의 도금의 결합된 두께의 합이 권선 폭 w에 대응함 -; 및
    상기 채널의 바닥을 선택적으로 에칭함으로써, 리지 길이를 따라 상기 리지의 반대편 도금된 벽들 사이의 갭과 절연성 채널 바닥을 형성하고, 다중 턴 인덕터를 형성하기 위해 상기 권선 사이에 간격 s만큼 이격된 두께 t 및 폭 w의 권선을 구축하는 단계
    를 포함하되,
    상기 권선은 폭 w보다 훨씬 큰 두께 t로 정의되는 높은 종횡비를 갖도록 구성되고, 상기 권선의 턴들은 상기 폭 w에 필적하는 스케일로 간격 s만큼 가깝게 이격되어 다중 턴에 걸친 높은 결합 계수로서 정의된 견고한 결합 조건을 달성하는,
    소형 전자 컴포넌트 제조 방법.
  20. 제19항에 있어서,
    상기 선택적 에칭 프로세스는 방향성 에칭을 포함하는 소형 전자 컴포넌트 제조 방법.
  21. 제20항에 있어서,
    상기 방향성 에칭은 딥 반응성 이온 에칭을 포함하는 소형 전자 컴포넌트 제조 방법.
  22. 제19항에 있어서,
    상기 권선을 형성하는 상기 나선형 패턴은 직선 세그먼트들을 포함하는, 소형 전자 컴포넌트 제조 방법.
  23. 제22항에 있어서,
    상기 권선은 상기 인덕터의 설계 주파수에서 1보다 큰 Q를 갖는 최내측 직선 세그먼트를 갖는, 소형 전자 컴포넌트 제조 방법.
  24. 제19항에 있어서,
    상기 폭은 표피 깊이와 동일한 차수의 크기로 선택되는, 소형 전자 컴포넌트 제조 방법.
  25. 제19항에 있어서,
    상기 반도체 기판을 제공하는 단계는 반도체 회로를 제공하는 단계를 포함하고,
    상기 반도체 기판은 제1 면 및 제2 면을 갖고, 상기 제1면은 절연 레이어에 의해 상기 제2 면으로부터 분리되고,
    상기 반도체 회로는 상기 제1 면 위에 제공되고 상기 권선은 상기 제2 면 위에 제공되는,
    소형 전자 컴포넌트 제조 방법.
  26. 소형 전송선에 있어서,
    상기 전송선의 최대 크기를 제한하는 반도체 기판; 및
    상기 반도체 기판 내에 형성되고, 그 사이에 간격을 두고 배치된 복수의 금속 도전성 레그들
    을 포함하고,
    상기 레그는 폭 디멘션보다 훨씬 큰 두께 디멘션으로 정의되는 높은 종횡비를 갖도록 구성되고, 레그들은 폭 디멘션에 필적하는 스케일로 가깝게 이격되어 다수의 레그들에 걸친 높은 결합 계수로서 정의되는 견고한 결합 조건을 달성하는,
    전송선.
  27. 제26항에 있어서,
    상기 레그는 적어도 10의 두께 대 폭 비율 및 적어도 5의 인접한 레그들 사이의 폭 대 간격 비율을 갖고, 이로써 두 번째 가장 인접한 레그에서 적어도 0.5의 결합 계수로 상기 견고한 결합 조건이 달성되는, 전송선.
  28. 제26항에 있어서,
    상기 반도체 기판은 인터포저이고, 상기 레그들의 단자들 및 외부 전기 접속을 제공하기 위해 상기 단자들을 통해 상기 레그들에 연결된 패드들을 더 포함하는, 전송선.
  29. 커패시터에 있어서,
    상기 커패시터의 최대 크기를 제한하는 반도체 기판;
    상기 반도체 기판 내에 형성된 제1 금속 도전성 요소 - 상기 제1 금속 도전성 요소는 복수의 제1 핑거들로서 형성되고 상기 복수의 제1 핑거들은 그들 사이에 간격을 가지고 제1 전극에 연결되고, 상기 제1 금속 도전성 요소는 폭 디멘션보다 훨씬 더 큰 두께 디멘션으로서 정의되는 높은 종횡비를 갖도록 구성되며, 상기 제1 핑거들은 다수의 핑거들에 걸친 높은 결합 계수로서 정의된 견고한 결합 조건을 성취하기 위해 상기 폭 디멘션에 필적하는 스케일로 근접하게 이격됨 -;
    상기 반도체 기판 내에 형성된 제2 금속 도전성 요소 - 상기 제2 금속 도전성 요소는 복수의 제2 핑거들로서 형성되고 상기 복수의 제2 핑거들은 그들 사이에 간격을 가지고 제2 전극에 연결되고, 상기 제2 금속 도전성 요소는 상기 견고한 결합 조건을 성취하기 위해 높은 종횡비를 갖도록 구성되며, 상기 제1 핑거들과 상기 제2 핑거들은 서로 맞물림 -; 및
    상기 제1 핑거들과 상기 제2 핑거들 사이에 배치된 유전체 물질
    을 포함하는 커패시터.
  30. 제29항에 있어서,
    상기 유전체 물질은 PLZT인, 커패시터.
  31. 제30항에 있어서,
    상기 제1 핑거들은 적어도 10의 두께 대 폭 비율 및 적어도 5의 인접한 제2 핑거들 사이의 폭 대 공간 비율을 가짐으로써, 가장 인접한 제1 핑거에서 적어도 0.5의 결합 계수로 상기 견고한 결합 조건이 달성되는, 커패시터.
  32. 제30항에 있어서,
    상기 반도체 기판은 인터포저이고, 상기 제1 전극 및 제2 전극의 단자들 및 외부 전기 접속을 제공하기 위해 상기 단자를 통해 상기 전극들에 연결된 패드들을 더 포함하는 커패시터.
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