KR20100059193A - 반도체 소자의 인덕터 및 그 제조 방법 - Google Patents
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Abstract
기존의 인덕터는 한정된 면적을 갖는 반도체 소자에는 한계가 있으며, 각각의 도선들은 인접한 상하부의 도선들과 전류 흐름이 반대 방향이 되므로 전류 흐름에 의해서 발생되는 마그네틱 필드(magnetic field)가 서로 상쇄되어 인덕턴스 값이 작아지는 단점이 있다. 이에 본 발명은, 반도체 소자의 인덕터 제조를 위한 금속패턴을 다층 구조로 형성하고, 다층 구조의 하부 금속패턴과 상부 금속패턴을 비아(via)로 연결하여 한정된 면적 내에서 큰 인덕턴스를 확보할 수 있는 반도체 소자의 인덕터 구조를 제안하고자 한다. 본 발명에 의하면, 반도체 소자의 인덕터를 다층구조로 형성하여 도선의 총 길이를 늘여 큰 인덕턴스를 확보하고, 층간 도선의 전류 방향을 동일하게 하여 상호 인덕턴스 값이 커지게 함으로써, 반도체 소자의 한정된 면적 내에서 인덕터의 인덕턴스 값을 충분히 확보할 수 있다.
인덕터, 비아(via), 층간 절연막
Description
본 발명은 반도체 소자의 인덕터에 관한 것으로, 특히 수동소자인 인덕터의 인덕턴스(inductance)를 높이는데 적합한 반도체 소자의 인덕터 및 그 제조 방법에 관한 것이다.
반도체 소자를 구성하는 회로는 크게 능동소자(active component)에 해당하는 트랜지스터(transistor)가 있고, 수동소자(passive component)에 해당하는 저항(resistor), 인덕터(inductor) 및 캐패시터(capacitor)가 있다.
여기서, 인덕터는 저항 및 콘덴서와 더불어 중요한 수동소자 중의 하나이며, 전기에너지와 자기에너지를 서로 교환해 줄 수 있기 때문에 변압기, 자기 디스크의 읽기/쓰기용 헤드, 스피커/마이크 등에 널리 사용되고 있다.
이러한 인덕터는 페라이트 코어(ferrite core)를 기본으로 하며, 그 본체에 금속으로 이루어진 코일을 권선하여 인덕턴스(inductance)를 형성하는 소자로서, 코어에 감긴 도선에 전류를 흐르게 하여 전자기를 발생하는 소자로 널리 사용하고 있다.
또한 인덕터는, 주파수에 비례하여 임피던스(impedance)가 높아지는 특성을 이용하여 해당 주파수 대역에 있는 잡음(noise)을 제거하거나, 캐패시터(capacitor)와 함께 공진회로를 구성하여 특정 주파수 대역의 신호를 증폭하는 것으로, 저항 및 캐패시터와 함께 전기/전자 회로의 중요한 구성 요소를 이루는 수동소자이다.
최근, 개인용 휴대 통신의 발전으로 인해 RF 아날로그 IC(Radio Frequency analog Integrated Circuit)의 개발이 필요함에 따라 수동소자인 인덕터의 집적화가 요구되고 있다. 인덕터의 집적화는 MLM(Multi Level Metal) 부분의 금속층을 패터닝하여 코일을 형성하는 방법으로 진행되고 있다.
도 1은 종래 기술의 인덕터 레이아웃(layout)을 예시한 도면이다.
일반적인 인덕터 레이아웃은, 절연층 상에 금속을 형성한 후 해당 금속을 패터닝하여 금속패턴(10)을 형성하되, 인덕턴스를 증가시키기 위해 금속 패터닝시 절연층의 식각 구조를 따라 코일(coil) 형태로 형성된다.
도 1에 예시한 바와 같이, 반도체 소자의 인덕터(inductor)는 그 인덕턴스(inductance)를 증가시키려면 인덕터의 길이를 늘려야 한다.
그러나 도 1과 같은 구조의 인덕터는 한정된 면적을 갖는 반도체 소자에는 한계가 있다. 또한 각각의 도선들은 인접한 상하부의 도선들과 전류 흐름이 반대 방향이 되므로 전류 흐름에 의해서 발생되는 마그네틱 필드(magnetic field)가 서로 상쇄되어 인덕턴스 값이 작아지는 단점이 있다.
이에 본 발명은, 반도체 소자의 인덕터 제조를 위한 금속패턴을 다층 구조로 형성하고, 다층 구조의 하부 금속패턴과 상부 금속패턴을 비아(via)로 연결하여 한정된 면적 내에서 큰 인덕턴스를 확보할 수 있는 반도체 소자의 인덕터 구조를 제안하고자 한다.
또한 본 발명은, 다층 구조의 금속패턴에서, 하부 금속패턴과 상부 금속패턴의 레이아웃을 동일하게 하고 층간 도선의 전류 방향을 동일하게 하여 상호(mutual) 인덕턴스 값을 크게 하되, 금속 패터닝시 절연층의 홈(groove) 식각 구조를 따라 코일(coil) 형태로 형성하여 좁은 면적 내에서 도선의 총 길이를 늘여 높은 인덕턴스를 확보할 수 있는 반도체 소자의 인덕터 제조 기술을 제안하고자 한다.
본 발명의 과제를 해결하기 위한 일 관점에 따르면, 반도체 기판 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막을 식각하는 과정과, 상기 식각된 제 1 층간 절연막의 상부에 기설정 패턴 폭을 갖는 제 1 금속패턴을 형성하는 과정과, 상기 제 1 금속패턴의 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 층간 절연막을 1차 식각하는 과정과, 상기 1차 식각된 제 2 층간 절연막을 2차 식각 하여 비아를 형성하는 과정과, 상기 1차 및 2차 식각된 제 2 층간 절연막의 상부에 상기 기설정 패턴 폭을 갖는 제 2 금속패턴을 형성하여 상기 제 1 금속패턴과 제 2 금속패턴을 상기 비아를 통해 상호 연결하는 과정을 포함하는 반도체 소자의 인덕터 제조 방법을 제공한다.
본 발명의 과제를 해결하기 위한 다른 관점에 따르면, 반도체 기판 상부에 형성되는 제 1 금속패턴과, 상기 제 1 금속패턴과 패턴 폭이 대응되도록 상기 제 1 금속패턴의 상부에 형성되며, 상기 제 1 금속패턴과 비아를 통해 연결되는 제 2 금속패턴을 포함하는 반도체 소자의 인덕터를 제공한다.
본 발명에 의하면, 반도체 소자의 인덕터를 다층구조로 형성하여 도선의 총 길이를 늘여 큰 인덕턴스를 확보하고, 층간 도선의 전류 방향을 동일하게 하여 상호 인덕턴스 값이 커지게 함으로써, 반도체 소자의 한정된 면적 내에서 인덕터의 인덕턴스 값을 충분히 확보할 수 있다.
본 발명은, 반도체 소자의 한정된 면적 내에서 높은 인덕턴스를 확보하기 위해 인덕터 제조를 위한 금속패턴을 다층 구조로 형성하는 것을 특징으로 한다.
또한 본 발명은, 절연층 상에 금속을 형성한 후 해당 금속을 패터닝하여 금속패턴을 다층 구조로 형성하되, 금속 패터닝시 절연층의 홈(groove) 식각 구조를 따라 코일(coil) 형태로 형성하여 좁은 면적 내에서 도선의 총 길이를 늘여 높은 인덕턴스를 확보하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세하게 설명한다.
도 2a 및 도 2b는 본 발명의 일 관점에 따른 반도체 소자의 인덕터 레이아웃(inductor layout)을 예시한 평면도이다.
먼저, 도 2a는 본 발명에 따른 반도체 소자의 인덕터 레이아웃에서 상부 금속패턴(200)을, 도 2b는 하부 금속패턴(202)을 각각 나타낸다. 도 2a 및 도 2b의 상부 금속패턴(200) 및 하부 금속패턴(202)은 마스크(도시 생략됨)에 의해 식각 처리된 결과이다.
도 2a 및 도 2b에서 알 수 있듯이, 하부 금속패턴(202)의 일 단에는 비아 연결부(22)가 형성되도록 패터닝되며, 상부 금속패턴(200)의 일 단에는 비아(20)가 형성되도록 각각 패터닝된다. 상부 금속패턴(200)은 하부 금속패턴(202) 상부에 층간 절연막(도시 생략됨)을 사이에 두고 패터닝된다.
이로써, 하부 금속패턴(202)과 상부 금속패턴(200)은 비아(20)를 통해 상호 연결된 다층 구조로 형성될 수 있는데, 이러한 다층 구조의 인덕터 레이아웃은 기존의 금속패턴을 갖는 인덕터 레이아웃에 비해 인덕터의 길이를 늘일 수 있는 바, 종래와 동일한 반도체 소자 영역에서 인던턴스를 크게 유지할 수 있다.
또한, 이러한 다층 구조의 인덕터 레이아웃은 하부 금속패턴(202)과 상부 금속패턴(200)이 동일한 방향의 층간 전류 흐름을 가지는 바, 상호 인덕턴스를 크게 유지할 수 있다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 인덕터 제조 과정을 설명하는 공정 단면도이다.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판(도시 생략됨) 상부에 제 1 층간 절연막(100)을 형성한 후, 도 3b와 같이 마스크(도시 생략됨)를 이용하여 제 1 층간 절연막(100)을 식각한다. 도 3b에서 도면부호 100'는 마스크에 의해 식각 처리된 제 1 층간 절연막의 결과물을 나타낸다.
도 3c에서는, 식각 처리된 제 1 층간 절연막(100') 상부에 금속재료를 도포한 후 패터닝을 실시하여 하부 금속패턴(102)을 형성한다. 이때, 하부 금속패턴(102)은 제 1 층간 절연막(100')의 식각 홈을 따라 도포 및 패터닝되는 것을 특징으로 한다.
이후, 도 3d에서는, 도 3c의 하부 금속패턴(102)을 2차 패터닝하여 비아 연결부를 형성한다. 비아 연결부는 전술한 도 2a 및 도 2b에 도시한 바와 같이, 도 2a의 상부 금속패턴(200)의 비아(20)를 통해 상부 금속패턴(200)과 하부 금속패턴(202)을 서로 연결시키기 위한 것이다.
이러한 비아 연결부(22)를 형성한 후, 그 상부에 제 2 층간 절연막(104)을 형성한다.
이후, 도 3e에서는, 도 3b에서 사용된 마스크를 이용하여 제 2 층간 절연 막(104)을 식각한다. 도 3e에서 도면부호 104'는 마스크에 의해 식각 처리된 제 2 층간 절연막의 결과물을 나타낸다. 즉, 제 1 층간 절연막(100)과 제 2 층간 절연막(104)을 식각 처리함에 있어, 동일한 마스크를 사용하기 때문에, 결과적으로 식각 처리되는 제 1 층간 절연막(100')과 제 2 층간 절연막(104')은 동일한 폭의 식각 홈을 지니게 된다.
그리고, 이와 같이 제 2 층간 절연막(104)에 대해 식각 처리한 후, 식각 처리된 제 2 층간 절연막(104')을 2차 식각하여 비아(106)를 형성한다. 이때의 비아(106)는, 하부 금속패턴(102')의 표면까지 식각을 진행하여 형성하는데, 그 이유는 후속되는 상부 금속패턴을 비아(106)를 통해 하부 금속패턴(102')과 연결하기 위함이다.
최종적으로, 도 3f에서는, 식각 처리된 제 2 층간 절연막(104') 상부에 금속재료를 도포한 후 패터닝을 실시하여 상부 금속패턴(108)을 형성한다. 도 3f에서 알 수 있듯이, 상부 금속패턴(108)과 하부 금속패턴(102')은 비아(106)를 통해 상호 연결되어 결과적으로 인덕터의 길이가 늘어나게 된다.
이상 설명한 바와 같이, 본 발명은 반도체 소자의 인덕터 제조를 위한 금속패턴을 다층 구조로 형성하고, 다층 구조의 각각의 금속패턴을 비아를 통해 연결시킴으로써, 반도체 소자의 한정된 면적 내에서 인덕턴스를 충분히 확보할 수 있도록 구현한 것이다.
앞서 언급한 실시예는 본 발명을 한정하는 것이 아니라 예증하는 것이며, 이 분야의 당업자라면 첨부한 청구항에 의해 정의된 본 발명의 범위로부터 벗어나는 일 없이, 많은 다른 실시예를 설계할 수 있음을 유념해야 한다. 청구항에서는, 괄호 안에 있는 어떤 참조 기호도 본 발명을 한정하도록 해석되지 않아야 한다. "포함하는", "포함한다" 등의 표현은, 전체적으로 모든 청구항 또는 명세서에 열거된 것을 제외한 구성 요소 또는 단계의 존재를 배제하지 않는다. 구성 요소의 단수의 참조부는 그러한 구성 요소의 복수의 참조부를 배제하지 않으며, 그 반대도 마찬가지이다. 본 발명은, 몇몇 별개의 구성 요소를 포함하는 하드웨어 수단 및 적절히 프로그램된 컴퓨터 수단에 의해 실시될 수 있다. 몇몇 수단을 열거하는 청구항에서, 이들 수단의 몇몇은 하드웨어의 같은 항목에 의해 구현될 수 있다. 서로 다른 종속항에 확실한 수단이 기술되었다고 하는 단순한 사실은, 이러한 수단의 조합이 사용될 수 없다는 것을 나타내지 않는다.
도 1은 종래의 반도체 소자의 인덕터 레이아웃 예시도,
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 인덕터 레이아웃 예시도,
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 인덕터 제조 방법을 예시한 공정 단면도.
Claims (5)
- 반도체 기판 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막을 식각하는 과정과,상기 식각된 제 1 층간 절연막의 상부에 기설정 패턴 폭을 갖는 제 1 금속패턴을 형성하는 과정과,상기 제 1 금속패턴의 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 층간 절연막을 1차 식각하는 과정과,상기 1차 식각된 제 2 층간 절연막을 2차 식각하여 비아를 형성하는 과정과,상기 1차 및 2차 식각된 제 2 층간 절연막의 상부에 상기 기설정 패턴 폭을 갖는 제 2 금속패턴을 형성하여 상기 제 1 금속패턴과 제 2 금속패턴을 상기 비아를 통해 상호 연결하는 과정을 포함하는 반도체 소자의 인덕터 제조 방법.
- 제 1 항에 있어서,상기 기설정 패턴 폭은, 상기 식각된 제 1 층간 절연막의 식각 홈을 따라 상기 제 1 금속패턴이 패터닝됨으로써 결정되는 반도체 소자의 인덕터 제조 방법.
- 제 1 항에 있어서,상기 기설정 패턴 폭은, 상기 1차 식각된 제 2 층간 절연막의 식각 홈을 따라 상기 제 2 금속패턴이 패터닝됨으로써 결정되는 반도체 소자의 인덕터 제조 방법.
- 반도체 기판 상부에 형성되는 제 1 금속패턴과,상기 제 1 금속패턴과 패턴 폭이 대응되도록 상기 제 1 금속패턴의 상부에 형성되며, 상기 제 1 금속패턴과 비아를 통해 연결되는 제 2 금속패턴을 포함하는 반도체 소자의 인덕터.
- 제 4 항에 있어서,상기 제 2 금속패턴은, 상기 제 1 금속패턴과 패턴 폭이 대응되는 패턴 폭을 갖는 반도체 소자의 인덕터.
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Cited By (2)
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|---|---|---|---|---|
| CN103761895A (zh) * | 2014-01-09 | 2014-04-30 | 广西电网公司电力科学研究院 | 一种电流互感器仿真考试系统及工作方法 |
| CN103777167A (zh) * | 2014-01-09 | 2014-05-07 | 广西电网公司电力科学研究院 | 一种电压互感器仿真考试系统及工作方法 |
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2008
- 2008-11-26 KR KR1020080117877A patent/KR20100059193A/ko not_active Application Discontinuation
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| CN103761895A (zh) * | 2014-01-09 | 2014-04-30 | 广西电网公司电力科学研究院 | 一种电流互感器仿真考试系统及工作方法 |
| CN103777167A (zh) * | 2014-01-09 | 2014-05-07 | 广西电网公司电力科学研究院 | 一种电压互感器仿真考试系统及工作方法 |
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