JP2023001916A - 改善されたブレークダウン電圧を有する高電圧装置 - Google Patents

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Abstract

【課題】改善されたブレークダウン電圧を有する高電圧装置を提供する。【解決手段】半導体本体の表面側に形成される高電圧半導体装置（ＨＶＳＤ）を含み、更に、半導体本体の表面側に対向する裏面側に位置する電極を含む集積回路（ＩＣ）装置である。ＨＶＳＤは、例えば、トランジスタ、又は他の適切なタイプの半導体装置であってよい。電極は、ＨＶＳＤの直下に位置する１つ又は複数のスリットを有する。１つ又は複数のスリットは、電極がＨＶＳＤのブレークダウン電圧を改善する有効性を向上させる。【選択図】図１Ａ

Description

無し
現代の集積チップは、半導体基板（例えば、シリコン）に形成された数百万又は数十億の半導体装置を含む。集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＩＣ）装置（チップ）は、ＩＣの適用に応じて、多くの異なるタイプのトランジスタ装置を使用することができる。近年、携帯電話及びＲＦ（無線周波数）装置の市場が絶えずに成長し、高電圧トランジスタ装置の使用が顕著に増加する。例としては、高電圧トランジスタ装置は、通常、高いブレークダウン電圧（例えば、約５０Ｖを超える）及び高周波数を処理できるため、ＲＦ送信/受信チェーンの電力増幅器に用いられる。
幾つかの実施例において、集積回路装置は、表面側及び裏面側を含む半導体本体と、表面側に形成される高電圧半導体装置（ＨＶＳＤ）と、裏面側に位置する導電層及び絶縁層と、を含み、絶縁層は、導電層と半導体本体との間に位置し、導電層は、高電圧半導体装置の直下の電極を形成し、電極は、高電圧半導体装置の直下のスリットを有する。
幾つかの実施例において、集積回路装置は、半導体本体と、半導体本体の中に形成される複数の高電圧装置と、半導体本体の下方に位置する絶縁層と、絶縁層の下方の層に位置する１つ又は複数の電極と、を含み、複数の高電圧装置のそれぞれは、半導体本体の下方に占有領域を有し、１つ又は複数の電極は、占有領域のぞれぞれにおいて重複するパターンを形成し、パターンは、占有領域のそれぞれにおいてスリットを有する。
幾つかの実施例において、集積回路装置の形成方法は、半導体本体の表面側に高電圧半導体装置を形成するステップと、半導体本体の裏面側に導電層及び絶縁層を形成するステップと、高電圧半導体装置の直下の電極及び電極内の開口を画定するように、導電層をエッチングするステップと、を備え、絶縁層は、導電層と半導体本体との間に位置し、開口は、高電圧半導体装置の直下に位置する。
本開示の態様は、添付図面と共に検討・解読する時に、以下の詳細な説明内容により最適に理解される。なお、業界の標準仕様によれば、種々の特徴が比例どおりには描かれていない。実際には、種々の特徴の寸法は、明確に説明するために、任意に増減することができる。
本開示の幾つかの態様による高電圧半導体装置を含む集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＩＣ）装置を示す断面側視図である。 本開示の幾つかの実施例による図１ＡのＩＣ装置内の高電圧半導体装置及び一部の周囲構造を示す平面図である。 本開示の幾つかの実施例によるスリットを有する裏面側電極を示す平面図である。 図１Ｂ及び図１Ｃの素子を１つの重畳平面図に組み合わせて、図１ＡのＩＣ装置を表わす。 図１ＡのＩＣ装置に用いられる高電圧半導体装置の代替レイアウトを示す平面図である。 本開示の各態様による集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＩＣ）装置を示す断面側視図である。 一連の断面図において本開示による図１ＡのＩＣ装置等のＩＣ装置を形成する方法を示す。 一連の断面図において本開示の他の態様による図１０～図２２の方法の変化を示す。 一連の断面図において本開示の他の態様による図１０～図２２の方法の変化を示す。 本開示によるＩＣ装置を形成する幾つかのプロセスを示すフローチャートを提供する。
以下の開示内容は、本開示の異なる特徴を実施するための多くの異なる実施例又は実例を提供する。以下、本開示を簡単化にするために、素子及び配置の特定の実例について説明する。もちろん、これらは、単に例であり、本開示を限定することを意味しない。例としては、以下の説明において、第１の特徴が第２の特徴の上方又はその上に形成されることは、第１の特徴と第２の特徴が直接接触するようにした実施例を含んでもよく、追加特徴が第１の特徴と第２の特徴との間に形成されて第１の特徴と第２の特徴が直接接触しないようにした実施例を含んでもよい。また、本開示は、様々な実施例において数字及び／又は英字を繰り返して参照することができる。この繰り返しは簡単及び明確にする目的のためであり、且つそれ自体が述べられた様々な実施例及び／又は構成の間の関係を示さない。
また、説明を容易にするために、本明細書において空間相対用語、例えば、［～の下方にある］、［～の下にある］、［下部］、［～の上にある］、［上部］、及びこれらに類似したものによって、各図に示された１つの素子又は特徴と他の（複数の）素子又は特徴との関係を説明することができる。空間相対用語は、各図に描かれた向き以外、装置の使用時又は操作時の異なる向きを包含することを意図する。デバイスは、他の向き（９０度回転又は他の向き）であってもよく、且つ本明細書において使用される空間相対記述子について同様に解釈されることができる。
集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＩＣ）装置は、高電圧トランジスタ等の高電圧半導体装置（ｈｉｇｈ ｖｏｌｔａｇｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ；ＨＶＳＤ）を含んでもよい。ＨＶＳＤは、約２０ボルト（Ｖ）よりも大きなブレークダウン電圧を有してもよく、例としては、ブレークダウン電圧が５０Ｖ～１１３Ｖ程度の範囲内にある。シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ；ＳＯＩ）基板上にＨＶＳＤを施すと、ラッチアップ（ｌａｔｃｈ－ｕｐ）の低減、パッケージ密度の向上、及びリーク電流の低減により、性能を改善することができる。更なる改善は、基板の裏面側に電極を使用して表面電界低減（ｒｅｄｕｃｅｄｓｕｒｆａｃｅ ｆｉｅｌｄ；ＲＥＳＵＲＦ）の概念を実施することによって実現でき、絶縁層は、電極とＨＶＳＤを形成する半導体本体とを分離する。電極は、接地し、又は適切なバイアス電圧に保持されてもよく、且つ関連するＨＶＳＤのブレークダウン電圧を改善することができる。この改善は、ブレークダウン電圧の絶対値の増加を含んでもよい。
本開示の幾つかの態様によれば、ＨＶＳＤの直下の裏面側電極は、ＨＶＳＤの直下の１つ又は複数のスリットを有する。１つ又は複数のスリットは、裏面側電極がＨＶＳＤのブレークダウン電圧を改善する有効性を向上させる。裏面側電極における最も効果的なスリットの位置及び数は、ＨＶＳＤのサイズ及びドーピング度によって変化してもよい。
幾つかの実施例において、１つ又は複数のスリットは、裏面側電極において切断される。従って、幾つかの実施例において、裏面側電極の第１部分はスリットの一方側に位置するが、電極の第２部分はスリットの他方側に位置する。幾つかの実施例において、第１部分と第２部分は、組み合わせられる。幾つかの実施例において、裏面側電極は、スリットを完全に取り囲む。スリットの幅は、ＨＶＳＤの半分未満であってもよい。幾つかの実施例において、裏面側電極の固体部分は、ＨＶＳＤの直下の殆どの領域を覆う。
ＨＶＳＤは、任意のタイプの金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ；ＢＪＴ）、ＰＮダイオード、その他の高電圧半導体装置、これらの組み合わせ、又は類似するものであってもよい。幾つかの実施例において、ＨＶＳＤは、ディープトレンチアイソレーション（ｄｅｅｐｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＤＴＩ）構造によって完全に取り囲まれる。幾つかの実施例において、ＤＴＩ構造は、その中にＨＶＳＤが形成された半導体本体の表面側から裏面側まで延在する。幾つかの実施例において、ＨＶＳＤは、単一のＤＴＩ構造によって取り囲まれた半導体装置構造のセットとして識別されてもよい。
幾つかの実施例において、スリットは、ＨＶＳＤのウェル領域、ソース領域、ドレイン領域、ゲート電極、又は類似するものの構造の形状に対応する形状を有する。裏面側電極は、ウェル領域、ソース領域、ドレイン領域、ゲート電極、又は類似するものの構造の直下に設けられてもよく、その形状はこれら構造の形状に対応する。これらの実施例の幾つかにおいて、ソース領域又はドレイン領域は、環状であり、そのスリットも環状である。幾つかの実施例において、ＨＶＳＤは、ソース－ドレイン方向を横切る方向に伸びるソース領域及びドレイン領域を有する。これらの実施例の幾つかにおいて、１つ又は複数のスリットは、横方向にも伸びる。これらの実施例の幾つかにおいて、１つ又は複数のスリットは、ソース領域及びドレイン領域の横方向の範囲よりも大きい横方向の範囲を有してもよい。なお、横方向の範囲は、例えば、横方向のサイズに対応してもよい。裏面側電極は、スリット（複数）の横方向の範囲よりも大きな横方向の範囲を有してもよく、これにより、スリット（複数）の幅方向の末端の一方又は両方に延在する。このような構造的特性を有するスリットは、ＨＶＳＤにおける電界の均一性を改善させることができる。
幾つかの実施例において、ＩＣ装置は複数のＨＶＳＤを有し、そのサイズ及びドーピング度が等しく、且つそれに対応する裏面側電極は複数のＨＶＳＤのそれぞれに対して重複するパターンを有する。このパターンにより、裏面側電極のそれぞれが、ＨＶＳＤに対応する占有領域の全部ではなく、一部にわたって延在する。裏面側電極のそれぞれにおける１つ又は複数のスリットに基づいて不完全な被覆を説明することができる。幾つかの実施例において、スリットは、ＨＶＳＤのドレイン領域の直下にある。幾つかの実施例において、スリットは、ＨＶＳＤのドレイン領域を含むＰＮ接合面の直下にある。幾つかの実施例において、スリットは、ＨＶＳＤのソース領域の直下にある。幾つかの実施例において、スリットは、ＨＶＳＤのソース領域を含むＰＮ接合面の直下にある。幾つかの実施例において、スリットは、基板の表面側におけるＨＶＳＤのゲート電極の直下にある。幾つかの実施例において、スリットは、ＨＶＳＤのチャンネルの直下にある。幾つかの実施例において、スリットは、ＨＶＳＤのｎ型ウェルの直下にある。幾つかの実施例において、スリットは、ＨＶＳＤのｐ型ウェルの直下にある。これらの実施例の幾つかにおいて、ＨＶＳＤは、トランジスタである。スリットの数及び位置は、特定のタイプ、サイズ、及びドーピング度のＨＶＳＤのＨＶＳＤ構造に基づいて決定することができる。
幾つかの実施例において、ＨＶＳＤは、ディープトレンチアイソレーション（ｄｅｅｐｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＤＴＩ）構造によって完全に取り囲まれており、この構造は、その中にＨＶＳＤが形成された半導体本体の全厚を貫通するように延伸する。幾つかの実施例において、ＨＶＳＤの裏面側電極は、ＤＴＩ構造の下方に延在する。幾つかの実施例において、裏面側電極は、完全にＤＴＩ構造の外周（ｐｅｒｉｍｅｔｅｒ）内に収まっている。幾つかの実施例において、金属相互接続構造は、半導体本体の表面側に位置する。幾つかの実施例において、基板貫通孔（ｔｈｒｏｕｇｈ－ｓｕｂｓｔｒａｔｅ ｖｉａ；ＴＳＶ）は、半導体本体を貫通するように延伸する。幾つかの実施例において、ＴＳＶは、裏面側電極を金属相互接続構造に接続する。幾つかの実施例において、ＴＳＶは、ＤＴＩ構造を通る。幾つかの実施例において、裏面側電極は、接触パッドに接続され、接触パッドを介して接地されてもよいし、予め設定された電圧に保持されてもよい。幾つかの実施例において、接触パッドにかかる電圧に伴って裏面側電極にかかる電圧が連続的に変化することができるように、裏面側電極は、接触パッドに接続される。
幾つかの実施例において、ロジック装置は、ＨＶＳＤと同じ半導体本体に形成される。幾つかの実施例において、ＩＣ装置は複数の基板を含む。幾つかの実施例において、第２の基板は、表面側に接続される。幾つかの実施例において、第２の基板は、裏面側に接続される。幾つかの実施例において、追加基板は、表面側に接続されるとともに、裏面側に接続される。幾つかの実施例において、ＩＣ装置は、バイナリＣＭＯＳ ＤＭＯＳ（ｂｉｎａｒｙ－ＣＭＯＳ－ＤＭＯＳ；ＢＣＤ）装置である。ＢＣＤ装置において、ＨＶＳＤ及び低密度ロジック装置は、第１の基板に形成されてもよく、他のタイプの装置は、第１の基板に接続された異なる基板に形成されてもよい。
本開示の幾つかの態様は、ＩＣ装置を形成する方法に関する。これらの方法によれば、半導体本体の表面側にＨＶＳＤを形成する。幾つかの実施例において、半導体本体の裏面側に絶縁層及び導電層を形成する。幾つかの実施例において、導電層は金属層である。ＨＶＳＤの直下に開口を有する電極を形成するように、導電層はパターニングされる。電極は、接触パッドに接続されてもよく、ＨＶＳＤのブレークダウン電圧を改善することに用いられる。幾つかの実施例において、接触パッドとの接続は、１つのＴＳＶを含む。幾つかの実施例において、ＴＳＶを形成した後、電極はパターニングされる。幾つかの実施例において、開口を有する電極は、ダマシンプロセスによって形成される。
図１Ａは、本開示の幾つかの態様によるＩＣ装置１００Ａを示す断面図である。ＩＣ装置１００Ａは、表面側１９７及び裏面側１９５を有する半導体本体１５９Ａを含む装置層１５５を備える。金属相互接続構造１３７は、表面側１９７に位置する。半導体本体１５９Ａから導電層１６５を分離する絶縁層１６３及び導電層１６５は、裏面側１９５に位置する。高電圧半導体素子（ｈｉｇｈ ｖｏｌｔａｇｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ；ＨＶＳＤ）１１５Ａは、表面側１９７に隣接して半導体本体１５９Ａに形成される。導電層１６５は、ＨＶＳＤ １１５Ａの直下の複数のスリット１９１Ａを有する裏面側電極１８５Ａを形成する。スリット１９１Ａには、誘電体層１８３等の非導電材料が充填されている。裏面側電極１８５Ａは、スリット１９１Ａのそれぞれの両側に、第１の側壁１７８及び第２の側壁１８４を有する。第１の側壁１７８及び第２の側壁１８４は、ＨＶＳＤ １１５Ａの直下に位置し、誘電体層１８３を介して分離される。
図１Ｂは、ＨＶＳＤ １１５Ａ及び一部の周囲構造を示す平面図である。図１Ｃは、裏面側電極１８５Ａを示す平面図である。図１Ｄは、図１Ｂと図１Ｃを組み合わせて、ＨＶＳＤ １１５Ａ及びその素子構造の位置と、裏面側電極１８５Ａ及びそのスリット１９１Ａの位置との幾何学的関係を示す。スリット１９１Ａは、裏面側電極１８５Ａ内の開口又は空間として説明されてもよい。
示された例において、ＨＶＳＤは、横方向二重拡散金属酸化膜半導体（ｌａｔｅｒａｌ ｄｏｕｂｌｙ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＬＤＭＯＳ）装置であり、シャロートレンチアイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＳＴＩ）が用いられる。より詳細には、実施例におけるＨＶＳＤは何れも高電圧トランジスタである。しかしながら、ＨＶＳＤは、任意のタイプの金属酸化膜半導体電界効果トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ；ＢＪＴ）、ＰＮダイオード、その他の高電圧半導体装置、これらの組み合わせ、又は類似するものであってもよく、他のタイプのアイソレーション構造を用いてもよい。
ＨＶＳＤ １１５Ａは、ドレイン領域１１７と、２つのソース領域１２９と、２つのゲート電極１２１とを含む。ドレイン領域１１７は、半導体本体１５９Ａの高濃度ｎ－型ドープ領域であり、２つのＳＴＩ構造１２３の間に位置する。ソース領域１２９は、ｐ型ウェル１３３内の高濃度ｎ－型ドープ領域である。ｐ型ウェル１３３は、ｎ型ウェル１２７及びｎ型ウェル１１９によって、ドレイン領域１１７から分離される。ｎ型ウェル１２７及びｎ型ウェル１１９は、ブレークダウン電圧を高めるドリフト領域である。ゲート電極１２１は、ソース領域１２９に隣接する表面側１９７に位置する。ゲート電極１２１には、ｐ型ウェル１３３とｎ型ウェル１２７との間のＰＮ接合面１１３が被覆され、且つ、部分的にＳＴＩ構造１２３が被覆されてもよい。ゲート電極１２１の下のｐ型ウェル１３３の領域は、チャネル１１１を提供する。ゲート誘電体層１２５は、ゲート電極１２１とチャネル１１１との間に位置する。半導体本体１５９Ａは、低濃度ｐ－型ドープであってもよい。半導体本体１５９Ａの電圧は、高濃度ｐ－型ドーピングされた本体接触領域１３１を介して調整することができる。
ＨＶＳＤ １１５Ａは、ＨＶＳＤ １１５Ａを取り囲むディープトレンチアイソレーション（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＤＴＩ）構造１４１によって取り囲まれた領域に対応する占有領域（ｆｏｏｔｐｒｉｎｔ）を有する。幾つかの実施例によれば、ＤＴＩ構造１４１は、表面側１９７から裏面側１９５まで延在する。裏面側電極１８５Ａ（スリット１９１Ａを除く）は、ＨＶＳＤ １１５Ａの占有領域の半分以上にわたって延在する。幾つかの実施例において、裏面側電極１８５Ａは、占有領域の７５％にわたって延在する。幾つかの実施例において、スリット１９１Ａのそれぞれは、占有領域の２５％以下にわたって延在する。幾つかの実施例において、スリット１９１Ａのそれぞれは、占有領域の１５％以下にわたって延在する。
図１Ｂを参照して、ソース領域１２９、ドレイン領域１１７、及びゲート電極１２１のそれぞれは、方向Ｘ（この方向は、ＨＶＳＤ １１５Ａのソース－ドレイン方向）と交差する方向Ｙに延在する。スリット１９１Ａは、同様にＹ方向に延在する。幾つかの実施例において、スリット１９１ＡのＹ方向における長さ１４５は、ソース領域１２９及びドレイン領域１１７のＹ方向における長さ１４２より長い。また、スリット１９１ＡのＹ方向における長さ１４５は、ゲート電極１２１のＹ方向における長さ１４７よりも長い。幾つかの実施例によれば、スリット１９１Ａは、ＤＴＩ構造１４１の下方に延在するので、ＨＶＳＤ １１５Ａの占有領域に収まっていない。ＨＶＳＤ １１５Ａにおける電界の均一性を改善できるように、少なくともスリット１９１Ａをこれだけ長くする。
図１Ｃを参照して、裏面側電極１８５Ａは、スリット１９１Ａの長さ１４５よりも大きい横方向の範囲１４６を有する。横方向の範囲は、ソース－ドレイン方向（例えば、Ｘ方向）を横切る次元上の長さである。スリット１９１Ａは、裏面側電極１８５Ａの周辺１５３内に位置する。従って、裏面側電極１８５Ａの第１部分１５４はスリット１９１Ａの一方側１５２に位置するが、裏面側電極１８５の第２部分１５６はスリット１９１Ａの他方側１５１に位置する。第１部分１５４及び第２部分１５６は、スリット１９１Ａの横方向の末端１４８に合併してもよく、これにより、裏面側電極１８５Ａがスリット１９１Ａを取り囲む。裏面側電極１８５Ａは、スリット１９１Ａによって複数の区画に分割されてもよいが、一体に合併することによって電界の均一性を向上させることができる。
幾つかの実施例において、スリット１９１Ａはｐ型ウェル１３３の直下にあり、ｐ型ウェル１３３に高濃度ｎ－型ドープソース領域１２９が設けられる。幾つかの実施例において、スリット１９１Ａは、完全にｐ型ウェル１３３の直下に収まっている。幾つかの実施例において、スリット１９１Ａは、ソース領域１２９の直下にある。これらのスリットの位置は、ドレイン領域１１７に対して遠距離であり、ドレイン領域１１７は高電圧領域である。シミュレーションから示すように、スリット１９１ＡがＨＶＳＤ １１５Ａのような高電圧装置の高電圧領域から離れる場合、ブレークダウン電圧の改善が最も大きいことが分かる。
図１Ｃ及び図１Ｄを参照して、幾つかの実施例において、裏面側電極１８５Ａは、ＤＴＩ構造１４１の下方に延在するので、ＨＶＳＤ １１５Ａの占有領域に収まっていない。ＨＶＳＤ １１５Ａにおける電界の均一性を改善できるように、少なくともスリット１９１Ａをこれだけ長くする。幾つかの実施例において、裏面側電極１８５Ａは、ＤＴＩ構造１４１の外周１５７内に収まっている。幾つかの実施例によれば、裏面側電極１８５Ａの周辺１５３内の面積（スリット１９１Ａの裏面側電極１８５Ａの面積を含む）は、ＨＶＳＤ １１５Ａの占有領域よりも大きい。幾つかの実施例において、周辺１５３内の面積は、ＨＶＳＤ １１５Ａの占有領域の１００％～１５０％にある。幾つかの実施例において、周辺１５３内の面積は、ＨＶＳＤ １１５Ａの占有領域の１００％～１２０％にある。裏面側電極１８５Ａの面積をＨＶＳＤ １１５Ａの占有面積よりも大きくすることで、ＨＶＳＤ １１５Ａにおける電界の均一性を向上させることができる。裏面側電極１８５Ａの面積が大きすぎると、裏面側電極１８５Ａが過剰なチップ面積を占めることができる。また、基板貫通孔（ｔｈｒｏｕｇｈ－ｓｕｂｓｔｒａｔｅ ｖｉａ；ＴＳＶ）１３９Ａは、裏面側電極１８５Ａを回ってＤＴＩ構造１４１内に設けられてもよい。ＤＴＩ構造１４１と共にＴＳＶ １３９Ａを設けるスペースを残すために、裏面側電極１８５Ａの大きさを制限することができる。
幾つかの実施例において、スリット１９１Ａの幅１９３は、少なくとも、ソース－ドレイン方向Ｘにおけるソース領域１２９の幅１４３の半分である（図１Ｂ参照）。幾つかの実施例において、スリット１９１Ａの幅１９３は、少なくともソース領域１２９の幅１４３と等しい。幾つかの実施例において、スリット１９１Ａは、幅１４３の２倍以下である。幾つかの実施例において、スリット１９１Ａは、ソース－ドレイン距離１４４よりも小さい。スリット１９１Ａをこれらの制限範囲内にすることで、ブレークダウン電圧の最大の改善を図ることができる。
スリット１９１Ａの幅１９３は、絶縁層１６３の厚さ１８７に対して変化してもよい。幾つかの実施例において、絶縁層１６３の厚さ１８７は、０．１μｍ～１０μｍ程度である。幾つかの実施例において、厚さ１８７は、０．５μｍ～３μｍ程度である。幾つかの実施例において、厚さ１８７は、１μｍ～２μｍ程度である。
幾つかの実施例において、スリット１９１Ａの幅１９３は、厚さ１８７の１～１０倍である。幾つかの実施例において、幅１９３は、厚さ１８７の１～５倍である。幾つかの実施例において、幅１９３は、０．１μｍ～２０μｍ程度である。幾つかの実施例において、幅１９３は、０．５μｍ～５μｍ程度である。幾つかの実施例において、幅１９３は、１μｍ～２μｍ程度である。スリット１９１Ａの幅１９３をこれらの制限範囲内にすることで、ブレークダウン電圧の最大の改善を図ることができる。
図１Ａを参照して、裏面側電極１８５Ａは、接触パッド１７５Ｂに接続されてもよく、接触パッド１７５Ｂを介して接地されてもよいし、予め設定された電圧に保持されてもよい。幾つかの実施例において、接触パッド１７５Ｂは、裏面側１９５に位置する。幾つかの実施例において、裏面側電極１８５Ａは、金属相互接続構造１３７を介して接触パッド１７５Ｂに接続される。あるいは、金属配線１３７又は表面側１９７上の他の何れかの構造による何れかの接続を用いることなく、接触パッド１７５Ｂは、表面側１９７に設けられてもよく、又は、裏面側電極１８５Ａは、接触パッド１７５Ｂに直接接続されてもよい。
幾つかの実施例において、裏面側電極１８５Ａは、１又は複数のＴＳＶ １３９Ａを介して金属相互接続構造１３７に接続される。あるいは、裏面側電極１８５Ａは、多結晶パイプ（ｐｏｌｙｐｉｐｉｎｇ）を介して金属相互接続構造１３７に接続されてもよく、多結晶パイプは、多結晶シリコンリングとして提供されてもよく、ＤＴＩ構造１４１は、ＨＶＳＤ １１５Ａを取り囲む。図１Ｂに示すように、ＴＳＶ １３９Ａは、ＨＶＳＤ １１５Ａの周りに分布されてもよく、ディープトレンチアイソレーション構造１４１によってＨＶＳＤ １１５Ａから分離されてもよい。ＴＳＶ １３９Ａは、裏面側１９５上の導電線１８０及びビア１８１を介して裏面側電極１８５Ａに接続されてもよい。幾つかの実施例において、裏面側電極１８５Ａは、セル構造である。裏面側電極１８５Ａがスリット１９１Ａによって２枚以上のシートに分割されると、導電線１８０及びビア１８１は、ＴＳＶ １３９Ａの１つ又は複数をシートのそれぞれに接続することができる。
金属相互接続構造１３７は、層間誘電体層（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ、ＩＬＤ）１０５内の導電線１１０及び導電ビア（ＶＩＡ）１０３を含む。ＩＬＤは、低ｋ誘電体層（例えば、誘電率が３．９程度未満の誘電体材料）、酸化物（例えば、ＳｉＯ2）、窒化物（例えば、ＳｉＮ）、炭化物（例えば、ＳｉＣ）、酸窒化物（例えば、ＳｉＯＮ）、オキシカーバイド（例えば、ＳｉＯＣ）、ノンドープシリコンガラス（ＵＳＧ）、ドープシリカ（例えば、炭素ドープシリカ）、ホウケイ酸ガラス（ＢＳＧ）、リンケイ酸ガラス（ＰＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）、フルオロシリケートガラス（ＦＳＧ）、又はスピンオンガラス（ＳＯＧ）等の１層又は複数層の材料を含んでもよい。
ＨＶＳＤ １１５Ａ及び裏面側電極１８５Ａに関連付けられる全てのＴＳＶ １３９Ａは、金属相互接続構造１３７を介して互いに接続されるとともに、シングルの接触パッド１７５Ｂに接続されてもよい。詳細には、ＴＳＶ １３９Ａは、導電線１０９Ａに接続され、各種の導電線１１０及びビア１０３を介して、さらに裏面側１９５上の接触パッド１７５Ｂに接続されるＴＳＶ １３９Ｂに接続されてもよい。
ＨＶＳＤ １１５Ａがシングルのトランジスタとして動作するように、２つのソース領域１２９及び２つのゲート電極１２１は、それぞれ、金属相互接続構造１３７を介して一緒に接続されてもよい。詳細には、ソース領域１２９は、複数のコンタクトプラグ１０９Ｂを介して複数の導電線１１０Ｂに接続されてもよい。導電線１１０Ｂは、合併して、各種の導電線１１０及びビア１０３を介して、さらに裏面側１９５上の接触パッド１７５Ａに接続されるＴＳＶ １３９Ｃに接続されてもよい。ゲート電極１２１は、コンタクトプラグ１０９Ｃを介して導電線１１０Ｃに接続されてもよい。導電線１１０Ｃは、一体化されてもよく、さらに各種の導電線１１０及びビア１０３を介して、裏面側１９５上の接触パッド１７５Ｃに接続されるＴＳＶ １３９Ｄに接続されてもよい。ドレイン領域１１７は、コンタクトプラグ１０９Ｄを介して導電線１１０Ｄに接続されてもよい。導電線１１０Ｄは、各種の導電線１１０及びビア１０３を介して、さらに裏面側１９５上の接触パッド１７５Ｄに接続されるＴＳＶ １３９Ｅに接続されてもよい。
図２は、ＨＶＳＤ １１５Ｂ及び関連する裏面側電極１８５Ｂを示す平面図２００を提供する。ＨＶＳＤ １１５Ｂは、ＨＶＳＤ １１５Ａと類似しているが、ＩＣ装置１００Ａ又は本開示の何れかの他の実例において使用できる代替レイアウトを有する。ＨＶＳＤ １１５Ｂにおいて、ゲート電極１２１Ｂ、ソース領域１２９Ｂ、及び本体接触領域１３１Ｂは、環状である。裏面側電極１８５Ｂのスリット１９１Ｂは同様に環状である。ソース－ドレイン距離１４４は、裏面側電極１８５Ａと同じであってもよい。同様に、スリット１９１Ｂの幅１９３は、スリット１９１Ａの幅と同じであってもよい。スリット１９１Ｂは、電界の均一性を制限することなく、ＤＴＩ構造１４１によって完全に取り囲まれてもよい。
図３は、本開示の幾つかの他の実施例によるＩＣ装置１００Ｃを示す断面側視図である。ＩＣ装置１００Ｃは、ＩＣ装置１００Ａと類似しているが、スリット１９１Ｃ付き裏面側電極１８５Ｃを有する。スリット１９１Ｃは、ゲート電極１２１の直下にある。幾つかの実施例において、スリット１９１Ｃは、ゲート電極１２１と同様に狭いか又はより狭い。幾つかの実施例において、スリット１９１Ｃの幅１９３Ｃは、完全にゲート電極１２１の占有領域内に収まっている。幾つかの実施例において、幅１９３Ｃは、ゲート電極１２１の幅１９４よりも大きい。幾つかの実施例において、ゲート電極１２１の占有領域は、完全にスリット１９１Ｃ内に収まっている。本明細書で使用されるように、占有領域は、半導体本体の上面に平行な平面における２次元投影である。
図４は、本開示の幾つかの他の実施例によるＩＣ装置１００Ｄを示す断面側視図である。ＩＣ装置１００Ｄは、ＩＣ装置１００Ａと類似しているが、スリット１９１Ｄ付き裏面側電極１８５Ｄを有する。スリット１９１Ｄは、ドレイン領域１１７の直下にある。幾つかの実施例において、スリット１９１Ｄは、ドレイン領域１１７と同様に狭いか又はより狭い。幾つかの実施例において、スリット１９１Ｄの幅１９３Ｄは、完全にドレイン領域１１７の占有領域内に収まっている。幾つかの実施例において、幅１９３Ｄは、ドレイン領域１１７の幅１９６よりも大きい。幾つかの実施例において、ドレイン領域１１７の占有領域は、完全にスリット１９１Ｄ内に収まっている。
図５は、本開示の幾つかの他の実施例によるＩＣ装置１００Ｅを示す断面側視図である。ＩＣ装置１００Ｅは、ＩＣ装置１００Ａと類似しているが、スリット１９１Ｅ付き裏面側電極１８５Ｅを有する。スリット１９１Ｅは、チャンネル１１１の直下にある。幾つかの実施例において、スリット１９１Ｅは、チャンネル１１１と同様に狭いか又はより狭い。幾つかの実施例において、チャンネル１１１の占有領域は、完全にスリット１９１Ｅ内に収まっている。幾つかの実施例において、スリット１９１Ｅの一部は、ゲート電極１２１の直下にあり、且つ、スリット１９１Ｅの一部は、ソース領域１２９の直下にある。幾つかの実施例において、スリット１９１Ｅは、ＰＮ接合面５０１の直下にある。ＰＮ接合面５０１は、ソース領域１２９とチャネル１１１との接合面である。幾つかの実施例において、スリット１９１Ｅは、ＰＮ接合面５０１の直下からＰＮ接合面１１３の直下まで延在する。
図３～図５の実施例は、ＨＶＳＤ １１５Ａの構造と、対応する裏面側電極のスリットの大きさ、位置、及び数との間の種々の関係を提供する。これらの関係のそれぞれは、ＨＶＳＤ １１５Ａの特定の実施に特に好適であり得、ＨＶＳＤ １１５Ａのサイズ、ＨＶＳＤ １１５Ａにおけるドープのタイプ及び濃度、ＨＶＳＤ １１５Ａに用いられるアイソレーション構造、及びＨＶＳＤ １１５Ａの動作電圧によって最適な関係が決定される。
ＩＣ装置１００Ａ、１００Ｃ、１００Ｄ、１００Ｅは、何れも、ｎ型チャンネル横方向拡散金属酸化膜半導体（ｎ－ｃｈａｎｎｅｌ ｌａｔｅｒａｌｌｙ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ｎ－ＬＤＭＯＳ）トランジスタであるＨＶＳＤ １１５Ａを含む。図６～図９は、対応する構造を有するが、ドープのタイプが逆のＩＣ装置１００Ｆ～１００Ｉを示す。図６は、ＩＣ装置１００Ａと類似しているが、低濃度ｎ－型ドーピングされた半導体本体１５９Ｂ及びＨＶＳＤ １１５Ｂを有するＩＣ装置１００Ｆを示す。ｐ型チャンネル横方向拡散金属酸化膜半導体（ｐ－ｃｈａｎｎｅｌ ｌａｔｅｒａｌｌｙ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ｐ－ＬＤＭＯＳ）トランジスを提供するように、ＨＶＳＤ １１５Ｂは、ＨＶＳＤ １１５Ａと類似しているが、逆のドープのタイプを有する。
図６は、図１ＡのＩＣ装置１００Ａと類似しているが、半導体本体１５９Ａの代わりに半導体本体１５９Ｂを有し、ＨＶＳＤ １１５Ａの代わりにＨＶＳＤ １１５Ｂを有するＩＣ装置１００Ｆを示す。図７は、図３のＩＣ装置１００Ｃと類似しているが、半導体本体１５９Ｂ及びＨＶＳＤ １１５Ｂを有するＩＣ装置１００Ｇを示す。図８は、図４のＩＣ装置１００Ｄと類似しているが、半導体本体１５９Ｂ及びＨＶＳＤ １１５Ｂを有するＩＣ装置１００Ｈを示す。図９は、図５のＩＣ装置１００Ｅと類似しているが、半導体本体１５９Ｂ及びＨＶＳＤ １１５Ｂを有するＩＣ装置１００Ｉを示す。
図１０～図２２は、本開示による断面図であり、本開示によるＨＶＳＤを有し、及び１又は複数のスリット付きの関連付けられた裏面側電極を有するＩＣ装置を形成する方法を例示する。方法の様々な実施例を参照して図１０～図２２を説明したが、図１０～図２２に示す構成は、この方法に限定されなく、この方法とは独立した構成であってもよいことを理解すべきである。図１０～図２２は一連の動作を説明したが、他の実施例において動作の順序を変更することができることを理解すべきである。図１０～図２２は特定の動作を示し、説明したが、他の実施例において示し、及び／又は、説明した幾つかの動作を省略することができる。また、示し及び／又は説明しない動作は他の実施例に含まれてもよい。図１０～図２２の方法は、図１ＡのＩＣ装置１００Ａの形成に基づいて説明したが、他のＩＣ装置の形成にも適用されることができる。
図１０の断面図１０００に示すように、方法は、半導体本体１５９ＡにＤＴＩ構造１４１及びｎ型ウェル１２７を形成することから開始することができる。半導体本体１５９Ａは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）等の半導体、幾つかの他の半導体材料、又はこれらの組成物等を含む。幾つかの実施例において、半導体本体１５９Ａは、１０14～１０16ａｔｏｍｓ／ｃｍ3程度の範囲内の濃度となるようにｐ－型ドーピングされる。幾つかの実施例において、ｎ型ウェル１２７は、１０15～１０17ａｔｏｍｓ／ｃｍ3程度の範囲内の濃度となるようにｎ－型ドーピングされる。ＤＴＩ構造１４１は、半導体本体１５９Ａにトレンチをエッチングし、トレンチを誘電体層で充填することにより形成されてもよい。トレンチは、角度をなし、又は略垂直である側壁を有してもよい。誘電体層は、酸化物（例えば、ＳｉＯ2）、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＮ）、炭化物（例えば、炭化ケイ素（ＳｉＣ））、又はこれらの組成物等であってもよいか、これらを含んでもよい。ｎ型ウェル１２７は、ＤＴＩ構造１４１の形成前又は形成後にドーピングされてもよい。
図１１の断面図１１００に示すように、方法は、ＳＴＩ構造１２３を形成し続けることができる。ＳＴＩ構造１２３は、半導体本体１５９Ａにトレンチをエッチングし、トレンチを誘電体層で充填することにより形成されてもよい。トレンチは、傾斜し、又は実質的に垂直である側壁を有してもよい。誘電体層は、酸化物（例えば、ＳｉＯ2）、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＮ）、炭化物（例えば、炭化ケイ素（ＳｉＣ））、又はこれらの組成物等であってもよいか、これらを含んでもよい。ＳＴＩ構造１２３の一部は、ＤＴＩ構造１４１の直上に形成されてもよい。
図１２の断面図１２００に示すように、ｎ型ウェル１１９及びｐ型ウェル１３３を形成するように、追加ドープを行ってもよい。ＳＴＩ構造１２３及びフォトレジストシールドは、これらのドーピングを位置合わせすることに用いることができる。幾つかの実施例において、ｎ型ウェル１１９はｎ型ウェル１２７よりも重濃度ドーピングされる。幾つかの実施例において、ｎ型ウェル１１９は、１０17～１０18ａｔｏｍｓ／ｃｍ3程度の範囲内の濃度となるようにｎ型－ドーピングされる。幾つかの実施例において、ｐ型ウェル１３３は、１０17～１０18ａｔｏｍｓ／ｃｍ3程度の範囲内の濃度となるようにｐ－型ドーピングされる。
図１３の断面図１３００に示すように、ＨＶＳＤ １１５Ａの形成を完了するように、方法は、ゲート誘電体層１２５、ゲート電極１２１、ドレイン領域１１７、ソース領域１２９、及び本体接触領域１３１を形成し続けることができる。プロセスは、ゲート誘電体層及びゲート電極層を含むゲートスタックの形成及びパターニングを含んでもよい。幾つかの実施例において、ゲート電極層は、多結晶シリコン又は類似するものであるか、これらを含む。このような実施例において、ゲート誘電体層は、酸化物（例えば、シリカ（ＳｉＯ2））又は類似するもの等であってもよいか、これらを含んでもよい。幾つかの他の実施例において、ゲート電極層は、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）又は類似するもの等の金属であってもよいか、これらを含んでもよい。このような実施例において、ゲート誘電体層は、酸化ハフニウム（ＨｆＯ）、酸化タンタル（ＴａＯ）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化ハフニウムタンタル（ＨｆＴａＯ）、酸化アルミニウム（ＡｌＯ）、酸化ジルコニウム（ＺｒＯ）又は類似するもの等の高ｋ誘電体材料であってもよいか、これらを含んでもよい。
ゲート電極１２１、何れかの関連付けられる側壁スペーサ（図示せず）、ＳＴＩ構造１２３、及び１つ又は複数のフォトレジスト（図示せず）は、ドレイン領域１１７、ソース領域１２９、及び本体接触領域１３１をドーピングするためのシールドを提供することができる。ソース領域１２９及びドレイン領域１１７は、１０20ａｔｏｍｓ／ｃｍ3程度以上の濃度となるようにｎ－型ドーピングされてもよい。本体接触領域１３１は、１０20ａｔｏｍｓ／ｃｍ3程度以上の濃度となるようにｐ－型ドーピングされてもよい。以上の操作は何れもフロントエンドプロセス（ｆｒｏｎｔ－ｅｎｄ－ｏｆ－ｌｉｎｅ；ＦＥＯＬ）処理の一部であってもよい。
図１４の断面図１４００に示すように、方法は、バックエンドプロセス（ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ；ＢＥＯＬ）の処理及び金属相互接続構造１３７の形成を続行してもよい。金属相互接続構造１３７の形成には、一連のダマシンプロセス又はデュアルダマシンプロセスを含んでもよい。処理は、コンタクトプラグ１０９Ｂ、１０９Ｃ、１０９Ｄ、導電線１１０、及びビア１０３の形成を含む。コンタクトプラグ１０９Ｂ、１０９Ｃ、１０９Ｄは、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）又は類似するもの等であってもよいか、これらを含んでもよい。コンタクトプラグ１０９Ｂは、本体接触領域１３１及びソース領域１２９に接続されてもよい。導電線１１０及びビア１０３は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）又は類似するもの等であってもよいか、これらを含んでもよい。
図１５の断面図１５００に示すように、処理の段階において、半導体本体１５９Ａを含むワークは反転可能であり、且つ、方法は、半導体本体１５９Ａを装置層１５５まで薄型化し続けることができる。半導体本体１５９Ａを薄型化した後、ＤＴＩ構造１４１は、現在頂部に位置する裏面側１９５まで延在する。薄型化プロセスは、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）、機械研磨、エッチング、これらの組み合わせ、又は類似するもの等であってもよいか、これらを含んでもよい。例としては、薄型化の前に、半導体本体１５９Ａの厚さは、７５０μｍ程度であってもよい。幾つかの実施例において、薄型化の後に、半導体本体１５９Ａの厚さは、２μｍ～１５μｍ程度の範囲内であってもよい。
図１６の断面図１６００に示すように、方法は、裏面側１９５に、絶縁層１６３、導電層１６５及びＩＬＤ層１６７を形成し続けることができる。絶縁層１６３及びＩＬＤ層１６７は、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、物理蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）、スピンオンプロセス、任意の他の適切なプロセス、これらの組み合わせ、又は類似する方法によって形成されてもよい。導電層１６５は、ＣＶＤ、ＰＶＤ、電気メッキ、無電解メッキ、幾つかの他の堆積プロセス、これらの組み合わせ、又は類似する方法によって形成されてもよい。
絶縁層１６３は、低ｋ誘電体材料（例えば、誘電率が３．９程度未満の誘電体材料）、高ｋ誘電体材料（例えば、誘電率が３．９程度より大きい誘電体材料、例えば、酸化ハフニウム（ＨｆＯ）、酸化タンタル（ＴａＯ）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化ハフニウムタンタル（ＨｆＴａＯ）、酸化アルミニウム（ＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、又は類似するもの）、酸化物（例えば、シリカ（ＳｉＯ2））、窒化物（例えば、窒化シリコン（ＳｉＮ））、酸窒化物（例えば、酸窒化シリコン（ＳｉＯＮ））、ノンドープトシリコンガラス（ＵＳＧ）、ドープシリカ（例えば、炭素ドープシリカ）、ホウケイ酸ガラス（ＢＳＧ）、リンケイ酸ガラス（ＰＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）、フルオロシリケートガラス（ＦＳＧ）、スピンオンガラス（ＳＯＧ）、その他の誘電体材料、これらの組み合わせ、又は類似するもの等であってもよいか、これらを含んでもよい。
導電層１６５は、金属、多結晶シリコンが高濃度ドーピングされた高濃度ドープ半導体等の任意の導電材料、又はグラフェン、又は類似するもの等の導電炭素系材料であってもよい。幾つかの実施例において、導電層１６５は金属を含む。金属は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、これらの組成物、又は類似するものであってもよい。幾つかの実施例において、導電層１６５は、銅（Ｃｕ）、アルミニウム（Ａｌ）、又は銅アルミニウム合金（ＣｕＡｌ）等である。幾つかの実施例において、導電層１６５の厚さは、１μｍ～５μｍ程度である。
図１７の断面図１７００に示すように、シールド１７０３を形成するとともに、導電層１６５のパターニングに用いてもよい。シールド１７０３は、フォトリソグラフィによって形成されてもよい。パターニングは、ウェットエッチング、ドライエッチング、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ；ＲＩＥ）、幾つかの他のエッチングプロセス、これらの組み合わせ、又は類似する方法を含んでもよい。エッチングは、絶縁層１６３内又は絶縁層１６３上で終了してもよい。パターニングは、導電層１６５から裏面側電極１８５Ａを形成してもよい。パターニングは、裏面側電極１８５Ａ及び開口１７０１内にスリット１９１Ａを形成してもよく、ＴＳＶは開口１７０１を介して導電層１６５を通過する。開口１７０１は、ＤＴＩ構造１４１と位置合わせてもよい。エッチングの後、シールド１７０３を剥離することができる。
図１８の断面図１８００に示すように、方法は、誘電体層１８３及び誘電体層１７９を使用してスリット１９１Ａ及び開口１７０１をそれぞれ充填し続けることができる。誘電体層１８３及び誘電体層１７９は、同じ誘電体層であってもよい。絶縁層１８３及び誘電体層１７９は、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、物理蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）、スピンオンプロセス、任意の他の適切なプロセス、これらの組み合わせ、又は類似する方法によって堆積されてもよい。余分な誘電体層は、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）または類似する方法の平坦化プロセスによって除去されてもよい。絶縁層１８３及び誘電体層１７９は、導電層１６５及びＩＬＤ層１６７の両者を貫通するように延伸してもよい。誘電体層１７９は、ＤＴＩ構造１４１と水平に位置合わせてもよい。
図１９の断面図１９００に示すように、シールド１９０３を形成するとともに、ＴＳＶ開口１９０１に対するエッチングことに用いてもよい。ＴＳＶ開口１９０１は、誘電体層１７９を貫通し、絶縁層１６３を貫通し、ＤＴＩ構造１４１を介して半導体本体１５９Ａを貫通し、表面側１９７上の金属相互接続構造１３７に入り込むように延伸してもよい。エッチングプロセスは、ウェットエッチング、ドライエッチング、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ；ＲＩＥ）、幾つかの他のエッチングプロセス、これらの組み合わせ、又は類似する方法等を含んでもよい。エッチングの後、シールド１９０３を剥離することができる。
図２０の断面図２０００に示すように、方法は、シールド２００３を形成し続けるとともに、それを使用してＩＬＤ層１６７内のビア開口２００１をエッチングすることができる。裏面側電極１８５Ａは、ビア開口２００１を介して露光される。エッチングは、ウェットエッチング、ドライエッチング、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ；ＲＩＥ）、幾つかの他のエッチングプロセス、これらの組み合わせ、又は類似する方法を含んでもよい。ビア開口２００１は、ＴＳＶ開口１９０１の前、ＴＳＶ開口１９０１の後、又はＴＳＶ開口１９０１と同時に形成されてもよい。エッチングの後、シールド２００３を剥離することができる。
図２１の断面図２１００に示すように、ビア開口２００１及びＴＳＶ開口１９０１を充填するように、導電材料を堆積し、裏面側１９５に導電層２１０１を形成してもよい。導電材料は、金属、多結晶シリコン、その他の導電材料、これらの組成物、又は類似するものであってもよい。幾つかの実施例において、導電材料は金属である。適切な金属は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）又はこれらの組成物等であってもよい。導電材料は、ＣＶＤ、ＰＶＤ、電気メッキ、無電解メッキ、幾つかの他の堆積プロセス、これらの組み合わせ、又は類似する方法によって堆積されてもよい。導電材料は、ＴＳＶ １３９Ａ～ＴＳＶ １３９Ｅ及びビア１８１を形成する。
図２２の断面図２２００に示すように、導電線１８０を形成するように、シールド２２０１を形成するとともに、導電層２１０１のパターニングに用いてもよい。導電線１８０の一部は、ビア１８１をＴＳＶ １３９Ａに結合することができる。他の導電線１８０は、ＴＳＶ １３９Ｂ～ＴＳＶ １３９Ｅを裏面側１９５上の接触パッド又は他の構造に結合することができる。エッチングは、ウェットエッチング、ドライエッチング、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ、ＲＩＥ）、幾つかの他のエッチングプロセス、又はこれらの組み合わせ、又は類似する方法等を含んでもよい。図１ＡのＩＣ装置１００Ａのような構成を提供するように、追加の処理をして、ＩＬＤ層１６９、ＩＬＤ層１７１及び接触パッド１７５Ａ～接触パッド１７５Ｄを形成する。エッチングの後、シールド２２０１を剥離することができる。
図２３～図２９は、一連の断面図であり、図１０～図２２のプロセスの変化を示す。この変化において、ＴＳＶ １３９Ａ～ＴＳＶ １３９Ｅの後にスリット１９１Ａが形成される。ＴＳＶ １３９Ａ～ＴＳＶ １３９Ｅの後にスリット１９１Ａを形成することで、汚染を回避することができる。
変化は、導電層１６５内の開口の形成から開始することができる。図２３の断面図２３００に示すように、スリット１９１Ａを同時に形成することなく、開口１７０１を形成して裏面側電極１８５Ａをパターニングし、図１７の断面図１７００に示すようにする。
図２４の断面図２４００に示すように、変化が進み、開口１７０１を誘電体層１７９で充填し、続いてＴＳＶ開口１９０１及びビア開口２００１をエッチングし、図２５の断面図２５００に示すようにする。図２６の断面図２６００に示すように、ビア開口２００１を充填するように導電材料を堆積することによって、ビア１８１を形成し、ＴＳＶ開口１９０１を充填し、ＴＳＶ １３９Ａ～ＴＳＶ １３９Ｅを形成し、導電層２１０１を形成する。図２７の断面図２７００に示すように、導電線１８０を形成するように、導電層２１０１は、続いて、パターニングされてもよい。
図２８の断面図２８００に示すように、続いて、シールド２８０１を形成するとともに、裏面側電極１８５Ａ内のスリット１９１Ａに対するエッチングに用いてもよい。エッチングの後、シールド２８０１を剥離することができる。図２９の断面図２９００に示すように、続いて、スリット１９１Ａを誘電体層１８３で充填することができる。誘電体層１８３は、誘電体層１７９と同一でも異なってもよい。余分な誘電体層１８３は、ＣＭＰ等の平坦化プロセスによって除去されて、導電線１８０に終了することができる。この変化を使用する場合、ＩＬＤ層１６９は、スリット１９１Ａを充填する誘電体層１８３と同様の組成物を有してもよい。
図３０～図３５は、一連の断面図であり、図１０～図２２のプロセスの別の変化を示す。この変化において、裏面側電極１８５Ａは、ダマシンプロセスによって形成されることにより、導電層１６５のエッチングを回避することができる。
図３０の断面図３０００に示すように、絶縁層１６３の上方に、エッチングストッパ層３００３及び誘電体層３００１を堆積することができる。エッチングストッパ層３００３は、選択可能（ｏｐｔｉｏｎａｌ）である。幾つかの実施例において、エッチングストッパ層３００３は、窒化物（例えば、ＳｉＮ）、炭化物（例えば、ＳｉＣ）、酸窒化物（例えば、ＳｉＯＮ）、オキシカーバイド（例えば、ＳｉＯＣ）、これらの組成物、又は類似するものである。誘電体層３００１は、スリット１９１Ａを充填する誘電体層１８３の材料である。
図３１の断面図３１００に示すように、開口３１０３を形成するように、シールド３１０１を形成するとともに、それを使用して誘電体層３００１をパターニングすることができ、裏面側電極１８５Ａに金型（ｍｏｌｄ）を提供し、導電層１６５が必要な他の箇所に追加の開口３１０５を提供する。開口３１０３及び開口３１０５の形成は、エッチングストッパ層３００３が終点を提供するエッチングを含んでもよい。
図３２の断面図３２００に示すように、開口３１０３及び開口３１０５を充填するように、シールド３１０１を剥離し、導電材料を堆積することができる。余分な導電材料は何れもＣＭＰ等の平坦化プロセスによって除去されることができる。開口３１０３を充填する導電材料は、裏面側電極１８５Ａを形成し、開口３１０５を充填する導電材料は、導電層１６５の残部を形成する。
図３３の断面図３３００に示すように、続いて、ＩＬＤ層１６７を形成し、パターニングしてビア開口２００１を形成してもよい。図３４の断面図３４００に示すように、続いて、ＴＳＶ開口１９０１はエッチングされてもよい。図２６～図２９の断面図２６００～図２９００に示すように、処理は続行可能である。得られるＩＣ装置において、エッチングストッパ層３００３は、裏面側電極１８５Ａと絶縁層１６３との間に設けられることができる。
図３５は、プロセス３５００を示すフローチャートであり、本開示によれば、プロセス３５００は、ＩＣ装置の形成に用いられることができる。図３５のプロセス３５００は、本明細書において一連の動作又はイベントとして示され、説明されたが、理解すべきこととして、示されたこのような動作又はイベントの順序は、限定的な意味で解釈すべきではない。例えば、幾つかの動作は、異なる順序で発生し、及び／又は、本明細書に示され及び／又は説明された動作又はイベント以外の他の動作又はイベントと同時に発生してもよい。また、全ての示された動作は、本明細書に記載された１つ又は複数の態様又は実施例を実施する必要があるわけではなく、且つ本明細書に記載された１つ又は複数の動作は、１つ又は複数の単独の動作及び／又は段階で実行することができる。
プロセス３５００は、ＤＴＩ構造を形成する動作３５０１及び低濃度ドープウェルを形成する動作３５０３から開始することができる。図１０の断面図１０００は、得られる構造の実例を提供する。プロセスは動作３５０５で続き、ＳＴＩ構造を形成する。図１１の断面図１１００は、得られる構造の実例を提供する。動作３５０７は、中濃度ドープウェルを形成する。図１２の断面図１２００は、得られる構造の実例を提供する。
動作３５０９は、表面側にゲートを形成している。動作３５１１は、高濃度ドープ接触領域を形成している。これらのプロセスは、図１３の断面図１３００に示す通りである。動作３５１３は、表面側に金属相互接続構造を形成する。図１４の断面図１４００は、得られる構造の実例を提供する。動作３５１５は、基板を装置層まで薄型化する。図１５の断面図１５００は、得られる構造の実例を提供する。
動作３５１７は、裏面側にスペーサ層を形成する。動作３５１９は、スペーサ層に導電層を形成する。動作３５２１は、導電層にＩＬＤ層を形成する。図１６の断面図１６００は、得られる構造の実例を提供する。
動作３５２３は、裏面側導電層をパターニングする。このパターニングは、裏面側導電層から裏面側電極を画定する。幾つかの実施例において、このパターニングは、裏面側電極にも開口を形成してもよい。ＴＳＶが裏面側導電層と接触せずに裏面側導電層を介することを許可するように、このパターニングは、裏面側導電層にも開口を設けてもよい。図１７の断面図１７００は、得られる構造の実例を提供する。
動作３５２５は、裏面側導電層の開口を誘電体層で充填する。図１８の断面図１８００は、得られる構造の実例を提供する。動作３５２７は、ＴＳＶ開口を形成する。図１９の断面図１９００は、得られる構造の実例を提供する。動作３５２９は、裏面側電極に接続されるためのビアの開口を形成する。図２０の断面図２０００は、得られる構造の実例を提供する。動作３５２９は、ＴＳＶ、裏面側電極ビア、及び裏面側金属層を形成する金属を堆積する。図２１の断面図２１００は、得られる構造の実例を提供する。
動作３５３１は、裏面側金属をパターニングする。パターニングされた金属は、裏面側電極ビアとＴＳＶの一部との間に接続されており、他のＴＳＶと裏面側の他の構造との間に接続されてもよく、さらに裏面側上の構造に相互接続されてもよい。図２２の断面図２２００は、得られる構造の実例を提供する。動作３５３５は、裏面側接点及び関連構造を形成する。図１Ａは、得られる構造の実例を提供する。
図３６は、プロセス３６００を示すフローチャートであり、図３５におけるプロセス３５００の変化であり、類似するＩＣ装置の形成に用いられることができる。この変化において、ＴＳＶの後に裏面側電極内の開口が形成される。
プロセス３６００は、プロセス３５００と同様の多くの動作を含む。変化は、裏面側導電層をパターニングする動作３６０１から開始する。動作３６０１は、裏面側電極内に開口をエッチングすることを含まない以外、動作３５２３と同様にして行う。図２３の断面図２３００は、得られる構造の実例を提供する。
次の変化は、裏面側電極内の開口をパターニングする動作３６０３に発生する。プロセス３６００において、動作３６０３は動作３５３３に追従し、裏面側金属をパターニングする。図２８の断面図２８００は、得られる構造の実例を提供する。
プロセス３６００は、裏面側電極内の開口を誘電体層で充填する動作３６０５で続行し、動作３６０７において余分な誘電体層をＣＭＰで除去する。図２９の断面図２９００は、得られる構造の実例を提供する。続いて、プロセス３５００と同様にして、裏面側接点を形成することができる。
図３７は、プロセス３７００を示すフローチャートであり、図３５におけるプロセス３５００の別の変化であり、類似するＩＣ装置の形成に用いられることができる。この変化において、裏面側電極及びその開口は、ダマシンプロセスによって形成される。
プロセス３７００は、プロセス３５００と同様の多くの動作を含む。この変化は、スペーサ層にエッチングストッパ層を形成する動作３７０１から開始することができる。エッチングストッパ層を必要としないと、この動作は選択可能である。動作３７０３は、誘電体充填層、すなわち、裏面側電極内の開口を充填する誘電体層を形成する。図３０の断面図３０００は、得られる構造の実例を提供する。動作３７０５は、誘電体充填層をパターニングする。図３１の断面図３１００は、得られる構造の実例を提供する。
動作３７０７は、裏面側電極に用いられる導電材料を堆積する。動作３７０９は、化学機械研磨であり、誘電体充填層内の開口以外の箇所に堆積された任意の導電材料を除去することができる。図３２の断面図３２００は、得られる構造の実例を提供する。
プロセスは、プロセス３５００と同様に継続することができる。選択可能的に、電極接触ビアをエッチングする動作３５２９は、ＴＳＶ用ビアをエッチングする動作３５２７に先行する。図３３及び図３４における断面図３３００及び３４００は、そのプロセス手順を示す。
本開示の幾つかの態様は、表面側及び裏面側を有する半導体本体を含むＩＣ装置に関する。ＨＶＳＤは、表面側に位置する。導電層及び絶縁層は、裏面側に位置する。絶縁層は、導電層と半導体本体との間に位置する。導電層は、ＨＶＳＤの直下の電極を形成する。電極は、ＨＶＳＤの直下にスリットを有する。幾つかの実施例において、電極の第１部分はスリットの第１側に位置するが、電極の第２部分はスリットの第２側に位置し、スリットの第２側は第１側に対向する。幾つかの実施例において、第１部分と第２部分は、合併される。幾つかの実施例において、スリットは、ＨＶＳＤよりも長い。
幾つかの実施例において、ＨＶＳＤの直下の電極の面積は、ＨＶＳＤの直下のスリットの面積より大きい。幾つかの実施例において、スリットは、ＨＶＳＤの一部であって表面側に位置するソース領域、ドレイン領域、ゲート電極、又はチャンネルの形状に対応する形状を有する。幾つかの実施例において、ＨＶＳＤは、ソース－ドレイン方向を横切る方向に伸びるソース領域及びドレイン領域を有し、スリットも横方向に伸びる。幾つかの実施例において、スリットの幅は、絶縁層の厚さの１～１０倍である。幾つかの実施例において、スリットは、電極における複数のスリットのうちの一方であって、ＨＶＳＤの直下にある。幾つかの実施例において、ＨＶＳＤは、トランジスタである。幾つかの実施例において、スリットは、トランジスタのソース領域、ドレイン領域、又はゲート電極の直下にある。幾つかの実施例において、スリットは、トランジスタのＰＮ接合面の直下にある。
本開示の幾つかの態様は、半導体本体を含むＩＣ装置に関する。複数の高電圧装置は、半導体本体に形成され、半導体本体の下方に占有領域を有する。半導体本体の下方に絶縁層を有し、絶縁層の下方に１つ又は複数の電極を有する。１つ又は複数の電極は、それぞれ占有領域の全部ではなく、一部にわたって延在し、占有領域のぞれぞれにおいて重複するパターンを有する。幾つかの実施例において、パターンは、１つ又は複数の電極のうちの一方によって取り囲まれたスリットを含む。幾つかの実施例において、１つ又は複数の電極のそれぞれは、完全に複数の高電圧装置のうちの一方を取り囲むディープトレンチアイソレーション構造の外周に収まっている。幾つかの実施例において、１つ又は複数の電極のそれぞれは一対の側壁を有し、誘電体層を介して分離され、複数の高電圧装置のうちの１つの直下にある。幾つかの実施例において、電極は高電圧装置よりも長い。
本開示の幾つかの態様は、半導体本体の表面側に高電圧半導体装置を形成するステップと、半導体本体の裏面側に絶縁層及び導電層を形成するステップとを含む方法に関する。絶縁層は、導電層と半導体本体との間に位置する。ＨＶＳＤの直下の電極及び電極内の開口を画定するように、導電層はエッチングされる。開口は、ＨＶＳＤの直下にある。幾つかの実施例において、方法は、半導体本体の表面側に金属相互接続構造を形成するステップと、基板貫通孔を形成するステップと、基板貫通孔を介して電極を金属相互接続構造に接続するステップとをさらに含む。幾つかの実施例において、ＨＶＳＤのブレークダウン電圧を増加させるように、方法は、電極にバイアスをかけるステップさらに含む。
上記内容は複数の実施例の特徴を概括し、当業者が本開示の態様をよりよく理解することができる。当業者は、本明細書に組み込まれた実施例を実施するための同じ目的及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用することができることを理解すべきである。当業者は、このような等価構造が本開示の精神及び範囲から逸脱しなく、且つこのような等価構造について、本開示の精神及び範囲から逸脱せずに本明細書において様々な変更、置換、及び代替を行ってもよいことを認識すべきである。
１００Ａ ＩＣ装置
１００Ｃ～１１０Ｉ ＩＣ装置
１０３ ビア
１０５ ＩＬＤ
１０９Ａ 導電線
１０９Ｂ～１０９Ｄ コンタクトプラグ
１１０ 導電線
１１０Ｂ～１１０Ｄ 導電線
１１１ チャンネル
１１３ ＰＮ接合面
１１５Ａ～１１５Ｂ ＨＶＳＤ
１１７ ドレイン領域
１１９ ｎ型ウェル
１２１ ゲート電極
１２１Ｂ ゲート電極
１２３ ＳＴＩ構造
１２５ ゲート誘電体層
１２７ ｎ型ウェル
１２９ ソース領域
１２９Ｂ ソース領域
１３１ 本体接触領域
１３１Ｂ 本体接触領域
１３３ ｐ型ウェル
１３７ 金属相互接続構造
１３９Ａ～１３９Ｅ ＴＳＶ
１４１ ＤＴＩ構造
１４２ 長さ
１４３ 幅
１４４ ソース－ドレイン距離
１４５ 長さ
１４６ １４５の横方向の範囲
１４７ 長さ
１４８ １９１Ａの横方向の末端
１５１ １９１Ａの他方側
１５２ １９１Ａの一方側
１５３ １８５Ａの周辺
１５４ １８５Ａの第１部分
１５５ 装置層
１５６ １８５の第２部分
１５９Ａ～１５９Ｂ 半導体本体
１６３ 絶縁層
１６５ 導電層
１６７ ＩＬＤ層
１６９ ＩＬＤ層
１７１ ＩＬＤ層
１７５Ａ～１７５Ｄ 接触パッド
１７８ １９１Ａの第１の側壁
１７９ 誘電体層
１８０ 導電線
１８１ ビア
１８３ 誘電体層
１８４ １９１Ａの第２の側壁
１８５Ａ～１８５Ｅ 裏面側電極
１８７ １６３の厚さ
１９１Ａ～１９１Ｅ スリット
１９３ 幅
１９３Ｃ １９１Ｃの幅
１９３Ｄ １９１Ｄの幅
１９５ 裏面側
１９６ 幅
１９７ 表面側
２００ 平面図
５０１ ＰＮ接合面
１０００～３４００ 断面図
１７０１ 開口
１７０３ シールド
１９０１ ＴＳＶ開口
１９０３ シールド
２００１ ビア開口
２００３ シールド
２１０１ 導電層
２２０１ シールド
２８０１ シールド
３００１ 誘電体層
３００３ エッチングストッパ層
３１０１ シールド
３１０３ 開口
３１０５ 開口
３５００ プロセス
３５０１～３５３５ 動作
３６００ プロセス
３６０１～３６０７ 動作
３７００ プロセス
３７０１～３７０９ 動作

Claims (10)

  1. 表面側及び裏面側を含む半導体本体と、
    前記表面側に形成される高電圧半導体装置（ＨＶＳＤ）と、
    前記裏面側に位置する導電層及び絶縁層と、
    を含み、
    前記絶縁層は、前記導電層と前記半導体本体との間に位置し、
    前記導電層は、前記高電圧半導体装置の直下の電極を形成し、
    前記電極は、前記高電圧半導体装置の直下のスリットを有する集積回路（ＩＣ）装置。
  2. 前記スリットは、前記高電圧半導体装置よりも長い請求項１に記載の集積回路装置。
  3. 前記高電圧半導体装置の直下の前記電極の面積は、前記高電圧半導体装置の直下の前記スリットの面積よりも大きい請求項１に記載の集積回路装置。
  4. 前記スリットは、前記高電圧半導体装置の一部であって前記表面側に位置する、ソース領域、ドレイン領域、ゲート電極、又はチャネルの形状に対応する形状を有する請求項１～３の何れか１項に記載の集積回路装置。
  5. 前記高電圧半導体装置は、ソース－ドレイン方向の横方向に伸びるソース領域及びドレイン領域を有し、
    前記スリットは、前記横方向に伸びる請求項１～３の何れか１項に記載の集積回路装置。
  6. 半導体本体と、
    前記半導体本体の中に形成される複数の高電圧装置と、
    前記半導体本体の下方に位置する絶縁層と、
    前記絶縁層の下方の層に位置する１つ又は複数の電極と、
    を含み、
    前記複数の高電圧装置のそれぞれは、前記半導体本体の下方に占有領域を有し、
    前記１つ又は複数の電極は、占有領域のぞれぞれにおいて重複するパターンを形成し、
    前記パターンは、占有領域のそれぞれにおいてスリットを有する集積回路装置。
  7. 前記複数の高電圧装置のそれぞれは、異なるディープトレンチアイソレーション構造によって取り囲まれており、
    前記１つ又は複数の電極のそれぞれは、完全に前記複数のディープトレンチアイソレーション構造のうちの一方の外周内に収まっている請求項６に記載の集積回路装置。
  8. 前記１つ又は複数の電極のそれぞれは、誘電体層によって分離されて前記複数の占有領域のうちの一方に位置する一対の側壁を有する請求項６又は７に記載の集積回路装置。
  9. 半導体本体の表面側に高電圧半導体装置を形成するステップと、
    前記半導体本体の裏面側に導電層及び絶縁層を形成するステップと、
    前記高電圧半導体装置の直下の電極及び前記電極内の開口を画定するように、前記導電層をエッチングするステップと、
    を備え、
    前記絶縁層は、前記導電層と前記半導体本体との間に位置し、
    前記開口は、前記高電圧半導体装置の直下に位置する集積回路装置の形成方法。
  10. 前記半導体本体の前記表面側に金属相互接続構造を形成するステップと、
    基板貫通孔を形成するステップと、
    前記基板貫通孔を介して、前記電極を前記金属相互接続構造に接続するステップと、
    を更に備える請求項９に記載の形成方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100063576A (ko) * 2008-12-03 2010-06-11 한국전자통신연구원 고전압 ｌｄｍｏｓ 트랜지스터 및 그 제조 방법
JP2014522561A (ja) * 2012-05-29 2014-09-04 富士電機株式会社 アイソレータおよびアイソレータの製造方法
CN104916537A (zh) * 2014-03-11 2015-09-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US20190109232A1 (en) * 2017-10-05 2019-04-11 Qualcomm Incorporated Laterally diffused metal oxide semiconductor (ldmos) transistor on a semiconductor on insulator (soi) layer with a backside device
JP2020129597A (ja) * 2019-02-08 2020-08-27 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103733344B (zh) * 2011-09-08 2018-05-18 富士电机株式会社 半导体装置
US9761525B1 (en) * 2016-04-29 2017-09-12 Globalfoundries Inc. Multiple back gate transistor
US10600910B2 (en) * 2018-06-26 2020-03-24 Qualcomm Incorporated High voltage (HV) metal oxide semiconductor field effect transistor (MOSFET) in semiconductor on insulator (SOI) technology
JP2020141023A (ja) * 2019-02-27 2020-09-03 株式会社 日立パワーデバイス 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100063576A (ko) * 2008-12-03 2010-06-11 한국전자통신연구원 고전압 ｌｄｍｏｓ 트랜지스터 및 그 제조 방법
JP2014522561A (ja) * 2012-05-29 2014-09-04 富士電機株式会社 アイソレータおよびアイソレータの製造方法
CN104916537A (zh) * 2014-03-11 2015-09-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US20190109232A1 (en) * 2017-10-05 2019-04-11 Qualcomm Incorporated Laterally diffused metal oxide semiconductor (ldmos) transistor on a semiconductor on insulator (soi) layer with a backside device
JP2020129597A (ja) * 2019-02-08 2020-08-27 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

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