TW202301547A - 積體電路裝置及其形成方法 - Google Patents

積體電路裝置及其形成方法 Download PDF

Info

Publication number
TW202301547A
TW202301547A TW111109067A TW111109067A TW202301547A TW 202301547 A TW202301547 A TW 202301547A TW 111109067 A TW111109067 A TW 111109067A TW 111109067 A TW111109067 A TW 111109067A TW 202301547 A TW202301547 A TW 202301547A
Authority
TW
Taiwan
Prior art keywords
integrated circuit
electrode
hvsd
gap
circuit device
Prior art date
Application number
TW111109067A
Other languages
English (en)
Other versions
TWI805273B (zh
Inventor
學理 莊
林新富
葉宗浩
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202301547A publication Critical patent/TW202301547A/zh
Application granted granted Critical
Publication of TWI805273B publication Critical patent/TWI805273B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Credit Cards Or The Like (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一種積體電路(IC)裝置，其包含半導體主體前側上的高電壓半導體裝置(HVSD)，且進一步包含半導體主體的與前側相對的背側上的電極 。HVSD可例如係電晶體或一些其他適合類型之半導體裝置 。電極具有HVSD正下方的一或多個縫隙 。一或多個縫隙增強電極改善HVSD崩潰電壓的有效性 。

Description

具有改善的崩潰電壓之高電壓裝置
無
現代積體晶片包含形成於半導體基板（例如，矽）上的數百萬或數十億半導體裝置 。積體電路(integrated circuit，IC)裝置（晶片）可使用許多不同類型之電晶體裝置，取決於IC之應用 。近年來，手機及RF（射頻）裝置的市場不斷增長，導致高電壓電晶體裝置的使用顯著增加 。舉例而言，高電壓電晶體裝置通常用於RF發送/接收鏈中的功率放大器中，因為其能夠處理高崩潰電壓（例如，大於約50V）及高頻率 。
無
以下揭示內容提供用於實施本揭露的不同特徵的許多不同實施例、或實例 。下文描述組件及配置的特定實例以簡化本揭露 。當然，這些僅為實例且非意欲為限制性的 。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例 。此外，本揭露在各種實例中可重複參考數字及/或字母 。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係 。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係 。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的設備在使用或操作時的不同定向 。設備可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋 。
積體電路(integrated circuit，IC)裝置可包括高電壓半導體裝置(high voltage semiconductor device，HVSD)，諸如高電壓電晶體 。HVSD可具有大於約20伏特(V)的崩潰電壓，舉例而言，崩潰電壓在約50V至約113V的範圍內 。在絕緣體上矽(silicon on insulator，SOI)基板上實施HVSD可藉由減少閂鎖(latch-up)、提高封裝密度、及減少洩漏電流來改善性能 。進一步的改善可藉由在基板背側上使用電極來實施降低表面電場(reduced surface field，RESURF)概念來實現，其中絕緣層將電極與形成HVSD的半導體主體分離開 。電極可接地或保持在適合的偏壓下，並可改善相關聯HVSD的崩潰電壓 。該改善可包括崩潰電壓絕對值的增加 。
根據本揭露的一些態樣，HVSD正下方的背側電極具有HVSD正下方的一或多個縫隙 。一或多個縫隙增強背側電極改善HVSD崩潰電壓的有效性 。背側電極中最有效的縫隙之位置及數目可根據HVSD尺寸及摻雜度而變化 。
在一些實施例中，一或多個縫隙在背側電極內經切斷 。因此，在一些實施例中，背側電極的第一部分在縫隙的一側上，而電極的第二部分在縫隙的另一側上 。在一些實施例中，第一部分與第二部分結合在一起 。在一些實施例中，背側電極完全圍繞縫隙 。縫隙可具有小於HVSD寬度的一半的寬度 。在一些實施例中，背側電極的固體部分覆蓋HVSD正下方的大部分區域 。
HVSD可係任何類型之金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、雙極接合面電晶體(bipolar junction transistor，BJT)、PN二極體、其他高電壓半導體裝置、其組合物、或類似者 。在一些實施例中，HVSD由深溝槽隔離(deep trench isolation，DTI)結構完全圍繞 。在一些實施例中，DTI結構自其中形成HVSD的半導體主體的前側延伸至背側 。在一些實施例中，HVSD可識別為由單個DTI結構圍繞的半導體裝置結構之集合 。
在一些實施例中，縫隙具有與諸如HVSD的井區、源極區、汲極區、閘電極、或類似者的結構之形狀相對應的形狀 。背側電極可在諸如井區、源極區、汲極區、閘電極、或類似者的結構的正下方，背側電極的形狀與之相對應 。在這些實施例中之一些中，源極區或汲極區為環形的，其縫隙亦係環形的 。在一些實施例中，HVSD具有在橫向於源極至汲極方向的方向上伸長的源極區及汲極區 。在這些實施例中之一些中，一或多個縫隙亦在橫向方向上伸長 。在這些實施例中之一些中，一或多個縫隙可具有大於源極區及汲極區之橫向範圍的橫向範圍 。注意，橫向範圍可例如對應於橫向方向上的尺寸 。背側電極可具有大於縫隙（多個）之橫向範圍的橫向範圍，由此背側電極在縫隙（多個）之一個或兩個橫向末端上延伸 。具有這些結構特性的縫隙可改善HVSD中的電場均勻性 。
在一些實施例中，IC裝置具有複數個HVSD，其尺寸及摻雜度相等，且其相對應背側電極具有針對複數個HVSD中之各者重複的圖案 。該圖案使得背側電極中之各者在相對應HVSD的佔據區域的一些但非全部上方延伸 。可根據背側電極中之各者中的一或多個縫隙來描述不完整覆蓋 。在一些實施例中，縫隙在HVSD的汲極區的正下方 。在一些實施例中，縫隙在包括HVSD之汲極區的PN接合面的正下方 。在一些實施例中，縫隙在HVSD之源極區的正下方 。在一些實施例中，縫隙在包括HVSD之源極區的PN接合面的正下方 。在一些實施例中，縫隙在基板前側上HVSD之閘電極的正下方 。在一些實施例中，縫隙在HVSD之通道的正下方 。在一些實施例中，縫隙在HVSD之n型井的正下方 。在一些實施例中，縫隙在HVSD之p型井的正下方 。在這些實施例中之一些中，HVSD為電晶體 。縫隙的數目及位置可根據用於特定類型、尺寸、及摻雜度之HVSD的HVSD結構來判定 。
在一些實施例中，HVSD由深溝槽隔離(deep trench isolation，DTI)結構圍繞，該結構延伸穿過其中形成HVSD的半導體主體的全厚度 。在一些實施例中，HVSD的背側電極在DTI結構下方延伸 。在一些實施例中，背側電極完全在DTI結構的外周(perimeter)內 。在一些實施例中，金屬互連結構設置於半導體主體的前側上 。在一些實施例中，貫穿基板通孔(through-substrate via，TSV)延伸穿過半導體主體 。在一些實施例中，TSV將背側電極連接至金屬互連結構 。在一些實施例中，TSV通過DTI結構 。在一些實施例中，背側電極連接至接觸襯墊，經由接觸襯墊，背側電極可接地或保持在預定電壓下 。在一些實施例中，背側電極連接至接觸襯墊，使得背側電極上的電壓能隨著接觸襯墊上的電壓可連續變化 。
在一些實施例中，邏輯裝置形成於與HVSD相同的半導體主體中 。在一些實施例中，IC裝置包含複數個基板 。在一些實施例中，第二基板連接至前側 。在一些實施例中，第二基板連接至背側 。在一些實施例中，額外基板連接至前側並連接至背側 。在一些實施例中，IC裝置為二元CMOS DMOS (binary-CMOS-DMOS，BCD)裝置 。在BCD裝置中，HVSD及低密度邏輯裝置可形成於第一基板上，而其他類型之裝置可形成於連接至第一基板的不同基板上 。
本揭露的一些態樣係關於形成IC裝置的方法 。根據這些方法，在半導體主體的前側上形成HVSD 。在一些實施例中，在半導體主體的背側上形成絕緣層及導電層 。在一些實施例中，導電層為金屬層 。導電層經圖案化以形成在HVSD正下方具有開口的電極 。電極可連接至接觸襯墊，並用於改善HVSD的崩潰電壓 。在一些實施例中，與接觸襯墊的連接包含一個TSV 。在一些實施例中，在形成TSV之後，電極經圖案化 。在一些實施例中，具有開口的電極藉由鑲嵌製程形成 。
第1A圖圖示根據本揭露的一些態樣的IC裝置100A之剖面圖 。IC裝置100A包含裝置層155，裝置層155包含具有前側197及背側195的半導體主體159A 。金屬互連結構137設置於前側197上 。絕緣層163及導電層165設置於背側195上，其中絕緣層163將導電層165與半導體主體159A分離開 。高電壓半導體裝置(high voltage semiconductor device，HVSD) 115A鄰近前側197形成於半導體主體159A中 。導電層165形成背側電極185A，其具有HVSD 115A正下方的多個縫隙191A 。縫隙191A填充有諸如介電層183的非導電材料 。背側電極185A在縫隙191A中之各者的兩側上具有第一側壁178及第二側壁184 。第一側壁178及第二側壁184在HVSD 115A的正下方，並由介電層183分離開 。
第1B圖圖示HVSD 115A及一些周圍結構之平面圖 。第1C圖係背側電極185A之平面圖 。第1D圖將第1B圖及第1C圖的視圖組合，以顯示HVSD 115A及其組件結構的位置與背側電極185A及其縫隙191A的位置之間的幾何關係 。縫隙191A亦可描述為背側電極185A中的開口或空間 。
在圖示實例中，HVSD為側向雙重擴散金屬氧化物半導體(lateral doubly diffused metal oxide semiconductor，LDMOS)裝置並使用淺溝槽隔離(shallow trench isolation，STI) 。更詳言之，實例中的HVSD均係高電壓電晶體 。然而，HVSD可係任何類型之金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、雙極接合面電晶體(bipolar junction transistor，BJT)、PN二極體、其他高電壓半導體裝置、其組合物、或類似者，且可使用其他類型之隔離結構 。
HVSD 115A包含汲極區117、兩個源極區129、及兩個閘電極121 。汲極區117為半導體主體159A的重度n-型摻雜區域，其設置於兩個STI結構123之間 。源極區129為p型井133內的重度n-型摻雜區域 。p型井133藉由n型井127及n型井119與汲極區117分離開 。n型井127及n型井119為提高崩潰電壓的漂移區域 。閘電極121設置於鄰近源極區129的前側197上 。閘電極121上覆p型井133與n型井127之間的PN接合面113，且可部分上覆STI結構123 。閘電極121之下的p型井133的區域提供通道111 。閘極介電層125設置於閘電極121與通道111之間 。半導體主體159A可係輕度p-型摻雜 。半導體主體159A的電壓可經由重度p-型摻雜的主體接觸區域131來調節 。
HVSD 115A具有與由圍繞HVSD 115A的深溝槽隔離(deep trench isolation，DTI)結構141所圍繞的區域相對應的佔據區域（footprint） 。根據一些實施例，DTI結構141自前側197延伸至背側195 。背側電極185A（不包括縫隙191A）在HVSD 115A佔據區域的一半或更多上方延伸 。在一些實施例中，背側電極185A在佔據區域的75%上方延伸 。在一些實施例中，縫隙191A中之各者在佔據區域的25%或更小上方延伸 。在一些實施例中，縫隙191A中之各者在佔據區域的15%或更小上方延伸 。
參考第1B圖，源極區129、汲極區117、及閘電極121各個在橫向於方向X（該方向為HVSD 115A的源極至汲極方向）的方向Y上伸長 。縫隙191A同樣在Y方向上伸長 。根據一些實施例，縫隙191A在Y方向上的長度145大於源極區129及汲極區117在Y方向上的長度142 。此外，縫隙191A在Y方向上的長度145大於閘電極121在Y方向上的長度147 。根據一些實施例，縫隙191A在DTI結構141下方延伸，因此在HVSD 115A的佔據區域之外 。使縫隙191A至少這麼長可改善HVSD 115A內的電場均勻性 。
參考第1C圖，背側電極185A具有大於縫隙191A之長度145的橫向範圍146 。橫向範圍為橫向於源極至汲極方向（例如，X方向）的維度上的長度 。縫隙191A位於背側電極185A的周邊153之內 。因此，背側電極185A的第一部分154在縫隙191A的一側152上，而背側電極185的第二部分156在縫隙191A的另一側151上 。第一部分154及第二部分156可在縫隙191A的橫向末端148處合併，由此背側電極185A圍繞縫隙191A 。儘管背側電極185A可藉由縫隙191A分區成複數個區段，但將背側電極185A合併成一體可改善電場均勻性 。
在一些實施例中，縫隙191A在p型井133的正下方，在p型井133內設置有重度n-型摻雜源極區129 。在一些實施例中，縫隙191A完全在p型井133下方 。在一些實施例中，縫隙191A在源極區129的正下方 。這些縫隙位置相對於汲極區117而言係遠端，汲極區117為高電壓區域 。模擬顯示，當縫隙191A遠離於類似於HVSD 115A的高電壓裝置的高電壓區域時，崩潰電壓之改善最大 。
參考第1C圖及第1D圖，在一些實施例中，背側電極185A在DTI結構141下方延伸，因此在HVSD 115A的佔據區域之外 。使縫隙191A至少這麼長可改善HVSD 115A內的電場均勻性 。在一些實施例中，背側電極185A在DTI結構141的外周157之內 。根據一些實施例，背側電極185A的周邊153內的面積（包括縫隙191A的背側電極185A之面積）大於HVSD 115A的佔據區域 。在一些實施例中，周邊153內的面積在HVSD 115A佔據區域的100%與150%之間 。在一些實施例中，周邊153內的面積在HVSD 115A的佔據區域的100%與120%之間 。使背側電極185A的面積大於HVSD 115A的佔據區域可改善HVSD 115A內的電場均勻性 。若背側電極185A的面積太大，則背側電極185A可佔用過多的晶片面積 。此外，貫穿基板通孔(through-substrate via，TSV) 139A可繞背側電極185A設置於DTI結構141內 。背側電極185A的尺寸可經限制，以為TSV 139A留出與DTI結構141一起設置的空間 。
在一些實施例中，縫隙191A的寬度193至少為源極至汲極方向X上源極區129寬度143的一半（見第1B圖） 。在一些實施例中，縫隙191A的寬度193至少等於源極區129的寬度143 。在一些實施例中，縫隙191A不超過寬度143的兩倍 。在一些實施例中，縫隙191A小於源極至汲極距離144 。使縫隙191A在這些限制範圍內可提供崩潰電壓的最大改善 。
縫隙191A的寬度193可相對於絕緣層163的厚度187變化 。在一些實施例中，絕緣層163的厚度187為約0.1 µm至約10 µm 。在一些實施例中，厚度187為約0.5 µm至約3 µm 。在一些實施例中，厚度187為約1 µm至約2 µm 。
在一些實施例中，縫隙191A的寬度193為厚度187的1至10倍 。在一些實施例中，寬度193為厚度187的1至5倍 。在一些實施例中，寬度193為約0.1 µm至約20 µm 。在一些實施例中，寬度193為約0.5 µm至約5 µm 。在一些實施例中，寬度193為約1 µm至約2 µm 。使縫隙191A的寬度193在這些限制範圍內可提供崩潰電壓的最大改善 。
參考第1A圖，背側電極185A可連接至接觸襯墊175B，經由接觸襯墊175B，背側電極185A可接地或保持於預定電壓下 。在一些實施例中，接觸襯墊175B在背側195上 。在一些實施例中，背側電極185A經由金屬互連結構137連接至接觸襯墊175B 。或者，接觸襯墊175B可在前側197上，或背側電極185A可直接連接至接觸襯墊175B，而無需使用至金屬互連結構137或前側197上的任何其他結構的任何連接 。
在一些實施例中，背側電極185A經由一或多個TSV 139A連接至金屬互連結構137 。或者，背側電極185A可經由多晶管道（polypiping）連接至金屬互連結構137，多晶管道可作為多晶矽環提供，DTI結構141繞HVSD 115A 。如第1B圖中所示，TSV 139A可繞HVSD 115A分佈，並可藉由深溝槽隔離結構141與HVSD 115A分離開 。TSV 139A可經由背側195上的導電線180及通孔181連接至背側電極185A 。在一些實施例中，背側電極185A為單元結構 。若背側電極185A藉由縫隙191A分區成兩片或多片，則導電線180及通孔181可將TSV 139A中之一或多者連接至各個片 。
金屬互連結構137包括層間介電層(interlayer dielectric，ILD) 105內的導電線110及導電通孔(VIA)103 。ILD可包括一層或多層材料，諸如低k介電層（例如，介電常數小於約3.9的介電材料）、氧化物（例如，SiO 2）、氮化物（例如，SiN）、碳化物（例如，SiC）、氧氮化物（例如，SiON）、氧碳化物（例如，SiOC）、無摻雜矽玻璃(USG)，摻雜二氧化矽（例如，碳摻雜二氧化矽）、硼矽玻璃(BSG)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、旋裝玻璃(SOG)、或類似物 。
與HVSD 115A及背側電極185A相關聯的所有TSV 139A可經由金屬互連結構137彼此連接，並連接至單個接觸襯墊175B 。詳言之，TSV 139A可連接至導電線109A，且經由各種導電線110及通孔103，進一步連接至TSV 139B，TSV 139B連接至背側195上的接觸襯墊175B 。
兩個源極區129及兩個閘電極121可分別經由金屬互連結構137連接在一起，以便HVSD 115A作為單個電晶體操作 。詳言之，源極區129可經由多個接觸插塞109B連接至多個導電線110B 。導電線110B可合併在一起，並經由各種導電線110及通孔103進一步連接至TSV 139C，TSV 139C連接至背側195上的接觸襯墊175A 。閘電極121可經由接觸插塞109C連接至導電線110C 。導電線110C可經合併，並經由各種導電線110及通孔103進一步連接至TSV 139D，TSV 139D連接至背側195上的接觸襯墊175C 。汲極區117可經由接觸插塞109D連接至導電線110D 。導電線110D可經由各種導電線110及通孔103進一步連接至TSV 139E，TSV 139E連接至背側195上的接觸襯墊175D 。
第2圖提供平面圖200，圖示HVSD 115B及相關聯背側電極185B 。HVSD 115B類似於HVSD 115A，但具有可在IC裝置100A或本揭露的任何其他實例中使用的替代佈局 。在HVSD 115B中，閘電極121B、源極區129B、及主體接觸區域131B係環形的 。背側電極185B的縫隙191B同樣係環形的 。源極至汲極距離144可與背側電極185A相同 。同樣，縫隙191B的寬度193可與縫隙191A的寬度相同 。縫隙191B可由DTI結構141完全圍繞，而不限制電場的均勻性 。
第3圖提供根據本揭露的一些其他實施例的IC裝置100C之剖面側視圖 。IC裝置100C類似於IC裝置100A，但具有帶有縫隙191C的背側電極185C 。縫隙191C在閘電極121的正下方 。在一些實施例中，縫隙191C與閘電極121一樣窄或更窄 。在一些實施例中，縫隙191C的寬度193C完全在閘電極121的佔據區域內 。在一些實施例中，寬度193C大於閘電極121的寬度194 。在一些實施例中，閘電極121的佔據區域完全在縫隙191C內 。如本文所用，佔據區域為平行於半導體主體上表面的平面中的二維投影 。
第4圖提供根據本揭露的一些其他實施例的IC裝置100D的剖面側視圖 。IC裝置100D類似於IC裝置100A，但具有帶有縫隙191D的背側電極185D 。縫隙191D在汲極區117的正下方 。在一些實施例中，縫隙191D與汲極區117一樣窄或更窄 。在一些實施例中，縫隙191D的寬度193D完全在汲極區117的佔據區域內 。在一些實施例中，寬度193D大於汲極區117的寬度196 。在一些實施例中，汲極區117的佔據區域完全在縫隙191D內 。
第5圖提供根據本揭露的一些其他實施例的IC裝置100E的剖面側視圖 。IC裝置100E類似於IC裝置100A，但具有帶有縫隙191E的背側電極185E 。縫隙191E在通道111的正下方 。在一些實施例中，縫隙191E與通道111一樣窄或更窄 。在一些實施例中，通道111的佔據區域完全在縫隙191E內 。在一些實施例中，縫隙191E的部分在閘電極121的正下方，且縫隙191E的部分在源極區129的正下方 。在一些實施例中，縫隙191E在PN接合面501的正下方 。PN接合面501為源極區129與通道111之間的接合面 。在一些實施例中，縫隙191E自PN接合面501的正下方延伸至PN接合面113的正下方 。
第3圖至第5圖的實施例提供HVSD 115A中結構與相應背側電極中縫隙之尺寸、位置、及數目之間的各種關係 。這些關係中之各者均可特別適合於HVSD 115A之特定實施，其中最適合的關係由HVSD 115A之尺寸、HVSD 115A中的摻雜類型及濃度、HVSD 115A中使用的隔離結構、以及HVSD 115A的操作電壓來判定 。
IC裝置100A、100C、100D、及100E均包括HVSD 115A，這係一種n型通道側向擴散金屬氧化物半導體(n-channel laterally diffused metal-oxide semiconductor，n-LDMOS)電晶體 。第6圖至第9圖圖示具有相應結構但摻雜類型相反的IC裝置100F~100I 。第6圖圖示類似於IC裝置100A但具有輕度n-型摻雜的半導體主體159B及HVSD 115B的IC裝置100F 。HVSD 115B與HVSD 115A類似，但具有相反的摻雜類型，以提供p型通道側向擴散金屬氧化物半導體(p-channel laterally diffused metal-oxide semiconductor，p-LDMOS)電晶體 。
第6圖圖示一種IC裝置100F，其與第1A圖中的IC裝置100A類似，但具有半導體主體159B以取代半導體主體159A，以及HVSD 115B以取代HVSD 115A 。第7圖圖示與第3圖的IC裝置100C類似，但具有半導體主體159B及HVSD 115B的IC裝置100G 。第8圖圖示與第4圖的IC裝置100D類似的IC裝置100H，但具有半導體主體159B及HVSD 115B 。第9圖圖示與第5圖的IC裝置100E類似的IC裝置100I，但具有半導體主體159B及HVSD 115B 。
第10圖至第22圖係根據本揭露的剖面圖示，例示形成根據本揭露的具有HVSD及帶有一或多個縫隙的相關聯背側電極的IC裝置的方法 。雖然參考方法的各種實施例描述第10圖至第22圖，但應理解，第10圖至第22圖中所示的結構不限於該方法，而係可獨立於該方法 。雖然第10圖至第22圖描述為一系列動作，但應理解，在其他實施例中，動作的次序可改變 。雖然第10圖至第22圖圖示並描述一組特定動作，但在其他實施例中可省略所圖示及/或描述的一些動作 。此外，未圖示及/或描述的動作可包括於其他實施例中 。雖然第10圖至第22圖的方法係根據形成第1A圖的IC裝置100A來描述的，但該方法可用於形成其他IC裝置 。
如第10圖的剖面圖1000所示，方法可始於在半導體主體159A中形成DTI結構141及n型井127 。半導體主體159A包含半導體，其可係例如矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、一些其他半導體材料、前述之組合物、或類似物 。在一些實施例中，半導體主體159A經p-型摻雜至約10 14至約10 16原子/cm 3範圍內的濃度 。在一些實施例中，n型井127經n-型摻雜至約10 15至約10 17原子/cm 3範圍內的濃度 。DTI結構141可藉由在半導體主體159A中蝕刻溝槽並用介電層填充溝槽來形成 。溝槽可具有成角度或基本垂直的側壁 。介電層可係或包含例如氧化物（例如，SiO 2）、氮化物（例如，SiN）、氧氮化物（例如，SiON）、碳化物（例如，碳化矽(SiC)）、其組合物、或類似物 。n型井127可在形成DTI結構141之前或之後摻雜 。
如第11圖的剖面圖1100所示，方法可繼續形成STI結構123 。STI結構123可藉由在半導體主體159A中蝕刻溝槽並用介電層填充溝槽來形成 。溝槽可具有傾斜或實質垂直的側壁 。介電層可係或包含氧化物（例如，SiO 2）、氮化物（例如，SiN）、氧氮化物（例如，SiON）、碳化物（例如，碳化矽(SiC)）、其組合物、或類似物 。STI結構123中之一些可形成於DTI結構141的正上方 。
如第12圖的剖面圖1200所示，可進行額外摻雜以形成n型井119及p型井133 。STI結構123及光阻劑遮罩可用於對準這些摻雜 。在一些實施例中，n型井119比n型井127更重度地摻雜 。在一些實施例中，n型井119經n-型摻雜至約10 17至約10 18原子/cm 3範圍內的濃度 。在一些實施例中，p型井133經p-型摻雜至約10 17至約10 18原子/cm 3範圍內的濃度 。
如第13圖的剖面圖1300所示，方法可繼續形成閘極介電層125、閘電極121、汲極區117、源極區129、及主體接觸區域131，以完成HVSD 115A之形成 。製程可包括形成及圖案化包括閘極介電層及閘電極層的閘極堆疊 。在一些實施例中，閘電極層係或包含多晶矽或類似物 。在此類實施例中，閘極介電層可係或包含例如氧化物（例如，二氧化矽(SiO 2)）或類似物 。在一些其他實施例中，閘電極層可係或包含金屬，諸如鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鈷(Co)、或類似物 。在此類實施例中，閘極介電層可係或包含高k介電材料，諸如氧化鉿(HfO)、氧化鉭(TaO)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鋁(AlO)、氧化鋯(ZrO)、或類似物 。
閘電極121、任何相關聯側壁間隔物（未顯示）、STI結構123、及一或多個光阻劑（未顯示）可提供用於摻雜汲極區117、源極區129、及主體接觸區131的遮罩 。源極區129及汲極區117可經n-型摻雜至約10 20原子/cm 3或更高的濃度 。主體接觸區域131可經p-型摻雜至約10 20原子/cm 3或更高的濃度 。上述操作均可係前端製程(front-end-of-line，FEOL)處理的部分 。
如第14圖的剖面圖1400所示，方法可繼續進行後端製程(back-end-of-line，BEOL)處理及形成金屬互連結構137 。形成金屬互連結構137可包括一系列鑲嵌或雙重鑲嵌製程 。處理包括形成接觸插塞109B、109C、及109D、導電線110、以及通孔103 。接觸插塞109B、109C、及109D可係或包含例如鎢(W)、銅(Cu)、鋁(Al)、或類似物 。接觸插塞109B可連接至主體接觸區域131及源極區129 。導電線110及通孔103可係或包含例如銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、鉑(Pt)、或類似物 。
如第15圖的剖面圖1500所示，在處理的這一階段，包括半導體主體159A的工件可翻轉，且方法可繼續將半導體主體159A減薄至裝置層155 。在減薄半導體主體159A之後，DTI結構141延伸至現在位於頂部的背側195 。減薄製程可係或包含，舉例而言，化學機械研磨(chemical mechanical polishing，CMP)、機械研磨、蝕刻、前述之組合、或類似者 。舉例而言，在減薄之前，半導體主體159A可具有約750 µm的厚度 。在一些實施例中，在減薄之後，半導體主體159A具有在約2 µm至約15 µm的範圍內的厚度 。
如第16圖的剖面圖1600所示，方法可繼續在背側195上形成絕緣層163、導電層165、及ILD層167 。絕緣層163及ILD層167可藉由化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、旋裝製程、任何其他適合製程、其組合、或類似者形成 。導電層165可藉由CVD、PVD、電鍍、無電電鍍、一些其他沉積製程、其組合、或類似者形成 。
絕緣層163可係或包含低k介電材料（例如，介電常數小於約3.9的介電材料）、高k介電材料（例如，介電常數大於約3.9的介電材料，諸如氧化鉿(HfO)、氧化鉭(TaO)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鋁(AlO)、氧化鋯(ZrO)、或類似物）、氧化物（例如，二氧化矽(SiO 2)）、氮化物（例如,氮化矽(SiN)）、氧氮化物（例如,氧氮化矽(SiON)）、無摻雜矽玻璃(USG)、摻雜二氧化矽（例如，碳摻雜二氧化矽）、硼矽玻璃(BSG)、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、旋裝玻璃(SOG)、一些其他介電材料、上述材料之組合、或類似物 。
導電層165可係任何導電材料，諸如金屬、諸如重度摻雜多晶矽的重度摻雜半導體、導電碳基材料，諸如石墨烯、或類似物 。在一些實施例中，導電層165包含金屬 。金屬可係銅(Cu)、鋁(Al)、鎢(W)、金(Au)、銀(Ag)、鉑(Pt)、其組合物或類似物 。在一些實施例中，導電層165為銅(Cu)、鋁(Al)、銅鋁合金(CuAl)、或類似物 。在一些實施例中，導電層165具有約1 µm至約5 µm的厚度 。
如第17圖的剖面圖1700所示，可形成遮罩1703並用於圖案化導電層165 。遮罩1703可藉由光學微影術形成 。圖案化可包括濕式蝕刻、乾式蝕刻、反應離子蝕刻(reactive ion etching，RIE)、一些其他蝕刻製程、前述之組合、或類似者 。蝕刻可在絕緣層163中或絕緣層163上終止 。圖案化可自導電層165形成背側電極185A 。圖案化亦可在背側電極185A及開口1701中形成縫隙191A，TSV將經由開口1701通過導電層165 。開口1701可與DTI結構141對準 。在蝕刻之後，可剝離遮罩1703 。
如第18圖的剖面圖1800所示，方法可繼續使用介電層183及介電層179分別填充縫隙191A及開口1701 。介電層183及介電層179可係相同的介電層 。介電層183及介電層179可藉由化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、旋裝製程、任何其他適合製程、其組合、或類似者來沉積 。多餘的介電層可藉由諸如化學機械研磨(chemical mechanical polishing，CMP)或類似者的平坦化製程移除 。介電層183及介電層179可延伸穿過導電層165及ILD層167兩者 。介電層179可水平對準DTI結構141 。
如第19圖的剖面圖1900所示，可形成遮罩1903並用於蝕刻TSV開口1901 。TSV開口1901可延伸穿過介電層179、穿過絕緣層163、透過DTI結構141穿過半導體主體159A，並進入前側197上的金屬互連結構137 。蝕刻製程可包括濕式蝕刻、乾式蝕刻、反應離子蝕刻(reactive ion etching，RIE)、一些其他蝕刻製程、前述之組合、或類似者 。在蝕刻之後，可剝離遮罩1903 。
如第20圖的剖面圖2000所示，方法可繼續形成遮罩2003，並使用其蝕刻ILD層167中的通孔開口2001來蝕刻 。背側電極185A經由通孔開口2001曝光 。蝕刻可包括濕式蝕刻、乾式蝕刻、反應離子蝕刻(reactive ion etching，RIE)、一些其他蝕刻製程、前述之組合、或類似者 。應瞭解，通孔開口2001可在TSV開口1901之前、TSV開口1901之後、或與TSV開口1901同時形成 。蝕刻之後，可剝離遮罩2003 。
如第21圖的剖面圖2100所示，可沉積導電材料以填充通孔開口2001及TSV開口1901，並在背側195上形成導電層2101 。導電材料可係金屬、多晶矽、一些其他導電材料、其組合物、或類似物 。在一些實施例中，導電材料為金屬 。適合的金屬可係例如銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、或鉑(Pt)、其組合物、或類似物 。導電材料可藉由CVD、PVD、電鍍、無電電鍍、一些其他沉積製程、其組合、或類似者來沉積 。導電材料形成TSV 139A~139E及通孔181 。
如第22圖的剖面圖2200所示，可形成遮罩2201並用於圖案化導電層2101，以形成導電線180 。導電線180中之一些可將通孔181耦合至TSV 139A 。其他導電線180可將TSV 139B~139E耦合至背側195上的接觸襯墊或其他結構 。蝕刻可包括濕式蝕刻、乾式蝕刻、反應離子蝕刻(reactive ion etching，RIE)、一些其他蝕刻製程、前述之組合、或類似者 。額外處理形成ILD層169、ILD層171及接觸襯墊175A~175D，以提供如第1A圖的IC裝置100A之結構 。在蝕刻之後，可剝離遮罩2201 。
第23圖至第29圖係一系列剖面圖，圖示第10圖至第22圖的製程之變化 。在這一變化中，縫隙191A在TSV 139A~139E之後形成 。在TSV 139A~139E之後形成縫隙191A可避免污染 。
變化始於導電層165中開口1701的形成 。如第23圖的剖面圖2300所示，形成開口1701圖案化背側電極185A而無需同時形成縫隙191A，如第17圖的剖面圖1700所示 。
如第24圖的剖面圖2400所示，變化繼續進行，用介電層179填充開口1701，接著蝕刻TSV開口1901及通孔開口2001，如第25圖的剖面圖2500所示 。如第26圖的剖面圖2600所示，沉積導電材料以填充通孔開口2001，從而形成通孔181，以填充TSV開口1901，從而形成TSV 139A~139E，並形成導電層2101 。如第27圖的剖面圖2700所示，導電層2101接著可經圖案化以形成導電線180 。
如第28圖的剖面圖2800所示，接著可形成遮罩2801並用於蝕刻背側電極185A中的縫隙191A 。在蝕刻之後，可剝離遮罩2801 。如第29圖的剖面圖2900所示，接著可用介電層183填充縫隙191A 。介電層183可與介電層179相同或不同 。多餘介電層183可藉由諸如CMP的平坦化製程移除，在導電線180上終止 。當使用這一變化時，ILD層169可具有與填充縫隙191A的介電層183相同的組成物 。
第30圖至第35圖係一系列剖面圖，圖示第10圖至第22圖的製程的另一變化 。在這一變化中，背側電極185A藉由鑲嵌製程形成，由此可避免導電層165之蝕刻 。
如第30圖的剖面圖3000所示，可在絕緣層163上方沉積蝕刻終止層3003及介電層3001 。蝕刻終止層3003係可有可無的(optional) 。在一些實施例中，蝕刻終止層3003係氮化物（例如，SiN）、碳化物（例如，SiC）、氧氮化物（例如，SiON）、氧碳化物（例如，SiOC）、其組合物、或類似物 。介電層3001為填充縫隙191A的介電層183之材料 。
如第31圖的剖面圖3100所示，可形成遮罩3101並使用其圖案化介電層3001，以形成開口3103，從而提供模具(mold)給背側電極185A，並在需要導電層165的其他位置提供額外開口3105 。形成開口3103及3105可包括蝕刻終止層3003為其提供終點的蝕刻 。
如第32圖的剖面圖3200所示，可剝離遮罩3101並沉積導電材料以填充開口3103及3105 。任何多餘的導電材料均可藉由諸如CMP的平坦化製程移除 。填充開口3103的導電材料形成背側電極185A，且填充開口3105的導電材料形成導電層165的剩餘部分 。
如第33圖中3300的剖面圖所示，接著可形成ILD層167並使其圖案化以形成通孔開口2001 。如第34圖的剖面圖3400所示，TSV開口1901接著可經蝕刻 。處理可繼續，如第26圖至第29圖的剖面圖2600至圖2900所示 。在所得IC裝置中，蝕刻終止層3003可設置於背側電極185A與絕緣層163之間 。
第35圖展示製程3500之流程圖，根據本揭露，製程3500可用於形成IC裝置 。雖然第35圖的製程3500在本文中圖示並描述為一系列動作或事件，但應理解，所圖示的此類動作或事件的次序不應在限制意義上進行解釋 。舉例而言，一些動作可以不同的次序發生及/或與本文所示及/或描述的動作或事件以外的其他動作或事件同時發生 。此外，並非所有圖示的動作均需要實施本文描述的一或多個態樣或實施例，且本文描述的一或多個動作可在一或多個單獨的動作及/或階段中執行 。
製程3500可始於形成DTI結構的動作3501以及形成輕度摻雜井的動作3503 。第10圖的剖面圖1000提供所得結構之實例 。製程以動作3505繼續，形成STI結構 。第11圖的剖面圖1100提供所得結構之實例 。動作3507形成中度摻雜井 。第12圖的剖面圖1200提供所得結構之實例 。
動作3509正在前側形成閘極 。動作3511正在形成重度摻雜接觸區 。這些製程如第13圖的剖面圖1300所示 。動作3513在前側上形成金屬互連結構 。第14圖的剖面圖1400提供所得結構之實例 。動作3515將基板減薄至裝置層 。第15圖的剖面圖1500提供所得結構之實例 。
動作3517在背側上形成隔離層 。動作3519在隔離層上形成導電層 。動作3521在導電層上形成ILD層 。第16圖的剖面圖1600提供所得結構之實例 。
動作3523圖案化背側導電層 。這一圖案化自背側導電層界定背側電極 。在一些實施例中，這一圖案化亦在背側電極中形成開口 。這一圖案化亦可在背側導電層中提供開口，以允許TSV經由背側導電層而不接觸背側導電層 。第17圖的剖面圖1700提供所得結構之實例 。
動作3525用介電層填充背側導電層的開口 。第18圖的剖面圖1800提供所得結構之實例 。動作3527形成TSV開口 。第19圖的剖面圖1900提供所得結構之實例 。動作3529形成用於連接至背側電極的通孔的開口 。第20圖的剖面圖2000提供所得結構之實例 。動作3529沉積形成TSV、背側電極通孔、及背側金屬層的金屬 。第21圖的剖面圖2100提供所得結構之實例 。
動作3531圖案化背側金屬 。經圖案化金屬在背側電極通孔與TSV中之一些之間形成連接，可在其他TSV與背側的其他結構之間形成連接，且可進一步互連背側上的結構 。第22圖的剖面圖2200提供所得結構之實例 。動作3535形成背側出點及相關結構 。第1A圖提供所得結構之實例 。
第36圖展示製程3600之流程圖，其係第35圖中製程3500的變化，可用於形成類似的IC裝置 。在這一變化中，背側電極中的開口在TSV之後形成 。
製程3600包括與製程3500相同的許多動作 。變化始於動作3601，圖案化背側導電層 。除動作3601不包括在背側電極中蝕刻開口以外，動作3601類似於動作3523 。第23圖的剖面圖2300提供所得結構之實例 。
下一變化發生於動作3603，這係圖案化背側電極中的開口 。在製程3600中，動作3603跟隨動作3533，圖案化背側金屬 。第28圖的剖面圖2800提供所得結構之實例 。
製程3600以動作3605繼續，動作3605用介電層填充背側電極中的開口，動作3607以CMP移除多餘介電層 。第29圖的剖面圖2900提供所得結構之實例 。接著可如製程3500中那樣形成背側觸點 。
第37圖展示製程3700之流程圖，這係第35圖中製程3500的另一變化，亦可用於形成類似的IC裝置 。在這一變化中，背側電極及其開口使用鑲嵌製程形成 。
製程3700包括與製程3500相同的許多動作 。這一變化可始於動作3701，在隔離層上形成蝕刻終止層 。若不需要蝕刻終止層，則這一動作係可選的 。動作3703形成介電填充層，即，填充背側電極中的開口的介電層 。第30圖的剖面圖3000提供所得結構之實例 。動作3705圖案化介電填充層 。第31圖的剖面圖3100提供所得結構之實例 。
動作3707沉積用於背側電極的導電材料 。動作3709為化學機械研磨，可移除沉積於介電填充層中的開口之外的任何導電材料 。第32圖的剖面圖3200提供所得結構之實例 。
製程可如3500製程一樣繼續 。可選地，蝕刻電極接觸孔的動作3529先於蝕刻用於TSV的孔的動作3527 。第33圖及第34圖中的剖面圖3300及3400圖示該製程順序 。
本揭露的一些態樣係關於一種IC裝置，其包括具有前側及背側的半導體主體 。HVSD設置於前側上 。導電層及絕緣層設置於背側上 。絕緣層在導電層與半導體主體之間 。導電層形成HVSD正下方的一電極 。電極在HVSD正下方具有一縫隙 。在一些實施例中，電極的第一部分在縫隙的第一側上，而電極的第二部分在縫隙的第二側上，縫隙的第二側與第一側相對 。在一些實施例中，第一部分與第二部分合併 。在一些實施例中，縫隙比HVSD長 。
在一些實施例中，HVSD正下方的電極面積大於HVSD正下方的縫隙面積 。在一些實施例中，縫隙具有與係HVSD的部分且在前側上的源極區、汲極區、閘電極、或通道之形狀相對應的形狀 。在一些實施例中，HVSD具有源極區及汲極區，其在橫向於源極至汲極方向的方向上伸長，且縫隙亦在橫向方向上伸長 。在一些實施例中，縫隙具有為絕緣層厚度的1至10倍的寬度 。在一些實施例中，縫隙係電極中複數個縫隙中之一者，且在HVSD的正下方 。在一些實施例中，HVSD為電晶體 。在一些實施例中，縫隙在電晶體的源極區、汲極區、或閘電極的正下方 。在一些實施例中，縫隙在電晶體的PN接合面的正下方 。
本揭露的一些態樣係關於包括半導體主體的IC裝置 。複數個高電壓裝置形成於半導體主體中，且在半導體主體下方具有佔據區域 。在半導體主體下方有絕緣層，且在絕緣層下方有一或多個電極 。一或多個電極在佔據區域中之各者的部分但非全部上方延伸，且具有在佔據區域中之各者內重複的圖案 。在一些實施例中，圖案包含由一或多個電極中之一者圍繞的縫隙 。在一些實施例中，一或多個電極中之各者完全在圍繞複數個高電壓裝置中之一者的深溝槽隔離結構的外周內 。在一些實施例中，一或多個電極中之各者均具有一對側壁，由介電層分離開，並在複數個高電壓裝置中之一者的正下方 。在一些實施例中，電極比高電壓裝置長 。
本揭露的一些態樣係關於一種方法，該方法包括在半導體主體的前側上形成高電壓半導體裝置，以及在半導體主體的背側上形成絕緣層及導電層 。絕緣層在導電層與半導體主體之間 。導電層經蝕刻以界定HVSD正下方的電極及電極中的開口 。開口在HVSD的正下方 。在一些實施例中，方法進一步包括在半導體主體的前側上形成金屬互連結構，形成貫穿基板通孔，以及經由貫穿基板通孔將電極連接至金屬互連結構 。在一些實施例中，方法進一步包括偏置電極以增加HVSD的崩潰電壓 。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣 。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎 。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇 。
100A:IC裝置 100C~110I:IC裝置 103:通孔 105:ILD 109A:導電線 109B~109D:接觸插塞 110:導電線 110B~110D:導電線 111:通道 113:PN接合面 115A~115B:HVSD 117:汲極區 119:n型井 121:閘電極 121B:閘電極 123:STI結構 125:閘極介電層 127:n型井 129:源極區 129B:源極區 131:主體接觸區域 131B:主體接觸區域 133:p型井 137:金屬互連結構 139A~139E:TSV 141:DTI結構 142:長度 143:寬度 144:源極至汲極距離 145:長度 146:145的橫向範圍 147:長度 148:191A的橫向末端 151:191A的另一側 152:191A的一側 153:185A的周邊 154:185A的第一部分 155:裝置層 156:185的第二部分 159A~159B:半導體主體 163:絕緣層 165:導電層 167:ILD層 169:ILD層 171:ILD層 175A~175D:接觸襯墊 178:191A的第一側壁 179:介電層 180:導電線 181:通孔 183:介電層 184:191A的第二側壁 185A~185E:背側電極 187:163的厚度 191A~191E:縫隙 193:寬度 193C:191C的寬度 193D:191D的寬度 195:背側 196:寬度 197:前側 200:平面圖 501:PN接合面 1000~3400:剖面圖 1701:開口 1703:遮罩 1901:TSV開口 1903:遮罩 2001:通孔開口 2003:遮罩 2101:導電層 2201:遮罩 2801:遮罩 3001:介電層 3003:蝕刻終止層 3101:遮罩 3103:開口 3105:開口 3500:製程 3501~3535:動作 3600:製程 3601~3607:動作 3700:製程 3701~3709:動作
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解 。應注意，根據行業中的標準規範，各種特徵未按比例繪製 。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小 。第1A圖圖示根據本揭露的一些態樣的包含高電壓半導體裝置的積體電路(integrated circuit，IC)裝置之剖面側視圖 。第1B圖係根據本揭露的一些實施例的第1A圖的IC裝置內的高電壓半導體裝置及一些周圍結構之平面圖 。第1C圖係根據本揭露的一些實施例的具有縫隙的背側電極之平面圖 。第1D圖將第1B圖及第1C圖的元件組合於一個疊加平面圖中，代表第1A圖的IC裝置 。第2圖係顯示用於第1A圖的IC裝置的高電壓半導體裝置的替代佈局之平面圖 。第3圖至第9圖圖示根據本揭露的各個態樣的積體電路(integrated circuit，IC)裝置之剖面側視圖 。第10圖至第22圖在一系列剖面圖中圖示根據本揭露的形成諸如第1A圖的IC裝置的IC裝置之方法 。第23圖至第29圖在一系列剖面圖中圖示根據本揭露的一些其他態樣的第10圖至第22圖的方法之變化 。第30圖至第34圖在一系列剖面圖中圖示根據本揭露的一些其他態樣的第10圖至第22圖的方法之變化 。第35圖至第37圖提供圖示根據本揭露的形成IC裝置的一些製程之流程圖 。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100A:IC裝置
103:通孔
105:ILD
109A:導電線
109B:接觸插塞
109C:接觸插塞
109D:接觸插塞
110:導電線
110B:導電線
110C:導電線
110D:導電線
111:通道
113:PN接合面
115A:HVSD
117:汲極區
119:n型井
121:閘電極
123:STI結構
125:閘極介電層
127:n型井
129:源極區
131:主體接觸區域
133:p型井
137:金屬互連結構
139A:TSV
139B:TSV
139C:TSV
139D:TSV
139E:TSV
141:DTI結構
152:191A的一側
155:裝置層
159A:半導體主體
163:絕緣層
165:導電層
167:ILD層
169:ILD層
171:ILD層
175A:接觸襯墊
175B:接觸襯墊
175C:接觸襯墊
175D:接觸襯墊
178:191A的第一側壁
179:介電層
180:導電線
181:通孔
183:介電層
184:191A的第二側壁
185A:背側電極
187:163的厚度
191A:縫隙
193:191A的寬度
195:背側
197:前側

Claims (20)

  1. 一種積體電路(IC)裝置，包含： 一半導體主體，包含一前側及一背側； 一高電壓半導體裝置(HVSD)，形成於該前側中；及 一導電層及一絕緣層，於該背側上，其中該絕緣層在該導電層與該半導體主體之間； 其中該導電層形成該高電壓半導體裝置正下方的一電極；且 該電極具有該高電壓半導體裝置正下方的一縫隙 。
  2. 如請求項1所述之積體電路裝置，其中： 該電極的一第一部分在該縫隙的一第一側上；且 該電極的一第二部分在該縫隙的一第二側上，該縫隙的該第二側與該第一側相對 。
  3. 如請求項2所述之積體電路裝置，其中該第一部分與該第二部分合併 。
  4. 如請求項1所述之積體電路裝置，其中該縫隙比該高電壓半導體裝置長 。
  5. 如請求項1所述之積體電路裝置，其中該高電壓半導體裝置的正下方的該電極的一面積大於該高電壓半導體裝置的正下方的該縫隙的一面積 。
  6. 如請求項1所述之積體電路裝置，其中該縫隙具有與一源極區、一汲極區、一閘電極、或一通道的一形狀相對應的一形狀，其中該源極區、該汲極區、該閘電極、或該通道係該高電壓半導體裝置的部分且在該前側上 。
  7. 如請求項1所述之積體電路裝置，其中： 該高電壓半導體裝置具有一源極區及一汲極區，該源極區及該汲極區在一源極至汲極方向的一橫向方向上伸長；且 該縫隙在該橫向方向上伸長 。
  8. 如請求項1所述之積體電路裝置，其中該縫隙具有一厚度，該縫隙之該厚度為該絕緣層的一厚度的1至10倍 。
  9. 如請求項1所述之積體電路裝置，其中該縫隙為該電極中複數個縫隙中之一者，且在該高電壓半導體裝置的正下方 。
  10. 如請求項1所述之積體電路裝置，其中該高電壓半導體裝置為一電晶體 。
  11. 如請求項10所述之積體電路裝置，其中該縫隙在該電晶體的一源極區、一汲極區、或一閘電極的正下方。
  12. 如請求項10所述之積體電路裝置，其中該縫隙在該電晶體的一PN接合面的正下方 。
  13. 一種積體電路裝置，包含： 一半導體主體； 複數個高電壓裝置，形成於該半導體主體中； 一絕緣層，於該半導體主體下方；及 一或多個電極，於該絕緣層下方的一層中； 其中該些高電壓裝置中之各者在該半導體主體下方具有一佔據區域； 該一或多個電極形成在各個佔據區域內重複的一圖案；且 該圖案在各個佔據區域內具有一縫隙 。
  14. 如請求項13所述之積體電路裝置，其中該些縫隙中之各者由該一或多個電極中之一者圍繞 。
  15. 如請求項13所述之積體電路裝置，其中： 該些高電壓裝置中之各者由一不同的深溝槽隔離結構圍繞；且 該一或多個電極中之各者完全在該些深溝槽隔離結構中之一者的一外周內 。
  16. 如請求項13所述之積體電路裝置，其中該一或多個電極中之各者具有一對側壁，由一介電層分離開且在該些佔據區域中之一者內 。
  17. 如請求項13所述之積體電路裝置，其中該些電極比該些高電壓裝置長 。
  18. 一種方法，包含： 在一半導體主體的一前側上形成一高電壓半導體裝置；及 在該半導體主體的一背側上形成一絕緣層及一導電層，其中該絕緣層在該導電層與該半導體主體之間；及 蝕刻該導電層以界定該高電壓半導體裝置的正下方的一電極及該電極中的一開口； 其中該開口在該高電壓半導體裝置的正下方 。
  19. 如請求項18所述之方法，更包含： 在該半導體主體的該前側上形成一金屬互連結構； 形成一貫穿基板通孔；及 經由該貫穿基板通孔將該電極連接至該金屬互連結構 。
  20. 如請求項18所述之方法，更包含：偏壓該電極以增加該高電壓半導體裝置的一崩潰電壓 。
TW111109067A 2021-06-21 2022-03-11 積體電路裝置及其形成方法 TWI805273B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163212955P 2021-06-21 2021-06-21
US63/212,955 2021-06-21
US17/572,945 US11935918B2 (en) 2021-06-21 2022-01-11 High voltage device with boosted breakdown voltage
US17/572,945 2022-01-11

Publications (2)

Publication Number Publication Date
TW202301547A true TW202301547A (zh) 2023-01-01
TWI805273B TWI805273B (zh) 2023-06-11

Family

ID=83606143

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111109067A TWI805273B (zh) 2021-06-21 2022-03-11 積體電路裝置及其形成方法

Country Status (4)

Country Link
US (1) US11935918B2 (zh)
JP (1) JP7417671B2 (zh)
CN (1) CN115224029A (zh)
TW (1) TWI805273B (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100063576A (ko) 2008-12-03 2010-06-11 한국전자통신연구원 고전압 ｌｄｍｏｓ 트랜지스터 및 그 제조 방법
CN103733344B (zh) * 2011-09-08 2018-05-18 富士电机株式会社 半导体装置
JP5729485B2 (ja) 2012-05-29 2015-06-03 富士電機株式会社 アイソレータおよびアイソレータの製造方法
CN104916537A (zh) 2014-03-11 2015-09-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US9761525B1 (en) * 2016-04-29 2017-09-12 Globalfoundries Inc. Multiple back gate transistor
US10903357B2 (en) 2017-10-05 2021-01-26 Qualcomm Incorporated Laterally diffused metal oxide semiconductor (LDMOS) transistor on a semiconductor on insulator (SOI) layer with a backside device
US10600910B2 (en) * 2018-06-26 2020-03-24 Qualcomm Incorporated High voltage (HV) metal oxide semiconductor field effect transistor (MOSFET) in semiconductor on insulator (SOI) technology
JP7195167B2 (ja) 2019-02-08 2022-12-23 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2020141023A (ja) * 2019-02-27 2020-09-03 株式会社 日立パワーデバイス 半導体装置

Also Published As

Publication number Publication date
TWI805273B (zh) 2023-06-11
US11935918B2 (en) 2024-03-19
JP7417671B2 (ja) 2024-01-18
CN115224029A (zh) 2022-10-21
JP2023001916A (ja) 2023-01-06
US20220406886A1 (en) 2022-12-22

Similar Documents

Publication Publication Date Title
US10950708B2 (en) Dishing prevention dummy structures for semiconductor devices
US11145512B2 (en) Gate isolation plugs structure and method
US11271104B2 (en) Composite etch stop layer for contact field plate etching
TWI717410B (zh) 半導體結構、製造其的方法及製造密封環結構的方法
US9997520B2 (en) Semiconductor device structure with capacitor and method for forming the same
TWI748271B (zh) 積體晶片及其形成方法
TWI719430B (zh) 積體晶片及其形成方法
US11798848B2 (en) Semiconductor device structure with resistive element
US10790394B2 (en) Semiconductor device structure and method for forming the same
TWI787787B (zh) 半導體電晶體裝置及形成半導體電晶體裝置的方法
KR20160093513A (ko) 수직 트랜지스터의 국소 상호연결부로서의 상부 금속 패드를 포함하는 집적 회로 구조물 및 그 제조방법
CN111129121A (zh) 半导体装置
KR102404493B1 (ko) 게이트 연장부들을 갖는 고전압 디바이스
TWI805273B (zh) 積體電路裝置及其形成方法
US11855080B2 (en) Semiconductor device and method of fabricating the same
US11908891B2 (en) High voltage device with gate extensions
US11973075B2 (en) Dual substrate side ESD diode for high speed circuit
US20230387131A1 (en) Low-cost semiconductor-on-insulator (soi) structure
US20230010333A1 (en) Integrated chip with good thermal dissipation performance
US20240234407A1 (en) Dual substrate side esd diode for high speed circuit