KR20100063576A - 고전압 ｌｄｍｏｓ 트랜지스터 및 그 제조 방법 - Google Patents

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윤용선
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Abstract

본 발명은 On 저항의 증가 없이 내압을 향상시킬 수 있는 고전압 LDMOS 트랜지스터 및 그 제조 방법을 제공한다. 본 발명에 따른 고전압 LDMOS 트랜지스터는, 기판 상의 게이트; 상기 게이트를 사이에 두고 상기 기판에서 양측으로 서로 이격 배치된 소스 및 드레인; 상기 기판에서 상기 게이트와 드레인 사이에 형성된 드리프트 영역; 및 상기 드리프트 영역에서 측 방향으로 배열되고, 산화막으로 채워진 복수개의 트렌치;를 포함한다.
LDMOS

Description

고전압 ＬＤＭＯＳ 트랜지스터 및 그 제조 방법{High voltage LDMOS transistor and method of fabricating the same}
본 발명은 고전압 LDMOS(lateral double diffused MOS) 트랜지스터에 관한 것으로, 보다 상세하게는 드리프트 영역에 산화막으로 채워진 여러 겹의 트렌치를 구비함으로써 ON 저항(specific on-resistance)의 증가없이 내압(breakdown voltage)이 향상된 LDMOS 전계효과 트랜지스터(FET) 및 그 제조 방법에 관한 것이다.
고전압용 전력소자인 LDMOS 트랜지스터는 빠른 스위칭 속도, 높은 입력 임피던스, 적은 전력소모와 CMOS 공정과의 양립성 등의 장점을 가지며, 디스플레이 구동 IC, 전력 변환기, 모터 컨트롤러 및 자동차용 전원장치를 포함한 다양한 전력 소자에 넓게 이용된다. 전력 소자의 경우 ON 저항(specific on-resistance)과 내압(breakdown voltage)은 소자의 성능에 큰 영향을 미치는 주요한 요소이므로, ON 저항을 유지하면서도 내압을 증가시키기 위한 다양한 기술이 제안되어 왔다.
A. Nezar 등은 LDMOS 트랜지스터의 드리프트 영역(drift region)의 게이트 단부 아래에 드리프트 영역과 반대형의 도펀트로 이루어진 내부 필드 링(internal field ring)을 형성하는 구조를 제안하여 트랜지스터 특성을 시뮬레이션한 결과를 보고하였다(A. Nezar and C.A.T. Salama, "Breakdown voltage in LDMOS transistors using internal field rings", IEEE Trans. Electron Devices, Vol. 38, pp. 1676-1680(1991)). J. He 등은 LDMOS 트랜지스터의 드리프트 영역의 표면에 드레인 영역에서부터 점차적으로 도핑 농도가 감소하는 표면 n-이온주입 영역을 형성하여 ON 저항의 증가없이 내압을 증가시키는 LDMOS 트랜지스터 구조를 제안하여 그 특성을 시뮬레이션한 결과를 보고하였다(J. He, X. Zhang, and Y. Y. Wang, "Linearly varying surface-implnated n-layer used for improving trade-off between breakdown voltage and on-resistance of RESURF LDMOS transistor", Microelectronics Journal, Vol. 32, pp. 969-971 (2001)). 또한, W. Chen 등은 LDMOS 트랜지스터의 드리프트 영역에 드리프트 영역의 도핑 타입과 반대형인 도펀트로 이루어진 내부 필드 영역을 형성하고 내부 필드 영역 내부에 여러개의 배선을 형성하여 드리프트 영역의 포텐셜이 동일하게 배분되도록 하는 LDMOS 트랜지스터 구조를 제안하여 그 특성을 시뮬레이션한 결과를 보고하였다(W. Chen, B. Zhang, Z. Li, and Z. Liu, "A novel high voltage LDMOS for HVIC with the multiple step shaped equipotential rings", Solid State Electronics, Vol. 51, pp. 394-397 (2007)). 그러나, 상기 제안된 구조들에 대한 보고는 모두 시뮬레이션 단계까 지만 특성 검정이 이루어졌으며, 상기 제안된 구조의 LDMOS 소자를 실제로 제작하여 그 특성을 평가한 결과는 보고되지 않고 있다.
도 1은 종래의 LDMOS 트랜지스터의 구조를 나타낸 단면도이다. 도 1을 참조하면, LDMOS 트랜지스터(100)는, p형 실리콘 기판(101) 내에 LDMOS 트랜지스터의 드리프트 영역으로 사용되는 딥(deep) n-웰(102)과, 그 위에 LDMOS 트랜지스터의 채널이 형성될 p-바디(p-body)(103), n+ 소스(104) 및 드레인(105), 바디 접촉을 위한 p+ 소스(106), LOCOS 구조의 필드 산화막(107), 게이트 산화막(108), 게이트(109) 그리고, 드레인 전극(110)과 소스 전극(111)을 포함한다. 종래의 LDMOS 트랜지스터(100)에서 드리프트 영역 길이(drift region length, LD)와 드리프트 영역의 도핑 농도는 소자의 ON 저항과 내압을 결정하는 중요한 요소들이다. 즉 LD가 길어질수록 내압은 증가하는 반면에 ON 저항도 증가하고, 드리프트 영역의 농도가 높아질수록 ON 저항은 감소하지만 내압 역시 감소하는 트레이드-오프(trade-off) 관계를 나타낸다. 따라서, 이러한 종래의 LDMOS 트랜지스터 구조에서는 ON 저항의 증가없이 내압을 증가시키가 어려운 실정이다.
한편, 필드 산화막(field oxide)으로서 LOCOS 대신에 산화물로 채워진 트렌치를 LDMOS 트랜지스터의 드리프트 영역에 형성함으로써 내압을 향상시킨 결과가 다수 보고되고 있다. Won-So Son 등은 LDMOS 트랜지스터의 드리프트 영역에 기존의 LOSCOS(local oxidation of silcon) 대신에, 실리콘 트렌치 식각, 신화막 갭필 및 CMP 공정으로 형성되는 트렌치를 형성하여 ON 저항의 증가없이 내압이 향상된 LDMOS 트랜지스터 소자를 제작하여 특성을 보고하였다(Won-So Son, Young-Ho Sohn and Sie-young Choi, "SOI RESURF LDMOS transistor using trench filled with oxide", Electronics Letters, Vol. 39, pp. 1760-1761 (2003)). 그러나, 이러한 트렌치 구조는 CMP(chemical mechanical polishing) 등의 까다로운 공정이 요구되므로 기존의 공정 방법으로 제작하기에는 어려움이 있다.
본 발명의 일 과제는 ON 저항의 증가 없이 내압을 향상시킬 수 있는 고전압 LDMOS 트랜지스터 구조를 제공하는 것이다. 또한 본 발명의 다른 과제는, CMP 등의 까다로운 공정 없이 단순화된 공정으로, ON 저항의 증가 없이 내압을 향상시킬 수 있는 고전압 LDMOS 트랜지스터를 제조하는 방법을 제공하는 것이다
본 발명의 일 측면에 따른 고전압 LDMOS 트랜지스터는, 기판 상의 게이트; 상기 게이트를 사이에 두고 상기 기판에서 양측으로 서로 이격 배치된 소스 및 드레인; 상기 기판에서 상기 게이트와 드레인 사이에 형성된 드리프트 영역; 및 상기 드리프트 영역에서 측 방향으로 배열되고, 산화막으로 채워진 복수개의 트렌치;를 포함한다.
본 발명의 실시형태에 따르면, 상기 고전압 LDMOS 트랜지스터는, 상기 기판 상에서 상기 게이트와 드레인 사이에 형성된 필드 산화막을 더 포함하고, 상기 복수개의 트렌치는 상기 필드 산화막 아래에 배치되며, 상기 트렌치를 채우는 산화막의 상부는 상기 필드 산화막과 연결될 수 있다. 상기 필드 산화막은 LOCOS 필드 산화막일 수 있다.
본 발명의 실시형태에 따르면, 상기 복수개의 트렌치 각각의 하부 및 측벽에는 상기 드리프트 영역의 도핑 타입과 반대형의 불순물이 확산된 내부 필드 링이 형성될 수 있다.
본 발명의 다른 측면에 따른 고전압 LDMOS 트랜지스터의 제조 방법은, LDMOS 트랜지스터용 기판의 드리프트 영역에 상기 기판을 선택적으로 식각하여 측방향으로 배열된 복수개의 트렌치를 형성하는 단계; 및 산화(oxidation) 공정을 사용하여 상기 복수개의 트렌치를 산화막으로 채우는 단계;를 포함한다.
본 발명의 실시형태에 따르면, 상기 고전압 LDMOS 트랜지스터 제조 방법은, 상기 복수개의 트렌치를 산화막으로 채우는 단계 전에 상기 복수개의 트렌치 안으로 상기 드리프트 영역의 도핑 타입과 반대형의 불순물을 이온주입하는 단계를 더 포함하고, 상기 산화 공정에서 상기 이온주입된 불순물이 확산되어 상기 트렌치 하부와 측벽에 내부 필드 링이 형성될 수 있다.
본 발명의 실시형태에 따르면, 상기 고전압 LDMOS 트랜지스터 제조 방법은 상기 복수개의 트렌치를 산화막으로 채우는 단계 후에, 상기 드리프트 영역 상에 LOCOS 산화 공정을 사용하여 필드 산화막을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 고전압 LDMOS 트랜지스터에 있어서, 산화막으로 채워진(매립된) 복수 겹의 트렌치를 드리프트 영역에 형성함으로써 ON 저항의 증가 없이 내압을 향상시킬 수 있다. 또한 트리프트 영역에 형성된 복수 겹의 트렌치를 산화막으로 채우는 방법으로서 2㎛이하의 폭을 갖는 트렌치를 식각한 후 LOCOS와 같은 산화 공정을 이용하여 트렌치를 매립함으로써 CMP 등의 까다로운 공정이 없는 단순한 공정으로 성능이 향상된 고전압 LDMOS 트랜지스터를 용이하게 제작할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지의 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로만 한정되는 것은 아니다. 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하의 실시형태에서는 n-채널 LDMOS 트랜지스터를 예로 들어 설명하지만, 본 발명이 이에 한정되는 것은 아니며 p-채널 LDMOS 트랜지스터에 대해서도 동일하게 적용될 수 있다. p-채널 LDMOS 트랜지스터(및 그 제조 방법)의 경우, 개시되는 모든 도펀트의 유형은 n-채널의 경우와는 반대로 적용된다.
도 2는 본 발명의 실시형태에 따른 고전압 LDMOS 트랜지스터의 단면도이다. 도 2를 참조하면, LDMOS 트랜지스터(200)는, p형 기판 또는 p형 SOI 기판(201) 내에 LDMOS 트랜지스터의 드리프트 영역으로 사용되는 딥(deep) n-웰(202)과, 그 위에 LDMOS 트랜지스터의 채널이 형성될 p-바디(p-body)(203), n+ 소스(204) 및 n+ 드레인(205), 바디 접촉을 위한 p+ 소스(206), 필드 산화막(207), 게이트 산화막(208), 폴리실리콘 등으로 된 게이트(209) 그리고, 메탈 등으로 된 드레인 전극(210)과 소스 전극(211)을 포함한다. 소스(204, 206)와 드레인(205)은 게이트(209)를 사이에 두고 서로 이격 배치되어 있으며, 게이트(209)와 드레인(205) 사이의 딥 n-웰(202) 부분은 LDMOS 트랜지스터의 드리프트 영역(drift region)에 해당한다.
본 실시형태에 따르면, LDMOS 트랜지스터의 필드 산화막(207) 하부의 드리프트 영역(202)에 산화막으로 매립된 여러 겹의 트렌치(213)가 형성되어 있다. 즉, 복수개의 트렌치(213)가 드리프트 영역에서 측 방향으로 배열되어 있고, 각 트렌치(213)는 산화막(213a)으로 채워져 있다. 또한, 도 2에 도시된 바와 같이, 추가적으로 트렌치의 외벽 주위(즉, 트렌치의 하부와 측벽)에는 드리프트 영역의 도핑 타입과 반대형인 p형의 내부 필드 링(214)이 형성되어 있다. 필드 산화막(207)은 예를 들어 도 2에 도시된 바와 같이 LOCOS 산화막으로 되어 있다.
상술한 바와 같이 구성된 LDMOS 트랜지스터(200)는 산화막(213a)으로 채워진 복수 겹의 트렌치(213)로 인하여 트랜지스터 동작시 전자의 이동거리를 길게 하여 트랜지스터 칩의 면적을 증가시키기 않고서도 종래의 LD(드리프트 영역 길이)를 증가시키는 효과를 가져올 수 있다. 또한, 상술한 LDMOS 트랜지스터(200) 구조는 고전압 동작 조건에서의 드리프트 영역에 인가되는 전계를 효과적으로 분산시킬 수 있으므로, 트랜지스터의 내압을 향상시킬 수 있다. 전자의 이동거리 증가로 인한 ON 저항의 증가는 드리프트 영역의 도펀트 농도를 증가시킴으로써 보상할 수 있으므로, ON 저항의 증가없이 내압이 향상된 LDMOS 트랜지스터를 용이하게 구현할 수 있다.
도 3a의 그래프는 본 발명에서 제안된 구조에 따라 제작된 실시예의 n-채널 LDMOS 트랜지스터(도 2 참조)와 종래예에 따라 제작된 n-채널 LDMOS 트랜지스터(도 1 참조)의 ON 상태 특성을 측정한 결과를 보여준다. 도 3a에서 가로축은 드레인 전압(V)를 나타내고, 세로축은 게이트 전압(Vg)이 1~5V 일 때의 드레인 전류(A)를 나타낸다. 실시예 및 비교예의 LDMOS 트랜지스터 모두 25㎛의 LD를 가지며 동일한 크기이다. 도 3b의 그래프는 상기 실시예와 비교예의 n-채널 LDMOS 트랜지스터의 내압(breakdown voltage) 특성을 측정한 결과를 보여준다. 도 3b에서 가로축은 드레인 전압(V)을 나타내고 세로축은 게이트 전압(Vg)이 0V 일 때의 드레인 전류(A)를 나타낸다. 도 3a 및 도 3b에 나타난 바와 같이, 실시예의 LDMOS 트랜지스터는 ON 저항이 거의 증가하지 않으면서 내압이 향상되었음을 알 수 있다.
이하, 도 4a 내지 도 4e를 참조하여, 본 발명의 실시형태에 따른 고전압 LDMOS 트랜지스터의 제조 방법을 설명한다.
먼저, 도 4a를 참조하면, p 형의 기판 또는 p형의 SOI 기판(201)에 LDMOS의 드리프트 영역이 되는 딥 n-웰 (202)을 형성하기 위하여 n 형의 불순물을 ~ 1×1012 cm-3의 농도로 이온주입하고, 1100 ℃이상의 고온에서 5시간 이상 장시간 열처리하여 웰의 깊이가 3~10 ㎛ 정도가 되도록 한다. 연이어 LDMOS 트랜지스터의 체널 및 소스가 형성될 부분에 p 형의 불순물을 ~ 1×1013 cm-3의 농도로 이온주입하고, 1000 ℃이상의 고온에서 3시간 이상 장시간 열처리하여 p-바디 (203)를 형성한다.
그리고 나서, 도 4b에 도시된 바와 같이 ~20 nm 두께의 패드 산화막(215)을 성장시키고, ~100 nm 두께의 실리콘 질화막(216)을 증착시킨 후 2㎛ 이하의 폭을 갖는 여러 겹의 트렌치 영역을 정의하여 1~3 ㎛ 깊이로 실리콘을 선택적으로 식각한다. 이로써 드리프트 영역 내에 측방향으로 배열된 복수개의 트렌치(213)를 형성한다. 트렌치는 예를 들어 0.5~2㎛의 폭을 갖도록 형성될 수 있다. 연이어 내부 필드 링 역할을 하는 p 형의 불순물을 ~ 1×1013 cm-3의 농도로 이온주입하고, 그 후 LOCOS (local oxidation of silicon) 공정으로 복수의 트렌치(213)를 산화막(213a) 으로 채움과 동시에 트렌치(213)의 외벽 주위(트렌치 하부 및 측벽)에 내부 필드 링(214)이 형성되도록 p형 불순물을 확산시킨다. 상기 LOCOS 산화 공정은 트렌치 외벽의 실리콘을 소모시키면서 산화막으로 성장하면서 부피 팽창을 일으키므로, 산화막의 증착 및 CMP 등의 추가적인 공정을 진행하지 않고 트렌치를 산화막으로 용이하게 채울 수 있다.
다음으로, 도 4c에 도시된 바와 같이 같이 필드 영역을 정의하여 실리콘 질화막 (216)을 식각한 후 LOCOS 산화 공정으로 드리프트 영역 위에 500~ 1000 nm 두께의 필드 산화막 (207)을 성장시킨다.
다음으로 도 4d에 도시된 바와 같이 실리콘 질화막(216)과 패드 산화막 (215)를 제거한 후, ~ 30 nm 두께의 게이트 산화막 (208)을 성장시키고 게이트(게이트 전극)로 사용되는 폴리실리콘을 ~ 300 nm의 두께로 증착하고, 게이트를 정의한 후 폴리실리콘을 식각하여 게이트(209) 형성을 완성한다.
다음으로, 도 4e에 도시된 바와 같이 일반적인 CMOS 공정과 유사하게 n+ 소스 (204)/드레인(205) 형성을 위한 n형의 불순물 이온주입, 바디 접촉용 p+ 소스 (206) 형성을 위한 p형의 불순물 이온주입을 진행하고 열처리 공정으로 활성화 시킨다. 또한 일반적인 CMOS 공정과 유사하게 층간 절연막 증착 및 메탈 배선 공정으 로 소스 전극(211) 및 드레인 전극(210)을 형성하여 LDMOS 트랜지스터 구현을 완성한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
도 1은 종래의 고전압 LDMOS 트랜지스터를 나타내는 단면도이다.
도 2는 본 발명의 실시형태에 따른 고전압 LDMOS 트랜지스터를 나타내는 단면도이다.
도 3a는 본 발명의 실시예와 종래예에 따라 제작된 고전압 LDMOS 트랜지스터에 대한 ON 특성 측정 결과를 비교한 그래프이고, 도 3b는 상기 실시예와 종래예에 따른 고전압 LDMOS 트랜지스터에 대한 내압 특성 측정 결과를 비교한 그래프이다.
도 4a 내지 도 4e는 본 발명의 실시형태에 따른 고전압 LDMOS 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
201: p형 반도체 기판 202: 딥 n-웰(deep n-well)
203: p-바디(p-body) 204: n+ 소스
205: p+ 드레인 206: p+ 소스
207: 필드 산화막 208: 게이트 산화막
209: 게이트 210: 드레인 전극
211: 소스 전극 213: 트렌치
214: 내부 필드 링(internal field ring) 213a: (매립) 산화막
200: LDMOS 트랜지스터

Claims (7)

  1. 기판 상의 게이트;
    상기 게이트를 사이에 두고 상기 기판에서 양측으로 서로 이격 배치된 소스 및 드레인;
    상기 기판에서 상기 게이트와 드레인 사이에 형성된 드리프트 영역; 및
    상기 드리프트 영역에서 측 방향으로 배열되고, 산화막으로 채워진 복수개의 트렌치;를 포함하는 고전압 LDMOS 트랜지스터.
  2. 제1항에 있어서,
    상기 기판 상에서 상기 게이트와 드레인 사이에 형성된 필드 산화막을 더 포함하고,
    상기 복수개의 트렌치는 상기 필드 산화막 아래에 배치되며, 상기 트렌치를 채우는 산화막의 상부는 상기 필드 산화막과 연결된 것을 특징으로 하는 고전압 LDMOS 트랜지스터.
  3. 제2항에 있어서,
    상기 필드 산화막은 LOCOS 필드 산화막인 것을 특징으로 하는 고전압 LDMOS 트랜지스터.
  4. 제1항에 있어서,
    상기 복수개의 트렌치 각각의 하부 및 측벽에는 상기 드리프트 영역의 도핑 타입과 반대형의 불순물이 확산된 내부 필드 링이 형성되어 있는 것을 특징으로 하는 고전압 LDMOS 트랜지스터.
  5. LDMOS 트랜지스터용 기판의 드리프트 영역에 상기 기판을 선택적으로 식각하여 측방향으로 배열된 복수개의 트렌치를 형성하는 단계; 및
    산화 공정을 사용하여 상기 복수개의 트렌치를 산화막으로 채우는 단계;를 포함하는 고전압 LDMOS 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 복수개의 트렌치를 산화막으로 채우는 단계 전에 상기 복수개의 트렌치 안으로 상기 드리프트 영역의 도핑 타입과 반대형의 불순물을 이온주입하는 단계를 더 포함하고, 상기 산화 공정에서 상기 이온주입된 불순물이 확산되어 상기 트렌치 하부와 측벽에 내부 필드 링이 형성되는 것을 특징으로 하는 고전압 LDMOS 트랜지 스터의 제조 방법.
  7. 제5항에 있어서,
    상기 복수개의 트렌치를 산화막으로 채우는 단계 후에, 상기 드리프트 영역 상에 LOCOS 산화 공정을 사용하여 필드 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 LDMOS 트랜지스터의 제조 방법.
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