JP2020129597A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】オン耐圧を改善することが可能な半導体装置を提供する。【解決手段】半導体装置は、第１面及び第２面を含む第１エピタキシャル層と、第３面及び第４面とを含む第２エピタキシャル層と、第１エピタキシャル層及び第２エピタキシャル層に跨がって形成された埋め込み領域とを有する半導体基板と、ゲート電極を備える。第２エピタキシャル層は、ドレイン領域と、ソース領域と、ボディ領域と、ドリフト領域と、第１領域と、第２領域とを含む。第１領域は、少なくともドレイン領域の下方に形成されている。第２領域は、チャネル長方向において、第１端及び第２端とを有している。第１端は、チャネル長方向においてボディ領域とドレイン領域との間に位置している。第２領域は、第１端から第２端に向かって第２端が少なくともソース領域の下方に達するように延在している。第２領域における不純物濃度は、第１領域における不純物濃度よりも高い。【選択図】図３

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
特許文献１（特開２０１７−１５２５５９号公報）には、ＬＤＭＯＳトランジスタが形成された半導体装置が記載されている。
特許文献１に記載の半導体装置は、半導体基板と、ゲート絶縁膜と、ゲート電極とを有している。半導体基板は、支持基板と、支持基板上に形成されたエピタキシャル層と、埋め込み領域とを有している。支持基板及びエピタキシャル層の導電型は、ｐ型である。埋め込み領域は、支持基板及びエピタキシャル層に跨がって形成されている。埋め込み領域の導電型は、ｎ型である。
エピタキシャル層は、第１面と、第２面とを有している。第１面は、エピタキシャル層の支持基板側の面である。第２面は、第１面の反対面である。第２面は、半導体基板の主表面になっている。エピタキシャル層には、ソース領域と、ドレイン領域と、ウェル領域と、ドリフト領域と、第１領域と、第２領域とが形成されている。
ソース領域は、第２面に形成されている。ドレイン領域は、ソース領域から離れて、第２面に形成されている。ウェル領域は、ソース領域を取り囲むように第２面に形成されている。ドリフト領域は、ドレイン領域を取り囲むように第２面に形成されている。ソース領域、ドレイン領域及びドリフト領域の導電型はｎ型であり、ウェル領域の導電型はｐ型である。以下においては、ソース領域とドリフト領域との間にある第２面を、チャネル領域という。
第１領域は、ドレイン領域の下方に位置している。第２領域は、チャネル長方向（ソース領域からドレイン領域に向かう方向）において、一方端と、他方端とを有している。第２領域の一方端は、チャネル長方向において、ボディ領域とドレイン領域との間に位置している。第２領域の他方端は、ソース領域の下方に位置している。第１領域は、厚さ方向（第１面から第２面に向かう方向）において、ドレイン領域と第１面との間に位置している。第２領域は、厚さ方向において、第１領域よりも第１面から離れた位置にある。第１領域及び第２領域の導電型は、ｐ型である。第２領域における不純物濃度は、第１領域における不純物濃度よりも高い。
ゲート電極は、ゲート絶縁膜により絶縁されながら、チャネル領域と対向している。ソース領域、ドレイン領域、ウェル領域、ドリフト領域、ゲート絶縁膜及びゲート電極は、ＬＤＭＯＳトランジスタを構成している。
なお、特許文献２（特開２０１１−３６０８号公報）及び特許文献３（特開２０１３−１１５１６６号公報）にも、ＬＤＭＯＳトランジスタが形成された半導体装置が記載されている。
特開２０１７−１５２５５９号公報 特開２０１１−３６０８号公報 特開２０１３−１１５１６６号公報
特許文献１に記載の半導体装置においては、第２領域により、ＬＤＭＯＳトランジスタのオン耐圧を向上させることができる。特許文献１の半導体装置には、ドレイン領域をコレクタ、ウェル領域をベース、ソース領域をエミッタとする寄生ｎｐｎトランジスタが含まれている。特許文献１に記載の半導体装置においては、第２領域が第１領域よりも第１面から離れた位置にあるため、埋め込み領域の電位によるウェル領域の電位の持ち上がりを十分に抑制することができない。ウェル領域の電位が持ち上がると、上記の寄生ｎｐｎトランジスタが動作してしまい、オン耐圧が低下するため、特許文献１に記載の半導体装置においては、ＬＤＭＯＳのオン抵抗に改善の余地がある。
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施形態に係る半導体装置は、第１面と、第１面の反対面である第２面を含む第１導電型の第１エピタキシャル層と、第２面上に形成され、かつ第２面に対向する第３面と、第３面の反対面である第４面とを含む第１導電型の第２エピタキシャル層と、第１エピタキシャル層及び第２エピタキシャル層に跨がって形成された第１導電型とは反対の導電型である第２導電型の埋め込み領域とを有する半導体基板と、ゲート電極を備える。第２エピタキシャル層は、ドレイン領域と、ソース領域と、ボディ領域と、ドリフト領域と、第１領域と、第２領域とを含んでいる。ドレイン領域は、第４面に形成されている。ソース領域は、ドレイン領域と離れて第４面に形成されている。ドリフト領域は、ドレイン領域を取り囲むように第４面に形成されている。ボディ領域は、ソース領域を取り囲むように第４面に形成されている。第１領域は、第３面から第４面に向かう方向である厚さ方向においてドリフト領域よりも埋め込み領域に近い位置に形成されている。第２領域は、厚さ方向において第１領域よりも埋め込み領域に近い位置に形成されている。ボディ領域、第１領域及び第２領域の導電型は、第１導電型である。ドレイン領域、ソース領域及びドリフト領域の導電型は、第２導電型である。第１領域は、少なくともドレイン領域の下方に形成されている。第２領域は、ソース領域からドレイン領域に向かうチャネル長方向において、第１端と、第１端の反対側の端である第２端とを有している。第１端は、チャネル長方向において、ボディ領域とドレイン領域との間に位置している。第２領域は、第１端から第２端に向かって、第２端が少なくともソース領域の下方に達するように延在している。第２領域における不純物濃度は、第１領域における不純物濃度よりも高い。ゲート電極は、絶縁されながら、ソース領域とドリフト領域との間にある第４面と対向している。
一実施形態に係る半導体装置によると、ＬＤＭＯＳトランジスタのオン耐圧を改善することが可能となる。
第１実施形態に係る半導体装置の回路構成を示す模式図である。 第１実施形態に係る半導体装置の平面図である。 図２のＩＩＩ−ＩＩＩにおける断面図である。 第１実施形態の第１変形例に係る半導体装置の断面図である。 第１実施形態の第２変形例に係る半導体装置の断面図である。 第１実施形態の第３変形例に係る半導体装置の断面図である。 第１実施形態の第４変形例に係る半導体装置の断面図である。 トランジスタＴｒが複数フィンガーで構成されている場合の第１実施形態に係る半導体装置の断面図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である。 半導体基板準備工程Ｓ１における第１実施形態に係る半導体装置の断面図である。 第１イオン注入工程Ｓ２における第１実施形態に係る半導体装置の断面図である。 第２イオン注入工程Ｓ３における第１実施形態に係る半導体装置の断面図である。 第３イオン注入工程Ｓ４における第１実施形態に係る半導体装置の断面図である。 第４イオン注入工程Ｓ５における第１実施形態に係る半導体装置の断面図である。 第５イオン注入工程Ｓ６における第１実施形態に係る半導体装置の断面図である。 第１絶縁分離膜形成工程Ｓ７における第１実施形態に係る半導体装置の断面図である。 ゲート絶縁膜形成工程Ｓ８における第１実施形態に係る半導体装置の断面図である。 ゲート電極形成工程Ｓ９における第１実施形態に係る半導体装置の断面図である。 第６イオン注入工程Ｓ１０における第１実施形態に係る半導体装置の断面図である。 サイドウォールスペーサ形成工程Ｓ１１における第１実施形態に係る半導体装置の断面図である。 第７イオン注入工程Ｓ１２における第１実施形態に係る半導体装置の断面図である。 層間絶縁膜形成工程Ｓ１３における第１実施形態に係る半導体装置の断面図である。 第２絶縁分離膜形成工程Ｓ１４における第１実施形態に係る半導体装置の断面図である。 コンタクトプラグ形成工程Ｓ１５における第１実施形態に係る半導体装置の断面図である。 第２領域ＤＩＦ２が形成されている場合のシミュレーション結果の説明図である。 第２領域ＤＩＦ２が形成されていない場合のシミュレーション結果の説明図である。 第２実施形態に係る半導体装置の断面図である。 第２実施形態に係る半導体装置の製造方法を示す工程図である。 第３実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の製造方法を示す工程図である。
実施形態の詳細を、図面を参酌しながら説明する。以下の図面においては、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さない。
（第１実施形態）
以下に、第１実施形態に係る半導体装置を説明する。
＜第１実施形態に係る半導体装置の回路構成＞
図１に示されるように、第１実施形態に係る半導体装置は、例えば、ドライバ回路ＤＲＣと、プリドライバ回路ＰＤＣと、アナログ回路ＡＮＣと、電源回路ＰＷＣと、入出力回路ＩＯＣとを有している。このうち、例えば、ドライバ回路ＤＲＣは、トランジスタＴｒを含んでいる。トランジスタＴｒは、ＬＤＭＯＳトランジスタである。
＜第１実施形態に係る半導体装置におけるＬＤＭＯＳトランジスタの構成＞
図２及び図３に示されるように、第１実施形態に係る半導体装置は、トランジスタＴｒが形成されている領域において、半導体基板ＳＵＢと、絶縁分離膜ＩＳＬ１及び絶縁分離膜ＩＳＬ２と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。第１実施形態に係る半導体装置は、さらに、トランジスタＴｒが形成されている領域において、サイドウォールスペーサＳＷＳと、層間絶縁膜ＩＬＤと、絶縁分離膜ＩＳＬ３と、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２と、コンタクトプラグＣＰ３と、配線ＷＬ１と、配線ＷＬ２とを有している。
半導体基板ＳＵＢは、エピタキシャル層ＥＰ１と、エピタキシャル層ＥＰ２と、埋め込み領域ＢＬとを有している。エピタキシャル層ＥＰ１及びエピタキシャル層ＥＰ２は、例えば、不純物がドープされた単結晶のシリコン（Ｓｉ）で形成されている。エピタキシャル層ＥＰ１及びエピタキシャル層ＥＰ２の導電型は、第１導電型である。第１導電型は、例えば、ｐ型である。エピタキシャル層ＥＰ１は、第１面Ｆ１と、第２面Ｆ２とを有している。第２面Ｆ２は、第１面Ｆ１の反対面である。エピタキシャル層ＥＰ２は、第３面Ｆ３と、第４面Ｆ４とを有している。第４面Ｆ４は、第３面Ｆ３の反対面である。
エピタキシャル層ＥＰ２は、エピタキシャル層ＥＰ１上に形成されている。より具体的には、エピタキシャル層ＥＰ２は、第２面Ｆ２上に形成されている。第３面Ｆ３は、第２面Ｆ２に対向している。すなわち、第４面Ｆ４は、半導体基板ＳＵＢの主表面を構成している。
埋め込み領域ＢＬは、エピタキシャル層ＥＰ１及びエピタキシャル層ＥＰ２に跨がって形成されている。埋め込み領域ＢＬの導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。すなわち、第１導電型がｐ型である場合、第２導電型はｎ型である。埋め込み領域ＢＬにより、エピタキシャル層ＥＰ１とエピタキシャル層ＥＰ２とが、電気的に分離されている。
エピタキシャル層ＥＰ２には、ドレイン領域ＤＲＡと、ソース領域ＳＲと、ドリフト領域ＤＲＩと、ボディ領域ＢＲと、ボディコンタクト領域ＢＣＲとが形成されている。
ドレイン領域ＤＲＡは、第４面Ｆ４に形成されている。ソース領域ＳＲは、ドレイン領域ＤＲＡから離れて、第４面Ｆ４に形成されている。ソース領域ＳＲは、第１部分ＳＲａと、第２部分ＳＲｂとを有している。第１部分ＳＲａは、第２部分ＳＲｂよりもドレイン領域ＤＲＡ側に位置している。第１部分ＳＲａにおける不純物濃度は、第２部分ＳＲｂにおける不純物濃度よりも低い。すなわち、ソース領域ＳＲは、ＬＤＤ（Lightly Doped Diffusion）構造となっている。ドレイン領域ＤＲＡ及びソース領域ＳＲの導電型は、第２導電型である。
ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡを取り囲むように、第４面Ｆ４に形成されている。ドリフト領域ＤＲＩの導電型は、第２導電型である。ドリフト領域ＤＲＩにおける不純物濃度は、ドレイン領域ＤＲＡにおける不純物濃度よりも低い。
ボディ領域ＢＲは、ソース領域ＳＲを取り囲むように、第４面Ｆ４に形成されている。ボディ領域ＢＲの導電型は、第１導電型である。ボディ領域ＢＲにおける不純物濃度は、エピタキシャル層ＥＰ２における不純物濃度よりも高い。
ボディコンタクト領域ＢＣＲは、第４面Ｆ４に形成されている。ボディコンタクト領域ＢＣＲは、ドレイン領域ＤＲＡとは反対側において、ソース領域ＳＲの隣に配置されている。ボディコンタクト領域ＢＣＲは、ボディ領域ＢＲに取り囲まれている。ボディコンタクト領域ＢＣＲの導電型は、第１導電型である。ボディコンタクト領域ＢＣＲにおける不純物濃度は、ボディ領域ＢＲにおける不純物濃度よりも高い。
第４面Ｆ４には、溝ＴＲ１が形成されている。溝ＴＲ１は、第４面Ｆ４から第３面Ｆ３に向かって延在している。溝ＴＲ１は、ドリフト領域ＤＲＩに取り囲まれるように、ドレイン領域ＤＲＡとソース領域ＳＲとの間に位置している。溝ＴＲ１には、絶縁分離膜ＩＳＬ１が埋め込まれている。絶縁分離膜ＩＳＬ１は、例えばシリコン酸化物（ＳｉＯ２）で形成されている。溝ＴＲ１及び絶縁分離膜ＩＳＬ１は、ＳＴＩ（Shallow Trench Isolation）構造になっている。絶縁分離膜ＩＳＬ１（溝ＴＲ１）は、平面視において（図２参照）、ドレイン領域ＤＲＡを取り囲むように形成されている。絶縁分離膜ＩＳＬ１は、ＬＯＣＯＳ（Local Oxidation Of Silicon）であってもよい。
第４面Ｆ４には、溝ＴＲ２が形成されている。溝ＴＲ２は、ソース領域ＳＲとは反対側において、ボディコンタクト領域ＢＣＲの隣にある。溝ＴＲ２は、第４面Ｆ４から第３面Ｆ３に向かって延在している。溝ＴＲ２は、ボディ領域ＢＲに取り囲まれている。溝ＴＲ２には、絶縁分離膜ＩＳＬ２が埋め込まれている。絶縁分離膜ＩＳＬ２は、例えばシリコン酸化物で形成されている。溝ＴＲ２及び絶縁分離膜ＩＳＬ２は、ＳＴＩ構造になっている。絶縁分離膜ＩＳＬ２（溝ＴＲ２）は、平面視においてボディコンタクト領域ＢＣＲを取り囲むように形成されている。絶縁分離膜ＩＳＬ２は、ＬＯＣＯＳであってもよい。
ゲート絶縁膜ＧＩは、ソース領域ＳＲと溝ＴＲ１との間にある第４面Ｆ４上に形成されている。ゲート絶縁膜ＧＩは、例えば、シリコン酸化物で形成されている。
ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成されている。ゲート電極ＧＥは、絶縁分離膜ＩＳＬ１上まで延びていてもよい。ゲート電極ＧＥは、ゲート絶縁膜ＧＩにより、チャネル領域（ソース領域ＳＲとドリフト領域ＤＲＩとの間にある第４面Ｆ４）と絶縁されながら対向している。ゲート電極ＧＥは、例えば、不純物のドープされた多結晶のシリコンで形成されている。
ドレイン領域ＤＲＡ、ソース領域ＳＲ、ドリフト領域ＤＲＩ、ボディ領域ＢＲ、ゲート絶縁膜ＧＩ及びゲート電極ＧＥは、トランジスタＴｒを構成している。
サイドウォールスペーサＳＷＳは、ゲート電極ＧＥの第１側面に接して第１部分ＳＲａ上に形成されている。サイドウォールスペーサＳＷＳは、ゲート電極ＧＥの第２側面に接して絶縁分離膜ＩＳＬ１上に形成されている。第２側面は、第１側面とは反対側のゲート電極ＧＥの側面である。サイドウォールスペーサＳＷＳは、例えば、シリコン酸化物及びシリコン窒化物（Ｓｉ３Ｎ４）の積層膜で形成されている。
層間絶縁膜ＩＬＤは、ゲート電極ＧＥ及びサイドウォールスペーサＳＷＳを覆うように第４面Ｆ４上に形成されている。層間絶縁膜ＩＬＤは、例えば、シリコン酸化物で形成されている。
層間絶縁膜ＩＬＤ中、半導体基板ＳＵＢ中及び絶縁分離膜ＩＳＬ２中には、溝ＴＲ３が形成されている。溝ＴＲ３は、半導体基板ＳＵＢ中においては、第４面Ｆ４から第１面Ｆ１に向かって延在している。溝ＴＲ３は、埋め込み領域ＢＬを貫通するように形成されている。このことを別の観点からいえば、溝ＴＲ３の側面からは、層間絶縁膜ＩＬＤ、絶縁分離膜ＩＳＬ２、ボディ領域ＢＲ、エピタキシャル層ＥＰ２、埋め込み領域ＢＬ及びエピタキシャル層ＥＰ１が露出している。溝ＴＲ３には、絶縁分離膜ＩＳＬ３が埋め込まれている。絶縁分離膜ＩＳＬ３は、例えばシリコン酸化物で形成されている。溝ＴＲ３及び絶縁分離膜ＩＳＬ３は、ＤＴＩ（Deep Trench Isolation）構造になっている。絶縁分離膜ＩＳＬ３（溝ＴＲ３）は、平面視において、トランジスタＴｒを取り囲むように形成されている。
コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３は、層間絶縁膜ＩＬＤ中に形成されている。より具体的には、コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３は、層間絶縁膜ＩＬＤ中に形成されたコンタクトホール中に埋め込まれている。コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３は、それぞれ、ドレイン領域ＤＲＡ、ソース領域ＳＲ及びボディコンタクト領域ＢＣＲに電気的に接続されている。コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３は、例えばタングステン（Ｗ）で形成されている。
配線ＷＬ１及び配線ＷＬ２は、層間絶縁膜ＩＬＤ上に形成されている。配線ＷＬ１は、コンタクトプラグＣＰ１に電気的に接続されており、配線ＷＬ２は、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３に電気的に接続されている。配線ＷＬ１及び配線ＷＬ２は、例えば、アルミニウム（Ａｌ）合金、銅（Ｃｕ）合金等で形成されている。
＜第１実施形態に係る半導体装置における第１領域、第２領域及び第３領域の構成＞
エピタキシャル層ＥＰ２は、さらに、第１領域ＤＩＦ１と、第２領域ＤＩＦ２と、第３領域ＤＩＦ３とを有している。第１領域ＤＩＦ１、第２領域ＤＩＦ２及び第３領域ＤＩＦ３の導電型は、第１導電型である。
第２領域ＤＩＦ２における不純物濃度は、第１領域ＤＩＦ１における不純物濃度よりも高い。第３領域ＤＩＦ３における不純物濃度は、第１領域ＤＩＦ１における不純物濃度よりも高い。第３領域ＤＩＦ３における不純物濃度は、第２領域ＤＩＦ２における不純物濃度よりも高いことが好ましい。第１領域ＤＩＦ１、第２領域ＤＩＦ２及び第３領域ＤＩＦ３における不純物濃度は、エピタキシャル層ＥＰ２における不純物濃度よりも高い。
第１領域ＤＩＦ１は、エピタキシャル層ＥＰ２の厚さ方向（第３面Ｆ３から第４面Ｆ４に向かう方向）において、ドリフト領域ＤＲＩ及びボディ領域ＢＲよりも第３面Ｆ３に近い位置にある。このことを別の観点からいえば、第１領域ＤＩＦ１は、エピタキシャル層ＥＰ２の厚さ方向において、ドリフト領域ＤＲＩ及びボディ領域ＢＲよりも埋め込み領域ＢＬに近い位置にある。第１領域ＤＩＦ１は、トランジスタＴｒが形成されている領域にわたって形成されている。
第２領域ＤＩＦ２は、エピタキシャル層ＥＰ２の厚さ方向において、第１領域ＤＩＦ１よりも第３面Ｆ３に近い位置にある（第１領域ＤＩＦ１よりも埋め込み領域ＢＬに近い位置にある）。第２領域ＤＩＦ２は、チャネル長方向において、第１端と、第２端とを有している。第２端は、第１端の反対側の端である。
第２領域ＤＩＦ２の第１端は、チャネル長方向において、ボディ領域ＢＲとドレイン領域ＤＲＡとの間に位置している。第２領域ＤＩＦ２は、第１端から第２端に向かって、第２端が溝ＴＲ３に達するように延在している。すなわち、第２領域ＤＩＦ２は、ドレイン領域ＤＲＡの下方を避けて形成されている。
第３領域ＤＩＦ３は、エピタキシャル層ＥＰ２の厚さ方向において、ドリフト領域ＤＲＩ及びボディ領域ＢＲよりも第３面Ｆ３（埋め込み領域ＢＬ）に近い位置にあり、かつ、第１領域ＤＩＦ１よりも第３面Ｆ３（埋め込み領域ＢＬ）から離れた位置にある。第３領域ＤＩＦ３は、チャネル長方向において、第１端と、第２端とを有している。第２端は、第１端の反対側の端である。
第３領域ＤＩＦ３の第１端は、チャネル長方向において、ボディ領域ＢＲとドレイン領域ＤＲＡとの間に位置している。第３領域ＤＩＦ３は、第１端から第２端に向かって、第２端が溝ＴＲ３に達するように延在している。すなわち、第３領域ＤＩＦ３は、ドレイン領域ＤＲＡの下方を避けて形成されている。
＜変形例＞
図４〜図６に示されるように、第１領域ＤＩＦ１は、トランジスタＴｒが形成されている領域にわたって形成されていなくてもよい。より具体的には、第１領域ＤＩＦ１は、少なくともドレイン領域ＤＲＡの下方に形成されていればよい。
図５及び図６に示されるように、第２領域ＤＩＦ２は、第２端が溝ＴＲ３に達するように延在していなくてもよい。より具体的には、第２領域ＤＩＦ２は、第２端が少なくともソース領域ＳＲの下方に達するように、第１端から延在していていればよい。このことを別の観点からいえば、第２領域ＤＩＦ２は、少なくともチャネル領域及びソース領域ＳＲの下方に形成されていればよい。
図６及び図７に示されるように、エピタキシャル層ＥＰ２は、第３領域ＤＩＦ３を有していなくてもよい。
上記においては、トランジスタＴｒ（ＬＤＭＯＳトランジスタ）のフィンガー数が１である場合の例を示したが、図８に示されるように、トランジスタＴｒのフィンガー数は２以上であってもよい。なお、トランジスタＴｒのフィンガー数が複数である場合、溝ＴＲ３の隣に配置されていない第３領域ＤＩＦ３（図８中においては、中央にある第３領域ＤＩＦ３）は、チャネル長方向における両端がそれぞれボディ領域ＢＲとドレイン領域ＤＲＡとの間にあればよい。
＜第１実施形態に係る半導体装置の製造方法＞
図９に示されるように、第１実施形態に係る半導体装置の製造方法は、半導体基板準備工程Ｓ１と、第１イオン注入工程Ｓ２と、第２イオン注入工程Ｓ３と、第３イオン注入工程Ｓ４と、第４イオン注入工程Ｓ５と、第５イオン注入工程Ｓ６と、第１絶縁分離膜形成工程Ｓ７と、ゲート絶縁膜形成工程Ｓ８と、ゲート電極形成工程Ｓ９とを有している。第１実施形態に係る半導体装置の製造方法は、さらに、第６イオン注入工程Ｓ１０と、サイドウォールスペーサ形成工程Ｓ１１と、第７イオン注入工程Ｓ１２と、層間絶縁膜形成工程Ｓ１３と、第２絶縁分離膜形成工程Ｓ１４と、コンタクトプラグ形成工程Ｓ１５と、配線形成工程Ｓ１６とを有している。
図１０に示されるように、半導体基板準備工程Ｓ１においては、半導体基板ＳＵＢの準備が行われる。半導体基板準備工程Ｓ１においては、第１に、エピタキシャル層ＥＰ１を有する半導体基板が準備される。半導体基板準備工程Ｓ１においては、第２に、第２面Ｆ２にイオン注入が行われる。これにより、埋め込み領域ＢＬが形成される。半導体基板準備工程Ｓ１においては、第３に、エピタキシャル層ＥＰ１上に、エピタキシャル層ＥＰ２のエピタキシャル成長が行われる。以上により、エピタキシャル層ＥＰ１と、エピタキシャル層ＥＰ２と、埋め込み領域ＢＬとを有する半導体基板ＳＵＢが準備される。なお、埋め込み領域ＢＬは、エピタキシャル層ＥＰ２を形成する際の熱処理（及びその後の工程における熱処理）に伴う不純物の拡散により、最終的には、エピタキシャル層ＥＰ１及びエピタキシャル層ＥＰ２に跨がって形成される。
図１１に示されるように、第１イオン注入工程Ｓ２においては、第２領域ＤＩＦ２を形成するためのイオン注入が行われる。図１２に示されるように、第２イオン注入工程Ｓ３においては、第１領域ＤＩＦ１を形成するためのイオン注入が行われる。図１３に示されるように、第３イオン注入工程Ｓ４においては、第３領域ＤＩＦ３を形成するためのイオン注入が行われる。
図１４に示されるように、第４イオン注入工程Ｓ５においては、ボディ領域ＢＲを形成するためのイオン注入が行われる。図１５に示されるように、第５イオン注入工程Ｓ６においては、ドリフト領域ＤＲＩを形成するためのイオン注入が行われる。第１イオン注入工程Ｓ２〜第５イオン注入工程Ｓ６は、例えばフォトレジストをマスクとして行われる。
図１６に示されるように、第１絶縁分離膜形成工程Ｓ７においては、絶縁分離膜ＩＳＬ１及び絶縁分離膜ＩＳＬ２の形成が行われる。第１絶縁分離膜形成工程Ｓ７においては、第１に、溝ＴＲ１及び溝ＴＲ２の形成が行われる。溝ＴＲ１及び溝ＴＲ２の形成は、ＲＩＥ（Reactive Ion Etching）等の異方性のドライエッチングで行われる。
第１絶縁分離膜形成工程Ｓ７においては、第２に、絶縁分離膜ＩＳＬ１及び絶縁分離膜ＩＳＬ２を構成する材料が、溝ＴＲ１及び溝ＴＲ２に埋め込まれる。溝ＴＲ１及び溝ＴＲ２への絶縁分離膜ＩＳＬ１及び絶縁分離膜ＩＳＬ２を構成する材料の埋め込みは、例えばＣＶＤ（Chemical Vapor Deposition）等で行われる。第１絶縁分離膜形成工程Ｓ７においては、第３に、溝ＴＲ１及び溝ＴＲ２からはみ出した絶縁分離膜ＩＳＬ１及び絶縁分離膜ＩＳＬ２を構成する材料が、ＣＭＰ（Chemical Mechanical Polishing）等で除去される。
図１７に示されるように、ゲート絶縁膜形成工程Ｓ８においては、ゲート絶縁膜ＧＩの形成が行われる。ゲート絶縁膜形成工程Ｓ８は、例えば、エピタキシャル層ＥＰ２の第４面Ｆ４側を熱酸化することにより行われる。
図１８に示されるように、ゲート電極形成工程Ｓ９においては、ゲート電極ＧＥの形成が行われる。ゲート電極形成工程Ｓ９においては、第１に、ゲート電極ＧＥを構成する材料が、ＣＶＤ等で成膜される。ゲート電極形成工程Ｓ９においては、第２に、成膜されたゲート電極ＧＥを構成する材料が、フォトリソグラフィで形成されたフォトレジストを用いた異方性のドライエッチングによりパターンニングされる。
図１９に示されるように、第６イオン注入工程Ｓ１０においては、第１部分ＳＲａの形成が行われる。第６イオン注入工程Ｓ１０は、ゲート電極ＧＥをマスクとして行われる。
図２０に示されるように、サイドウォールスペーサ形成工程Ｓ１１においては、サイドウォールスペーサＳＷＳの形成が行われる。サイドウォールスペーサ形成工程Ｓ１１においては、第１に、サイドウォールスペーサＳＷＳを構成する材料が、ＣＶＤ等により成膜される。サイドウォールスペーサ形成工程Ｓ１１においては、第２に、成膜されたサイドウォールスペーサＳＷＳを構成する材料が、エッチバックされる。
図２１に示されるように、第７イオン注入工程Ｓ１２においては、ソース領域ＳＲ（より具体的には、第２部分ＳＲｂ）、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲの形成が行われる。第７イオン注入工程Ｓ１２は、ゲート電極ＧＥ、サイドウォールスペーサＳＷＳ及びフォトレジストをマスクとして行われる。
図２２に示されるように、層間絶縁膜形成工程Ｓ１３においては、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜形成工程Ｓ１３においては、第１に、層間絶縁膜ＩＬＤを構成する材料が、ＣＶＤ等により成膜される。層間絶縁膜形成工程Ｓ１３においては、第２に、ＣＭＰ等により成膜された層間絶縁膜ＩＬＤを構成する材料が、平坦化される。
図２３に示されるように、第２絶縁分離膜形成工程Ｓ１４においては、絶縁分離膜ＩＳＬ３の形成が行われる。第２絶縁分離膜形成工程Ｓ１４においては、第１に、溝ＴＲ３の形成が行われる。溝ＴＲ３の形成は、異方性のドライエッチングで行われる。第２絶縁分離膜形成工程Ｓ１４においては、第２に、絶縁分離膜ＩＳＬ３を構成する材料が、ＣＶＤ等により溝ＴＲ３に埋め込まれる。第２絶縁分離膜形成工程Ｓ１４においては、第３に、溝ＴＲ３からはみ出した絶縁分離膜ＩＳＬ３を構成する材料が、ＣＭＰ等により除去される。
図２４に示されるように、コンタクトプラグ形成工程Ｓ１５においては、コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３の形成が行われる。コンタクトプラグ形成工程Ｓ１５においては、第１に、層間絶縁膜ＩＬＤ中にコンタクトホールが形成される。コンタクトホールの形成は、例えば異方性のドライエッチングにより行われる。コンタクトプラグ形成工程Ｓ１５においては、第２に、上記のコンタクトホール中に、コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３を構成する材料が、ＣＶＤ等により埋め込まれる。コンタクトプラグ形成工程Ｓ１５においては、第３に、上記のコンタクトホールからはみ出したコンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３を構成する材料が、ＣＭＰ等により除去される。
配線形成工程Ｓ１６においては、配線ＷＬ１及び配線ＷＬ２の形成が行われる。配線形成工程Ｓ１６においては、第１に、配線ＷＬ１及び配線ＷＬ２を構成する材料が、スパッタリング等で成膜される。配線形成工程Ｓ１６においては、第２に、成膜された配線ＷＬ１及び配線ＷＬ２を構成する材料が、フォトリソグラフィで形成されたフォトレジストを用いた異方性のドライエッチングによりパターンニングされる。以上により、図３に示される第１実施形態に係る半導体装置の構造が形成される。
＜第１実施形態に係る半導体装置の効果＞
上記のとおり、第１実施形態に係る半導体装置においては、少なくともドレイン領域ＤＲＡの下方に第１領域ＤＩＦ１が形成されており、第１領域ＤＩＦ１における不純物濃度は、低くなっている。そのため、ドレイン領域ＤＲＡに正の電位が印加された場合に、ドリフト領域ＤＲＩと埋め込み領域ＢＬとの間がパンチスルーされやすい。ドリフト領域ＤＲＩと埋め込み領域ＢＬとの間がパンチスルーされると、ドレイン領域ＤＲＡに印加される電位が、ドレイン領域ＤＲＡ及びドリフト領域ＤＲＩと埋め込み領域ＢＬとで分担されるため、第１実施形態に係る半導体装置は、オフ耐圧を向上させることができる。
第１実施形態に係る半導体装置においては、ドリフト領域ＤＲＩと埋め込み領域ＢＬとの間がパンチスルーされてドレイン領域ＤＲＡに印加される電位が埋め込み領域ＢＬによっても分担される結果、埋め込み領域ＢＬの電位が持ち上がりやすい。埋め込み領域ＢＬの電位が持ち上がると、空乏層が埋め込み領域ＢＬからボディ領域ＢＲへと延びやすくなり、ボディ領域ＢＲの電位が持ち上がりやすくなる。
第１実施形態に係る半導体装置には、ドレイン領域ＤＲＡをコレクタ、ボディ領域ＢＲをベース、ソース領域ＳＲをエミッタとする寄生ｎｐｎトランジスタが含まれている。そのため、ボディ領域ＢＲの電位が持ち上がると、上記の寄生ｎｐｎトランジスタが動作してしまい、オン耐圧が低下するおそれがある。
しかしながら、上記のとおり、第１実施形態に係る半導体装置は、第２領域ＤＩＦ２を有しており、第２領域ＤＩＦ２は、第２端ＤＩＦ２ｂが少なくともソース領域ＳＲの下方に達するように延在している。第２領域ＤＩＦ２は、不純物濃度が高くなっているとともに、埋め込み領域ＢＬの近くに配置されているため、埋め込み領域ＢＬの電位が持ち上がったとしても、空乏層が埋め込み領域ＢＬからボディ領域ＢＲへと延びにくくなる。すなわち、第１実施形態に係る半導体装置においては、ボディ領域ＢＲの電位が持ち上がりにくくなっており、オン耐圧の低下が抑制されている。
図２５には、第２領域ＤＩＦ２が形成されている場合のＴＣＡＤ（Technology CAD）によるシミュレーション結果が示されており、図２６には、第２領域ＤＩＦ２が形成されていない場合のＴＣＡＤによるシミュレーション結果が示されている。なお、図２５及び図２６中においては、等電位線が２Ｖ間隔の点線で示されている。また、これらのシミュレーションにおいては、ドレイン領域ＤＲＡに印加される電位が７０Ｖとされ、ゲート電極ＧＥに印加される電位が４Ｖとされた。
図２５及び図２６に示されるように、第２領域ＤＩＦ２が形成されていない場合には、埋め込み領域ＢＬの電位によりボディ領域ＢＲの電位が持ち上げられている一方、第２領域ＤＩＦ２が形成されている場合には、埋め込み領域ＢＬの電位によるボディ領域ＢＲの電位の持ち上がりは抑制されている。
なお、第２領域ＤＩＦ２は、第１端がチャネル長方向においてボディ領域ＢＲとドレイン領域ＤＲＡの間に配置されている（すなわち、ドレイン領域ＤＲＡの下方を避けて形成されている）ため、ドレイン領域ＤＲＡに正の電位が印加された場合にドリフト領域ＤＲＩと埋め込み領域ＢＬとの間がパンチスルーされることを妨げず、オフ耐圧を維持することができる。
第１実施形態に係る半導体装置においては、少なくともドレイン領域ＤＲＡの下方に第１領域ＤＩＦ１が形成されているため、ドレイン領域ＤＲＡに負の電位が印加された場合に、ドリフト領域と埋め込み領域ＢＬとの間がパンチスルーされにくくなる。そのため、第１実施形態に係る半導体装置によると、負入力耐圧を改善することができる。
第１実施形態に係る半導体装置は、埋め込み領域ＢＬをコレクタ、ボディ領域ＢＲをベース、ソース領域ＳＲをエミッタとする寄生ｎｐｎトランジスタも含んでいる。第１実施形態に係る半導体装置においては、ボディ領域ＢＲの電位持ち上がりを抑制することにより、この寄生ｎｐｎトランジスタも動作しにくくなるため、基板インジェクションを起こしにくく、意図的にボディダイオードを動作させた際の漏れ電流を低減できる。
第１実施形態に係る半導体装置においては、ドリフト領域ＤＲＩにおける不純物濃度を高くしても、第３領域ＤＩＦ３のＲＥＳＵＲＦ（REduced SUrface Field）効果によりドリフト領域ＤＲＩにおける不純物濃度を高めても、ドリフト領域ＤＲＩを空乏化しやすくなる。すなわち、第１実施形態に係る半導体装置においては、トランジスタＴｒのオフ耐圧を維持しつつ、オン抵抗を低下させることができる。
溝ＴＲ３の側面近傍は、第１導電型になっている。これは、第２絶縁分離膜形成工程Ｓ１４において埋め込み領域ＢＬのエッチングが行われる際に、埋め込み領域ＢＬのエッチングに起因した堆積物が溝ＴＲ３の側面に付着することが原因であると考えられる。第１実施形態に係る半導体装置においては、第１領域ＤＩＦ１、第２領域ＤＩＦ２及び第３領域ＤＩＦ３が溝ＴＲ３の側面に接するように延在していることにより、ドリフト領域ＤＲＩと溝ＴＲ３の側面との間におけるパンチスルーに起因する負入力耐圧の低下を抑制できる。
第１実施形態に係る半導体装置においては、トランジスタＴｒが形成されている領域以外からの基板インジェクションが生じた場合、電子は、最も深い位置にある第２領域ＤＩＦ２において再結合で消滅するとともに、第１領域ＤＩＦ１及び第３領域ＤＩＦ３においても再結合で消滅する。そのため、第１実施形態に係る半導体装置においては、トランジスタＴｒが形成される領域以外からの基板インジェクションの影響を低減できる。
第１実施形態に係る半導体装置においては、第２領域ＤＩＦ２が溝ＴＲ３に接しているとともに、埋め込み領域ＢＬ近傍に位置しているため、溝ＴＲ３近傍に位置する埋め込み領域ＢＬの電位上昇を抑制できる。その結果、第１実施形態に係る半導体装置によると、絶縁分離膜ＩＳＬ３の信頼性を向上させることができる。
（第２実施形態）
以下に、第２実施形態に係る半導体装置を説明する。ここでは、第１実施形態に係る半導体装置と異なる点を主に説明し、重複する説明は繰り返さない。
＜第２実施形態に係る半導体装置の構成＞
第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、絶縁分離膜ＩＳＬ１及び絶縁分離膜ＩＳＬ２と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、サイドウォールスペーサＳＷＳと、層間絶縁膜ＩＬＤと、絶縁分離膜ＩＳＬ３と、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２と、コンタクトプラグＣＰ３と、配線ＷＬ１と、配線ＷＬ２とを有している。半導体基板ＳＵＢは、半導体基板ＳＵＢは、エピタキシャル層ＥＰ１と、エピタキシャル層ＥＰ２と、埋め込み領域ＢＬとを有している。
エピタキシャル層ＥＰ２は、ドレイン領域ＤＲＡと、ソース領域ＳＲと、ドリフト領域ＤＲＩと、ボディ領域ＢＲと、ボディコンタクト領域ＢＣＲと、第１領域ＤＩＦ１と、第２領域ＤＩＦ２と、第３領域ＤＩＦ３とを有している。これらの点に関して、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置の構成と共通している。
しかしながら、第２実施形態に係る半導体装置においては、図２７に示されるように、第１領域ＤＩＦ１のチャネル長方向における両端位置が、ドリフト領域ＤＲＩのチャネル長方向における両端位置と一致するように形成されている。この点に関して、第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と異なっている。
＜第２実施形態に係る半導体装置の製造方法＞
第２実施形態に係る半導体装置の製造方法は、図２８に示されるように、半導体基板準備工程Ｓ１と、第１イオン注入工程Ｓ２と、第２イオン注入工程Ｓ３と、第３イオン注入工程Ｓ４と、第４イオン注入工程Ｓ５と、第１絶縁分離膜形成工程Ｓ７と、ゲート絶縁膜形成工程Ｓ８と、ゲート電極形成工程Ｓ９とを有している。第２実施形態に係る半導体装置の製造方法は、さらに、第６イオン注入工程Ｓ１０と、サイドウォールスペーサ形成工程Ｓ１１と、第７イオン注入工程Ｓ１２と、層間絶縁膜形成工程Ｓ１３と、第２絶縁分離膜形成工程Ｓ１４と、コンタクトプラグ形成工程Ｓ１５と、配線形成工程Ｓ１６とを有している。これらの点に関して、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と異なっている。
しかしながら、第２実施形態に係る半導体装置の製造方法は、第５イオン注入工程Ｓ６を有していない点に関して、第１実施形態に係る半導体装置の製造方法と異なっている。第２実施形態に係る半導体装置においては、第１領域ＤＩＦ１のチャネル長方向における両端位置がドリフト領域ＤＲＩのチャネル長方向における両端位置と一致しているため、第２イオン注入工程Ｓ３において、注入深さ及び注入するイオンの種類を変えることにより、同一マスクを用いて第１領域ＤＩＦ１及びドリフト領域ＤＲＩが形成される。
＜第２実施形態に係る半導体装置の効果＞
第２実施形態に係る半導体装置においては、第１領域ＤＩＦ１及びドリフト領域ＤＲＩを、同一マスクを用いたイオン注入により形成することができるため、製造工程を簡略化することができる。
（第３実施形態）
以下に、第３実施形態に係る半導体装置を説明する。ここでは、第１実施形態に係る半導体装置と異なる点を主に説明し、重複する説明は繰り返さない。
＜第３実施形態に係る半導体装置の構成＞
第３実施形態に係る半導体装置は、半導体基板ＳＵＢと、絶縁分離膜ＩＳＬ１及び絶縁分離膜ＩＳＬ２と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、サイドウォールスペーサＳＷＳと、層間絶縁膜ＩＬＤと、絶縁分離膜ＩＳＬ３と、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２と、コンタクトプラグＣＰ３と、配線ＷＬ１と、配線ＷＬ２とを有している。半導体基板ＳＵＢは、半導体基板ＳＵＢは、エピタキシャル層ＥＰ１と、エピタキシャル層ＥＰ２とを有している。エピタキシャル層ＥＰ１は、埋め込み領域ＢＬを有している。
エピタキシャル層ＥＰ２は、ドレイン領域ＤＲＡと、ソース領域ＳＲと、ドリフト領域ＤＲＩと、ボディ領域ＢＲと、ボディコンタクト領域ＢＣＲと、第１領域ＤＩＦ１と、第２領域ＤＩＦ２と、第３領域ＤＩＦ３とを有している。これらの点に関して、第３実施形態に係る半導体装置は、第１実施形態に係る半導体装置の構成と共通している。
しかしながら、第３実施形態に係る半導体装置においては、図２９に示されるように、第２領域ＤＩＦ２のチャネル長方向における両端位置が、第３領域ＤＩＦ３のチャネル長方向における両端位置と一致するように形成されている。この点に関し、第３実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置の構成と異なっている。
＜第３実施形態に係る半導体装置の製造方法＞
第３実施形態に係る半導体装置の製造方法は、図３０に示されるように、半導体基板準備工程Ｓ１と、第１イオン注入工程Ｓ２と、第２イオン注入工程Ｓ３と、第４イオン注入工程Ｓ５と、第５イオン注入工程Ｓ６と、第１絶縁分離膜形成工程Ｓ７と、ゲート絶縁膜形成工程Ｓ８と、ゲート電極形成工程Ｓ９とを有している。第３実施形態に係る半導体装置の製造方法は、さらに、第６イオン注入工程Ｓ１０と、サイドウォールスペーサ形成工程Ｓ１１と、第７イオン注入工程Ｓ１２と、層間絶縁膜形成工程Ｓ１３と、第２絶縁分離膜形成工程Ｓ１４と、コンタクトプラグ形成工程Ｓ１５と、配線形成工程Ｓ１６とを有している。これらの点に関して、第３実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と異なっている。
しかしながら、第３実施形態に係る半導体装置の製造方法は、第３イオン注入工程Ｓ４を有していない点に関して、第１実施形態に係る半導体装置の製造方法と異なっている。第３実施形態に係る半導体装置においては、第２領域ＤＩＦ２のチャネル長方向における両端位置が、第３領域ＤＩＦ３のチャネル長方向における両端位置と一致しているため、第１イオン注入工程Ｓ２において、注入深さを変えることにより、同一マスクを用いて第２領域ＤＩＦ２及び第３領域ＤＩＦ３が形成される。
＜第３実施形態に係る半導体装置の効果＞
第３実施形態に係る半導体装置においては、同一マスクを用いたイオン注入により、第２領域ＤＩＦ２及び第３領域ＤＩＦ３を形成することができるため、製造工程を簡略化することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＮＣ アナログ回路、ＢＣＲ ボディコンタクト領域、ＢＬ 埋め込み領域、ＢＲ ボディ領域、ＣＰ１，ＣＰ２，ＣＰ３ コンタクトプラグ、ＤＩＦ１ 第１領域、ＤＩＦ２ 第２領域、ＤＩＦ３ 第３領域、ＤＲＡ ドレイン領域、ＤＲＣ ドライバ回路、ＤＲＩ ドリフト領域、ＥＰ１ エピタキシャル層、ＥＰ２ エピタキシャル層、Ｆ１ 第１面、Ｆ２ 第２面、Ｆ３ 第３面、Ｆ４ 第４面、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＩＬＤ 層間絶縁膜、ＩＯＣ 入出力回路、ＩＳＬ１，ＩＳＬ２，ＩＳＬ３ 絶縁分離膜、ＰＤＣ プリドライバ回路、ＰＷＣ 電源回路、ＳＲ ソース領域、ＳＲａ 第１部分、ＳＲｂ 第２部分、ＳＵＢ 半導体基板、ＳＷＳ サイドウォールスペーサ、Ｓ１ 半導体基板準備工程、Ｓ２ 第１イオン注入工程、Ｓ３ 第２イオン注入工程、Ｓ４ 第３イオン注入工程、Ｓ５ 第４イオン注入工程、Ｓ６ 第５イオン注入工程、Ｓ７ 第１絶縁分離膜形成工程、Ｓ８ ゲート絶縁膜形成工程、Ｓ９ ゲート電極形成工程、Ｓ１０ 第６イオン注入工程、Ｓ１１ サイドウォールスペーサ形成工程、Ｓ１２ 第７イオン注入工程、Ｓ１３ 層間絶縁膜形成工程、Ｓ１４ 第２絶縁分離膜形成工程、Ｓ１５ コンタクトプラグ形成工程、Ｓ１６ 配線形成工程、ＴＲ１，ＴＲ２，ＴＲ３ 溝、Ｔｒ トランジスタ、ＷＬ１，ＷＬ２ 配線。

Claims (10)

  1. 第１面と、前記第１面の反対面である第２面を含む第１導電型の第１エピタキシャル層と、前記第２面上に形成され、かつ前記第２面に対向する第３面と、前記第３面の反対面である第４面とを含む前記第１導電型の第２エピタキシャル層と、前記第１エピタキシャル層及び前記第２エピタキシャル層に跨がって形成された前記第１導電型とは反対の導電型である第２導電型の埋め込み領域とを有する半導体基板と、
    ゲート電極を備え、
    前記第２エピタキシャル層は、前記第４面に形成された前記第２導電型のドレイン領域と、前記ドレイン領域と離れて前記第４面に形成された前記第２導電型のソース領域と、前記ドレイン領域を取り囲むように前記第４面に形成された前記第２導電型のドリフト領域と、前記ソース領域を取り囲むように前記第４面に形成された前記第１導電型のボディ領域と、前記第３面から前記第４面に向かう方向である厚さ方向において前記ドリフト領域よりも前記埋め込み領域に近い位置に形成された前記第１導電型の第１領域と、前記厚さ方向において前記第１領域よりも前記埋め込み領域に近い位置に形成された前記第１導電型の第２領域とを含み、
    前記第１領域は、少なくとも前記ドレイン領域の下方に形成されており、
    前記第２領域は、前記ソース領域から前記ドレイン領域に向かうチャネル長方向において、第１端と、前記第１端の反対側の端である第２端とを有し、
    前記第１端は、前記チャネル長方向において、前記ボディ領域と前記ドレイン領域との間に位置しており、
    前記第２領域は、前記第１端から前記第２端に向かって、前記第２端が少なくとも前記ソース領域の下方に達するように延在しており、
    前記第２領域における不純物濃度は、前記第１領域における不純物濃度よりも高く、
    前記ゲート電極は、絶縁されながら、前記ソース領域と前記ドリフト領域との間にある前記第４面と対向している、半導体装置。
  2. 前記半導体基板には、前記第４面から前記第１面に向かって延在する溝が形成されており、
    前記溝の側壁からは、前記ボディ領域及び前記埋め込み領域が露出しており、
    前記第２領域は、前記第２端が前記溝に達するように前記第１端から延在している、請求項１に記載の半導体装置。
  3. 前記第１領域は、前記ドレイン領域の下方から前記溝に達するように延在している、請求項２に記載の半導体装置。
  4. 前記第１領域は、前記第１領域の前記チャネル長方向における両端位置が前記ドリフト領域の前記チャネル長方向における両端位置とそれぞれ一致するように形成されている、請求項２に記載の半導体装置。
  5. 前記第２エピタキシャル層は、前記厚さ方向において前記ドリフト領域よりも前記埋め込み領域に近く、かつ前記厚さ方向において前記第１領域よりも前記埋め込み領域から遠い位置に形成された前記第２導電型の第３領域を含み、
    前記第３領域は、前記チャネル長方向において、第３端と、前記第３端の反対側の端である第４端とを有し、
    前記第３端は、前記チャネル長方向において、前記ボディ領域と前記ドレイン領域との間に位置しており、
    前記第３領域は、前記第３端から前記第４端に向かって、前記第４端が少なくとも前記ソース領域の下方に達するように延在しており、
    前記第３領域の不純物濃度は、前記第１領域における不純物濃度よりも高い、請求項１に記載の半導体装置。
  6. 前記半導体基板には、前記第４面から前記第１面に向かって延在する溝が形成されており、
    前記溝の側壁からは、前記ボディ領域及び前記埋め込み領域が露出しており、
    前記第３領域は、前記溝に達するように延在している、請求項５に記載の半導体装置。
  7. 前記第３領域は、前記第３領域の前記チャネル長方向における両端位置が前記第２領域の前記チャネル長方向における両端位置とそれぞれ一致するように形成されている、請求項５に記載の半導体装置。
  8. 第１面と、前記第１面の反対面である第２面を有する第１導電型の第１エピタキシャル層と、前記第２面上に形成され、かつ前記第２面に対向する第３面と、前記第３面の反対面である第４面とを含む前記第１導電型の第２エピタキシャル層と、前記第１エピタキシャル層及び前記第２エピタキシャル層に跨がって形成された前記第１導電型とは反対の導電型である第２導電型の埋め込み領域とを有する半導体基板を準備する工程と、
    前記第４面に前記第２導電型のドレイン領域を形成する工程と、
    前記ドレイン領域と離れて、前記第４面に前記第２導電型のソース領域を形成する工程と、
    前記ドレイン領域を取り囲むように前記第４面に前記第２導電型のドリフト領域を形成する工程と、
    前記ソース領域を取り囲むように前記第４面に前記第１導電型のボディ領域を形成する工程と、
    前記第３面から前記第４面に向かう方向である厚さ方向において前記ドリフト領域よりも前記埋め込み領域に近い位置に前記第１導電型の第１領域を形成する工程と、
    前記厚さ方向において前記第１領域よりも前記埋め込み領域に近い位置に前記第１導電型の第２領域を形成する工程と、
    ゲート電極とを形成する工程とを備え、
    前記第１領域は、少なくとも前記ドレイン領域の下方に形成されており、
    前記第２領域は、前記ソース領域から前記ドレイン領域に向かうチャネル長方向において、第１端と、前記第１端の反対側の端である第２端とを有し、
    前記第１端は、前記チャネル長方向において、前記ボディ領域と前記ドレイン領域との間に位置しており、
    前記第２領域は、前記第１端から前記第２端に向かって、前記第２端が少なくとも前記ソース領域の下方に達するように延在しており、
    前記第２領域における不純物濃度は、前記第１領域における不純物濃度よりも高い、半導体装置の製造方法。
  9. 前記ドリフト領域及び前記第１領域は、同一マスクを用いたイオン注入により形成される、請求項８に記載の半導体装置の製造方法。
  10. 前記厚さ方向において前記ドリフト領域よりも前記埋め込み領域に近く、かつ前記厚さ方向において前記第１領域よりも前記埋め込み領域から遠い位置に前記第２導電型の第３領域を形成する工程をさらに備え、
    前記第３領域は、前記チャネル長方向において、第３端と、前記第３端の反対側の端である第４端とを有し、
    前記第３端は、前記チャネル長方向において、前記ボディ領域と前記ドレイン領域との間に位置しており、
    前記第３領域は、前記第３端から前記第４端に向かって、前記第４端が少なくとも前記ソース領域の下方に達するように延在しており、
    前記第３領域の不純物濃度は、前記第１領域における不純物濃度よりも高く、
    前記第２領域及び前記第３領域は、同一マスクを用いたイオン注入により形成される、請求項８に記載の半導体装置の製造方法。
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