JP2003051543A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2003051543A JP2003051543A JP2001235647A JP2001235647A JP2003051543A JP 2003051543 A JP2003051543 A JP 2003051543A JP 2001235647 A JP2001235647 A JP 2001235647A JP 2001235647 A JP2001235647 A JP 2001235647A JP 2003051543 A JP2003051543 A JP 2003051543A
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Abstract
(57)【要約】
【課題】 高集積でアイソレーション特性の優れた集積
回路を提供する。 【解決手段】 半導体基板の上の能動素子領域１（トラ
ンジスタなど）と受動素子領域２（抵抗、コンデンサな
ど）の上に、ＤＣ電位（例えばＧＮＤ電位）に接続され
た網目状の配線パターン３を形成する。さらに、その上
部にインダクタ領域４とコンデンサ領域５を配線工程に
より形成する。これにより、半導体集積回路のチップサ
イズを縮小でき、かつ寄生容量を増加させることなく、
上層素子（コンデンサ、インダクタ）と下層素子（能動
素子、受動素子）との間のアイソレーション特性を向上
できる。
回路を提供する。 【解決手段】 半導体基板の上の能動素子領域１（トラ
ンジスタなど）と受動素子領域２（抵抗、コンデンサな
ど）の上に、ＤＣ電位（例えばＧＮＤ電位）に接続され
た網目状の配線パターン３を形成する。さらに、その上
部にインダクタ領域４とコンデンサ領域５を配線工程に
より形成する。これにより、半導体集積回路のチップサ
イズを縮小でき、かつ寄生容量を増加させることなく、
上層素子（コンデンサ、インダクタ）と下層素子（能動
素子、受動素子）との間のアイソレーション特性を向上
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の上に
バイポーラトランジスタ，電界効果トランジスタ等の能
動素子と、抵抗，容量，インダクタ等の受動素子と配線
とを形成して構成する半導体集積回路に関するものであ
り、特に、通信システムで使用される高周波信号を処理
するアナログ集積回路に関するものである。
バイポーラトランジスタ，電界効果トランジスタ等の能
動素子と、抵抗，容量，インダクタ等の受動素子と配線
とを形成して構成する半導体集積回路に関するものであ
り、特に、通信システムで使用される高周波信号を処理
するアナログ集積回路に関するものである。
【０００２】
【従来の技術】半導体基板の上にバイポーラトランジス
タ、電界効果トランジスタ等の能動素子と、抵抗、容
量、インダクタ等の受動素子と配線とを形成して構成す
る半導体集積回路における従来の構成の平面図を図１０
に示す。
タ、電界効果トランジスタ等の能動素子と、抵抗、容
量、インダクタ等の受動素子と配線とを形成して構成す
る半導体集積回路における従来の構成の平面図を図１０
に示す。
【０００３】図１０において、１０１は半導体基板１０
０の上に形成されたトランジスタなどの能動素子領域で
あり、１０２は抵抗，コンデンサなどの受動素子領域で
ある。１０３はＭＩＭコンデンサ領域で、２層の配線層
と層間絶縁膜によって形成されている。１０４も同じ
く、２層の配線層によって形成されるインダクタ領域で
ある。
０の上に形成されたトランジスタなどの能動素子領域で
あり、１０２は抵抗，コンデンサなどの受動素子領域で
ある。１０３はＭＩＭコンデンサ領域で、２層の配線層
と層間絶縁膜によって形成されている。１０４も同じ
く、２層の配線層によって形成されるインダクタ領域で
ある。
【０００４】このように従来では、半導体集積回路を構
成する能動素子と受動素子を平面的にレイアウトしてい
るため、必要な素子数に応じてチップ面積が大きくなる
という問題点を有する。
成する能動素子と受動素子を平面的にレイアウトしてい
るため、必要な素子数に応じてチップ面積が大きくなる
という問題点を有する。
【０００５】アナログ半導体集積回路のチップサイズを
小さくする方法として、特開平５−２５９４１６号に以
下の構成が提案されている。図１１は、特開平５−２５
９４１６号によって示された第１の従来例における半導
体集積回路の断面図を示している。
小さくする方法として、特開平５−２５９４１６号に以
下の構成が提案されている。図１１は、特開平５−２５
９４１６号によって示された第１の従来例における半導
体集積回路の断面図を示している。
【０００６】図１１は半導体集積回路の１回路ブロック
の要部の断面図を示し、２１０はＧａＡｓ基板、２１１
はｎ型活性層、２１２はｎ+型層、２１３はゲート電
極、２１４はオーミック電極である。２２０は層間絶縁
膜、２２１はゲート電極配線、２２２はオーミック電極
配線、２２３は容量電極である。２３０は層間絶縁膜、
２３１は容量電極、２３２は抵抗である。２４０は層間
絶縁膜、２４１はインダクタンスである。
の要部の断面図を示し、２１０はＧａＡｓ基板、２１１
はｎ型活性層、２１２はｎ+型層、２１３はゲート電
極、２１４はオーミック電極である。２２０は層間絶縁
膜、２２１はゲート電極配線、２２２はオーミック電極
配線、２２３は容量電極である。２３０は層間絶縁膜、
２３１は容量電極、２３２は抵抗である。２４０は層間
絶縁膜、２４１はインダクタンスである。
【０００７】第１の従来例において、ＧａＡｓ基板２１
０の上に電界効果トランジスタを形成し、その上層に容
量と抵抗を形成し、最上層にインダクタを形成してい
る。このように構成することで、半導体集積回路を構成
する受動素子を平面的にではなく、立体的に形成するこ
とで必要となるチップサイズを削減している。
０の上に電界効果トランジスタを形成し、その上層に容
量と抵抗を形成し、最上層にインダクタを形成してい
る。このように構成することで、半導体集積回路を構成
する受動素子を平面的にではなく、立体的に形成するこ
とで必要となるチップサイズを削減している。
【０００８】また、特開平８−１６２６２１号には、以
下の構成が提案されている。図１２は、特開平８−１６
２６２１号によって示された第２の従来例における半導
体集積回路の分解斜視図を示している。図１２におい
て、３０１は半導体基板、３０２は能動素子、３２２は
共通基板である。３２３は誘電体膜、３２４は接続用
穴、３２５は接地導体である。また、３２６は開口、３
２８は誘電体膜である。３２９は配線用導体、３３１は
スルーホール、３３３は配線層、３４１はインターデジ
タル形キャパシタ、３４２はメタル抵抗体である。
下の構成が提案されている。図１２は、特開平８−１６
２６２１号によって示された第２の従来例における半導
体集積回路の分解斜視図を示している。図１２におい
て、３０１は半導体基板、３０２は能動素子、３２２は
共通基板である。３２３は誘電体膜、３２４は接続用
穴、３２５は接地導体である。また、３２６は開口、３
２８は誘電体膜である。３２９は配線用導体、３３１は
スルーホール、３３３は配線層、３４１はインターデジ
タル形キャパシタ、３４２はメタル抵抗体である。
【０００９】この第２の従来例においては、半導体基板
３０１の上の能動素子３０２上に接地導体３２５を形成
してから、その上部にインターデジタル形キャパシタ３
４１やメタル抵抗３４２を形成している。
３０１の上の能動素子３０２上に接地導体３２５を形成
してから、その上部にインターデジタル形キャパシタ３
４１やメタル抵抗３４２を形成している。
【００１０】このようにすることにより、半導体基板の
上の能動素子３０２上に、高周波伝送線路で構成される
受動素子を形成することが可能となり、また、上層の受
動素子と下層の能動素子との間のアイソレーションを向
上している。
上の能動素子３０２上に、高周波伝送線路で構成される
受動素子を形成することが可能となり、また、上層の受
動素子と下層の能動素子との間のアイソレーションを向
上している。
【００１１】また、高周波信号処理を行うアナログ集積
回路においては、回路特性を向上するため、インダクタ
を半導体基板の上に形成することが必要である。図１３
は第３の従来例として、インダクタの平面図を示してい
る。
回路においては、回路特性を向上するため、インダクタ
を半導体基板の上に形成することが必要である。図１３
は第３の従来例として、インダクタの平面図を示してい
る。
【００１２】図１３において、４０５は配線層をパター
ニングすることによって形成するインダクタ、４０６は
インダクタと回路素子を接続するためのインダクタ接続
配線部であり、４０７はインダクタと接続配線部のコン
タクトである。
ニングすることによって形成するインダクタ、４０６は
インダクタと回路素子を接続するためのインダクタ接続
配線部であり、４０７はインダクタと接続配線部のコン
タクトである。
【００１３】
【発明が解決しようとする課題】しかし、上述の従来技
術には、それぞれ次ぎのような課題がある。第１の従来
例においては、半導体基板の上の能動素子の上部に受動
素子を形成していくため、高周波信号を処理するアナロ
グ集積回路を形成した場合、上層素子と下層素子の間の
信号アイソレーション特性が劣化するため、回路動作の
上で致命的な問題点を引き起こすという課題を有する。
術には、それぞれ次ぎのような課題がある。第１の従来
例においては、半導体基板の上の能動素子の上部に受動
素子を形成していくため、高周波信号を処理するアナロ
グ集積回路を形成した場合、上層素子と下層素子の間の
信号アイソレーション特性が劣化するため、回路動作の
上で致命的な問題点を引き起こすという課題を有する。
【００１４】また、第２の従来例においては、上層素子
と下層素子の間に平坦な接地導体を形成するため、アイ
ソレーション特性は改善される。しかしながら、半導体
集積回路においては、接地導体と素子間の層間絶縁膜の
厚さは、１μｍ程度であることが多く、平坦な接地導体
とその下層の能動素子や、その上層の受動素子の間で寄
生容量が増加してしまうという課題を有する。このよう
に寄生容量が増加すると、高周波信号を処理する回路で
は、信号振幅の減衰や異常発振を引き起こすという問題
を生じる。
と下層素子の間に平坦な接地導体を形成するため、アイ
ソレーション特性は改善される。しかしながら、半導体
集積回路においては、接地導体と素子間の層間絶縁膜の
厚さは、１μｍ程度であることが多く、平坦な接地導体
とその下層の能動素子や、その上層の受動素子の間で寄
生容量が増加してしまうという課題を有する。このよう
に寄生容量が増加すると、高周波信号を処理する回路で
は、信号振幅の減衰や異常発振を引き起こすという問題
を生じる。
【００１５】第３の従来例のインダクタの等価回路図を
図１４に示す。第３の従来例のインダクタにおいては、
インダクタを形成する配線層とインダクタ接続配線部と
の間に寄生容量Ｃcrossが存在するため、インダクタの
自己共振周波数が下がり、また、インダクタ接続配線部
に存在する寄生抵抗によって、インダクタのＱ値が低下
するという課題を有する。そのため、高周波信号処理を
行う回路の特性が劣化するという問題を生じる。
図１４に示す。第３の従来例のインダクタにおいては、
インダクタを形成する配線層とインダクタ接続配線部と
の間に寄生容量Ｃcrossが存在するため、インダクタの
自己共振周波数が下がり、また、インダクタ接続配線部
に存在する寄生抵抗によって、インダクタのＱ値が低下
するという課題を有する。そのため、高周波信号処理を
行う回路の特性が劣化するという問題を生じる。
【００１６】本発明は上記従来の課題を解決するもので
あり、高周波信号処理を行う半導体集積回路のチップサ
イズを縮小し、かつ、アイソレーション特性と高周波信
号処理特性を向上した半導体集積回路を提供することを
目的とする。
あり、高周波信号処理を行う半導体集積回路のチップサ
イズを縮小し、かつ、アイソレーション特性と高周波信
号処理特性を向上した半導体集積回路を提供することを
目的とする。
【００１７】
【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路は、能動素子と受動素子とを備えた半導
体集積回路において、半導体基板の一主面に形成された
少なくとも前記能動素子と、前記能動素子の上部に形成
された前記受動素子と、前記能動素子と前記受動素子の
間に配設された網目状、スリット状、ミアンダ状、スパ
イラル状あるいは梯子状などの導体膜からなる配線層と
を備えたことを特徴とする。
半導体集積回路は、能動素子と受動素子とを備えた半導
体集積回路において、半導体基板の一主面に形成された
少なくとも前記能動素子と、前記能動素子の上部に形成
された前記受動素子と、前記能動素子と前記受動素子の
間に配設された網目状、スリット状、ミアンダ状、スパ
イラル状あるいは梯子状などの導体膜からなる配線層と
を備えたことを特徴とする。
【００１８】この構成によると、能動素子領域上に網目
状等の導電膜からなる配線層を形成し、その上部に受動
素子を形成することで、下層素子と上層素子の間のアイ
ソレーション特性を向上し、かつ、上層素子と下層素子
に寄生する容量を小さくすることができる。したがっ
て、アイソレーション特性と高周波信号処理特性に優れ
た半導体集積回路を形成することができる。
状等の導電膜からなる配線層を形成し、その上部に受動
素子を形成することで、下層素子と上層素子の間のアイ
ソレーション特性を向上し、かつ、上層素子と下層素子
に寄生する容量を小さくすることができる。したがっ
て、アイソレーション特性と高周波信号処理特性に優れ
た半導体集積回路を形成することができる。
【００１９】本発明の請求項２記載の半導体集積回路
は、請求項１において、前記配線層は、少なくとも２層
以上の配線層からなり、それぞれの配線層と上下に隣接
する他の配線層とは前記網目状、スリット状、ミアンダ
状、スパイラル状あるいは梯子状などのパターン位置が
ずれるように形成されていることを特徴とする。
は、請求項１において、前記配線層は、少なくとも２層
以上の配線層からなり、それぞれの配線層と上下に隣接
する他の配線層とは前記網目状、スリット状、ミアンダ
状、スパイラル状あるいは梯子状などのパターン位置が
ずれるように形成されていることを特徴とする。
【００２０】本発明の請求項３記載の半導体集積回路
は、能動素子と受動素子とを備えた半導体集積回路にお
いて、半導体基板の一主面に形成された少なくとも前記
能動素子と、前記能動素子の上部に形成された前記受動
素子と、前記能動素子と前記受動素子の間に配設された
網目状、スリット状、ミアンダ状、スパイラル状あるい
は梯子状などの導体膜からなる第１の配線層と、前記第
１の配線層よりも前記半導体基板に近い階層で前記能動
素子の形成領域に形成された導体膜と同じ階層に位置し
前記能動素子の形成領域外に形成された網目状、スリッ
ト状、ミアンダ状、スパイラル状あるいは梯子状などの
導体膜からなる第２の配線層とを備え、前記第１の配線
層と前記第２の配線層とは前記網目状、スリット状、ミ
アンダ状、スパイラル状あるいは梯子状などのパターン
位置がずれるように形成されていることを特徴とする。
は、能動素子と受動素子とを備えた半導体集積回路にお
いて、半導体基板の一主面に形成された少なくとも前記
能動素子と、前記能動素子の上部に形成された前記受動
素子と、前記能動素子と前記受動素子の間に配設された
網目状、スリット状、ミアンダ状、スパイラル状あるい
は梯子状などの導体膜からなる第１の配線層と、前記第
１の配線層よりも前記半導体基板に近い階層で前記能動
素子の形成領域に形成された導体膜と同じ階層に位置し
前記能動素子の形成領域外に形成された網目状、スリッ
ト状、ミアンダ状、スパイラル状あるいは梯子状などの
導体膜からなる第２の配線層とを備え、前記第１の配線
層と前記第２の配線層とは前記網目状、スリット状、ミ
アンダ状、スパイラル状あるいは梯子状などのパターン
位置がずれるように形成されていることを特徴とする。
【００２１】この構成によると、下層素子と上層素子の
間のアイソレーション特性を向上し、かつ、上層素子と
下層素子に寄生する容量を小さくすることができる。し
たがって、アイソレーション特性と高周波信号処理特性
に優れた半導体集積回路を形成することができる。
間のアイソレーション特性を向上し、かつ、上層素子と
下層素子に寄生する容量を小さくすることができる。し
たがって、アイソレーション特性と高周波信号処理特性
に優れた半導体集積回路を形成することができる。
【００２２】本発明の請求項４記載の半導体集積回路
は、請求項１〜請求項３の何れかに記載の半導体集積回
路において、前記能動素子はバイポーラトランジスタま
たは電界効果トランジスタであり、前記受動素子は容量
またはインダクタであることを特徴とする。
は、請求項１〜請求項３の何れかに記載の半導体集積回
路において、前記能動素子はバイポーラトランジスタま
たは電界効果トランジスタであり、前記受動素子は容量
またはインダクタであることを特徴とする。
【００２３】本発明の請求項５記載の半導体集積回路
は、能動素子と受動素子とを備えた半導体集積回路にお
いて、半導体基板の一主面に形成された前記能動素子ま
たは前記受動素子と、前記能動素子または前記受動素子
の上部に形成されたインダクタと、前記能動素子と前記
インダクタの間に形成された網目状、スリット状、ミア
ンダ状、スパイラル状あるいは梯子状などの導体膜から
なる配線層と、前記能動素子または前記受動素子と前記
インダクタとを接続する接続配線部とを備え、前記接続
配線部は前記配線層と交差しないことを特徴とする。
は、能動素子と受動素子とを備えた半導体集積回路にお
いて、半導体基板の一主面に形成された前記能動素子ま
たは前記受動素子と、前記能動素子または前記受動素子
の上部に形成されたインダクタと、前記能動素子と前記
インダクタの間に形成された網目状、スリット状、ミア
ンダ状、スパイラル状あるいは梯子状などの導体膜から
なる配線層と、前記能動素子または前記受動素子と前記
インダクタとを接続する接続配線部とを備え、前記接続
配線部は前記配線層と交差しないことを特徴とする。
【００２４】この構成によると、下層素子領域上に網目
状等の導電膜からなる配線層を形成後、その上部にイン
ダクタを形成し、スルーホールに埋め込んだ接続配線部
を用いてインダクタと下層素子とを接続することで、イ
ンダクタの接続配線部とインダクタが交差することをな
くすことができる。したがって、インダクタの自己共振
周波数やＱ値を改善でき、かつ、アイソレーション特性
を向上した高性能な半導体集積回路を形成することがで
きる。
状等の導電膜からなる配線層を形成後、その上部にイン
ダクタを形成し、スルーホールに埋め込んだ接続配線部
を用いてインダクタと下層素子とを接続することで、イ
ンダクタの接続配線部とインダクタが交差することをな
くすことができる。したがって、インダクタの自己共振
周波数やＱ値を改善でき、かつ、アイソレーション特性
を向上した高性能な半導体集積回路を形成することがで
きる。
【００２５】本発明の請求項６記載の半導体集積回路
は、請求項５において、前記能動素子はバイポーラトラ
ンジスタまたは電界効果トランジスタであり、前記受動
素子は抵抗または容量であることを特徴とする。
は、請求項５において、前記能動素子はバイポーラトラ
ンジスタまたは電界効果トランジスタであり、前記受動
素子は抵抗または容量であることを特徴とする。
【００２６】本発明の請求項７記載の半導体集積回路
は、請求項１〜請求項６の何れかにおいて、前記配線層
が回路上の安定した直流電位に接続されていることを特
徴とする。
は、請求項１〜請求項６の何れかにおいて、前記配線層
が回路上の安定した直流電位に接続されていることを特
徴とする。
【００２７】本発明の請求項８記載の半導体集積回路
は、請求項７において、前記直流電位はＧＮＤ電位また
は電源電位であることを特徴とする。本発明の請求項９
記載の半導体集積回路は、請求項８において、前記配線
層の少なくとも一部は回路で使用する電源電位配線また
はＧＮＤ電位配線として共用されていることを特徴とす
る。
は、請求項７において、前記直流電位はＧＮＤ電位また
は電源電位であることを特徴とする。本発明の請求項９
記載の半導体集積回路は、請求項８において、前記配線
層の少なくとも一部は回路で使用する電源電位配線また
はＧＮＤ電位配線として共用されていることを特徴とす
る。
【００２８】
【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図９に基づいて説明する。 （実施の形態１）図１と図２は本発明の（実施の形態
１）を示す。
１〜図９に基づいて説明する。 （実施の形態１）図１と図２は本発明の（実施の形態
１）を示す。
【００２９】図１は半導体集積回路の概要の説明図で、
図２は図１の構成を採用した半導体集積回路の断面を示
しており、この図２の断面は図１でのＡ−Ａ’線に沿う
断面である。
図２は図１の構成を採用した半導体集積回路の断面を示
しており、この図２の断面は図１でのＡ−Ａ’線に沿う
断面である。
【００３０】図１の説明図において、１は半導体基板の
上に形成された能動素子領域を示し、２は受動素子領域
を示す。３は網目状（格子状）の配線で、能動素子領域
１と受動素子領域２上に形成されている。ここで、網目
状の配線３の網目の間隔は、１０〜１００μｍに設定す
る。
上に形成された能動素子領域を示し、２は受動素子領域
を示す。３は網目状（格子状）の配線で、能動素子領域
１と受動素子領域２上に形成されている。ここで、網目
状の配線３の網目の間隔は、１０〜１００μｍに設定す
る。
【００３１】４は網目状の配線３の上にアルミ配線層に
よって形成されたインダクタ領域、５は同じくコンデン
サ領域を示している。能動素子領域１と受動素子領域２
は、網目状の配線３の上下に形成される絶縁膜（図示せ
ず）に設けられたスルーホール（図示せず）によって、
その上層素子である前記インダクタ領域４とコンデンサ
領域５に接続することができる。
よって形成されたインダクタ領域、５は同じくコンデン
サ領域を示している。能動素子領域１と受動素子領域２
は、網目状の配線３の上下に形成される絶縁膜（図示せ
ず）に設けられたスルーホール（図示せず）によって、
その上層素子である前記インダクタ領域４とコンデンサ
領域５に接続することができる。
【００３２】図１を参考にして図２を説明する。この半
導体集積回路は、半導体基板１０００上に能動素子領域
１に相当するトランジスタ１０１０（例えばバイポーラ
トランジスタや電界効果トランジスタ）と、受動素子領
域２に相当する薄膜抵抗１０２０（例えば多結晶シリコ
ン膜を使用した抵抗）が形成されている。
導体集積回路は、半導体基板１０００上に能動素子領域
１に相当するトランジスタ１０１０（例えばバイポーラ
トランジスタや電界効果トランジスタ）と、受動素子領
域２に相当する薄膜抵抗１０２０（例えば多結晶シリコ
ン膜を使用した抵抗）が形成されている。
【００３３】次に、トランジスタ１０１０のアルミ電極
１０１１と、薄膜抵抗１０２０のアルミ電極１０２１を
形成後、絶縁膜（例えばＳｉＯ2膜）を２μｍ堆積し、
ＣＭＰによって第１の層間絶縁膜１００１を形成する。
１０１１と、薄膜抵抗１０２０のアルミ電極１０２１を
形成後、絶縁膜（例えばＳｉＯ2膜）を２μｍ堆積し、
ＣＭＰによって第１の層間絶縁膜１００１を形成する。
【００３４】次に、導体膜（例えばアルミ膜）を１μｍ
堆積し、リソグラフィ技術とドライエッチ技術を使用し
て、網目状の配線３に相当する網目状の配線１０３０を
形成する。ここで、配線の幅は１〜１０μｍで形成し、
配線と配線の間で形成される網目の間隔は１０〜１００
μｍに設定する。このサイズは、０．５μｍ以下のパタ
ーンが、量産レベルで実現できている半導体微細加工技
術を使用すれば、極めて容易なサイズである。なお、チ
ップサイズを縮小するために網目状の配線Ａの幅は小さ
い方が好ましく、本実施の形態では２μｍで形成した。
堆積し、リソグラフィ技術とドライエッチ技術を使用し
て、網目状の配線３に相当する網目状の配線１０３０を
形成する。ここで、配線の幅は１〜１０μｍで形成し、
配線と配線の間で形成される網目の間隔は１０〜１００
μｍに設定する。このサイズは、０．５μｍ以下のパタ
ーンが、量産レベルで実現できている半導体微細加工技
術を使用すれば、極めて容易なサイズである。なお、チ
ップサイズを縮小するために網目状の配線Ａの幅は小さ
い方が好ましく、本実施の形態では２μｍで形成した。
【００３５】次に、絶縁膜（例えばＳｉＯ2膜）を２μ
ｍ堆積し、ＣＭＰによって第２の層間絶縁膜１００２を
形成した後、第１の層間絶縁膜１００１と第２の層間絶
縁膜１００２にスルーホールを形成し、配線プラグ材料
（例えばアルミやタングステンなど）を埋め込み、スル
ーホール部の配線接続部１００４，１００５を形成す
る。この後、金属配線層（例えばアルミ配線層）を１μ
ｍ堆積し、リソグラフィ技術とドライエッチ技術を使用
して、インダクタの下層配線１０４０とコンデンサの下
層電極１０５０を形成する。
ｍ堆積し、ＣＭＰによって第２の層間絶縁膜１００２を
形成した後、第１の層間絶縁膜１００１と第２の層間絶
縁膜１００２にスルーホールを形成し、配線プラグ材料
（例えばアルミやタングステンなど）を埋め込み、スル
ーホール部の配線接続部１００４，１００５を形成す
る。この後、金属配線層（例えばアルミ配線層）を１μ
ｍ堆積し、リソグラフィ技術とドライエッチ技術を使用
して、インダクタの下層配線１０４０とコンデンサの下
層電極１０５０を形成する。
【００３６】次に、絶縁膜（例えばＳｉＯ2膜）を２μ
ｍ堆積し、ＣＭＰによって、第３の層間絶縁膜１００３
を形成した後、第３の層間絶縁膜１００３にスルーホー
ルを形成し、配線プラグ材料を埋め込んでインダクタの
配線接続部１０４１を形成する。
ｍ堆積し、ＣＭＰによって、第３の層間絶縁膜１００３
を形成した後、第３の層間絶縁膜１００３にスルーホー
ルを形成し、配線プラグ材料を埋め込んでインダクタの
配線接続部１０４１を形成する。
【００３７】その後、金属配線層（例えばアルミ配線
層）を１μｍ堆積し、リソグラフィ技術とドライエッチ
技術を使用して、インダクタを形成する上層配線１０４
２とコンデンサの上層電極１０５１を形成する。
層）を１μｍ堆積し、リソグラフィ技術とドライエッチ
技術を使用して、インダクタを形成する上層配線１０４
２とコンデンサの上層電極１０５１を形成する。
【００３８】ここでは下層配線１０４０と配線接続部１
０４１および上層配線１０４２が形成されている領域が
図１でのインダクタ領域４に相当する。また、下層電極
１０５０と上層電極１０５１が形成されている領域が図
１でのコンデンサ領域に相当する。
０４１および上層配線１０４２が形成されている領域が
図１でのインダクタ領域４に相当する。また、下層電極
１０５０と上層電極１０５１が形成されている領域が図
１でのコンデンサ領域に相当する。
【００３９】このように構成したため、１０〜１００μ
ｍの間隔を有する網目状の配線１０３０は、長さが非常
に短い導波管と考えることができる。この場合、遮断波
長は、２０〜２００μｍであるため、この波長よりも短
い高周波信号は網目状の配線Ａを通り抜けてしまうが、
逆に、波長が２０〜２００μｍよりも長い高周波信号に
対しては、信号を遮断する効果をもつ。
ｍの間隔を有する網目状の配線１０３０は、長さが非常
に短い導波管と考えることができる。この場合、遮断波
長は、２０〜２００μｍであるため、この波長よりも短
い高周波信号は網目状の配線Ａを通り抜けてしまうが、
逆に、波長が２０〜２００μｍよりも長い高周波信号に
対しては、信号を遮断する効果をもつ。
【００４０】そのため、近年、無線通信で使用されてい
る、１ＧＨｚ〜１０ＧＨｚの高周波信号の波長が約３０
ｃｍ〜３ｃｍであることを考えると、この１０〜１００
μｍの網目状の配線１０３０は、１０ＧＨｚ以下の周波
数帯域の信号波長に対して十分に間隔が狭く形成されて
いるため、これらの周波数帯域の信号に対して、十分な
信号アイソレーションの役割を果たすことができる。
る、１ＧＨｚ〜１０ＧＨｚの高周波信号の波長が約３０
ｃｍ〜３ｃｍであることを考えると、この１０〜１００
μｍの網目状の配線１０３０は、１０ＧＨｚ以下の周波
数帯域の信号波長に対して十分に間隔が狭く形成されて
いるため、これらの周波数帯域の信号に対して、十分な
信号アイソレーションの役割を果たすことができる。
【００４１】さらに、網目状の配線１０３０は、その上
層素子や下層素子と重なる配線部分が非常に少ないた
め、寄生容量の増加も非常に少なくできる。それゆえ、
本発明の（実施の形態１）によると、寄生容量を増加さ
せることなく、アイソレーション特性を向上した高性能
な半導体集積回路を、チップサイズを縮小して実現でき
る。
層素子や下層素子と重なる配線部分が非常に少ないた
め、寄生容量の増加も非常に少なくできる。それゆえ、
本発明の（実施の形態１）によると、寄生容量を増加さ
せることなく、アイソレーション特性を向上した高性能
な半導体集積回路を、チップサイズを縮小して実現でき
る。
【００４２】さらに、網目状の導電膜からなる配線１０
３０の配線層を、回路上の安定したＤＣ電位、例えば、
ＧＮＤ電位や電源電位に接続することによって、アイソ
レーション特性を非常に向上することができる。
３０の配線層を、回路上の安定したＤＣ電位、例えば、
ＧＮＤ電位や電源電位に接続することによって、アイソ
レーション特性を非常に向上することができる。
【００４３】ここで、網目状（格子状）の配線１０３０
は、下記の何れかの形状であっても同様に実現できる。
例えば、スリット状、ミアンダ状（meander ジグザグ
状蛇行状）、スパイラル状あるいは梯子状などであって
もよい。スリット状とは、並行に伸びる複数条の配線な
どを言う。
は、下記の何れかの形状であっても同様に実現できる。
例えば、スリット状、ミアンダ状（meander ジグザグ
状蛇行状）、スパイラル状あるいは梯子状などであって
もよい。スリット状とは、並行に伸びる複数条の配線な
どを言う。
【００４４】（実施の形態２）図３と図４は本発明の
（実施の形態２）を示す。図３は半導体集積回路の概要
の説明図で、図４は図３の構成を採用した半導体集積回
路の断面を示しており、この図４の断面は図３でのＢ−
Ｂ’線に沿う断面である。（実施の形態１）と同じ構成
要素は同一の記号を用いている。
（実施の形態２）を示す。図３は半導体集積回路の概要
の説明図で、図４は図３の構成を採用した半導体集積回
路の断面を示しており、この図４の断面は図３でのＢ−
Ｂ’線に沿う断面である。（実施の形態１）と同じ構成
要素は同一の記号を用いている。
【００４５】図３において、１は半導体基板の上に形成
された能動素子領域を示し、２は受動素子領域を示す。
３は能動素子領域１と受動素子領域２の上に形成された
網目状の配線を示している。ここで、網目状の配線３の
網目の間隔は１０〜１００μｍに設定する。６は網目状
の配線３の上部に形成された網目状の配線である。ここ
で、網目状の配線６の網目の間隔は１０〜１００μｍに
設定する。
された能動素子領域を示し、２は受動素子領域を示す。
３は能動素子領域１と受動素子領域２の上に形成された
網目状の配線を示している。ここで、網目状の配線３の
網目の間隔は１０〜１００μｍに設定する。６は網目状
の配線３の上部に形成された網目状の配線である。ここ
で、網目状の配線６の網目の間隔は１０〜１００μｍに
設定する。
【００４６】なお、以下の説明では網目状の配線３を
「第１網目配線３」、網目状の配線６を「第２網目配線
６」と称す。このとき、第１網目配線３と第２網目配線
６は、網目の位置が網目間隔の（１／２）程度ずれるよ
うに形成するのが好ましい。
「第１網目配線３」、網目状の配線６を「第２網目配線
６」と称す。このとき、第１網目配線３と第２網目配線
６は、網目の位置が網目間隔の（１／２）程度ずれるよ
うに形成するのが好ましい。
【００４７】４はインダクタ領域で、第２網目配線６の
上にアルミ配線層によって形成されている。５は同じく
コンデンサ領域を示している。能動素子領域１と受動素
子領域２は、第１網目配線３と第２網目配線６の上下に
形成される絶縁膜（図示せず）に設けられたスルーホー
ル（図示せず）によって、その上層素子であるインダク
タ領域４とコンデンサ領域５とに接続することができ
る。
上にアルミ配線層によって形成されている。５は同じく
コンデンサ領域を示している。能動素子領域１と受動素
子領域２は、第１網目配線３と第２網目配線６の上下に
形成される絶縁膜（図示せず）に設けられたスルーホー
ル（図示せず）によって、その上層素子であるインダク
タ領域４とコンデンサ領域５とに接続することができ
る。
【００４８】図３を参考にして図４を説明する。この半
導体集積回路は、半導体基板１０００上に能動素子領域
１に相当するトランジスタ１０１０と、受動素子領域２
に相当する薄膜抵抗１０２０を形成する。
導体集積回路は、半導体基板１０００上に能動素子領域
１に相当するトランジスタ１０１０と、受動素子領域２
に相当する薄膜抵抗１０２０を形成する。
【００４９】次に、トランジスタのアルミ電極１０１１
と薄膜抵抗のアルミ電極１０２１を形成後、絶縁膜を２
μｍ堆積し、ＣＭＰによって第１の層間絶縁膜１００１
を形成する。
と薄膜抵抗のアルミ電極１０２１を形成後、絶縁膜を２
μｍ堆積し、ＣＭＰによって第１の層間絶縁膜１００１
を形成する。
【００５０】次に、導体膜（例えばアルミ膜）を１μｍ
堆積し、リソグラフィ技術とドライエッチ技術を使用し
て、第１網目配線１０３０を形成する。ここで、第１網
目配線１０３０の幅は２μｍで形成し、配線と配線の間
で形成される網目の間隔は、１０〜１００μｍに設定す
る。
堆積し、リソグラフィ技術とドライエッチ技術を使用し
て、第１網目配線１０３０を形成する。ここで、第１網
目配線１０３０の幅は２μｍで形成し、配線と配線の間
で形成される網目の間隔は、１０〜１００μｍに設定す
る。
【００５１】次に、絶縁膜を２μｍ堆積し、ＣＭＰによ
って第２の層間絶縁膜１００２を形成した後、導体膜
（例えばアルミ膜）を１μｍ堆積し、リソグラフィ技術
とドライエッチ技術を使用して、第２網目配線１０６０
を形成する。ここで、第２網目配線１０６０の幅は２μ
ｍで形成し、配線と配線の間で形成される網目の間隔
は、１０〜１００μｍに設定する。
って第２の層間絶縁膜１００２を形成した後、導体膜
（例えばアルミ膜）を１μｍ堆積し、リソグラフィ技術
とドライエッチ技術を使用して、第２網目配線１０６０
を形成する。ここで、第２網目配線１０６０の幅は２μ
ｍで形成し、配線と配線の間で形成される網目の間隔
は、１０〜１００μｍに設定する。
【００５２】ここで、第１網目配線１０３０と第２網目
配線１０６０は、網目の位置が網目間隔の（１／４）〜
（１／２）程度ずれるように形成する。次に、絶縁膜を
２μｍ堆積し、ＣＭＰによって第３の層間絶縁膜１０７
０を形成した後、第１の層間絶縁膜１００１と第２の層
間絶縁膜１００２と第３の層間絶縁膜１０７０にスルー
ホールを形成し、配線プラグ材料を埋め込み、スルーホ
ール部の配線接続部１０８０，１０９０を形成する。
配線１０６０は、網目の位置が網目間隔の（１／４）〜
（１／２）程度ずれるように形成する。次に、絶縁膜を
２μｍ堆積し、ＣＭＰによって第３の層間絶縁膜１０７
０を形成した後、第１の層間絶縁膜１００１と第２の層
間絶縁膜１００２と第３の層間絶縁膜１０７０にスルー
ホールを形成し、配線プラグ材料を埋め込み、スルーホ
ール部の配線接続部１０８０，１０９０を形成する。
【００５３】この後、金属配線層（例えばアルミ配線
層）を１μｍ堆積し、リソグラフィ技術とドライエッチ
技術を使用して、インダクタの下層配線１０４０とコン
デンサの下層電極１０５０を形成する。
層）を１μｍ堆積し、リソグラフィ技術とドライエッチ
技術を使用して、インダクタの下層配線１０４０とコン
デンサの下層電極１０５０を形成する。
【００５４】次に、絶縁膜を２μｍ堆積し、ＣＭＰによ
って、第４の層間絶縁膜１１００を形成した後、第４の
層間絶縁膜１１００にスルーホールを形成し、配線プラ
グ材料を埋め込んで、インダクタの配線接続部１０４１
を形成する。その後、金属配線層（例えばアルミ配線
層）を１μｍ堆積し、リソグラフィ技術とドライエッチ
技術を使用して、インダクタを形成する上層配線１０４
２とコンデンサの上層電極１０５１を形成する。
って、第４の層間絶縁膜１１００を形成した後、第４の
層間絶縁膜１１００にスルーホールを形成し、配線プラ
グ材料を埋め込んで、インダクタの配線接続部１０４１
を形成する。その後、金属配線層（例えばアルミ配線
層）を１μｍ堆積し、リソグラフィ技術とドライエッチ
技術を使用して、インダクタを形成する上層配線１０４
２とコンデンサの上層電極１０５１を形成する。
【００５５】このとき、１０〜１００μｍの間隔を有す
る第１，第２網目配線１０３０，１０６０は、（実施の
形態１）と同様に、１０ＧＨｚ以下の周波数の信号に対
して十分な信号アイソレーションを果たすことができる
が、２つの網目状の配線をずらして重ねたことにより、
下層素子と上層素子との間の信号アイソレーション特性
がさらに向上する。
る第１，第２網目配線１０３０，１０６０は、（実施の
形態１）と同様に、１０ＧＨｚ以下の周波数の信号に対
して十分な信号アイソレーションを果たすことができる
が、２つの網目状の配線をずらして重ねたことにより、
下層素子と上層素子との間の信号アイソレーション特性
がさらに向上する。
【００５６】また、この（実施の形態２）によると、第
１，第２の網目配線１０３０，１０６０は、その上層素
子や下層素子と重なる部分が非常に少なくなるため、網
目の間隔を小さくすることに比べて、寄生容量の増加を
防ぐことができる。
１，第２の網目配線１０３０，１０６０は、その上層素
子や下層素子と重なる部分が非常に少なくなるため、網
目の間隔を小さくすることに比べて、寄生容量の増加を
防ぐことができる。
【００５７】それゆえ、本発明の（実施の形態２）によ
ると、寄生容量を増加させることなく、アイソレーショ
ン特性を向上した高性能な半導体集積回路を、チップサ
イズを縮小して実現できる。
ると、寄生容量を増加させることなく、アイソレーショ
ン特性を向上した高性能な半導体集積回路を、チップサ
イズを縮小して実現できる。
【００５８】さらに、網目状の導電膜からなる第１，第
２網目配線１０３０，１０６０を、回路上の安定したＤ
Ｃ電位、例えば、ＧＮＤ電位や電源電位に接続すること
によって、アイソレーション特性を非常に向上すること
ができる。
２網目配線１０３０，１０６０を、回路上の安定したＤ
Ｃ電位、例えば、ＧＮＤ電位や電源電位に接続すること
によって、アイソレーション特性を非常に向上すること
ができる。
【００５９】ここで、第１，第２網目配線１０３０，１
０６０は、下記の何れかの形状であっても同様に実現で
きる。例えば、スリット状、ミアンダ状（meander ジ
グザグ状 蛇行状）、スパイラル状あるいは梯子状など
であってもよい。スリット状とは、並行に伸びる複数条
の配線などを言う。
０６０は、下記の何れかの形状であっても同様に実現で
きる。例えば、スリット状、ミアンダ状（meander ジ
グザグ状 蛇行状）、スパイラル状あるいは梯子状など
であってもよい。スリット状とは、並行に伸びる複数条
の配線などを言う。
【００６０】この（実施の形態２）では、第１，第２網
目配線１０３０，１０６０の２層を能動素子領域１とイ
ンダクタ領域４，コンデンサ領域５の間に形成したが、
２層以上であっても実施できる。
目配線１０３０，１０６０の２層を能動素子領域１とイ
ンダクタ領域４，コンデンサ領域５の間に形成したが、
２層以上であっても実施できる。
【００６１】（実施の形態３）図５と図６は本発明の
（実施の形態３）を示す。図５は半導体集積回路の概要
の説明図で、図６は図５の構成を採用した半導体集積回
路の断面を示しており、この図６の断面は図５でのＣ−
Ｃ’線に沿う断面である。（実施の形態１）と同じ構成
要素は同一の記号を用いている。
（実施の形態３）を示す。図５は半導体集積回路の概要
の説明図で、図６は図５の構成を採用した半導体集積回
路の断面を示しており、この図６の断面は図５でのＣ−
Ｃ’線に沿う断面である。（実施の形態１）と同じ構成
要素は同一の記号を用いている。
【００６２】図５において、１は半導体基板の上に形成
された能動素子領域を示し、７は受動素子領域を示す。
ここで、能動素子領域１は２層配線を使用して回路を形
成している。また、例えば、抵抗とコンデンサを形成し
ている受動素子領域７は１層配線で回路を形成してい
る。図５においては、これを能動素子領域１と受動素子
領域７の高さを変えることで表している。
された能動素子領域を示し、７は受動素子領域を示す。
ここで、能動素子領域１は２層配線を使用して回路を形
成している。また、例えば、抵抗とコンデンサを形成し
ている受動素子領域７は１層配線で回路を形成してい
る。図５においては、これを能動素子領域１と受動素子
領域７の高さを変えることで表している。
【００６３】半導体集積回路におけるアルミ配線は、ア
ルミ配線の被エッチング面積を一定の値にして、アルミ
配線のドライエッチング時の配線加工形状を安定させる
ため、また、層間絶縁膜の平坦性を改善するため、回路
動作には寄与しないアルミダミーパタ−ンが通常形成さ
れている。
ルミ配線の被エッチング面積を一定の値にして、アルミ
配線のドライエッチング時の配線加工形状を安定させる
ため、また、層間絶縁膜の平坦性を改善するため、回路
動作には寄与しないアルミダミーパタ−ンが通常形成さ
れている。
【００６４】ここで、受動素子領域７の２層配線部に置
かれるアルミダミーパターンとして、網目状の配線８を
配置する。ここで、網目状の配線８の網目の間隔は、例
えば１〜１０μｍに設定する。同じ図５において、３は
網目状の配線で、能動素子領域１、受動素子領域７及び
網目状の配線８の上に形成された網目状の配線を示して
いる。ここで、網目状の配線３の網目の間隔は、１０〜
１００μｍに設定する。
かれるアルミダミーパターンとして、網目状の配線８を
配置する。ここで、網目状の配線８の網目の間隔は、例
えば１〜１０μｍに設定する。同じ図５において、３は
網目状の配線で、能動素子領域１、受動素子領域７及び
網目状の配線８の上に形成された網目状の配線を示して
いる。ここで、網目状の配線３の網目の間隔は、１０〜
１００μｍに設定する。
【００６５】なお、以下の説明では、網目状の配線３を
「第１網目配線３」、網目状の配線８を「第２網目配線
８」と称す。４は第１網目配線３の上にアルミ配線層に
よって形成されたインダクタ領域を示し、５は同じくコ
ンデンサ領域を示している。
「第１網目配線３」、網目状の配線８を「第２網目配線
８」と称す。４は第１網目配線３の上にアルミ配線層に
よって形成されたインダクタ領域を示し、５は同じくコ
ンデンサ領域を示している。
【００６６】能動素子領域１と受動素子領域２は、第２
網目配線８及び第１網目配線３の上下に形成される絶縁
膜（図示せず）に設けられたスルーホール（図示せず）
によって、その上層素子であるインダクタ領域４とコン
デンサ領域５とに接続することができる。
網目配線８及び第１網目配線３の上下に形成される絶縁
膜（図示せず）に設けられたスルーホール（図示せず）
によって、その上層素子であるインダクタ領域４とコン
デンサ領域５とに接続することができる。
【００６７】図５を参考にして図６を説明する。この半
導体集積回路は、半導体基板１０００上に能動素子領域
１に相当するトランジスタ１０１０と受動素子領域７に
相当する薄膜抵抗１０２０を形成する。
導体集積回路は、半導体基板１０００上に能動素子領域
１に相当するトランジスタ１０１０と受動素子領域７に
相当する薄膜抵抗１０２０を形成する。
【００６８】次に、トランジスタの１層目のアルミ電極
１１１０と薄膜抵抗の１層目のアルミ電極１１２０を形
成後、絶縁膜を２μｍ堆積し、ＣＭＰによって第１の層
間絶縁膜１００１を形成する。その後、第１の層間絶縁
膜１００１にスルーホールを形成し、配線プラグ材料を
埋め込み、トランジスタ１０１０の上部にスルーホール
部の配線接続部１１３０を形成する。
１１１０と薄膜抵抗の１層目のアルミ電極１１２０を形
成後、絶縁膜を２μｍ堆積し、ＣＭＰによって第１の層
間絶縁膜１００１を形成する。その後、第１の層間絶縁
膜１００１にスルーホールを形成し、配線プラグ材料を
埋め込み、トランジスタ１０１０の上部にスルーホール
部の配線接続部１１３０を形成する。
【００６９】次に、導体膜（例えばアルミ膜）を１μｍ
堆積し、トランジスタ１０１０上にはトランジスタの２
層目のアルミ電極１１４０を、薄膜抵抗１０２０上には
第２網目配線８に相当する第２網目配線１１５０を、２
層目の配線で形成する。
堆積し、トランジスタ１０１０上にはトランジスタの２
層目のアルミ電極１１４０を、薄膜抵抗１０２０上には
第２網目配線８に相当する第２網目配線１１５０を、２
層目の配線で形成する。
【００７０】ここで、第２網目配線１１５０の配線の幅
は１μｍで形成し、配線と配線の間で形成される網目の
間隔は、１〜１０μｍに設定する。次に、絶縁膜を２μ
ｍ堆積し、ＣＭＰによって第２の層間絶縁膜１１６０を
形成した後、導体膜（例えばアルミ膜）を１μｍ堆積
し、リソグラフィ技術とドライエッチ技術を使用して、
第１網目配線３に相当する第１網目配線１０３０を形成
する。
は１μｍで形成し、配線と配線の間で形成される網目の
間隔は、１〜１０μｍに設定する。次に、絶縁膜を２μ
ｍ堆積し、ＣＭＰによって第２の層間絶縁膜１１６０を
形成した後、導体膜（例えばアルミ膜）を１μｍ堆積
し、リソグラフィ技術とドライエッチ技術を使用して、
第１網目配線３に相当する第１網目配線１０３０を形成
する。
【００７１】ここで、第１網目配線１０３０の配線の幅
は２μｍで形成し、配線と配線の間で形成される網目の
間隔は、１０〜１００μｍに設定する。また、第２網目
配線１１５０と 第１網目配線１０３０は、網目の位置
がずれるように形成する。
は２μｍで形成し、配線と配線の間で形成される網目の
間隔は、１０〜１００μｍに設定する。また、第２網目
配線１１５０と 第１網目配線１０３０は、網目の位置
がずれるように形成する。
【００７２】次に、絶縁膜を２μｍ堆積し、ＣＭＰによ
って第３の層間絶縁膜１１７０を形成した後、第１の層
間絶縁膜１００１と第２の層間絶縁膜１１６０と第３の
層間絶縁膜１１７０にスルーホールを形成し、配線プラ
グ材料を埋め込み、スルーホール部の配線接続部１１８
０、１１９０を形成する。この後、金属配線層（例えば
アルミ配線層）を１μｍ堆積し、リソグラフィ技術とド
ライエッチ技術を使用して、インダクタの下層配線１０
４０とコンデンサの下層電極１０５０を形成する。
って第３の層間絶縁膜１１７０を形成した後、第１の層
間絶縁膜１００１と第２の層間絶縁膜１１６０と第３の
層間絶縁膜１１７０にスルーホールを形成し、配線プラ
グ材料を埋め込み、スルーホール部の配線接続部１１８
０、１１９０を形成する。この後、金属配線層（例えば
アルミ配線層）を１μｍ堆積し、リソグラフィ技術とド
ライエッチ技術を使用して、インダクタの下層配線１０
４０とコンデンサの下層電極１０５０を形成する。
【００７３】次に、絶縁膜を２μｍ堆積し、ＣＭＰによ
って第４の層間絶縁膜１２００を形成した後、第４の層
間絶縁膜１２００にスルーホールを形成し、配線プラグ
材料を埋め込んで、インダクタの配線接続部１０４１を
形成する。その後、金属配線層（例えばアルミ配線層）
を１μｍ堆積し、リソグラフィ技術とドライエッチ技術
を使用して、インダクタを形成する上層配線１０４２と
コンデンサの上層電極１０５１を形成する。
って第４の層間絶縁膜１２００を形成した後、第４の層
間絶縁膜１２００にスルーホールを形成し、配線プラグ
材料を埋め込んで、インダクタの配線接続部１０４１を
形成する。その後、金属配線層（例えばアルミ配線層）
を１μｍ堆積し、リソグラフィ技術とドライエッチ技術
を使用して、インダクタを形成する上層配線１０４２と
コンデンサの上層電極１０５１を形成する。
【００７４】このとき、それぞれに１〜１０μｍと１〜
１００μｍの間隔を有する網目状の第２網目配線１１５
０と第１網目配線１０３０は、（実施の形態１）（実施
の形態２）と同様に、１０ＧＨｚ以下の周波数の信号に
対して十分な信号アイソレーションを果たすことがで
き、また、２つの網目をずらして重ねることにより、下
層素子と上層素子との間の信号アイソレーション特性を
非常に向上することができる。
１００μｍの間隔を有する網目状の第２網目配線１１５
０と第１網目配線１０３０は、（実施の形態１）（実施
の形態２）と同様に、１０ＧＨｚ以下の周波数の信号に
対して十分な信号アイソレーションを果たすことがで
き、また、２つの網目をずらして重ねることにより、下
層素子と上層素子との間の信号アイソレーション特性を
非常に向上することができる。
【００７５】また、この（実施の形態３）によると、第
２網目配線１１５０と第１網目配線１０３０は、その上
層素子、下層素子と重なる部分が非常に少なくなるた
め、網目の間隔を小さくすることに比べて、寄生容量の
増加を防ぐことができる。
２網目配線１１５０と第１網目配線１０３０は、その上
層素子、下層素子と重なる部分が非常に少なくなるた
め、網目の間隔を小さくすることに比べて、寄生容量の
増加を防ぐことができる。
【００７６】さらに、この（実施の形態３）では、回路
上の配線と同じ配線層で形成されるアルミダミーパター
ンを網目状にしているため、アイソレーション特性を向
上させる網目状の配線層をより少ない配線層数で形成す
ることができる。
上の配線と同じ配線層で形成されるアルミダミーパター
ンを網目状にしているため、アイソレーション特性を向
上させる網目状の配線層をより少ない配線層数で形成す
ることができる。
【００７７】それゆえ、この（実施の形態３）により、
寄生容量を増加させることなく、アイソレーション特性
を向上した高性能な半導体集積回路を、少ない配線層数
で形成でき、チップコストを削減できる。
寄生容量を増加させることなく、アイソレーション特性
を向上した高性能な半導体集積回路を、少ない配線層数
で形成でき、チップコストを削減できる。
【００７８】なお、この（実施の形態３）では、第２網
目配線１１５０を受動素子領域７上の２層目の配線で形
成しているが、能動素子領域の１層配線及び２層配線に
存在するアルミダミーパターンと、受動素子領域７の１
層配線に存在するアルミダミーパターンとを同様に網目
状に形成することで、よりアイソレーション特性を向上
できる。
目配線１１５０を受動素子領域７上の２層目の配線で形
成しているが、能動素子領域の１層配線及び２層配線に
存在するアルミダミーパターンと、受動素子領域７の１
層配線に存在するアルミダミーパターンとを同様に網目
状に形成することで、よりアイソレーション特性を向上
できる。
【００７９】さらに、第２網目配線１１５０と第１網目
配線１０３０を、回路上の安定したＤＣ電位、例えば、
ＧＮＤ電位や電源電位に接続することによって、アイソ
レーション特性を非常に向上することができる。
配線１０３０を、回路上の安定したＤＣ電位、例えば、
ＧＮＤ電位や電源電位に接続することによって、アイソ
レーション特性を非常に向上することができる。
【００８０】ここで、第２網目配線１１５０と第１網目
配線１０３０は、下記の何れかの形状であっても同様に
実現できる。例えば、スリット状、ミアンダ状（meande
rジグザグ状 蛇行状）、スパイラル状あるいは梯子状
などであってもよい。スリット状とは、並行に伸びる複
数条の配線などを言う。
配線１０３０は、下記の何れかの形状であっても同様に
実現できる。例えば、スリット状、ミアンダ状（meande
rジグザグ状 蛇行状）、スパイラル状あるいは梯子状
などであってもよい。スリット状とは、並行に伸びる複
数条の配線などを言う。
【００８１】具体的には、トランジスタ１０１０はバイ
ポーラトランジスタまたは電界効果トランジスタであ
る。 （実施の形態４）図７は本発明の（実施の形態４）の半
導体集積回路を示す。
ポーラトランジスタまたは電界効果トランジスタであ
る。 （実施の形態４）図７は本発明の（実施の形態４）の半
導体集積回路を示す。
【００８２】図７において、１は半導体基板の上に形成
された能動素子領域を示し、２は受動素子領域を示す。
９は能動素子領域１と受動素子領域２上に形成された網
目状の配線を、同様に１０は網目状の配線を示してい
る。ここで、網目の間隔は１０〜１００μｍに設定す
る。
された能動素子領域を示し、２は受動素子領域を示す。
９は能動素子領域１と受動素子領域２上に形成された網
目状の配線を、同様に１０は網目状の配線を示してい
る。ここで、網目の間隔は１０〜１００μｍに設定す
る。
【００８３】４はインダクタ領域で、網目状の配線９と
網目状の配線１０の上にアルミ配線層によって形成され
ている。５は同じくコンデンサ領域を示している。能動
素子領域１と受動素子領域２は、網目状の配線９及び網
目状の配線１０の上下に形成される絶縁膜（図示せず）
に設けられたスルーホール（図示せず）によって、その
上層素子であるインダクタ領域４とコンデンサ領域５と
に接続することができる。なお、これらの構成要素は
（実施の形態１）と同一の記号を用いており、また同様
にして形成できる。
網目状の配線１０の上にアルミ配線層によって形成され
ている。５は同じくコンデンサ領域を示している。能動
素子領域１と受動素子領域２は、網目状の配線９及び網
目状の配線１０の上下に形成される絶縁膜（図示せず）
に設けられたスルーホール（図示せず）によって、その
上層素子であるインダクタ領域４とコンデンサ領域５と
に接続することができる。なお、これらの構成要素は
（実施の形態１）と同一の記号を用いており、また同様
にして形成できる。
【００８４】この構成において、網目状の配線９，１０
をそれぞれ、回路動作上のＧＮＤ配線と電源電位配線と
して使用する。このようにすることにより、能動素子領
域１と受動素子領域２に存在して、通常は回路動作上、
配線抵抗を下げる必要があるため、非常に太い配線幅を
必要とするＧＮＤ配線と電源電位配線の配線数を削減で
きるため、半導体集積回路のチップサイズを縮小でき
る。
をそれぞれ、回路動作上のＧＮＤ配線と電源電位配線と
して使用する。このようにすることにより、能動素子領
域１と受動素子領域２に存在して、通常は回路動作上、
配線抵抗を下げる必要があるため、非常に太い配線幅を
必要とするＧＮＤ配線と電源電位配線の配線数を削減で
きるため、半導体集積回路のチップサイズを縮小でき
る。
【００８５】この（実施の形態４）によると、寄生容量
を増加させることなく、アイソレーションを向上した高
性能な半導体集積回路を、チップサイズを非常に縮小し
て実現できる。
を増加させることなく、アイソレーションを向上した高
性能な半導体集積回路を、チップサイズを非常に縮小し
て実現できる。
【００８６】ここで、網目状の配線９，１０は、下記の
何れかの形状であっても同様に実現できる。例えば、ス
リット状、ミアンダ状（meander ジグザグ状 蛇行
状）、スパイラル状あるいは梯子状などであってもよ
い。スリット状とは、並行に伸びる複数条の配線などを
言う。
何れかの形状であっても同様に実現できる。例えば、ス
リット状、ミアンダ状（meander ジグザグ状 蛇行
状）、スパイラル状あるいは梯子状などであってもよ
い。スリット状とは、並行に伸びる複数条の配線などを
言う。
【００８７】（実施の形態５）図８と図９は本発明の
（実施の形態５）を示す。図８は半導体集積回路の概要
の説明図で、図９は図８の構成を採用した半導体集積回
路の断面を示しており、この図９の断面は図８でのＤ−
Ｄ’線に沿う断面である。
（実施の形態５）を示す。図８は半導体集積回路の概要
の説明図で、図９は図８の構成を採用した半導体集積回
路の断面を示しており、この図９の断面は図８でのＤ−
Ｄ’線に沿う断面である。
【００８８】図８において、１は半導体基板の上に形成
された能動素子領域を示し、２は受動素子領域を示す。
３は能動素子領域１と受動素子領域２上に形成された網
目状の配線を示している。ここで、網目の間隔は１０〜
１００μｍに設定する。
された能動素子領域を示し、２は受動素子領域を示す。
３は能動素子領域１と受動素子領域２上に形成された網
目状の配線を示している。ここで、網目の間隔は１０〜
１００μｍに設定する。
【００８９】１２はインダクタで、網目状の配線３の上
にアルミ配線層によって形成されている。インダクタ１
２と能動素子領域１と受動素子領域２とは、網目状の配
線３の上下に形成された絶縁膜（図示せず）に設けられ
たスルーホールを用いて形成されるインダクタの接続配
線部１１によって接続される。
にアルミ配線層によって形成されている。インダクタ１
２と能動素子領域１と受動素子領域２とは、網目状の配
線３の上下に形成された絶縁膜（図示せず）に設けられ
たスルーホールを用いて形成されるインダクタの接続配
線部１１によって接続される。
【００９０】図９において、半導体基板１０００上に能
動素子領域１に相当するトランジスタ１０１０と受動素
子領域２に相当する薄膜抵抗１０２０を形成する。次
に、トランジスタのアルミ電極１０１１と薄膜抵抗のア
ルミ電極１０２１を形成後、絶縁膜を２μｍ堆積し、Ｃ
ＭＰによって第１の層間絶縁膜１００１を形成する。
動素子領域１に相当するトランジスタ１０１０と受動素
子領域２に相当する薄膜抵抗１０２０を形成する。次
に、トランジスタのアルミ電極１０１１と薄膜抵抗のア
ルミ電極１０２１を形成後、絶縁膜を２μｍ堆積し、Ｃ
ＭＰによって第１の層間絶縁膜１００１を形成する。
【００９１】次に、導体膜（例えばアルミ膜）を１μｍ
堆積し、リソグラフィ技術とドライエッチ技術を使用し
て、網目状の配線３に相当する網目状の配線１０３０を
形成する。ここで、配線の幅は２μｍで形成し、配線と
配線の間で形成される網目の間隔は１０〜１００μｍに
設定する。
堆積し、リソグラフィ技術とドライエッチ技術を使用し
て、網目状の配線３に相当する網目状の配線１０３０を
形成する。ここで、配線の幅は２μｍで形成し、配線と
配線の間で形成される網目の間隔は１０〜１００μｍに
設定する。
【００９２】次に、絶縁膜を２μｍ堆積し、ＣＭＰによ
って第２の層間絶縁膜１００２を形成した後、第１の層
間絶縁膜１００１と第２の層間絶縁膜１００２にスルー
ホールを形成し、配線プラグ材料（例えばアルミやタン
グステンなど）を埋め込み、接続配線部１１に相当する
配線接続部１３００を形成する。
って第２の層間絶縁膜１００２を形成した後、第１の層
間絶縁膜１００１と第２の層間絶縁膜１００２にスルー
ホールを形成し、配線プラグ材料（例えばアルミやタン
グステンなど）を埋め込み、接続配線部１１に相当する
配線接続部１３００を形成する。
【００９３】この後、金属配線層（例えばアルミ配線
層）を１μｍ堆積し、リソグラフィ技術とドライエッチ
技術を使用して、インダクタ１２に相当するインダクタ
１３１０を形成する。
層）を１μｍ堆積し、リソグラフィ技術とドライエッチ
技術を使用して、インダクタ１２に相当するインダクタ
１３１０を形成する。
【００９４】この（実施の形態５）においては、従来の
２層配線によって形成されたインダクタと異なり、イン
ダクタ１３１０と接続配線部１３００は、配線がクロス
する部分が存在しなくなる。また、接続配線部１３００
の長さは、層間の誘電膜の膜厚によって決まるため、イ
ンダクタに対して平面的に形成された従来の場合に比べ
て非常に短くでき、寄生容量や寄生抵抗が削減され、イ
ンダクタの自己共振周波数とＱ値を高めることができ
る。
２層配線によって形成されたインダクタと異なり、イン
ダクタ１３１０と接続配線部１３００は、配線がクロス
する部分が存在しなくなる。また、接続配線部１３００
の長さは、層間の誘電膜の膜厚によって決まるため、イ
ンダクタに対して平面的に形成された従来の場合に比べ
て非常に短くでき、寄生容量や寄生抵抗が削減され、イ
ンダクタの自己共振周波数とＱ値を高めることができ
る。
【００９５】それゆえ、この（実施の形態５）にると、
寄生容量を増加させることなくアイソレーションを向上
し、インダクタの性能を向上させた高性能な半導体集積
回路を、チップサイズを縮小して実現できる。
寄生容量を増加させることなくアイソレーションを向上
し、インダクタの性能を向上させた高性能な半導体集積
回路を、チップサイズを縮小して実現できる。
【００９６】さらに、網目状の配線１０３０を回路上の
安定したＤＣ電位、例えば、ＧＮＤ電位や電源電位に接
続することによって、アイソレーション特性を非常に向
上することができる。
安定したＤＣ電位、例えば、ＧＮＤ電位や電源電位に接
続することによって、アイソレーション特性を非常に向
上することができる。
【００９７】ここで、網目状（格子状）の配線１０３０
は、下記の何れかの形状であっても同様に実現できる。
例えば、スリット状、ミアンダ状（meander ジグザグ
状蛇行状）、スパイラル状あるいは梯子状などであって
もよい。スリット状とは、並行に伸びる複数条の配線な
どを言う。
は、下記の何れかの形状であっても同様に実現できる。
例えば、スリット状、ミアンダ状（meander ジグザグ
状蛇行状）、スパイラル状あるいは梯子状などであって
もよい。スリット状とは、並行に伸びる複数条の配線な
どを言う。
【００９８】
【発明の効果】以上のように本発明によれば、半導体基
板の上の能動素子領域の上に、網目状、スリット状、ミ
アンダ状、スパイラル状あるいは梯子状などの導体膜か
らなる配線層を形成し、その上部に受動素子を形成する
ことで、下層素子と上層素子の間のアイソレーション特
性を向上し、かつ、上層素子と下層素子に寄生する容量
を小さくすることができる。したがって、アイソレーシ
ョン特性と高周波信号処理特性に優れた半導体集積回路
を、チップサイズを縮小して形成することができる。
板の上の能動素子領域の上に、網目状、スリット状、ミ
アンダ状、スパイラル状あるいは梯子状などの導体膜か
らなる配線層を形成し、その上部に受動素子を形成する
ことで、下層素子と上層素子の間のアイソレーション特
性を向上し、かつ、上層素子と下層素子に寄生する容量
を小さくすることができる。したがって、アイソレーシ
ョン特性と高周波信号処理特性に優れた半導体集積回路
を、チップサイズを縮小して形成することができる。
【００９９】また、上層素子にインダクタを形成した場
合、スルーホールに埋め込んだ接続配線部を用いてイン
ダクタと下層素子とを接続することで、インダクタの接
続配線部とインダクタが交差することをなくすことがで
きる。したがって、インダクタの自己共振周波数やＱ値
を改善でき、かつ、アイソレーション特性を向上した高
性能な半導体集積回路を、チップサイズを縮小して形成
することができる。
合、スルーホールに埋め込んだ接続配線部を用いてイン
ダクタと下層素子とを接続することで、インダクタの接
続配線部とインダクタが交差することをなくすことがで
きる。したがって、インダクタの自己共振周波数やＱ値
を改善でき、かつ、アイソレーション特性を向上した高
性能な半導体集積回路を、チップサイズを縮小して形成
することができる。
【図１】本発明の（実施の形態１）における半導体集積
回路の概要の説明図
回路の概要の説明図
【図２】同実施の形態の構成を採用した半導体集積回路
の断面で、図１でのＡ−Ａ’線に沿う断面図
の断面で、図１でのＡ−Ａ’線に沿う断面図
【図３】本発明の（実施の形態２）における半導体集積
回路の概要の説明図
回路の概要の説明図
【図４】同実施の形態の構成を採用した半導体集積回路
の断面で、図３でのＢ−Ｂ’線に沿う断面図
の断面で、図３でのＢ−Ｂ’線に沿う断面図
【図５】本発明の（実施の形態３）における半導体集積
回路の概要の説明図
回路の概要の説明図
【図６】同実施の形態の構成を採用した半導体集積回路
の断面で、図５でのＣ−Ｃ’線に沿う断面図
の断面で、図５でのＣ−Ｃ’線に沿う断面図
【図７】本発明の（実施の形態４）における半導体集積
回路の概要の説明図
回路の概要の説明図
【図８】本発明の（実施の形態５）における半導体集積
回路の概要の説明図
回路の概要の説明図
【図９】同実施の形態の構成を採用した半導体集積回路
の断面で、図８でのＤ−Ｄ’線に沿う断面図
の断面で、図８でのＤ−Ｄ’線に沿う断面図
【図１０】従来の半導体集積回路の平面図
【図１１】従来例１の半導体集積回路の断面図
【図１２】従来例２の半導体集積回路の分解斜視図
【図１３】従来例３のインダクタの平面図
【図１４】従来例３のインダクタの等価回路図
１ 能動素子領域
２ 受動素子領域
３ 網目状の配線
４ インダクタ領域
５ コンデンサ領域
６ 網目状の配線
７ 受動素子領域
８ 網目状の配線
９ 網目状の配線
１０ 網目状の配線
１１ インダクタの接続配線部
１２ インダクタ
１０００ 半導体基板
１００１ 第１の層間絶縁膜
１００２ 第２の層間絶縁膜
１００３ 第３の層間絶縁膜
１００４ スルーホール部の配線接続部
１００５ スルーホール部の配線接続部
１０１０ トランジスタ
１０１１ トランジスタのアルミ電極
１０２０ 薄膜抵抗
１０２１ 薄膜抵抗のアルミ電極
１０３０ 網目状の配線
１０４０ インダクタの下層配線
１０４１ インダクタの配線接続部
１０４２ インダクタを形成する上層配線
１０５０ コンデンサの下層電極
１０５１ コンデンサの上層電極
１０６０ 網目状の配線
１０７０ 第３の層間絶縁膜
１０８０ スルーホール部の配線接続部
１０９０ スルーホール部の配線接続部
１１００ 第４の層間絶縁膜
１１１０ トランジスタの１層目のアルミ電極
１１２０ 薄膜抵抗の１層目のアルミ電極
１１３０ スルーホール部の配線接続部
１１４０ トランジスタの２層目のアルミ電極
１１５０ 網目状の配線
１１６０ 第２の層間絶縁膜
１１７０ 第３の層間絶縁膜
１１８０ スルーホール部の配線接続部
１１９０ スルーホール部の配線接続部
１２００ 第４の層間絶縁膜
１３００ インダクタの接続配線部
１３１０ インダクタ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/88 Ａ
21/76 Ｄ
Ｆターム(参考） 5F032 AA04 AC04 BA08 BB03 BB04
BB08 CA14 CA23 DA78
5F033 HH04 HH08 JJ08 JJ19 KK08
MM21 QQ08 QQ09 QQ10 QQ11
QQ37 QQ48 RR04 UU01 VV01
VV03 VV04 VV05 VV08 VV09
VV10 XX01 XX24 XX27 XX34
5F038 AC05 AC09 AC17 AR13 AZ05
BH10 BH19 DF12 EZ20
Claims (9)
- 【請求項１】能動素子と受動素子とを備えた半導体集積
回路において、 半導体基板の一主面に形成された少なくとも前記能動素
子と、 前記能動素子の上部に形成された前記受動素子と、 前記能動素子と前記受動素子の間に配設された網目状、
スリット状、ミアンダ状、スパイラル状あるいは梯子状
などの導体膜からなる配線層とを備えた半導体集積回
路。 - 【請求項２】請求項１に記載の半導体集積回路におい
て、前記配線層は、少なくとも２層以上の配線層からな
り、それぞれの配線層と上下に隣接する他の配線層とは
前記網目状、スリット状、ミアンダ状、スパイラル状あ
るいは梯子状などのパターン位置がずれるように形成さ
れている半導体集積回路。 - 【請求項３】能動素子と受動素子とを備えた半導体集積
回路において、半導体基板の一主面に形成された少なく
とも前記能動素子と、 前記能動素子の上部に形成された前記受動素子と、 前記能動素子と前記受動素子の間に配設された網目状、
スリット状、ミアンダ状、スパイラル状あるいは梯子状
などの導体膜からなる第１の配線層と、 前記第１の配線層よりも前記半導体基板に近い階層で前
記能動素子の形成領域に形成された導体膜と同じ階層に
位置し前記能動素子の形成領域外に形成された網目状、
スリット状、ミアンダ状、スパイラル状あるいは梯子状
などの導体膜からなる第２の配線層とを備え、前記第１
の配線層と前記第２の配線層とは前記網目状、スリット
状、ミアンダ状、スパイラル状あるいは梯子状などのパ
ターン位置がずれるように形成されている半導体集積回
路。 - 【請求項４】請求項１〜請求項３の何れかに記載の半導
体集積回路において、前記能動素子はバイポーラトラン
ジスタまたは電界効果トランジスタであり、前記受動素
子は容量またはインダクタである半導体集積回路。 - 【請求項５】能動素子と受動素子とを備えた半導体集積
回路において、半導体基板の一主面に形成された前記能
動素子または前記受動素子と、 前記能動素子または前記受動素子）の上部に形成された
インダクタと、 前記能動素子と前記インダクタの間に形成された網目
状、スリット状、ミアンダ状、スパイラル状あるいは梯
子状などの導体膜からなる配線層と、 前記能動素子または前記受動素子と前記インダクタとを
接続する接続配線部とを備え、前記接続配線部は前記配
線層と交差しない半導体集積回路。 - 【請求項６】請求項５に記載の半導体集積回路におい
て、前記能動素子はバイポーラトランジスタまたは電界
効果トランジスタであり、前記受動素子は抵抗または容
量である半導体集積回路。 - 【請求項７】請求項１〜請求項６の何れかに記載の半導
体集積回路において、前記配線層が回路上の安定した直
流電位に接続されている半導体集積回路。 - 【請求項８】請求項７に記載の半導体集積回路におい
て、前記直流電位はＧＮＤ電位または電源電位である半
導体集積回路。 - 【請求項９】請求項８に記載の半導体集積回路におい
て、前記配線層の少なくとも一部は回路で使用する電源
電位配線またはＧＮＤ電位配線として共用されている半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001235647A JP3939112B2 (ja) | 2001-08-03 | 2001-08-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001235647A JP3939112B2 (ja) | 2001-08-03 | 2001-08-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003051543A true JP2003051543A (ja) | 2003-02-21 |
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