JPH11111920A - 金属−金属容量の集積プロセス - Google Patents
金属−金属容量の集積プロセスInfo
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- JPH11111920A JPH11111920A JP10227743A JP22774398A JPH11111920A JP H11111920 A JPH11111920 A JP H11111920A JP 10227743 A JP10227743 A JP 10227743A JP 22774398 A JP22774398 A JP 22774398A JP H11111920 A JPH11111920 A JP H11111920A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【課題】 本発明は集積回路中で用いるための構造を
実現する。 【解決手段】 該構造は導電性多結晶材料上に形成さ
れた基本誘電体を含むそれ以前のレベル、間に形成され
た容量誘電体を有する第１及び第２の電極を含む容量を
含む。第１の電極はそれ以前のレベル上に直接形成さ
れ、第１及び第２の電極の共通領域を越えて延び、容量
を共通領域の外でそれ以前のレベルに接続する。容量は
それ以前のレベルと直接電気的には接触しない。すなわ
ち、容量は共通領域内の容量自身から直接延びる窓又は
他の相互接続構造により、それ以前のレベルに接続され
てはいない。容量のそれ以前のレベルへの電気的接続
は、容量の共通の領域の外で行われる。
実現する。 【解決手段】 該構造は導電性多結晶材料上に形成さ
れた基本誘電体を含むそれ以前のレベル、間に形成され
た容量誘電体を有する第１及び第２の電極を含む容量を
含む。第１の電極はそれ以前のレベル上に直接形成さ
れ、第１及び第２の電極の共通領域を越えて延び、容量
を共通領域の外でそれ以前のレベルに接続する。容量は
それ以前のレベルと直接電気的には接触しない。すなわ
ち、容量は共通領域内の容量自身から直接延びる窓又は
他の相互接続構造により、それ以前のレベルに接続され
てはいない。容量のそれ以前のレベルへの電気的接続
は、容量の共通の領域の外で行われる。
Description
【０００１】
【本発明の技術分野】本発明は一般に半導体作製、より
具体的には集積回路とその作製方法に係る。
具体的には集積回路とその作製方法に係る。
【０００２】
【本発明の背景】本件は１９９５年６月６日に出願され
た米国特許出願第０８／４７２０３３号と一部分継続す
るもので、上記出願は参照文献としてここに含まれる。
容量は電荷蓄積のため、電子デバイス中で広く用いられ
ている。容量は本質的に絶縁体で分離された２つの導電
板を含む。容量又は印加電圧当たり容量により保たれる
電荷の量は、ファラッド単位で測定され、電極板の面
積、それらの間の距離及び絶縁体の誘電値に依存する。
容量はフィルタ、メモリ中のアナログ−ディジタル変換
器（ＡＤＣ）及び各種の制御用に用いられる。
た米国特許出願第０８／４７２０３３号と一部分継続す
るもので、上記出願は参照文献としてここに含まれる。
容量は電荷蓄積のため、電子デバイス中で広く用いられ
ている。容量は本質的に絶縁体で分離された２つの導電
板を含む。容量又は印加電圧当たり容量により保たれる
電荷の量は、ファラッド単位で測定され、電極板の面
積、それらの間の距離及び絶縁体の誘電値に依存する。
容量はフィルタ、メモリ中のアナログ−ディジタル変換
器（ＡＤＣ）及び各種の制御用に用いられる。
【０００３】集積回路中の容量は通常、ポリシリコン、
ポリシリコンへの金属又はポリサイド構造への金属で作
製される。アナログ−ディジタル変換器といったほとん
どの用途において、容量値が電圧が変化しない容量が必
要である。印加電圧に伴う容量値変化の尺度は、ｐｐｍ
単位で測定した容量値の電圧係数（ＶＯＣ）と呼ばれ
る。一般に、集積回路上で用いられるＶＯＣ容量値は、
ゼロでなく（５０−３００ｐｐｍ）、従ってゼロにする
必要がある。ゼロ法を用いる回路の技術は、電圧に、伴
う変化はゼロではないが電圧の線形関数を仮定する。し
かし、これは集積回路容量では正しくない。更に、これ
らの技術によりＡＤＣの精密さと分解能は増すが、それ
らはチップ面積を使い、従ってチップの価格が増加す
る。もし、容量のＶＯＣが数ｐｐｍより小さいなら、ゼ
ロ回路技術を用いる必要はなく、そのため回路の複雑さ
と価格が減少する。
ポリシリコンへの金属又はポリサイド構造への金属で作
製される。アナログ−ディジタル変換器といったほとん
どの用途において、容量値が電圧が変化しない容量が必
要である。印加電圧に伴う容量値変化の尺度は、ｐｐｍ
単位で測定した容量値の電圧係数（ＶＯＣ）と呼ばれ
る。一般に、集積回路上で用いられるＶＯＣ容量値は、
ゼロでなく（５０−３００ｐｐｍ）、従ってゼロにする
必要がある。ゼロ法を用いる回路の技術は、電圧に、伴
う変化はゼロではないが電圧の線形関数を仮定する。し
かし、これは集積回路容量では正しくない。更に、これ
らの技術によりＡＤＣの精密さと分解能は増すが、それ
らはチップ面積を使い、従ってチップの価格が増加す
る。もし、容量のＶＯＣが数ｐｐｍより小さいなら、ゼ
ロ回路技術を用いる必要はなく、そのため回路の複雑さ
と価格が減少する。
【０００４】パターソン（Ｐａｔｅｒｓｏｎ）らの米国
特許第５，１０８，９４１号はポリシリコン型容量に比
べ、低いＶＯＣをもつポリシリコンへの金属型容量の作
製法を、明らかにしている。パターソン（Ｐａｔｅｒｓ
ｏｎ）らの方法では、容量の底部電極板は、フィールド
酸化物構造上に形成され、その上に多層誘電体を堆積さ
せる。多層誘電体は容量領域から除去され、低圧化学気
層堆積（“ＬＰＣＶＤ”）により、露出された底部電極
及び多層誘電体上に酸化物／窒化物誘電体を堆積させ
る。電極エッチングの前に、チタン／タングステンの第
１の層を堆積させるのが好ましく、溝への電極及び無関
係のポリシリコンを形成する。全体上にメタライゼーシ
ョンをスパッタし、金属及びチタン／タングステンを除
去し、コンタクトホールを満たすメタライゼーションを
残すと、容量はチタン／タングステン及び金属上部電極
板をもつ。
特許第５，１０８，９４１号はポリシリコン型容量に比
べ、低いＶＯＣをもつポリシリコンへの金属型容量の作
製法を、明らかにしている。パターソン（Ｐａｔｅｒｓ
ｏｎ）らの方法では、容量の底部電極板は、フィールド
酸化物構造上に形成され、その上に多層誘電体を堆積さ
せる。多層誘電体は容量領域から除去され、低圧化学気
層堆積（“ＬＰＣＶＤ”）により、露出された底部電極
及び多層誘電体上に酸化物／窒化物誘電体を堆積させ
る。電極エッチングの前に、チタン／タングステンの第
１の層を堆積させるのが好ましく、溝への電極及び無関
係のポリシリコンを形成する。全体上にメタライゼーシ
ョンをスパッタし、金属及びチタン／タングステンを除
去し、コンタクトホールを満たすメタライゼーションを
残すと、容量はチタン／タングステン及び金属上部電極
板をもつ。
【０００５】従来技術のデバイスに付随した他の短所
は、意図した容量及び寄生容量が集積回路内であまり近
接しすぎて配置された時に生じる。従来の設計では、寸
法の制約により、集積回路容量と寄生容量間に比較的大
きな間隔をとっていない。更に、容量は典型的な場合、
集積回路中の先のレベルに配置されたポリシリコンに、
直接接続される。更に、従来の容量設計では典型的な場
合、それに付随した非平坦表面をもち、従って誘電体は
容量領域上に均一に堆積せず、その結果容量の電圧によ
る降伏を促進する。
は、意図した容量及び寄生容量が集積回路内であまり近
接しすぎて配置された時に生じる。従来の設計では、寸
法の制約により、集積回路容量と寄生容量間に比較的大
きな間隔をとっていない。更に、容量は典型的な場合、
集積回路中の先のレベルに配置されたポリシリコンに、
直接接続される。更に、従来の容量設計では典型的な場
合、それに付随した非平坦表面をもち、従って誘電体は
容量領域上に均一に堆積せず、その結果容量の電圧によ
る降伏を促進する。
【０００６】いずれの作製プロセスにおいても、単純で
あることは有利である。従って、より少い工程で同じ価
格の材料を用いて、同じかより品質の良い製品が実現で
きれば、非常に好ましい。特に、もし作製工程を減すこ
とにより、労働費用と高価な製造装置の必要性を減せれ
ば、好ましい。作製プロセスですでに用いられている材
料から、新しい構造ができれば好ましい。なぜなら、そ
れによって材料開発の努力と、高価な製造装置の必要性
が減るからである。
あることは有利である。従って、より少い工程で同じ価
格の材料を用いて、同じかより品質の良い製品が実現で
きれば、非常に好ましい。特に、もし作製工程を減すこ
とにより、労働費用と高価な製造装置の必要性を減せれ
ば、好ましい。作製プロセスですでに用いられている材
料から、新しい構造ができれば好ましい。なぜなら、そ
れによって材料開発の努力と、高価な製造装置の必要性
が減るからである。
【０００７】また、集積回路を作製する工程に、柔軟性
をもつことは望ましい。特に、容量を形成する調整プロ
セス、すなわち一連の操作に変更を与えず、存在するデ
ィジタルプロセスに、必要に応じて追加できるプロセス
をもつことは、非常に有利である。米国特許第５，１０
８，９４１号で考えられているようなポリシリコン上の
シリサイド金属（“ポリサイド”）を用いることは、最
適な電圧安定性を得るために、ポリシリコン層全体をシ
リサイド化する必要とする。しかし、シリサイド化する
ことにより、プロセスの柔軟性は急激に減少する。たと
えば、シリサイド構造を含むと、アニーリング、拡散、
ドーパントのドライブ、中間の誘電体及び同様のものの
平滑化といった目的のための集積回路の熱処理は、約８
５０℃以下の温度に限られる。８５０℃以上の温度を用
い、集積回路作製の各種工程で、低ＶＯＣ容量を形成で
きれば有利である。
をもつことは望ましい。特に、容量を形成する調整プロ
セス、すなわち一連の操作に変更を与えず、存在するデ
ィジタルプロセスに、必要に応じて追加できるプロセス
をもつことは、非常に有利である。米国特許第５，１０
８，９４１号で考えられているようなポリシリコン上の
シリサイド金属（“ポリサイド”）を用いることは、最
適な電圧安定性を得るために、ポリシリコン層全体をシ
リサイド化する必要とする。しかし、シリサイド化する
ことにより、プロセスの柔軟性は急激に減少する。たと
えば、シリサイド構造を含むと、アニーリング、拡散、
ドーパントのドライブ、中間の誘電体及び同様のものの
平滑化といった目的のための集積回路の熱処理は、約８
５０℃以下の温度に限られる。８５０℃以上の温度を用
い、集積回路作製の各種工程で、低ＶＯＣ容量を形成で
きれば有利である。
【０００８】
【本発明の要約】本発明により集積回路中で用いるため
のそれより前のレベルをもつ構造が実現され、それは基
本誘電体、間に形成された容量誘電体をもつ第１及び第
２の電極を含む容量を含む。第１の電極はそれより前の
レベル上に直接形成され、第１の電極の一部は第２の電
極と重なり、共通の領域を形成する。第１の電極は第１
及び第２の電極の共通の領域を越えて延び、容量を共通
の領域の外で、それより前のレベルに接続する。容量を
それより前のレベルに電気的に接続することは、容量の
共通領域の外側で作られる。
のそれより前のレベルをもつ構造が実現され、それは基
本誘電体、間に形成された容量誘電体をもつ第１及び第
２の電極を含む容量を含む。第１の電極はそれより前の
レベル上に直接形成され、第１の電極の一部は第２の電
極と重なり、共通の領域を形成する。第１の電極は第１
及び第２の電極の共通の領域を越えて延び、容量を共通
の領域の外で、それより前のレベルに接続する。容量を
それより前のレベルに電気的に接続することは、容量の
共通領域の外側で作られる。
【０００９】一実施例において、容量は本質的に平坦で
ある。この具体的な実施例において、第１及び第２の電
極と容量誘電体は本質的に平坦な表面上に堆積させ、そ
れは基本誘電体であるのが好ましい。この本質的に平坦
な堆積表面により、電極及び容量誘電体の均一な堆積が
可能になり、そのため段差被覆に伴う電圧降伏の問題が
減少する。
ある。この具体的な実施例において、第１及び第２の電
極と容量誘電体は本質的に平坦な表面上に堆積させ、そ
れは基本誘電体であるのが好ましい。この本質的に平坦
な堆積表面により、電極及び容量誘電体の均一な堆積が
可能になり、そのため段差被覆に伴う電圧降伏の問題が
減少する。
【００１０】別の実施例において、第１の電極は導電性
材料の第１及び第２の層を含む。第１の層はチタンから
成り、前記第２の層はチタン窒化物から成るのが好まし
い。しかし、別の実施例において、当業者に周知の導電
性材料が使用できることも、もちろん認識する必要があ
る。第２の電極はアルミニウムから成り、容量誘電体が
二酸化シリコンから成ることが好ましい。より有利な実
施例において、二酸化シリコンはプラズマ促進化学気相
堆積により、堆積させる。
材料の第１及び第２の層を含む。第１の層はチタンから
成り、前記第２の層はチタン窒化物から成るのが好まし
い。しかし、別の実施例において、当業者に周知の導電
性材料が使用できることも、もちろん認識する必要があ
る。第２の電極はアルミニウムから成り、容量誘電体が
二酸化シリコンから成ることが好ましい。より有利な実
施例において、二酸化シリコンはプラズマ促進化学気相
堆積により、堆積させる。
【００１１】本発明の別の点で、容量は共通領域の外側
に配置された窓により、それより前のレベルに、電気的
に接続される。これによって容量それ自身から直接延び
る窓によって、容量をそれより前のレベルに接続する必
要性は除かれる。この特徴により、容量を集積構造内の
任意のレベルに置けるという利点が生じ、寄生容量の問
題が本質的に減少する。また、容量を平坦な表面上に、
形成できるという利点が生じ、それによって上述の利点
をもつ容量ができる。この具体的な実施例の別の点にお
いて、容量の第１の電極は窓の中に延び、それによって
間接的にそれより前のレベルに容量を接続する。
に配置された窓により、それより前のレベルに、電気的
に接続される。これによって容量それ自身から直接延び
る窓によって、容量をそれより前のレベルに接続する必
要性は除かれる。この特徴により、容量を集積構造内の
任意のレベルに置けるという利点が生じ、寄生容量の問
題が本質的に減少する。また、容量を平坦な表面上に、
形成できるという利点が生じ、それによって上述の利点
をもつ容量ができる。この具体的な実施例の別の点にお
いて、容量の第１の電極は窓の中に延び、それによって
間接的にそれより前のレベルに容量を接続する。
【００１２】別の実施例において、第１及び第２の電極
は同じパターン形成及びエッチングプロセスにより同時
に規定され、それによって自己整合容量が得られる。同
じパターン形成及びエッチングプロセスにより、第１及
び第２の両方の電極が同時に規定されるから、第２の電
極は第１の電極と別にパターン形成し、エッチングする
必要はない。従って、集積回路中に容量を作製すること
は、より大きな一貫性で、繰り返すことができる。
は同じパターン形成及びエッチングプロセスにより同時
に規定され、それによって自己整合容量が得られる。同
じパターン形成及びエッチングプロセスにより、第１及
び第２の両方の電極が同時に規定されるから、第２の電
極は第１の電極と別にパターン形成し、エッチングする
必要はない。従って、集積回路中に容量を作製すること
は、より大きな一貫性で、繰り返すことができる。
【００１３】
【詳細な記述】図１には、ここで述べる方法に従って作
られた金属−金属容量（１０）の断面図が示されてお
り、それは集積回路中に組み込んでもよい。容量（１
０）の構造全体が、図１に示されるように、本質的に平
坦であることが好ましく、集積回路（１２）内に含んで
もよく、集積回路は一部分のみが示されている。以下で
述べる理由により、容量（１０）は本質的に平坦な表面
上に形成され、それによって容量（１０）を含む層のよ
り均一な堆積が可能になる。容量（１０）の本質的に平
坦な方向により、電圧降伏及び集積回路（１２）内の容
量といった不均一な堆積の問題が避けられる。これらの
問題は窓又は孔中に容量（１０）を堆積させた時生じる
段差被覆に付随する。
られた金属−金属容量（１０）の断面図が示されてお
り、それは集積回路中に組み込んでもよい。容量（１
０）の構造全体が、図１に示されるように、本質的に平
坦であることが好ましく、集積回路（１２）内に含んで
もよく、集積回路は一部分のみが示されている。以下で
述べる理由により、容量（１０）は本質的に平坦な表面
上に形成され、それによって容量（１０）を含む層のよ
り均一な堆積が可能になる。容量（１０）の本質的に平
坦な方向により、電圧降伏及び集積回路（１２）内の容
量といった不均一な堆積の問題が避けられる。これらの
問題は窓又は孔中に容量（１０）を堆積させた時生じる
段差被覆に付随する。
【００１４】容量（１０）は下部電極（１４）、容量誘
電体（１６）及び上部電極（１８）を含む。容量（１
０）は誘電体層（２０）上に形成され、誘電体層は多結
晶シリコン（“ポリシリコン”）層（２２）上に堆積さ
せる。ポリシリコン層（２２）は典型的な場合、シリコ
ン基板（２６）上に堆積させたフィールド酸化物（“Ｆ
ＯＸ”）誘電体層（２４）の最上部上に形成される。誘
電体層（２０）、ポリシリコン層（２２）及び誘電体層
（２４）は容量（１０）に対し、それより前のレベルを
構成する。なぜなら、それらのレベルはその上に容量
（１０）を堆積させるレベルだからである。しかし、本
発明の容量（１０）又はその複数のものは、図１に示さ
れた上の任意のレベルに続いて堆積してよいことは、特
に理解する必要がある。基板は当業者には良く知られた
ドープされた誘電体のｐ形、ｎ形又は他の形でよい。
電体（１６）及び上部電極（１８）を含む。容量（１
０）は誘電体層（２０）上に形成され、誘電体層は多結
晶シリコン（“ポリシリコン”）層（２２）上に堆積さ
せる。ポリシリコン層（２２）は典型的な場合、シリコ
ン基板（２６）上に堆積させたフィールド酸化物（“Ｆ
ＯＸ”）誘電体層（２４）の最上部上に形成される。誘
電体層（２０）、ポリシリコン層（２２）及び誘電体層
（２４）は容量（１０）に対し、それより前のレベルを
構成する。なぜなら、それらのレベルはその上に容量
（１０）を堆積させるレベルだからである。しかし、本
発明の容量（１０）又はその複数のものは、図１に示さ
れた上の任意のレベルに続いて堆積してよいことは、特
に理解する必要がある。基板は当業者には良く知られた
ドープされた誘電体のｐ形、ｎ形又は他の形でよい。
【００１５】一実施例で示されるように、上部電極（１
８）は間隙（２８）及び（３０）により、集積回路の他
の部分から、分離されている。一方、下部電極（１４）
は集積回路（１２）の他の部分に延びる。下部電極板
（１４）及び上部電極（１８）の領域の少なくとも一部
は、重なり合って容量領域（１０ａ）又は共通領域（一
般的に破線で囲まれている）を形成し、容量は集積回路
（１２）のそれより前のレベルに、直接接続されていな
い。より広義には、容量領域（１０ａ）は共通交差部又
は下部及び上部電極（１４）及び（１８）の表面領域の
重量部と規定される。容量（１０）は他のレベルに間接
的に接続されているだけで、他のレベルは容量領域（１
０ａ）の外で下部電極（１４）に接触し、容量は窓又は
接触窓により、任意のそれより前のレベルに、直接接続
されていない。好ましい実施例において、容量（１０）
は容量領域（１０ａ）の外に配置され、下部電極（１
４）に接触する窓により、それより先のレベルに接続さ
れる。本発明のこの特徴により、窓の中に容量を形成す
る必要がなくなり、それによって付随した段差被覆の問
題が、本質的に減少する。
８）は間隙（２８）及び（３０）により、集積回路の他
の部分から、分離されている。一方、下部電極（１４）
は集積回路（１２）の他の部分に延びる。下部電極板
（１４）及び上部電極（１８）の領域の少なくとも一部
は、重なり合って容量領域（１０ａ）又は共通領域（一
般的に破線で囲まれている）を形成し、容量は集積回路
（１２）のそれより前のレベルに、直接接続されていな
い。より広義には、容量領域（１０ａ）は共通交差部又
は下部及び上部電極（１４）及び（１８）の表面領域の
重量部と規定される。容量（１０）は他のレベルに間接
的に接続されているだけで、他のレベルは容量領域（１
０ａ）の外で下部電極（１４）に接触し、容量は窓又は
接触窓により、任意のそれより前のレベルに、直接接続
されていない。好ましい実施例において、容量（１０）
は容量領域（１０ａ）の外に配置され、下部電極（１
４）に接触する窓により、それより先のレベルに接続さ
れる。本発明のこの特徴により、窓の中に容量を形成す
る必要がなくなり、それによって付随した段差被覆の問
題が、本質的に減少する。
【００１６】下部電極（１４）はアルミニウム、銅、
銀、チタン又は金、白金、パラジウムといった貴金属及
び同様のものといった電荷を伝え、保持するのに適した
任意の金属から、従来の堆積プロセスにより、形成でき
る。しかし、下部電極（１４）はチタン窒化物（Ｔｉ
Ｎ）の層（１４ｂ）で被覆されたチタン（Ｔｉ）の層
（１４ａ）を含む多層構造であるのが好ましい。下部電
極（１４）は約０．０４ミクロンないし約０．１５ミク
ロンの範囲の厚さで、Ｔｉ層（１４ａ）は約０．０１ミ
クロンないし約０．０５ミクロンの範囲の厚さ、ＴｉＮ
層は約０．０３ミクロンないし約０．１０ミクロンの範
囲の厚さでよい。
銀、チタン又は金、白金、パラジウムといった貴金属及
び同様のものといった電荷を伝え、保持するのに適した
任意の金属から、従来の堆積プロセスにより、形成でき
る。しかし、下部電極（１４）はチタン窒化物（Ｔｉ
Ｎ）の層（１４ｂ）で被覆されたチタン（Ｔｉ）の層
（１４ａ）を含む多層構造であるのが好ましい。下部電
極（１４）は約０．０４ミクロンないし約０．１５ミク
ロンの範囲の厚さで、Ｔｉ層（１４ａ）は約０．０１ミ
クロンないし約０．０５ミクロンの範囲の厚さ、ＴｉＮ
層は約０．０３ミクロンないし約０．１０ミクロンの範
囲の厚さでよい。
【００１７】容量誘電体層（１６）は二酸化シリコン、
シリコン窒化物又は五酸化タンタルといった任意の適当
な誘電体で形成してよく、容量（１０）に対する電気的
な条件に依存して、一般に約０．０１ミクロンないし約
０．１０ミクロンの範囲の厚さにできる。
シリコン窒化物又は五酸化タンタルといった任意の適当
な誘電体で形成してよく、容量（１０）に対する電気的
な条件に依存して、一般に約０．０１ミクロンないし約
０．１０ミクロンの範囲の厚さにできる。
【００１８】容量（１０）の上部電極（１８）は、集積
回路上に容量を作製するのに適した任意の金属でよい。
しかし、アルミニウムは最上部電極板（１８）を作製す
るのに好ましい金属である。アルミニウムは必要に応じ
て、たとえば銅又はシリコンをドープするか、あるいは
多層金属系の一部でよい。
回路上に容量を作製するのに適した任意の金属でよい。
しかし、アルミニウムは最上部電極板（１８）を作製す
るのに好ましい金属である。アルミニウムは必要に応じ
て、たとえば銅又はシリコンをドープするか、あるいは
多層金属系の一部でよい。
【００１９】図２を参照すると、当業者には周知の従来
のプロセスを用いて、誘電体層（２４）上でポリシリコ
ン層（２２）がパターン形成されている。局所酸化又は
堆積プロセスといった当業者には周知の方式で、シリコ
ン基板（２６）上に誘電体層（２４）が形成される。次
に、上のメタライゼーションからポリシリコン層（２
２）を分離するため、層間誘電体層（２０）を適当なパ
ターンに堆積させる。層間誘電体層（２０）は二酸化シ
リコンが好ましく、それは必要に応じて、ドープしてよ
く、あるいは必要に応じてシリコン窒化物又はここで述
べた用途に適した特性をもつ任意の他の材料でよい。次
に、誘電体層（２０）をそれより前のレベル又は複数の
レベル上に堆積させ、基本層を形成し、その上に本発明
の容量を堆積させる。
のプロセスを用いて、誘電体層（２４）上でポリシリコ
ン層（２２）がパターン形成されている。局所酸化又は
堆積プロセスといった当業者には周知の方式で、シリコ
ン基板（２６）上に誘電体層（２４）が形成される。次
に、上のメタライゼーションからポリシリコン層（２
２）を分離するため、層間誘電体層（２０）を適当なパ
ターンに堆積させる。層間誘電体層（２０）は二酸化シ
リコンが好ましく、それは必要に応じて、ドープしてよ
く、あるいは必要に応じてシリコン窒化物又はここで述
べた用途に適した特性をもつ任意の他の材料でよい。次
に、誘電体層（２０）をそれより前のレベル又は複数の
レベル上に堆積させ、基本層を形成し、その上に本発明
の容量を堆積させる。
【００２０】従来の集積回路中と同様、ポリシリコン
（２２）は高濃度ドープし、導電性とするのが好まし
い。一般に、ポリシリコン層（２２）は拡散、イオン注
入又はその場ドーピングにより、ｎ−ドープされる。ポ
リシリコン層（２２）は容量（１０）の底部電極板とし
ては働かず、従って必要に応じて設ければよいことを、
認識する必要がある。しかし、先に述べたここにとり入
れた米国特許出願第０８／４７２，０３３号の他の実施
例において、それは底部層（１４）へ電荷を出し入れす
る働きをしてよく、それによって容量（１０）を集積回
路中に組み込むことが、容易になる。米国特許第５，１
０８，９４１号に述べられた方法とは異なり、ここでの
ポリシリコン層（２２）は容量（１０）の最適ＶＯＣ特
性を実現するため、シリサイド化する必要はない。更
に、アルミニウム、銅、銀、チタン又は金、白金、パラ
ジウムといった貴金属及び同様のものといった他の導電
性材料で、ポリシリコンを置き換えてもよい。
（２２）は高濃度ドープし、導電性とするのが好まし
い。一般に、ポリシリコン層（２２）は拡散、イオン注
入又はその場ドーピングにより、ｎ−ドープされる。ポ
リシリコン層（２２）は容量（１０）の底部電極板とし
ては働かず、従って必要に応じて設ければよいことを、
認識する必要がある。しかし、先に述べたここにとり入
れた米国特許出願第０８／４７２，０３３号の他の実施
例において、それは底部層（１４）へ電荷を出し入れす
る働きをしてよく、それによって容量（１０）を集積回
路中に組み込むことが、容易になる。米国特許第５，１
０８，９４１号に述べられた方法とは異なり、ここでの
ポリシリコン層（２２）は容量（１０）の最適ＶＯＣ特
性を実現するため、シリサイド化する必要はない。更
に、アルミニウム、銅、銀、チタン又は金、白金、パラ
ジウムといった貴金属及び同様のものといった他の導電
性材料で、ポリシリコンを置き換えてもよい。
【００２１】引き続き図２を参照すると、層間誘電体材
料（２０）は集積回路又は半導体デバイスの作製に用い
られる任意の誘電体材料でよい。しかし、一実施例にお
いて、誘電体材料（２０）は、堆積した二酸化シリコン
層を生じるテトラエチルオキシシラン（“ＴＥＯＳ”）
といったシリコンを基本とする材料から、化学気相堆積
（“ＣＶＤ”）により、堆積させる。図２は誘電体材料
（２０）の表面が平滑であるように示しているが、堆積
後、誘電体材料の表面に下の構造をわずかに反映した不
規則ででこぼこした表面となりうることは、よく知られ
ている。これらの自然な表面の不規則さを除くため、必
要なら、化学／機械研磨（ＣＭＰ）といった当業者には
よく知られたプロセスで、表面を研磨してもよいが、自
然な表面の不規則性は、本質的に平坦な表面を作り、そ
の上に容量誘電体（１６）が均一に堆積できるため、研
磨は必要ではない。
料（２０）は集積回路又は半導体デバイスの作製に用い
られる任意の誘電体材料でよい。しかし、一実施例にお
いて、誘電体材料（２０）は、堆積した二酸化シリコン
層を生じるテトラエチルオキシシラン（“ＴＥＯＳ”）
といったシリコンを基本とする材料から、化学気相堆積
（“ＣＶＤ”）により、堆積させる。図２は誘電体材料
（２０）の表面が平滑であるように示しているが、堆積
後、誘電体材料の表面に下の構造をわずかに反映した不
規則ででこぼこした表面となりうることは、よく知られ
ている。これらの自然な表面の不規則さを除くため、必
要なら、化学／機械研磨（ＣＭＰ）といった当業者には
よく知られたプロセスで、表面を研磨してもよいが、自
然な表面の不規則性は、本質的に平坦な表面を作り、そ
の上に容量誘電体（１６）が均一に堆積できるため、研
磨は必要ではない。
【００２２】誘電体材料（２０）を堆積させた後、容量
（１０）の下部電極（１４）を好ましくは図２の構造が
形成されるスパッタ堆積により、チタン（Ｔｉ）の層
（１４ａ）及びチタン窒化物（ＴｉＮ）の層（１４ｂ）
を堆積させることにより、誘電体材料（２０）上に形成
する。ある厚さのチタン金属を堆積させた後、チタンス
パッタ室中に窒素ガスを供給することにより、チタン窒
化物をその場堆積させてもよい。このようにして、チタ
ン窒化物は被膜を形成し、それはチタンを被覆し、以下
で述べるようなその後のプロセス工程のためのエッチ停
止として働く。
（１０）の下部電極（１４）を好ましくは図２の構造が
形成されるスパッタ堆積により、チタン（Ｔｉ）の層
（１４ａ）及びチタン窒化物（ＴｉＮ）の層（１４ｂ）
を堆積させることにより、誘電体材料（２０）上に形成
する。ある厚さのチタン金属を堆積させた後、チタンス
パッタ室中に窒素ガスを供給することにより、チタン窒
化物をその場堆積させてもよい。このようにして、チタ
ン窒化物は被膜を形成し、それはチタンを被覆し、以下
で述べるようなその後のプロセス工程のためのエッチ停
止として働く。
【００２３】次に、容量の誘電体層（１６）を集積回路
デバイス（１２）上に堆積させる。好ましい実施例にお
いて、容量誘電体（１６）は化学気相堆積又はプラズマ
促進化学気相堆積（“ＰＥＣＶＤ”）により、Ｔｉ／Ｔ
ｉＮの層（１４）上に最初ＴＥＯＳを堆積させることに
より、形成する。ＴＥＯＳは分解し、ＳｉＯ2 の固着誘
電体層（１６）を形成する。ここでは容量誘電体は二酸
化シリコンであると述べているが、他の材料も容量誘電
体として機能することを、理解する必要がある。たとえ
ば、容量誘電体（１６）はシリコン窒化物又はＢａＴｉ
Ｏ3 のような強誘電体材料で、形成できる。続いて、容
量誘電体（１６）はフォトレジスト（１６ａ）を用いて
マスクされ、それは容量誘電体層（１６）の端部を区切
るために、用いられる。図２に示された実施例におい
て、容量誘電体層（１６）は窓又は孔といった開孔中に
堆積されていないことに注意する必要がある。言いかえ
ると、その上に容量誘電体層（１６）の全表面領域を堆
積させる表面は、本質的に同じ面内にある。ただし、も
ちろん上で述べたような自然な表面の不規則さは除かれ
る。これにより、従来の集積回路に比べある種の利点が
生じる。すなわち、本質的に平坦な表面により、容量誘
電体層（１６）はより均一に堆積され、それによってデ
バイス内の電圧降伏を減少させることができる。
デバイス（１２）上に堆積させる。好ましい実施例にお
いて、容量誘電体（１６）は化学気相堆積又はプラズマ
促進化学気相堆積（“ＰＥＣＶＤ”）により、Ｔｉ／Ｔ
ｉＮの層（１４）上に最初ＴＥＯＳを堆積させることに
より、形成する。ＴＥＯＳは分解し、ＳｉＯ2 の固着誘
電体層（１６）を形成する。ここでは容量誘電体は二酸
化シリコンであると述べているが、他の材料も容量誘電
体として機能することを、理解する必要がある。たとえ
ば、容量誘電体（１６）はシリコン窒化物又はＢａＴｉ
Ｏ3 のような強誘電体材料で、形成できる。続いて、容
量誘電体（１６）はフォトレジスト（１６ａ）を用いて
マスクされ、それは容量誘電体層（１６）の端部を区切
るために、用いられる。図２に示された実施例におい
て、容量誘電体層（１６）は窓又は孔といった開孔中に
堆積されていないことに注意する必要がある。言いかえ
ると、その上に容量誘電体層（１６）の全表面領域を堆
積させる表面は、本質的に同じ面内にある。ただし、も
ちろん上で述べたような自然な表面の不規則さは除かれ
る。これにより、従来の集積回路に比べある種の利点が
生じる。すなわち、本質的に平坦な表面により、容量誘
電体層（１６）はより均一に堆積され、それによってデ
バイス内の電圧降伏を減少させることができる。
【００２４】次に、容量誘電体層（１６）はエチレング
リコール緩衝フッ化水素溶液のような湿式エッチング又
は反応性スパッタエッチングのようなドライエッチング
により、除去され、図３に示された構造が得られる。Ｔ
ｉＮはそのようなエッチングに対して抵抗があり、エッ
チ停止として働く。
リコール緩衝フッ化水素溶液のような湿式エッチング又
は反応性スパッタエッチングのようなドライエッチング
により、除去され、図３に示された構造が得られる。Ｔ
ｉＮはそのようなエッチングに対して抵抗があり、エッ
チ停止として働く。
【００２５】次の工程において、フォトレジスト（１６
ａ）を除去し、好ましくはアルミニウム（“Ａｌ”）で
ある上部電極（１８）を、図４に示されるように、従来
のように堆積させる。次に、フォトレジスト部分（３
２）及び（３４）を形成するために、下部及び上部電極
（１４）及び（１８）を、１つのマスクでパターン形成
する。それらは間隙（２８）及び（３０）を規定するた
めに、従来のフォトリソグラフィ技術に従い、露出及び
現像する。上部電極（１８）が下部電極（１４）まで下
方にエッチングされるまで、エッチングプロセスを続け
る。得られた容量（１０）は、残った容量誘電体（１
６）のある領域中に形成され、容量層はチタン−チタン
窒化物−二酸化シリコン−アルミニウムである。加え
て、容量（１０）のいずれかの側に配置してよく、容量
（１０）の一部でなくてよい他の金属部分（３６）（図
５参照）も形成する。金属部分（３６）は下部電極（１
４）と接触するように使ってよく、孔又は他の接触開孔
を通して、それより前のレベルに接触するように使って
よい。容量（１０）の限界を規定するフォトレジスト部
分（３２）は、誘電体層（１６）上で終端する。金属部
分（３６）は下部電極（１４）とともに、集積回路の他
の部分へ電流を流すためのランナを形成する。図５に示
されるように、容量誘電体（１６）のわずかな部分（３
８）は、金属部分（３６）中に存在してもよい。これは
パターン形成及びエッチングプロセスにおける任意の不
確定さを補償するため、容量誘電体（１６）を十分延ば
した結果である。
ａ）を除去し、好ましくはアルミニウム（“Ａｌ”）で
ある上部電極（１８）を、図４に示されるように、従来
のように堆積させる。次に、フォトレジスト部分（３
２）及び（３４）を形成するために、下部及び上部電極
（１４）及び（１８）を、１つのマスクでパターン形成
する。それらは間隙（２８）及び（３０）を規定するた
めに、従来のフォトリソグラフィ技術に従い、露出及び
現像する。上部電極（１８）が下部電極（１４）まで下
方にエッチングされるまで、エッチングプロセスを続け
る。得られた容量（１０）は、残った容量誘電体（１
６）のある領域中に形成され、容量層はチタン−チタン
窒化物−二酸化シリコン−アルミニウムである。加え
て、容量（１０）のいずれかの側に配置してよく、容量
（１０）の一部でなくてよい他の金属部分（３６）（図
５参照）も形成する。金属部分（３６）は下部電極（１
４）と接触するように使ってよく、孔又は他の接触開孔
を通して、それより前のレベルに接触するように使って
よい。容量（１０）の限界を規定するフォトレジスト部
分（３２）は、誘電体層（１６）上で終端する。金属部
分（３６）は下部電極（１４）とともに、集積回路の他
の部分へ電流を流すためのランナを形成する。図５に示
されるように、容量誘電体（１６）のわずかな部分（３
８）は、金属部分（３６）中に存在してもよい。これは
パターン形成及びエッチングプロセスにおける任意の不
確定さを補償するため、容量誘電体（１６）を十分延ば
した結果である。
【００２６】アルミニウムは上で説明したように、間隙
（２８）及び（３０）において、それと容量誘電体（１
６）を下部電極（１４）まで除くのに十分なだけ、過剰
エッチングする。次に、フォトレジスト部分（３２）及
び（３４）を除去すると、図５に示された構造が得られ
る。大きなＡｌ金属パターン間の金属と金属の間隔が非
常に小さいため、金属のエッチングに近接効果がある。
すなわち、エッチング速度が低下し、下部電極（１４）
まで下方にエッチングできなくなり、そのため２つの金
属パターンは、相互により近接して配置されることにな
る。もし必要なら、一般的に図１に示されるような多層
集積回路を実現するため、図５の構造上に、もう１つの
誘電体層を堆積させることができる。
（２８）及び（３０）において、それと容量誘電体（１
６）を下部電極（１４）まで除くのに十分なだけ、過剰
エッチングする。次に、フォトレジスト部分（３２）及
び（３４）を除去すると、図５に示された構造が得られ
る。大きなＡｌ金属パターン間の金属と金属の間隔が非
常に小さいため、金属のエッチングに近接効果がある。
すなわち、エッチング速度が低下し、下部電極（１４）
まで下方にエッチングできなくなり、そのため２つの金
属パターンは、相互により近接して配置されることにな
る。もし必要なら、一般的に図１に示されるような多層
集積回路を実現するため、図５の構造上に、もう１つの
誘電体層を堆積させることができる。
【００２７】上述のように、フォトレジスト部分（３
２）及び（３４）を規定するために、１つのマスクが用
いられ、フォトレジスト部分は両方とも図５Ａに示され
るように、下部電極（１４）への接触（すなわち、他の
金属部分（３６））とともに、上部及び下部電極（１
８）及び（１４）を規定するために、用いられる。その
結果、上述の自己整合容量が得られる。この点は、製造
が容易になるため、特に有利である。容量誘電体（１
６）に対する上部及び下部電極（１８）及び（１４）の
厳密さを必要としない適度な許容度により、容量のため
のリソグラフィに、位置合わせの制約をつけ加えない。
窓又は他の接触開孔の必要性なく、接触（３６）は下部
電極（１４）に対し、自己整合するため、容量接触の配
置面積が減少し、回路充填密度の改善が実現できる。
２）及び（３４）を規定するために、１つのマスクが用
いられ、フォトレジスト部分は両方とも図５Ａに示され
るように、下部電極（１４）への接触（すなわち、他の
金属部分（３６））とともに、上部及び下部電極（１
８）及び（１４）を規定するために、用いられる。その
結果、上述の自己整合容量が得られる。この点は、製造
が容易になるため、特に有利である。容量誘電体（１
６）に対する上部及び下部電極（１８）及び（１４）の
厳密さを必要としない適度な許容度により、容量のため
のリソグラフィに、位置合わせの制約をつけ加えない。
窓又は他の接触開孔の必要性なく、接触（３６）は下部
電極（１４）に対し、自己整合するため、容量接触の配
置面積が減少し、回路充填密度の改善が実現できる。
【００２８】一実施例において、容量誘電体層（１６）
は下部電極（１４）がエッチングで除去されるのを防止
するよう、下部電極（１４）に対するエッチ停止として
働く。有利な位置実施例に従うと、下部及び上部電極
（１４）及び（１８）は同時にマスクされ、パターン形
成され、エッチングされる。従って、それらは最初集積
回路（１２）内の同じ表面領域を被覆する。下部及び上
部電極（１４）及び（１８）はエッチングされるため、
エッチングプロセスは間隙（２８）及び（３０）を形成
すべき部分中で、容量誘電体に出会う。容量誘電体（１
６）は上部電極（１８）よりエッチング速度が小さいた
め、容量誘電体（１６）により被覆された領域中で、エ
ッチングプロセスは遅くなる。しかし、容量誘電体（１
６）が存在しない所では、エッチングプロセスは下部電
極（１４）を貫いて進み、デバイス部分の外側の境界を
規定する。それらの部分は図５には示されていない。こ
のように、エッチングプロセスの後、下部電極（１４）
は間隙（２８）及び（３０）中に残り、そこは容量誘電
体（１６）が上に存在する。この結果、下部電極（１
４）は容量（１０）の共通領域（１０ａ）を越えて延び
る。
は下部電極（１４）がエッチングで除去されるのを防止
するよう、下部電極（１４）に対するエッチ停止として
働く。有利な位置実施例に従うと、下部及び上部電極
（１４）及び（１８）は同時にマスクされ、パターン形
成され、エッチングされる。従って、それらは最初集積
回路（１２）内の同じ表面領域を被覆する。下部及び上
部電極（１４）及び（１８）はエッチングされるため、
エッチングプロセスは間隙（２８）及び（３０）を形成
すべき部分中で、容量誘電体に出会う。容量誘電体（１
６）は上部電極（１８）よりエッチング速度が小さいた
め、容量誘電体（１６）により被覆された領域中で、エ
ッチングプロセスは遅くなる。しかし、容量誘電体（１
６）が存在しない所では、エッチングプロセスは下部電
極（１４）を貫いて進み、デバイス部分の外側の境界を
規定する。それらの部分は図５には示されていない。こ
のように、エッチングプロセスの後、下部電極（１４）
は間隙（２８）及び（３０）中に残り、そこは容量誘電
体（１６）が上に存在する。この結果、下部電極（１
４）は容量（１０）の共通領域（１０ａ）を越えて延び
る。
【００２９】これまで述べたことから、本発明により、
導電性多結晶材料上に形成された基本誘電体を含むそれ
より前のレベルを有する集積回路構造中で用いるため
の、間に形成された容量誘電体を有する第１及び第２の
電極を含む容量が実現される。第１の電極はそれより前
のレベル上に直接形成され、第１及び第２の電極の共通
の領域を越えて延び、容量を共通領域の外側のそれより
前のレベルに接続する。容量はそれより前のレベルと
は、直接電気的に接触しない。すなわち、容量は共通領
域内のそれ自身から直接延びる窓又は他の相互接続構造
によって、それより前のレベルに接続されない。容量の
それより前のレベルへの電気的接続は、容量の共通の領
域の外側で行われる。
導電性多結晶材料上に形成された基本誘電体を含むそれ
より前のレベルを有する集積回路構造中で用いるため
の、間に形成された容量誘電体を有する第１及び第２の
電極を含む容量が実現される。第１の電極はそれより前
のレベル上に直接形成され、第１及び第２の電極の共通
の領域を越えて延び、容量を共通領域の外側のそれより
前のレベルに接続する。容量はそれより前のレベルと
は、直接電気的に接触しない。すなわち、容量は共通領
域内のそれ自身から直接延びる窓又は他の相互接続構造
によって、それより前のレベルに接続されない。容量の
それより前のレベルへの電気的接続は、容量の共通の領
域の外側で行われる。
【００３０】先に述べたことは、本発明の概略で、やや
広く、好ましい特徴を述べたものであって、当業者が本
発明の詳細を理解するためのものである。本発明のつけ
加えられる特徴は、特許請求の範囲で述べられている。
当業者はそれらが本発明の同じ目的を達成するための他
の構造を設計又は修正するための基本としての概念や具
体例を示したものであることを、認識する必要がある。
当業者はまた、そのような等価な構成は、広義にみて、
本発明の精神及び視野から離れてないことを、理解する
必要がある。
広く、好ましい特徴を述べたものであって、当業者が本
発明の詳細を理解するためのものである。本発明のつけ
加えられる特徴は、特許請求の範囲で述べられている。
当業者はそれらが本発明の同じ目的を達成するための他
の構造を設計又は修正するための基本としての概念や具
体例を示したものであることを、認識する必要がある。
当業者はまた、そのような等価な構成は、広義にみて、
本発明の精神及び視野から離れてないことを、理解する
必要がある。
【図１】ここで述べた方法に従って作られた金属−金属
容量の概略断面図である。
容量の概略断面図である。
【図２】下部電極上に堆積させたマスクされた容量誘電
体の概略断面図である。
体の概略断面図である。
【図３】下部電極上に堆積させたエッチングされた容量
誘電体の概略断面図である。
誘電体の概略断面図である。
【図４】上にマスクされた上部電極を堆積させた図３の
デバイスの概略断面図である。
デバイスの概略断面図である。
【図５】容量を規定するため、エッチングされた上部電
極と容量誘電体を有する図４のデバイスの概略断面図で
ある。
極と容量誘電体を有する図４のデバイスの概略断面図で
ある。
【図５Ａ】下部及び上部電極の両方を規定するため用い
られるフォトレジスト材料の概略上面図である。
られるフォトレジスト材料の概略上面図である。
１０ 容量 １０ａ 容量領域 １２ 集積回路 １４ 下部電極，下部電極板，底部層 １４ａ 層，Ｔｉ層 １４ｂ 層 １６ 容量誘電体，容量誘電体層， １６ａ フォトレジスト １８ 上部電極，最上部電極板 ２０ 誘電体層 ２２ ポリシリコン層，多結晶シリコン層 ２４ 誘電体層 ２６ シリコン基板 ２８，３０ 間隙 ３２，３４ フォトレジスト部 ３６ 金属部分 ３８ 部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ アール． ラドゼビッチ アメリカ合衆国 32819 フロリダ，オー ランド，ドネガル ドライヴ 6227 (72)発明者 ランビア シング アメリカ合衆国 32819 フロリダ，オー ランド，シュガー ヴュー コート 7867
Claims (20)
- 【請求項１】 間に形成された容量誘電体をもつ第１及
び第２の電極を含み、前記第１の電極はそれより前のレ
ベル上に直接形成され、前記第１の電極の一部は前記第
２の電極と重なり、共通の領域を規定し、前記第１の電
極は：前記第１及び第２の電極の前記共通の領域を越え
て延び、 前記容量を前記共通領域の外側で、前記それ以前のレベ
ルに接続する、 基本誘電体を含むそれ以前のレベルを有する集積回路構
造中で用いるための容量。 - 【請求項２】 前記容量は本質的に平坦である請求項１
記載の容量。 - 【請求項３】 前記第１の電極は導電性材料の第１及び
第２の層を含む請求項１記載の容量。 - 【請求項４】 前記第１の層はチタンから成り、前記第
２の層はチタン窒化物から成る請求項３記載の容量。 - 【請求項５】 前記第２の電極はアルミニウムから成る
請求項１記載の容量。 - 【請求項６】 前記容量誘電体は二酸化シリコンから成
る請求項１記載の容量。 - 【請求項７】 前記容量は前記共通領域の外側に配置さ
れた窓により、それ以前のレベルに電気的に接続される
請求項１記載の容量。 - 【請求項８】 前記第１の電極は前記窓中に延び、それ
により前記容量を前記それ以前のレベルに間接的に接続
する請求項１記載の容量。 - 【請求項９】 前記第１及び第２の電極は、同じパター
ン形成及びエッチングプロセスにより、同時に規定され
る請求項１記載の容量。 - 【請求項１０】 前記容量は自己整合する請求項９記載
の容量。 - 【請求項１１】 それ以前のレベル上に、直接第１の電
極を形成する工程；前記第１の電極上に、容量誘電体を
形成する工程；及び前記容量誘電体上に第２の電極を形
成する工程を含み、前記第１の電極は第２の電極と重な
り共通の領域を形成し、前記容量を前記共通領域の外側
で、前記それ以前のレベルに接続するため、前記共通領
域を越えて延びる、基本誘電体を含むそれ以前のレベル
を有する集積回路構造内の容量の作製方法。 - 【請求項１２】 前記工程は前記第１の電極、前記容量
誘電体及び前記第２の電極を、前記容量が本質的に平坦
になるように、本質的に平坦な第１のレベル上に形成す
る工程を含む請求項１１記載の方法。 - 【請求項１３】 前記第１の電極を形成する前記工程
は、導電性材料の第１及び第２の層を形成する工程を含
む請求項１１記載の方法。 - 【請求項１４】 前記第１及び第２の層を形成する前記
工程は、前記第１の層をチタンで形成し、前記第２の層
をチタン窒化物で形成する工程を含む請求項１３記載の
方法。 - 【請求項１５】 前記第１の電極はアルミニウムから成
る請求項１１記載の。方法。 - 【請求項１６】 前記容量誘電体を形成する前記工程
は、前記容量誘電体を二酸化シリコンで形成する工程を
含む請求項１１記載の方法。 - 【請求項１７】 前記共通領域の外側に配置された窓に
より、前記容量を前記それ以前のレベルに電気的に接続
する工程を更に含む請求項１１記載の方法。 - 【請求項１８】 前記第１の電極を前記窓中に延ばし、
前記容量を前記それ以前のレベルに間接的に接続する工
程を更に含む請求項１１記載の方法。 - 【請求項１９】 前記第１の電極及び前記第２の電極を
同時にパターン形成する工程及び前記第１及び第２の電
極を同時にエッチングする工程を更に含む請求項１１記
載の方法。 - 【請求項２０】 前記容量は自己整合する請求項１９記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/909563 | 1997-08-12 | ||
| US08/909,563 US6040616A (en) | 1995-06-06 | 1997-08-12 | Device and method of forming a metal to metal capacitor within an integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111920A true JPH11111920A (ja) | 1999-04-23 |
| JP3321101B2 JP3321101B2 (ja) | 2002-09-03 |
Family
ID=25427460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22774398A Expired - Lifetime JP3321101B2 (ja) | 1997-08-12 | 1998-08-12 | 金属−金属容量の集積プロセス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6040616A (ja) |
| JP (1) | JP3321101B2 (ja) |
| KR (1) | KR100280565B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002237523A (ja) * | 2000-08-31 | 2002-08-23 | Agere Systems Guardian Corp | 金属−酸化物−金属コンデンサ及び関連する装置を製造する方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268779B1 (en) * | 1999-03-19 | 2001-07-31 | Telefonaktiebolaget Lm Ericsson (Publ) | Integrated oscillators and tuning circuits |
| US6198617B1 (en) * | 1999-01-12 | 2001-03-06 | United Microelectronics Corp. | Multi-layer metal capacitor |
| EP1020927A1 (en) * | 1999-01-13 | 2000-07-19 | Lucent Technologies Inc. | Thin film capacitor comprising a barrier layer between a tantalum pentoxide layer and a copper layer |
| US6335557B1 (en) | 1999-11-17 | 2002-01-01 | Agere Systems Guardian Corp. | Metal silicide as a barrier for MOM capacitors in CMOS technologies |
| US6331460B1 (en) * | 1999-11-17 | 2001-12-18 | Agere Systems Guardian Corp. | Method of fabricating a mom capacitor having a metal silicide barrier |
| US20050109980A1 (en) * | 2003-11-25 | 2005-05-26 | Hongyu Wang | Polishing composition for CMP having abrasive particles |
| US7118925B2 (en) * | 2004-12-10 | 2006-10-10 | Texas Instruments Incorporated | Fabrication of a ferromagnetic inductor core and capacitor electrode in a single photo mask step |
| JP4679270B2 (ja) * | 2005-06-30 | 2011-04-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
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| JPH0221652A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5005102A (en) * | 1989-06-20 | 1991-04-02 | Ramtron Corporation | Multilayer electrodes for integrated circuit capacitors |
| KR910005460A (ko) * | 1989-08-08 | 1991-03-30 | 다니이 아끼오 | 반도체 메모리 장치 |
| JP2932635B2 (ja) * | 1990-08-11 | 1999-08-09 | 日本電気株式会社 | 半導体記憶装置 |
| US5406447A (en) * | 1992-01-06 | 1995-04-11 | Nec Corporation | Capacitor used in an integrated circuit and comprising opposing electrodes having barrier metal films in contact with a dielectric film |
| JPH05299578A (ja) * | 1992-04-17 | 1993-11-12 | Rohm Co Ltd | 半導体装置およびその製法 |
| DE69317940T2 (de) * | 1992-06-12 | 1998-11-26 | Matsushita Electronics Corp., Takatsuki, Osaka | Halbleiterbauelement mit Kondensator |
| US5478772A (en) * | 1993-04-02 | 1995-12-26 | Micron Technology, Inc. | Method for forming a storage cell capacitor compatible with high dielectric constant materials |
| JPH0714993A (ja) * | 1993-06-18 | 1995-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3319869B2 (ja) * | 1993-06-24 | 2002-09-03 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
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| FR2714528B1 (fr) * | 1993-12-27 | 1996-03-15 | Sgs Thomson Microelectronics | Structure de test de circuit intégré. |
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| US5576240A (en) * | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
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-
1997
- 1997-08-12 US US08/909,563 patent/US6040616A/en not_active Expired - Lifetime
-
1998
- 1998-08-12 JP JP22774398A patent/JP3321101B2/ja not_active Expired - Lifetime
- 1998-08-12 KR KR1019980032710A patent/KR100280565B1/ko not_active IP Right Cessation
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| JP2002237523A (ja) * | 2000-08-31 | 2002-08-23 | Agere Systems Guardian Corp | 金属−酸化物−金属コンデンサ及び関連する装置を製造する方法 |
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|---|---|
| US6040616A (en) | 2000-03-21 |
| KR19990023545A (ko) | 1999-03-25 |
| JP3321101B2 (ja) | 2002-09-03 |
| KR100280565B1 (ko) | 2001-03-02 |
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