TWI475665B

TWI475665B - 半導體結構及製造方法

Info

Publication number: TWI475665B
Application number: TW097133646A
Authority: TW
Inventors: Bishnu Prasanna Gogoi
Original assignee: Estivation Properties Llc
Priority date: 2007-10-26
Filing date: 2008-09-02
Publication date: 2015-03-01
Also published as: TW200919704A; US20090108403A1; WO2009055140A1; US8049261B2

Description

半導體結構及製造方法

本揭示內容中所揭示之各實施例概言之係關於電及半導體技術，且更特定而言係關於一種包括一介電結構及一電容器之半導體結構。

針對一些應用(例如數位、類比、RF或混合信號電路)，可能需要將被動組件(例如電容器)與主動裝置整合於一單個半導體晶粒上。整合此等被動組件導致降低之製作成本、更小之實體尺寸及提高之可靠性。在電容器之情況下，應用可包括用於使一電源上之電源雜訊或其他擾動最小化的旁路電容器、例如濾波器應用中的電路電容器及用於記憶體晶片或成像晶片的電荷儲存電容器。

迄今，半導體製造商一直難以將電容器整合於一半導體晶粒上，特別是具有大電容值及/或用於在高頻下運作之電容器。大電容值需要耗用半導體晶粒上之空間從而導致顯著增加之成本的大面積。為了減少大值電容器所耗用之晶粒面積，半導體製造商已開發出其中使用垂直尺寸來增加電容器面積同時使晶粒上之表面積最小化的溝道式電容器。

當前溝槽電容器利用蝕刻至其中形成電容器之導電半導體基板中之溝槽。導電基板促成所期望電容器與導電基板或其他導電元件之間的非合意寄生耦合，從而導致電路之操作頻率的降低。

此外，可能需要將電容器及其他被動組件彼此並與包括主動裝置之導電組件在內的其他導電組件實體及電隔離。當此等導電組件處於彼此或與其他導電組件貼近範圍內時，可在其之間出現互動，從而(例如)因其中一來自一個導電組件之信號耦合至來自另一個導電組件之信號中之串擾而促成降低之操作頻率及/或受損之電路效能。

因此，需要具有改良之半導體結構及用於製作此等結構之方法，其可提供位於電容器與其他主動及/或被動電路元件之間具有減小之寄生電容、相對更高之操作頻率、改善之隔離、減輕之串擾或其組合的大值電容器。

本發明概言之係關於半導體裝置，且更特定而言係關於形成具有電容器的裝置或積體電路。

616E‧‧‧孔穴

20‧‧‧主動區

100‧‧‧半導體結構

101‧‧‧場效電晶體

104‧‧‧介電結構

105‧‧‧表面

110‧‧‧基板

111‧‧‧源極區

112‧‧‧汲極區

114‧‧‧閘極氧化物

116‧‧‧閘極區

118‧‧‧溝道區

150‧‧‧溝槽電容器

155‧‧‧指狀物

160‧‧‧被動元件區

161‧‧‧被動元件區

170‧‧‧被動元件

171‧‧‧被動元件

200‧‧‧半導體結構

300‧‧‧半導體結構、頂部電極觸點

301‧‧‧底部電極觸點

400‧‧‧半導體結構

500‧‧‧半導體結構

510‧‧‧介電層

512‧‧‧介電層

513‧‧‧遮罩結構

514‧‧‧開口

516‧‧‧開口

520‧‧‧遮罩

521‧‧‧遮罩

522‧‧‧遮罩

523‧‧‧遮罩區域

614‧‧‧孔穴

616‧‧‧孔穴

616A‧‧‧孔穴

616D‧‧‧孔穴

616B‧‧‧孔穴

616C‧‧‧孔穴

616F‧‧‧孔穴

616H‧‧‧孔穴

616I‧‧‧孔穴

616J‧‧‧孔穴

645‧‧‧間隔

680‧‧‧間隔

690‧‧‧側壁

691‧‧‧底部

695‧‧‧側壁

696‧‧‧底部

712‧‧‧孔穴

712A‧‧‧孔穴

750‧‧‧導電層

755‧‧‧介電層

760‧‧‧導電層

812‧‧‧犧牲材料

910‧‧‧層

912‧‧‧層

920‧‧‧保護結構

970‧‧‧間隔

1010‧‧‧底部電極觸點

1020‧‧‧頂部電極觸點

1180‧‧‧介電材料

1184‧‧‧開口

1186‧‧‧開口

1250‧‧‧應力消除特徵

1260‧‧‧側

1262‧‧‧側

1268‧‧‧長側

1310‧‧‧短尺寸

1315‧‧‧長度

1320‧‧‧長尺寸

1330‧‧‧長尺寸

1332‧‧‧短尺寸

1334‧‧‧短尺寸

1410‧‧‧短尺寸

1413‧‧‧短尺寸

1420‧‧‧長尺寸

圖1係一根據本發明一實施例之半導體結構的剖視圖；圖2係一沿剖面線2-2剖切之圖3所示半導體結構之剖視圖；圖3係一處於一初期製造階段之圖1所示半導體結構之平面圖；圖4係一處於一後期製造階段之圖2所示半導體結構之剖視圖；圖5係一處於一後期製造階段之圖2所示半導體結構之平面圖；圖6係一處於一後期製造階段之圖4所示半導體結構之平面圖；圖7係一沿剖面線7-7剖切之圖6所示半導體結構之剖視圖；圖8係一處於一後期製造階段之圖7所示半導體結構之剖視圖；圖9係圖8所示半導體結構之一部分之一放大剖視圖；圖10係一處於一後期製造階段之圖8所示半導體結構之剖視圖；圖11係一處於一後期製造階段之圖10所示半導體結構之剖視圖；圖12係一處於一後期製造階段之圖11所示半導體結構之剖視圖；圖13係根據本發明之一實施例之另一半導體結構之一平面圖；圖14係根據本發明之一實施例之另一半導體結構之一平面圖；圖15係一處於一後期製造階段之圖14所示半導體結構之平面圖；圖16係根據本發明之一實施例之另一半導體結構之一平面圖；圖17係根據本發明之一實施例基於圖7所示半導體結構之另一半導體結構之一剖視圖；圖18係一處於一後期製造階段之圖17所示半導體結構之剖視圖；圖19係一處於一後期製造階段之圖18所示半導體結構之剖視圖；圖20係一處於一後期製造階段之圖19所示半導體結構之剖視圖；及圖21係一處於一後期製造階段之圖20所示半導體結構之剖視圖。

為了簡化說明並易於理解，各圖式中之元件未必按比例繪示，除非明確陳述如此。另外，在認為適當時，參考編號重複於該等圖式之中以指示對應之及/或類似元件。在一些情況下，未詳細闡述衆所周知之方法、程序、組件及電路，以免模糊本揭示內容。下文之詳細說明在實質上僅係示例性而非意欲限制本文獻之揭示內容及所揭示實施例之用途。此外，並非旨在隨附申請專利範圍受發明名稱、所屬技術領域、先前技術或發明摘要限制。

在下文說明及申請專利範圍中，可使用措詞"包含(comprise)"及"包括(include)"連同其衍生詞並既定其彼此為同義詞。另外，在下文說明及申請專利範圍中，可使用措詞"經耦合(coupled)"及"經連接(connected)"連同其衍生詞。可使用"經連接(connected)"來指示兩個或更多個元件彼此直接實體或電接觸。"經耦合(coupled)"可意指兩個或更多個元件直接實體或電接觸。然而，"經耦合"亦可意指兩個或更多個元件不彼此直接接觸，但仍彼此合作或互動。舉例而言，"經耦合"可意指兩個或更多個元件不彼此接觸而是藉由另一個元件或若干個中間元件間接地接合。最後，可在下文說明及申請專利範圍中使用措詞"在…上(on)"、"覆蓋在…上面(overlying)"及"在…上方(over)"。可使用"在…上(on)"、"覆蓋在…上面(overlying)"及"在…上方(over)"來指示兩個或更多個元件彼此直接實體接觸。然而，"在…上方(over)"亦意指兩個或更多個元件不彼此直接接觸。舉例而言，"在…上方(over)"可意指一個元件位於另一個元件之上但不彼此接觸且可在該兩個元件之間具有另一個元件或若干個元件。

圖1顯示一包含一基板110、一介電材料1180及一介電結構 104之半導體結構100之一剖視圖。介電結構104可稱作介電平臺、介電材料或介電區。介電結構104可至少部分地形成於基板110之表面105以下且因此亦可稱作嵌入式介電平臺。介電結構104可由一種或多種相對低介電常數材料(例如，二氧化矽)構成。另外，在一些實施例中，介電結構104可包括一個或多個空隙或空氣間隙。由於空白空間具有最低介電常數(空白空間之介電常數為1)，因此併入介電結構104中之空白空間或空隙越大，介電結構104之總或有效介電常數就越低。

在本發明之一些實施例中，基板110可稱作裝置層或主動層。此外，在一些實施例中，基板110可包括一個或多個磊晶層或接合層。基板110可包含一半導體材料(例如(舉例而言)矽)且可根據應用摻雜或不摻雜。

半導體結構100可包含被動元件區160及161以及一溝槽電容器150。如圖1中所示，被動元件170及171可使用習用半導體處理形成於介電結構104之一部分上方，例如形成於毗鄰溝槽電容器150之區160及161中。被動裝置之實例可包括電容器、電感器及電阻器或互連。

儘管未顯示於圖1中，但包含基板110之一部分的主動區可形成於其中可形成主動裝置(例如(舉例而言)電晶體或二極體)或主動裝置之部分之介電結構104之外部。主動裝置可使用習用MOS(金屬氧化物半導體)、互補金屬氧化物半導體(CMOS)、雙極、或雙極型CMOS(BiCMOS)過程形成於主動區中。主動區亦可稱作電路區段、子區段、子電路、主動區域或主動區域之主動區域區或部分。主動裝置可在製作溝槽電容器150之前或之後形成於主動區中。

溝槽電容器150可包含介電結構104之一部分、一底部電極觸點301、一頂部電極觸點300、介電材料1180之一部分、導電層750及760以及一介電層755。溝槽電容器150可係一平行板電容器，其中兩個導電電極由一介電材料分隔開。在此實例中，該兩個電極係導電層750及760且介電質係介電層755。在其他實施例中，溝槽電容器150可包括多於兩個導電層，例如，一更高密度電容器(例如一三板電容器)可藉由形成多於兩個導電層而形成。在圖1中所示之實例中，溝槽電容器150係由四(4)個指狀物155構成，但此並非係對本發明之限制。在其他實施例中，可採用任意數量之指狀物155。溝槽電容器150亦可稱作電容器、嵌入式電容器、嵌入式溝槽電容器、被動裝置、被動元件、整合式被動元件、或整合式被動裝置。

頂部電極觸點300使溝槽電容器150之上電極能夠耦合至一外部電路。在此實例中，溝槽電容器150之上電極可包含導電層760。底部電極觸點301使溝槽電容器150以下電極能夠耦合至一外部電路。在此實例中，溝槽電容器150以下電極可包含導電層750。

如下文將進一步闡述，介電結構104之至少一部分可位於導電層750與基板110之間。位於導電層750與基板110之間的介電結構104之該部分或該等部分可相對厚以減小導電層750與基板110之間的寄生電容。舉例而言，位於導電層750與基板110之間的介電材料104之部分可具有一至少約1微米或更大之厚度，但本文所述之方法及設備在此方面不受限制。介電結構104之至少一部分可環繞溝槽電容器150之每一指狀物155之全部或一部分。

溝槽電容器150可與其他被動及/或被動電路元件整合。半導體結構100達成電容器與其他主動及/或被動電路元件之間的具有減小之寄生電容、相對更高之操作頻率、改善之隔離、減輕之其中一來自一個導電元件之信號耦合至來自另一個導電元件之信號中之串擾或其組合的大值電容器。

一平行板電容器之電容由方程式C=ε A/d表示，其中ε係電容器介電質之介電常數，A係電容器之面積且d係電容器介電質之厚度。更高之電容可藉由增大電容器介電質之介電常數、減小電容器介電質之厚度及/或增大電容器之面積來實現。

增大電容器介電質之介電常數及減小電容器介電質之厚度係技術問題，其可在將電路按比例縮小至更小之尺寸期間得到。解決。此等領域中之任何進步皆可直接應用至半導體結構100。

在形成具有位於一基板之頂表面之上的板且與該基板之該頂表面平行或大致平行形成之平行板電容器中，增大平行板電容器之面積可促成晶粒尺寸之無法接受大的增大及因此增大之成本。為了減小由大值電容器所耗用之晶粒面積，可使用一溝槽電容器，其中利用垂直尺寸來增大電容器面積同時使晶粒上之表面積最小化。然而，一些溝槽電容器形成於或大致形成於導電半導體基板中。舉例而言，一些溝槽電容器可如此形成以致於位於基板表面以下的溝槽電容器之導電電極之部分可具有位於表面下導電電極之間的導電基板或半導體材料之部分。貼近電容之導電基板及可能其他導電電路元件之存在促成溝槽電容器與導電基板或其他導電元件之間的非合意之寄生耦合，從而導致增大之寄生電容耦合、電路之操作頻率之降低及其中一來自一個互連之信號耦合至來自另一個互連之信號中之增大之串擾。

此外，可能需要將電容器及其他被動元件彼此並與其他導電元件實體及電隔離。當此等導電元件處於彼此或與其他導電元件貼近範圍內時，可在其之間出現互動從而(例如)因串擾而促成降低之操作頻率及/或受損之電路效能。

參照圖1，半導體結構100利用位於基板110之表面105以下的垂直尺寸而形成具有一大於一使用與溝槽電容器所使用相同之基板10之表面105上之表面積量形成於該表面上或上方之電容器之面積的電容器。此垂直結構可用於在一既定表面積中提供一增大之電容。

溝槽電容器150可形成具有一位於溝槽電容器150與任何周圍導電電路元件之間的相對大的分隔。舉例而言，溝槽電容器 150可與任何周圍導電元件分隔開一約1微米或更大之距離，但本文所述之方法及設備在此方面不受限制。此外，每一電容器指狀物155皆可由絕緣介電結構104而不是可在其他實施方案中實行之導電基板110環繞或大致環繞。介電結構104可將溝槽電容器150與其他被動組件並與其他導電組件或元件實體及電隔離。增大分隔距離並在指狀物155之間使用介電結構104可達成溝槽電容150與其他組件之間的互動之減少，從而促成減輕之寄生電容耦合、增大之操作頻率及減輕之串擾。

在一些實施例中，形成溝槽電容器150以下電極之導電層750與導電基板110之間的分隔可處於約1微米至約5微米(μm)之範圍內。換言之，在一些溝槽電容器中，可在沈積導電材料750之前用一相對薄之介電質給溝槽之厚度加襯。此一相對薄的介電質可具有一處於約0.1μm至約0.5μm之範圍內之厚度。

重新參照圖1，被動元件170及171可形成於位於介電結構104上方之被動元件區160及161中。位於被動元件170及171下面之介電結構104之部分可具有一處於約3μm至約40μm之範圍內之厚度。毗鄰被動元件170及171之介電結構104之部分之寬度可具有一處於約2.0μm至約500μm之範圍內的寬度。此增大之間隔及較導電基板110為低之介電常數或電容率顯著減輕與其他導電元件之寄生電容耦合，從而促成更高之頻率操作、改善之隔離及減輕之串擾。

作為一實例，該被動元件區可包含一種或多種形成被動組件之導電材料，例如，形成於介電結構104上方之鋁、銅或經摻雜多晶矽。在各實例中，被動組件可係一電感器、一電容器、一電阻器或一電互連且可耦合至一個或多個主動裝置(未顯示於圖1中)。

此外，介電結構104可用於形成相對高品質被動裝置，例如(舉例而言)，具有一相對高品質因數(Q)之電容器及電感器，此乃因介電結構104可用於將被動裝置與基板隔離並分隔。主動裝置(例如電晶體或二極體)可形成於毗鄰或鄰接介電結構104之區中，且此等主動裝置可耦合至並採用形成於介電結構104之一平坦上表面上之被動組件，例如螺旋形電感器、互連、微帶傳輸線及諸如此類。將被動組件與基板110分隔開能夠針對此等被動組件實現更高之Q。

圖1中所描述之結構可在製作任何可選主動裝置之前或之後製作。換言之，本發明之一些實施例能夠經受住主動裝置製作中所需之相對高溫操作。

如上所述，介電材料104可由一個或多個低介電常數材料(例如二氧化矽或空氣)構成。二氧化矽(SiO2)具有一約3.9之介電常數。因此，一不包括空隙(例如介電材料104)但包括二氧化矽之固體或經填充介電結構可具有一約3.9之介電常數。在本文所述之其他實施例中，介電結構104可包括佔據介電材料104之總體積之一部分的空隙。此可促成一與介電材料之空隙空間成比例的有效介電常數減小。

圖1顯示一其中一個溝槽電容器150形成於一個介電結構104上之實例。然而，此並非係對本發明之限制且在其他實施例中複數個溝槽電容器可形成於一個介電結構中。此外，其他實施例可包括複數個分別具有一個或多個溝槽電容器之介電結構，例如介電結構104。

圖1顯示一其中一個被動元件171形成於被動元件區161中且一個被動元件170形成於被動元件區160中之實例。然而，此並非係對本發明之限制且在其他實施例中任意數量之被動元件可形成於任意數量之位於介電結構104上方的被動元件區中。

基板110可充當一形成於介電結構104外部之垂直電晶體(未顯示)之一汲極區之一部分。在此實例中，一源極觸點或電極(未顯示)可形成於基板110之一上表面上或附近且一汲極電極(未顯示)可形成於基板110之一下表面上或附近。在操作期間，垂直電晶體中自該源極電極至該汲極電極之電流流可大致垂直於半導體基板110之上及下表面。換言之，電流基本上垂直地經由該垂直電晶體自毗鄰半導體結構100之一頂表面設置之電極流至一毗鄰半導體結構100之對置底表面設置之汲極電極。一垂直電晶體之一實例闡述於2005年11月17日提出申請且標題為"功率半導體裝置及用於其之方法(POWER SEMICONDUCTOR DEVICE AND METHOD THEREFOR)"之第10/557,135號美國(US)專利申請案中，該專利申請案主張基於具有一為2005年1月6日之國際提交日期及一為2005 年7月28日之國際公開申請日期且標題為"功率半導體裝置及用於其之方法(POWER SEMICONDUCTOR DEVICE AND METHOD THEREFOR)"之第PCT/US2005/000205號專利合作條約(PCT)國際申請案的優先權，該兩個專利申請案之內容以其全文引用方式併入本文中。

圖2至11圖解闡釋至少一個用於製作圖1所示半導體結構100之實施例。參見圖2及3，圖3係一處於一初期製造階段之圖1所示半導體結構100之平面圖且圖2係一沿圖3中剖面線2-2剖切之圖3所示半導體結構100之剖視圖。

在圖2中所示之階段，介電層510形成於基板110上方且介電層512形成於介電層510上方。在一實例中，介電層510可係二氧化矽且介電層512可係氮化矽。介電層510可包含(例如)二氧化矽且具有一範圍從約50埃(Å)到約5,000Å不等之厚度。介電層510可使用沈積技術或熱生長技術_例如_舉例而言熱氧化矽形成。介電層512可包含_例如氮化矽_Si3N4)且具有一範圍從100Å到約15,000Å不等之厚度。介電層512可使用沈積技術_例如，低壓化學氣相沈積_LPVCD氮化矽形成。

在一替代實施例中，只可形成介電材料510(未顯示)。介電層510可包含(例如)二氧化矽且具有一範圍從約1,000Å到約20,000Å不等之厚度。

在形成介電層512之後，可使用光微影及蝕刻過程來圖案化介電層512及介電層510，以形成開口514及516及被遮罩或覆蓋區域520、521、522及523。遮罩區域520、521、522及523包括層510及512之部分。遮罩區域520位於兩個開口514之間，遮罩區域521位於一個開口514與一個開口516之間，遮罩區域522位於兩個開口516之間且遮罩區域523界定將成為介電結構104(圖1)之周邊。遮罩區域520、521、522及523共同形成一遮罩結構513且開口514及516暴露基板110之部分。光微影過程或作業涉及使用遮罩且往往可稱作遮罩作業或動作。光微影及蝕刻可包括在介電層512上方形成一層輻射敏感材料，例如(舉例而言)光阻劑(未顯示)，然後使用(例如)紫外線(UV)輻射來使該光阻劑曝光並使該光阻劑顯影以形成一遮罩，並隨後蝕刻介電層512及510之部分以形成開口514及516。

開口514及516可使用至少一個蝕刻作業形成。在一些實施例中，可使用兩個蝕刻作業而形成開口514及516。在一些實施例中，氮化矽層512可使用一濕光學蝕刻或一亁蝕刻過程(例如(舉例而言)一反應性離子蝕刻(RIE))蝕刻而成。在一些實施例中，二氧化矽層510可使用一濕化學蝕刻或一亁蝕刻過程(例如(舉例而言)一反應性離子蝕刻(RIE))蝕刻而成。

開口516之寬度確定隨後形成之孔穴712(圖7)之寬度，且遮罩區域521及522之寬度確定孔穴712(圖7)之間的間隔680(圖7)。在一實例中，開口514及遮罩520、521及522分別具有一等於或大致等於隨後形成之孔穴712(圖7)之所期望寬度之寬度，且開口516之寬度具有一等於隨後形成之孔穴712(圖7)之所期望寬度之約兩倍的寬度。在此實例中，溝槽680之間的間隔可等於隨後形成之溝槽712(圖7)之所期望寬度之約兩倍。

開口514及遮罩區域520之寬度可經調整以在氧化之後使得位於遮罩區域520下面之矽完全轉變成矽。因矽在氧化時經歷一2.2X體積膨脹，故此條件可藉由使開口514及遮罩區域520具有大致相同之寬度來實現。然而，此並非係對本發明之限制且在其他實施例中此等尺寸可經調整以使位於遮罩區域520下面之矽之一部分可在氧化之後繼續存在。

在一實例中，開口514及遮罩區域520、521及522之寬度可分別處於約0.25微米至約3微米之範圍內，且開口516之寬度或直徑可處於約1.5μm至約5μm之範圍內。

儘管圖2中所示之任何兩個開口(514及/或516)之間的間隔可大致相同，但此並非係對本發明之限制。開口514之間的間隔及開口514之尺寸不必相同或大致相同。儘管圖2中之遮罩區域520、521及522可均具有大致相同之寬度，但此並非係對本發明之限制且在其他實施例中，遮罩區域520、521及522可均具有不同之寬度。

遮罩區域523之寬度可確定介電結構104之範圍且可視電路佈局而定。在一實例中，遮罩區域523之寬度可處於約3μm至約1000μm之範圍內。在另一實例中，遮罩區域523之寬度可處於約5μm至約50μm之範圍內。

介電層512或介電層510與介電層512之一組合可充當一硬遮罩，且可稱作遮罩層。由於介電質512上之光阻劑(未顯示)可視需要在下一蝕刻步驟期間留在原地，因此其亦可作為用於蝕刻介電層512之部分、介電層510之部分及基板110之部分之蝕刻步驟之一部分來加以蝕刻。介電層512或介電層510與介電層512之一組合可作用一硬遮罩，以防止在形成開口514及516及隨後移除由開口514及516所暴露之基板110之一部分期間對基板110之上表面之非合意蝕刻。在替代實施例中，該光阻劑層可製成相對厚以便其在該蝕刻過程期間不被完全腐蝕。因此，介電材料510或介電材料510與512之組合之厚度必須足夠大，以便其在下一蝕刻步驟期間不被完全移除。

現在參照圖3，在圖3中開口514顯示具有一正方形形狀而開口516顯示具有一矩形形狀。在一些實例中，開口516可具有一其中較長側與較短側之比處於約5至2000之範圍內之矩形形狀。在一實例中，開口516之短側可處於約0.5μm至約5μm之範圍內。在一實例中，開口516之長側可處於約20μm至約1500μm之範圍內。儘管在圖3所示實例中開口516顯示為均具有相同之尺寸，但此並非係對本發明之限制且開口516可具有不同之寬度及長度。此外，儘管開口516顯示呈矩形，但此並非係對本發明之限制且開口516可具有任一形狀且可形成呈同期性或非週期性配置。

仍參照圖3，在圖3中開口514顯示具有一正方形形狀。在一實例中，開口514之側面尺寸可處於約0.3μm至約4μm之範圍內。儘管在圖3所示實例中開口514顯示為均具有相同之尺寸，但此並非係對本發明之限制且開口514可具有不同之尺寸。此外，儘管開口514顯示為正方形，但此並非係對本發明之限制且開口514可具有任一形狀且可形成呈一週期性或非週期性配置。

參見圖4及5，圖4及5分別係處於一後期製造階段之圖2所示半導體結構100之剖視及平面圖。此外，圖4係一沿圖6中剖面線4-4剖切之圖6所示半導體結構100之剖視圖。

在形成開口514(圖2及3)及516(圖2及3)之後，孔穴614及616係藉由使用遮罩523(圖2及3)及一濕化學或亁蝕刻(例如反應性離子蝕刻(RIE))來移除基板110之部分而形成於基板110中。孔穴614及616可稱作空隙、開放式空隙、孔穴、開放式孔穴、孔隙、開口或溝槽。在本發明之一實施例中，可使用一個蝕刻步驟而形成孔穴614及616，但本文所述之方法及設備在此方面不受限制。在本發明之一實施例中，孔穴614及616可具有一至少二(2)之長寬比(深度與寬度之比)。在另一實例中，該長寬比可為至少十(10)。針對一既定孔穴寬度，一更大之長寬比可促成溝槽電容器之一更大之電容值。

在一實例中，孔穴614及616之深度可處於約3μm至約40μm之範圍內。在另一實例中，孔穴614及616之深度可處於約6 μm至約25μm之範圍內。

孔穴614具有側壁690及底部691且孔穴616具有側壁695及底部696。儘管側壁690及695顯示為與基板110之表面105垂直或大致垂直，但亦可利用其他側壁輪廓且該特定側壁輪廓並非係對本發明之限制。類似地，儘管底部691及696顯示為與基板110之表面105平行或大致平行，但可變利用其他底部輪廓且該特定底部輪廓並非係對本發明之限制。

在圖4中，孔穴616之深度顯示為深於孔穴614之深度。在一些實例中，當孔穴614及616同時形成時，孔穴616可因一對更寬開口之更高蝕刻速率而深於孔穴614。在其他實例中，孔穴614及616可具有相同之深度或可單獨地形成且在彼情況下可個別地確定孔穴614及616之深度。孔穴614及616之相對深度並非係對本發明之限制，且孔穴616之深度可更淺、大致等於或深於孔穴614之深度。

圖6顯示一處於一後期製造階段之圖4所示半導體結構100之平面圖。圖7顯示一沿圖6中剖面線7-7剖切之圖6所示半導體結構100之剖視圖。首先參見圖7，在形成孔穴614及616(圖4及5)之後，一介電材料104形成於孔穴614及616(圖4及5)之暴露表面上從而促成位於遮罩區域520、521及522下面之半導體基板110之部分之全部或大致全部至介電材料104之轉變及孔穴712之形成。在一實例中，介電材料104係二氧化矽且藉由熱氧化半導體材料110之暴露部分而形成。在此實例中，實施熱氧化以將周圍孔穴614及616(圖4及5)之暴露矽之一部分或全部轉變成二氧化矽以形成二氧化矽材料104。

在此實例中，位於遮罩區域520(圖2)、521(圖2)及522(圖2)下面之矽完全氧化且遮罩區域520(圖2)、521(圖2)及522(圖2)與開口514(圖2)之尺寸大致相等以便藉由該氧化過程來消除孔穴614(圖4及5)，從而只留下氧化物及孔穴712。孔穴614係因矽在其氧化時所經歷之2.2X體積膨脹而被消除。此積體膨脹亦促成與在氧化之前孔穴616(圖4及5)之寬度相比較孔穴712之寬度的減小。在此實施例中，介電材料104形成上文參照圖1所述之介電結構104且因此介電材料104可在隨後圖式中稱作介電結構104。如上文所述，在其他實施例中，介電結構104可包括空隙及/或多於一種介電材料。

儘管圖7中之孔穴之寬度均相同，但此並非係對本發明之限制。在本發明之其他實施例中，孔穴712可具有不同之寬度。此氧化過程之結果係在介電材料104中形成孔穴712。

在一實例中，孔穴712之深度可處於約2μm至約40μm之範圍內。在另一實例中，孔穴712之深度可處於約4μm至約20μm之範圍內。在一實例中，孔穴712之間的間隔可處於約0.2μm至約2μm之範圍內。

儘管孔穴712顯示呈矩形，但此並非係對本發明之限制且孔穴712可具有任一形狀且可形成呈一週期性或非週期性配置。在該實例中，位於遮罩區域520、521及522(圖4)下面之矽110被完全氧化，從而只留下氧化物而無任何矽。在其他實施例中，位於遮罩區域520、521及522(圖4)下面之矽110可僅被部分地氧化，從而留下一些嵌入於氧化物104中之矽材料。

孔穴712之底部與介電材料104之底表面之間的間隔在圖7中稱作645。在一其中位於遮罩區域520、521及522下面之矽全部轉變成氧化物之實例中，間隔645可約等於遮罩區域520、521及522中的最大遮罩區域之寬度。在另一實例中，間隔645可取決於該氧化步驟之持續時間。在一實例中，氧化物厚度及因此間隔645可處於約0.7μm至約4μm之範圍內。然而，對間隔645之此等約束條件並非係對本發明之限制且在其他實施例中，可獨立地確定間隔645。

由於矽之介電常數大於二氧化矽之介電常數，因此減少留在遮罩區域520、521及522(圖4)下面之矽量可減小介電結構104之有效介電常數。

現在參照圖6，在圖6中，孔穴712顯示具有一矩形形狀。在一些實例中，孔穴712可具有一其中較長側與較短側之比處於約5至約2000範圍內之矩形形狀。在一實例中，孔穴712之短側可處於約0.2μm至約3μm之範圍內。在一實例中，孔穴712之長側可處於約20μm至約1500μm之範圍內。儘管在圖6所示實例中孔穴712顯示為均具有相同之尺寸，但此並非係對本發明之限制且孔穴712可具有不同之寬度及長度。此外，儘管孔穴712顯示呈矩形，但此並非係對本發明之限制且孔穴712可具有任一形狀且可形成呈一同期性或非週期性配置。

重新參照圖6所示實例，孔穴614(圖4及5)已藉由氧化步驟被消除。換言之，在此實例中，當矽氧化時所出現之2.2X膨脹致使孔穴614之側壁690(圖4)在氧化過程結束時歸併在一起。由於在此實例中孔穴616(圖4)寬於孔穴614(圖4)，因此孔穴616(圖4)之側壁695(圖4)彼此相向移動，但不歸併，從而促成孔穴712之形成。

圖8顯示處於一後期製造階段之圖7所示半導體結構。圖8顯示一處於圖8中所示之半導體結構100之製造階段之溝槽電容器150(圖1)之一個指狀物155(圖1)之放大圖。在氧化以形成介電材料104(圖5及6)之後，可形成溝槽電容器電極及介電質。在形成溝槽電容器電極及介電質之後，可視需要移除介電層510(圖7)及512(圖7)。在圖8所示實例中，介電層510(圖7)及512(圖7)已被移除。介電層510(圖7)及512(圖7)可藉由例如一濕化學蝕刻或一亁蝕刻過程(例如(舉例而言)反應性離子蝕刻(RIE))來移除。在一些實施例中，可使用兩個蝕刻作業來移除介電層514(圖7)及516(圖7)。在一些實施例中，氮化矽層512(圖7)可藉由使用一濕化學蝕刻或一亁蝕刻過程(例如(舉例而言)一反應性離子蝕刻(RIE))蝕刻而成。二氧化矽層510(圖7)可藉由使用一濕化學蝕刻或一亁蝕刻過程(例如(舉例而言)一反應性離子蝕刻(RIE))蝕刻而成。

在可選移除介電層510(圖7)及512(圖7)之後，一導電層750 可形成於介電結構104及基板110之部分上方。導電層750可藉由使用沈積過程(例如蒸鍍、濺鍍、化學氣相沈積(CVD)、鍍敷或電鍍)而形成。在一實例中，導電層750可藉由使用一共覆形沈積過程而形成以使導電層750之厚度在基板110及介電材料104之水平表面上與在孔穴712(圖7)之內表面上相同或大致相同。

在一實例中，導電層750可包含共覆形摻雜多晶矽。經摻雜多晶矽可藉助使用低壓化學氣相沈積(LPCVD)而形成。該多晶矽可在沈積期間或之後經摻雜以提高其導電率。摻雜物之實例可包括砷、磷、銻或硼。在一實例中，導電層750可具有一處於約0.1μm至約0.5μm之範圍內之厚度。儘管導導電層750顯示為係由一層構成，但此並非係對本發明之限制且導電層750可由多於一層構成。

在另一實例(未顯示)中，導電層750之全部或一部分可視需要轉變成一導電矽化物以進一步降低下電極之電阻。在沈積導電層750之後，一可選金屬層可經沈積或退火以形成一導電矽化物。該可選金屬層可藉由使用沈積過程(例如蒸鍍、濺鍍、化學氣相沈積(CVD)、鍍敷或電鍍)而形成。在一實例中，該可選金屬可包含鎢且可具有一處於約0.01μm至約0.1μm之範圍內之厚度。在該可選金屬沈積之後，其可經退火以形成一導電矽化物。在一實例中，退火可在一約350℃至約650℃之溫度範圍內實施。退火環境可包含(例如)氮、氬、氫或其組合。

在形成導電層750之後，介電層755可形成於導電層750上方。介電層755可藉由使用沈積過程(例如例如蒸鍍、濺鍍、或化學氣相沈積(CVD))而形成或可藉由使用熱氧化而形成。在一實例中，介電層755可藉由使用一共覆形沈積過程而形成以使介電層755之厚度在介電層750之水平表面上與在導電層750之表面上相同或大致相同以給孔穴712(圖7)之內部加襯。

介電層755可包含(例如)氮化矽或二氧化矽。在一實例中，介電層755可包含氮化矽(Si3N4)且具有一範圍從約50Å到約750Å不等之厚度。氮化矽層755可藉由使用沈積技術_例如_舉例而言低壓化學氣相沈積_LPVCD而形成。

在另一實例中，介電層755可藉由熱氧化而形成。在一其中導電層750包含多晶矽但未經矽化之實例中，介電層755可藉由熱氧化多晶矽層750而形成。多晶矽層750可(例如)藉由在一包括氧及/或水蒸汽之環境下加熱至一處於約650℃至約1050℃之範圍內之溫度而矽化。在一實例中，該熱氧化物層可具有一範圍從約50Å到約1000Å不等之厚度。

儘管介電層755顯示為係由一層構成，但此並非係對本發明之限制且介電層755可由多於一層構成。在一實例中，介電層755可包含三層，例如一氧化物/氮化物/氧化物(ONO)堆疊。在一實例中，一ONO堆疊可藉由低壓化學氣相沈積(LPCVD)氧化物、繼之以LPCVD氮化矽、繼之以LPCVD氧化物而形成。在一實例中，該等氧化物層可具有一處於約50Å至約300Å之範圍內之厚度且該氮化物層可具有一處於約50Å至約300Å之範圍內之厚度。在其他實施例中，介電層755可係一例如氧化鉿之高介電常數材料，其亦可稱作一高k介電材料。

在形成介電層755之後，導電層760可形成於介電層755上方。介電層760可藉由使用沈積過程(例如蒸鍍、濺鍍、化學氣相沈積(CVD)、鍍敷或電鍍)而形成。

在一實例中，導電層760可包含共覆形摻雜多晶矽。經摻雜多晶矽可藉由使用低壓化學氣相沈積(LPCVD)而形成。該多晶矽可在沈積期間或之後經摻雜以提高其導電率。摻雜物之實例可包括砷、磷、銻或硼。經摻雜多晶矽可沈積至一足以完全填滿孔穴712(圖7)內之任何剩餘空隙空間並在介電層755上方形成連續的一層具有一與基板110之表面105平行或大致平行之頂表面之導電材料760之厚度。在一實例中，導電層760可具有一處於約500Å至約2μm之範圍內之厚度。儘管導電層760顯示為係由一層構成，但此並非係對本發明之限制且導電層760可由多於一層構成。

現在參見圖9，其顯示一處於圖8所示半導體結構100之製造階段之溝槽電容器150(圖1)之一個指狀物155(圖1)之放大圖。圖9顯示一個其中導電層750及介電層755可以一共覆形方式沈積以使水平表面上之材料之厚度與垂直表面上之厚度相同或大致相同之實例。在此實例中，導電層760可以一共覆形方式沈積且沈積至一完全填滿孔穴712(圖7)內之任何剩餘空隙空間並在介電層755上方形成連續一層具有一與基板110 之表面105平行或大致平行之頂表面之導電材料760之厚度。在其他實施例中，導電材料760可用於部分地填充孔穴712(圖7)內之剩餘空隙空間，且隨後另一介電材料(未顯示)(例如(舉例而言)一藉由LPCVD使用原矽酸四乙酯(TEOS)形成之氧化物)可形成於導電材料760上方以填充孔穴717(圖7)內之剩餘空隙空間。

在圖7及8所示實例中，導電層760可沈積至一完全填滿孔穴712(圖7)內之任何剩餘空隙空間且在介電層755上方形成連續的一層具有一與基板110之表面105平行或大致平行之頂表面之導電材料760之厚度。然而，此並非係對本發明之限制且導電層760可以這樣一種一方式沈積以致於在介電層755上方形成一連續塗層但不完全填滿孔穴712(圖7)內之所有剩餘空間。

圖10顯示處於一後期製造階段之圖8所示半導體結構100。在形成導電層760之後，可藉由使用光微影及蝕刻過程來圖案化導電層760、介電層755及導電層750以形成被動元件區160及161及溝槽電容器150。在一實例中，可藉由使用至少一個蝕刻作業來移除導電層760之一部分、介電層755之一部分及導電層750之一部分。在一些實施例中，可使用兩個或更多個蝕刻作業。舉例而言，可藉由使用一濕化學蝕刻或一亁蝕刻過程(例如(舉例而言)一反應性離子蝕刻(RIE))來蝕刻導電層760之一部分、介電層755之一部分及導電層750之一部分。

在一實例中，溝槽電容器150與介電區160或161之間的間隔970可處於約1μm至約100μm之範圍內。在另一實例中，間隔970可處於約3μm至約15μm之範圍內。

圖11顯示處於一後期製造階段之圖10所示半導體結構100。在蝕刻導電層760之一部分之後，可使用光微影及蝕刻過程來圖案化用於形成被動元件區160及161以及溝槽電容器150之介電層755之一部分及導電層750之一部分以形成被動元件170及171並暴露導電層750之一部分以形成溝槽電容器150之一底部電極觸點1010。在一實施例中，可藉由使用至少一個蝕刻作業來移除導電層760之一部分及介電層755之一部分。在其他實施例中，可使用兩個或更多個蝕刻作業。舉例而言，可使用一濕化學蝕刻或一乾蝕刻過程(例如(舉例而言)一反應性離子蝕刻(RIE))來蝕刻導電層760之一部分及介電層755之一部分。

溝槽電容器150以底部電極觸點1010可藉由移除位於底部電極觸點1010上方之導電層760之一部分及介電層755之一部分由導電層750之一部分形成。溝槽電容器150之頂部電極觸點1020可由導電層760之一部分形成。被元件170及171可藉由移除位於導電層750上方之導電層760之一部分及介電層755之一部分由導電層750之一部分形成。

在圖11所示實例中，被動元件170及171係由導電層750之一部分形成。然而，此並非係對本發明之限制且在一些實施例中被動元件170及171可藉由使用單獨之沈積及蝕刻過程而形成以使用於形成被動元件170及171之材料不同於導電材料750。

圖12顯示處於一後期製造階段之圖11所示半導體結構100。在形成被動元件170及171以及底部電極觸點1010之後，可形成並圖案化介電層1180以形成用於暴露底部電極觸點1010之開口1184並形成用於暴露頂部電極觸點1020之開口1186。介電層1180可包含介電材料，例如二氧化矽、氮化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、一藉由使用原矽酸四乙酯(TEOS)形成之氧化物或類似物。一藉由使用TEOS形成之氧化物可稱作一使用一TEOS之氧化物。在一實例中，介電層1180可包含藉由電漿增強型CVD(PECVD)沈積形成之二氧化矽。在一實例中，介電層1180之厚度之範圍可從約3000Å到約3μm不等。儘管介電層1180為一單層，但此並非係對本發明之限制且介電層1180可由多於一層構成。儘管未顯示，但在其中溝槽電容器150與其他裝置_未顯示_例如_舉例而言場效電晶體_FET整合在一起之其他實施例中介電層1180可係一層間介電質_ILD。因此，在此等實施例中，可藉由下述方式來降低用於製作一積體電路_IC之成本及/或複雜度：使用相同之過程及材料而形成該積體電路之多個元件從而與積體電路之其他元件同時形成溝槽電容器150之元件。

在形成介電層1180之後，可藉由使用光微影及蝕刻過程來圖案化介電層1180以形成用於暴露底部電極觸點1010之開口1184並形成用於暴露頂部電極觸點1020之開口1186。可使用至少一個蝕刻作業而形成開口1184及1186。在一些實施例中，可使用兩個更多個蝕刻作業而形成開口1184及1186。可藉由使用一濕化學蝕刻或一乾蝕刻過程(例如(舉例而言)一反應性離子蝕刻(RIE))來蝕刻介電層1180。

重新參見圖1，圖1顯示處於一後期製造階段之圖12所示半導體結構。在形成用於暴露底部電極觸點1010之開口1184並形成用於暴露頂部電極觸點1020之開口1186之後，可藉由使用沈積過程(例如(舉例而言)蒸鍍、濺鍍或化學氣相沈積(CVD))而形成觸點300及301。觸點300及301亦可使用鍍敷或電鍍而形成。在一實例中，觸點300及301可包含其中Si之百分比之範圍可從約0.4%到約1.5%不等且Cu之百分比之範圍可從約0.4%到約1.5%不等之AlSiCu。在另一實例中，觸點300及301可包含多於一種依序沈積之材料；舉例而言，觸點300及301可包含三層鈦/鈦/氮化物/鋁+矽+銅(Ti/TiN/AlSiCu)。Ti層可充當一黏合層且可處於約10Å至約500Å厚之範圍內。TiN層可充當一障壁層且可處於約200Å至約1000Å厚之範圍內。Al/Si/Cu層可處於約0.25微米至約4微米厚之範圍內。此處所給定之材料之尺寸係針對本發明之一個實施例且並非係對本發明之限制。亦可使用其他材料_例如鋁+矽_AlSi、鈦+鎢_TiW及鈦+鎢+銅_TiWCu、以及其他尺寸。

在沈積觸點金屬之後，可藉由使用光微影及蝕刻過程來對其進行圖案化以形成觸點300及301。可藉由使用至少一個蝕刻作業而形成觸點300及301。在一些實施例中，可使用兩個或更多個蝕刻作業而形成觸點300及301。舉例而言，可藉由使用一濕化學蝕刻或一乾蝕刻過程(例如(舉例而言)一反應性離子蝕刻(RIE))來蝕刻觸點300及301。

在此實例中，觸點300及301係在形成導電層760之後形成。然而，此並非係對本發明之限制且觸點300及301可在該過程中之一後期階段(例如在製作主動裝置處理之一部分或大致全部或全部之後)形成。

在此實例中，觸點300與301同時形成。然而，此並非係對本發明之限制且觸點300及301可在單獨之時間形成，且可包含不同之材料。

因此，一整合式被動裝置(例如(舉例而言)電容器150)可形成於一介電結構(例如(舉例而言)介電結構104)中。介電結構104之一部分、全部、大致全部或大部分位於基板110之頂表面105以下。另外，在一些實施例中，電容器150之大部分可嵌入於位於一基板110之表面105以下的介電結構104中且電容器150之至少一部分位於表面105之上並位於介電結構104上方。

在本發明之一些實施例中，當圖3所示半導體結構氧化時，矽氧化時所出現之2.2X體積膨脹可在該氧化物中以及在毗鄰半導體區中造成應變。此應變造成孔穴616(圖3)之長壁之翹曲或縱向彎曲。此外，該應變亦可造成位錯或可使設置於溝槽電容器150附近之主動裝置之效能劣化的其他瑕疵。在本發明之另一實施例中，可合併應力消除特徵以減小溝槽電容器150(圖1)及周圍結構之應變位準。

現在參照圖13，圖13顯示一類似於圖6所示半導體結構100之半導體結構200之一部分。半導體結構200類似於半導體結構100，但多了應力消除特徵1250。孔穴616A類似於圖6所示孔穴616，但多了應力消除特徵1250。應力消除特徵1250可為孔穴616A之長側1268提供順應性，且因此可減輕氧化之後的總應變。

當圖13所示結構氧化時，應力消除特徵1250可壓縮且因此可減輕或防止氧化之後孔穴616A之長側1268之縱向彎曲。應力消除特徵1250亦可將在氧化期間所誘發之應力之一分量轉換至一不與孔穴616A之長側1268平行之方向，從而促成沿平行於孔穴616A之長側1268之方向之應力之相對減輕。

在一實例中，應力消除特徵1250可合併於孔穴616A之端部處，如圖13中所示。在此實例中，該等應力消除特徵可具有一正方形或矩形形狀。在一實例中，應力消除特徵1250之一側1260之長度可處於孔穴616A之寬度之約10%至約40%之範圍內且應力消除特徵1250之一側1262之長度可處於孔穴616A之長度之約0.5%至約1%之範圍內。儘管圖13所示應力消除特徵1250呈矩形，但此並非係對本發明之限制。在其他實施例中，應力消除特徵1250可具有任一形狀，例如一菱形或圓形形狀。由於半導體結構100(圖1)與半導體結構200(圖13)之間的唯一差別在於孔穴616A之形狀，因此在本發明之一實施例中，圖13所示半導體結構200可藉由使用相同於或類似於上文所述及圖2至11中所示之過程之過程製作而成。

在圖13所示實施例中，應力消除特徵1250已添加至孔穴616A。在另一實施例中，孔穴616(圖6)之形狀可經修改，以產生較圖6所示孔穴616之矩形孔穴形狀相對小的氧化之後應力。圖14顯示一合併一經修改孔穴形狀之實施例，該經修改孔穴形狀可提供較使用圖6所示孔穴616之矩形孔穴形狀存在之相對小的氧化之後應力。

現在參照圖14，圖14顯示一類似於圖6所示半導體結構100之半導體結構300。半導體結構300類似於半導體結構100，但孔穴616(圖6)之形狀已被修改。孔穴616B類似於圖6所示孔穴616，只是長壁已由直變斜，從而產生一六邊形形狀之孔穴。孔穴616B之傾斜壁可為孔穴616B之長尺寸提供順應性，且因此可減輕氧化之後孔穴中之總應變。當圖14所示結構氧化時，孔穴616B之傾斜壁可將在氧化期間所誘發之應力之一分量轉換至一不與孔穴616B之長尺寸平行之方向，從而促成沿平行於孔穴616B之長尺寸之方向之應力之相對減輕。

除孔穴616B以外，半導體結構300亦可包含可選孔穴616C及/或616D。若不包括可選孔穴616C及/或616D，則在氧化之後，一些矽可留在孔穴616B之傾斜壁附近。包括可選孔穴616C及/或616D可減少或消除氧化之後任何殘留矽在孔穴712A(圖15)附近之存在。

圖15顯示氧化之後的圖14所示半導體結構300。可選孔穴616C(圖14)及孔穴616D(圖14)已包括於此實例中。參照圖15，孔穴614(圖14)、孔穴616C(圖14)及孔穴616D(圖14)已因矽在氧化時之2.2X體積膨脹而被消除。孔穴712A係藉由氧化孔穴616B(圖14)之內表面而形成。由於半導體結構100(圖1)與半導體結構300(圖14)之間的唯一差別在於孔穴616B之形狀及可能包括可選孔穴616C及616D，因此在一實施例中，圖14所示半導體結構300可藉由使用相同於或類似於上文所述及圖2至11中所示之過程製作而成。

重新參照圖14，在一些實例中，孔穴616B可具有一六邊形形狀。孔穴616B具有一長尺寸1320及一短尺寸1310。孔穴616B之短側之長度稱作1315。在一些實例中，長尺寸1320與短尺寸1310之比可處於約5至2000之範圍內。在一實例中，短尺寸1310可處於約0.5μm至約5μm之範圍內。在一實例中，長尺寸1320可處於約10μm至約1500μm之範圍內。在一實例中，短側1315可處於約0.2μm至約4μm範圍內。

儘管在圖14所示實例中孔穴616B顯示為均具有相同之尺寸，但此並非係對本發明之限制且孔穴616B可具有不同之尺寸。此外，儘管孔穴616B顯示呈六邊形，但此並非係對本發明之限制且孔穴616B可具有可提供應力消除之其他形狀且可形成呈一週期性或非週期性配置。

可選孔穴616C及616D具有一長尺寸1330。可選孔穴616C具有一短尺寸1332且可選孔穴616D具有一短尺寸1334。在一實例中，長尺寸1330可處於約5μm至約750μm之範圍內。在一實例中，孔穴616C之短尺寸1332可為孔穴616D之短尺寸1334的約兩倍。在一實例中，短尺寸1332可處於約0.2μm至約5μm之範圍內且短尺寸1334可處於約0.1μm至約3μm之範圍內。

在本發明之另一實施例中，應力消除特徵亦可合併至孔穴壁中。在圖16所示之一實例中，非線性特徵(例如(舉例而言)s形、波形或彈簧形特徵)已合併至孔穴616E中。換言之，孔穴616E之側壁可呈非線性。舉例而言，s形、波形或彈簧形特徵可合併至孔穴616E之長側壁中。圖16顯示一合併可提供較使用圖3所示孔穴616之矩形孔穴形狀存在之相對小的氧化之後應力之s形、波形或彈簧形特徵的實施例。

現在參照圖16，圖16顯示類似於圖6所示半導體結構100的半導體結構400。半導體結構400類似於半導體結構100，只是孔穴616(圖6)之形狀已被修改。孔穴616E類似於圖6所示孔穴616，但s形、波形或彈簧形特徵已合併至孔穴616E之長壁中。孔穴616E之s形、波形或彈簧形特徵可為孔穴616E之長尺寸提供順應性，且因此可減輕氧化之後孔穴中之總應變。當圖16所示結構氧化時，孔穴616E之s形、波形或彈簧形特徵可將在氧化期間所誘發之應力之一分量轉換至一不與孔穴616E之長尺寸平行之方向，從而促成沿平行於孔穴616E之長尺寸之方向之應力之相對減輕。

除孔穴616E以外，半導體結構400亦可包含可選孔穴616F、 616H、616I及/或616J。若不包括可選孔穴616F、616H、616I及/或616J，則在氧化之後，一些矽可留在孔穴616E之傾斜壁附近。包括可選孔穴616F、616H、616I及/或616J可減少或消除氧化之後任何殘餘矽之存在。

因於半導體結構100(圖1)與半導體結構400(圖16)之間的另一差別在於孔穴616E之形狀及對可選孔穴616F、616H、616I及/或616J之可能包括，因此在一實施例中，圖16所示半導體結構400可藉由使用相同於或類似於上文所述及圖2-11中所示之過程之過程製作而成。

孔穴616E具有一長尺寸1420、短尺寸1410之一最大寬度及短尺寸1413之一最小寬度。在一些實例中，長尺寸1420與短尺寸1410之最大寬度之比可處於約5至2000之範圍內。在一實例中，短尺寸1413之最小寬度可足夠大以使孔穴616E在氧化之後不被夾斷。在一實例中，短尺寸1413之最小寬度可為孔穴614之寬度的至少1.1倍以防止在氧化之後夾斷孔穴616E。在一實例中，短尺寸1410之最大寬度可處於約1μm至約5μm之範圍內。在一實例中，長尺寸1420可處於約20μm至約1500μm之範圍內。在一實例中，短尺寸1413之最小寬度可處於約0.5μm至約3μm之範圍內。

儘管在圖16所示實例中孔穴616E顯示為均具有相同之尺寸，但此並非係對本發明之限制且孔穴616E可具有不同之尺寸。此外，儘管孔穴616E顯示具有s形、波形或彈簧形側壁特徵，但此並非係對本發明之限制且孔穴616E可具有可提供應力消除之合併至側壁中之其他形狀且可形成呈一週期性或非週期性配置。

可選孔穴616F、616H、616I及/或616J之具體尺寸及數量視孔穴616E之具體形狀而定。基本設計規則係調整可選孔穴616F、616H、616I及/或616J之數量、佈局及尺寸以消除任何在氧化之後嵌入於介電結構104中之矽。儘管圖16所示實例顯示可選孔穴之某一尺寸、佈局及數量，但此並非係對本發明之限制且在其他實施例中，抑或可利用任意數量之不同尺寸、形狀或量之可選孔穴。

在本發明之另一實施例中，溝槽電容器150之形成可延遲到介電結構104之形成之後以允許在形成溝槽電容器150之前製作其他主動及/或被動裝置。圖17顯示處於一其中對溝槽電容器之處理可延遲到該製作過程中更靠後之後期製造階段之圖7所示半導體結構。圖17所示半導體結構稱作500。

在形成孔穴712(圖7)之後，可用一犧牲材料812填充孔穴712(圖7)。在一實例中，犧牲材料812可包含多晶矽且可藉由使用低壓化學氣相沈積(LPCVD)而形成。在形成犧牲材料812之後，可移除過剩犧牲材料812，從而僅在具有一與表面105共面或大致共面之表面之孔穴712(圖7)中留下犧牲材料812。過剩犧牲材料812可藉由使用濕化學蝕刻、乾(RIE)蝕刻、化學機械研磨(CMP)或此等過程之一組合來移除。用於犧牲材料812之其他使用合適之材料可包括氮化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、一藉由使用原矽酸四乙酯(TEOS)形成之氧化物或類似物。

現在參見圖18，圖18顯示處於一後期製造階段之圖17所示半導體結構500。在該過程之此階段，可視需要移除介電層510及512。參照圖18所示實例，介電層510及512已被移除。介電層510及512可作為用於移除過剩犧牲材料812之過程之一部分或以一個或多個單獨之步驟來加以移除。

在可選移除介電層510及512之後，保護結構920可形成於犧牲材料812及介電結構104上方以在後續處理期間提供保護。保護結構920可包含一層或多層。在圖18所示實施例中，保護結構920係由層910及912構成。

在圖18所示階段，介電層910可形成於犧牲材料812及介電結構104上方且介電層912可形成於介電層910上方。在一實例中，介電層910可係二氧化矽且介電層912可係氮化矽。介電層910可包含(例如)二氧化矽且具有一範圍從約50Å到約5,000Å不等之厚度。介電層910可藉由使用沈積技術_例如_舉例而言低壓化學氣相沈積_LPVCD或濺鍍而形成。介電層912可包含_例如氮化矽_Si3N4)且具有一範圍從約100Å到約15,000Å不等之厚度。介電層912可藉由沈積技術_例如_舉例而言低壓化學氣相沈積_LPVCD氮化矽而形成。

在形成保護結構920之後，主動裝置可藉由使用習用技術而形成於基板110之部分中。類似地，被動組件可藉由使用習用技術而形成於介電結構104之部分上或上方或基板110之部分中或上方。

圖19顯示處於一後期製造階段之圖18所示半導體結構500。如在圖19中所見，一場效電晶體(FET)101可形成於半導體結構500之一主動區20中。FET 101可係一金屬氧化物半導體場效電晶體(MOSFET)且可包含一位於基板110之一部分中之源極區111、一位於基板110之一部分中之汲極區112、一位於基板110之一部分上方之閘極氧化物114、一位於閘極氧化物114上方之閘極區116及一形成於位於閘極氧化物114下面及經摻雜區111與112之間的基板110之一部分中之溝道區118。

在形成主動及/或被動組件之後，一主動裝置保護層1010形成於主動區20、基板110之部分及保護結構920上方。主動保護層1010可包含介電材料，例如二氧化矽、氮化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、一藉由使用原矽酸四乙酯(TEOS)形成之氧化物或類似物。在一實例中，主動裝置保護層1010可包含藉由PECVD形成之二氧化矽。在一實例中，主動裝置保護層1010之厚度之範圍可從約2000Å到約5μm不等。儘管圖19所示主動裝置保護層1010係由一層構成，但此並非係對本發明之限制且主動裝置保護層1010可由多於一層構成。

圖20顯示處於一後期製造階段之圖19所示半導體結構500。在形成主動保護層1010之後，可藉由使用光微影及蝕刻過程來圖案化主動保護層1010、介電層912及介電層910以形成用於暴露犧牲材料812(圖19)及介電結構104之開口1120。開口1120可藉由使用至少一個蝕刻作業而形成。在一些實施例中，可使用兩個或兩個以上蝕刻作業來形成開口1120。在一些實施例中，可藉由使用一濕化學蝕刻或一乾蝕刻過程(例如(舉例而言)一反應性離子蝕刻(RIE))來蝕刻主動保護層1010。可藉由使用一濕化學蝕刻或一乾蝕刻過程(例如(舉例而言)一反應性離子蝕刻(RIE))來蝕刻氮化矽層912。可藉由使用一濕化學蝕刻或一乾蝕刻過程(例如(舉例而言)一反應性離子蝕刻(RIE))來蝕刻二氧化矽層910。

在形成開口1120之後，可移除犧牲材料812(圖19)。可使用一個蝕刻步驟來移除犧牲材料812(圖11)，但本文所述之方法及設備在此方面不受限制。在另一實施例中，可以與用於移除介電層910之一部分以形成開口1120相同之蝕刻步驟來移除犧牲材料812(圖11)。在一實例中，可藉由使用一濕化學或乾蝕刻(例如反應性離子蝕刻(RIE))來移除犧牲材料812(圖19)。移除犧牲材料812(圖19)留下可與圖7所示孔穴712相同或大致相同的孔穴712A。

在移除犧牲材料812(圖19)之後，對溝槽150之處理可藉由使用上文參照圖7-11所述之過程來進行。圖21顯示處於一後期階段之圖20所示半導體結構500。如在圖21中所見，半導體結構500包含主動區20、基板110、介電材料1180、介電材料1010及介電結構104。介電結構104可稱作介電平臺、介電材料或介電區。介電結構104可主要由一種或多種低介電常數材料(例如二氧化矽)構成。另外，在一些實施例中，介電結構104可包括一個或多個空隙或空氣間隙。

在一些實施例中，基板110可稱作裝置層或主動層。此外，在一些實施例中，基板110可包括一個或多個磊晶層或接合層。基板110可包含一半導體材料(例如(舉例而言)矽)，且可根據應用經摻雜或未經摻雜。

介電結構104可包含被動元件區160及溝槽電容器150。如圖1所示，被動元件170可藉由使用習用半導體處理形成於介電結構104之一部分上方，例如形成於毗鄰溝槽電容器150之區160中。被動裝置之實例可包括電容器、電感器、及電阻器或互連。

在另一實施例中，犧牲材料812(圖19)之僅一部分可在形成溝槽電容器150之前移除。在此實例中，溝槽電容器150之底部與導電基板110之間的間隔645(圖7)可增大超過氧化物厚度。在其中犧牲材料812包含多晶矽之另一實例中，剩餘多晶矽812可經氧化以在形成溝槽電容器150之前將多晶矽轉變成氧化物。在此實例中，溝槽電容150之底部與導電基板110(圖7)之間的間隔645可增大且溝槽電容器150與導電基板110之間的材料可包含氧化物而不是多晶矽。

因此，上文已揭示用於提供一可係一能夠支承一個或多個高電容、嵌入式溝槽電容器之介電支承結構之相對厚、嵌入式介電區的各種結構及方法。在各實施例中，所揭示半導體結構可提供位於電容器與其他主動及/或被動電路元件之間具有降低之寄生電容、相對較高之運作頻率、改善之隔離、減輕之串擾或其組合之大值電容器。所揭示之半導體結構亦可實現具有一相對高品質因數(Q)之被動裝置之形成，並達成任何使用一包括所揭示介電結構之結構或與一包括所揭示介電結構之結構結合形成之裝置之相對更高的運作頻率。

儘管本文已揭示若干具體實施例，但並非旨在本發明僅限於所揭示實施例。熟習此項技術者將知曉，可作出各種修改及變動，此並不背離本發明之精神。旨在本發明囊括歸屬於隨附申請專利範圍之範疇之所有此等修改及變動。