TW202401867A - Mim電容及其形成方法 - Google Patents

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張耀文
朱瑞霖
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Abstract

描述了金屬-絕緣體-金屬（MIM）電容及其形成方法。在一些實施例中，所述方法包括在一個或多個介電層中形成具有第一深度的開口、在開口中及一個或多個介電層上沉積層、執行非等向性蝕刻製程以去除所述層的形成在水平表面上的部分、在一個或多個介電層中將開口延伸至第二深度、移除所述層、在一個或多個介電層中將開口延伸至第三深度，以及在開口中形成MIM電容。

Description

MIM電容及其形成方法
本發明的實施例是有關於一種MIM電容及其形成方法。
電容是許多電子電路中的標準組件。電容通常由第一導電電極及第二導電電極組成，且第一導電電極與第二導電電極被設置在其間的介電絕緣層隔開。電容中的導電電極可以由金屬或以雜質重摻雜的半導體製成，而介電層可以是氧化物或其他絕緣材料（例如氮化物及陶瓷）。
為了有效實現大的電容值，可以在製造主動元件的前段製程（FEOL）中於半導體基板的深溝槽內製作MIM電容，以提供比標準平面電容更大的電容值。然而，FEOL的此種深溝槽MIM技術需要半導體基板上的額外面積，而且帶來了不良的訊號干擾。因此，希望提供一種形成具有大電容及小晶片面積需求的MIM電容的方法。
本公開的一態樣提供一種方法。所述方法包括：在一個或多個介電層中形成具有第一深度的開口；在所述開口中及所述一個或多個介電層上沉積層；執行非等向性蝕刻製程以去除所述層的形成在水平表面上的部分；在所述一個或多個介電層中將所述開口延伸至第二深度；去除所述層；在所述一個或多個介電層中將所述開口延伸至第三深度；以及在所述開口中形成金屬-絕緣體-金屬（MIM）電容。形成MIM電容包括：在所述開口中沉積第一導電層；在所述第一導電層上形成第一電容絕緣體結構；以及在所述第一電容絕緣體結構上沉積第二導電層。形成所述第一電容絕緣體結構包括：沉積第一晶體層；在所述第一晶體層上沉積非晶層；以及在所述非晶層上沉積第二晶體層。
本公開的另一態樣提供一種方法。所述方法包括：沉積第一蝕刻停止層於第一介電層、第一導電特徵以及第二導電特徵上，所述第一導電特徵及所述第二導電特徵形成於所述第一介電層中；去除所述第一蝕刻停止層的部分，以至少暴露所述第二導電特徵的暴露部分；在所述第一蝕刻停止層及所述第二導電特徵的所述暴露部分上沉積第二介電層；沉積第二蝕刻停止層於所述第二介電層上；去除所述第二蝕刻停止層的部分，以暴露所述第二介電層的設置於所述第二導電特徵上的部分；沉積第三介電層於第二蝕刻停止層及所述第二介電層的暴露部分上；在所述第二介電層及所述第三介電層中形成開口，以暴露所述第二導電特徵的至少一部分；以及在所述開口中形成金屬-絕緣體-金屬（MIM）電容。
本公開的又一態樣提供一種內連線結構。所述內連線結構包括：設置於基板之上的第一介電層；設置於所述第一介電層中的第一導電特徵；設置於所述第一介電層中的第二導電特徵；設置於所述第一導電特徵的部分及所述第一介電層的部分上的第一蝕刻停止層；設置於所述第一蝕刻停止層及所述第二導電特徵的部分上的第二介電層；設置於所述第二介電層及所述第一蝕刻停止層中並與所述第二介電層及所述第一蝕刻停止層接觸的第三導電特徵，其中所述第三導電特徵電性連接所述第一導電特徵。內連線結構還包括：設置於所述第二介電層的部分上的第二蝕刻停止層；設置於所述第二蝕刻停止層上的第三介電層；以及設置於所述第三介電層及所述第二蝕刻停止層中並與所述第三介電層及所述第二蝕刻停止層接觸的第四導電特徵，其中所述第四導電特徵電性連接所述第三導電特徵。內連線結構還包括：設置於所述第二介電層與所述第三介電層之間的金屬-絕緣體-金屬（MIM）電容，其中所述第二介電層設置於所述第一蝕刻停止層與所述MIM電容之間並接觸所述第一蝕刻停止層及所述MIM電容，且所述第三介電層設置於所述第二蝕刻停止層與所述MIM電容之間並接觸所述第二蝕刻停止層及所述MIM電容。
以下公開內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。下文描述組件及佈置的具體實例以簡化本公開。當然，這些僅是實例，且無意進行限制。例如，在以下說明中將第一特徵形成在第二特徵之上或形成在第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且還可包括其中在第一特徵與第二特徵之間可形成附加特徵以使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號及/或字母。此重複使用是出於簡明及清晰的目的，而並非自身指示所論述的各種實施例及/或配置之間的關係。
此外，為了易於說明，本文中可使用例如“在…下面（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“在…之上（over）”、“在…上（on）”、“在…頂部（top）”、“上部的（upper）”等空間相對性用語來描述圖中所例示的一個元件或特徵與另一元件或特徵的關係。除圖中所繪示的取向以外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同取向。可以其他方式對設備取向（旋轉90度或處於其他取向），且同樣地可據此對本文中所使用的空間相對性描述語加以解釋。
更進一步，當用“約”、“近似”等描述數字或數字範圍時，所述用語旨在涵蓋在包括所描述的數字在內的合理範圍內的數字，例如在所描述數字的+/-10百分比內或本領域技術人員理解的其他值。例如，用語“約5 nm”涵蓋從4.5 nm至5.5 nm的尺寸範圍。
描述了示例性方法及結構的一些變體。本領域中具有通常技藝之人士將可容易理解在其他實施例的範圍內可以構想而進行的其他修改。儘管可以按特定順序描述方法實施例，但也可以按任何邏輯順序執行各種其他方法實施例，且可以包括比此處所述的更少或更多的步驟。在一些圖式中，可以省略其中圖示出的組件或特徵的一些參考編號，以免混淆其他組件或特徵；這是為了便於描繪這些圖式。
圖1A及圖1B圖示依據一些實施例的金屬-絕緣體-金屬（MIM）電容100的剖面圖。如圖1A所示，MIM電容100包括設置於底部電極106與頂部電極108之間的電容絕緣體結構104。底部電極106及頂部電極108是導電的，且例如可以是或包括鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、一些其他導電材料或前述的組合。在一些實施例中，底部電極106及頂部電極108是或包括相同的材料。例如，在一些實施例中，頂部電極108及底部電極106兩者都是或包括氮化鈦（TiN）。
在一些實施例中，電容絕緣體結構104包括介電層110a、110b及設置在介電層110a、110b之間的介電層112，如圖1A所示。例如，介電層110a設置在底部電極106上，介電層112設置在介電層110a上，介電層110b設置在介電層112上，頂部電極108設置在介電層110b上。配置介電層112用以增加MIM電容102的電容密度及時間相依介電崩潰（TDDB）（例如，元件壽命）。
介電層110a、110b例如可以是或包括氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）、氧化鉿（HfO 2）、二氧化矽（SiO 2）、氧化鉿鉭（HfTaO x）、一些其他介電材料或前述的任何組合。在一些實施例中，介電層110a、110b是或包括作為高k介電質的金屬氧化物。例如，高k介電質可以是介電常數大於約3.9或一些其他合適值的介電材料。在一些實施例中，介電層110a、110b是或包括氧化鉿。介電層110a、110b可以包括相同或不同的材料。
介電層112例如可以是或包括氧化鉭（Ta 2O 5）、氧化鋁鉭（TaAlO x）、氧化鉿鉭（HfTaO x）或其他合適的材料。在一些實施例中，介電層112是非晶層，例如非晶氧化鉭層。介電層112的材料不同於介電層110a、110b的材料。在一些實施例中，介電層110a、110b是或包括氧化鉿，並且介電層112是或包括氧化鉭或氧化鋁鉭。
在一些實施例中，包括電容絕緣體結構104的MIM電容100具有改進的性能（例如，減少漏電流）、增加的電容密度及增加的元件壽命。例如，MIM電容100的介電層112是由可以降低電子通過電容絕緣體結構104的可能性（即漏電流）的材料製成。在一些實施例中，介電層112是由氧化鉭或鉭基氧化物製成。氧化鉭或鉭基氧化物在形成MIM電容100的製程條件下是非晶態的，並且氧化鉭或鉭基氧化物具有相對高的介電常數（例如大於20，例如約25）。非晶介電層112可以減少漏電流。在一些實施例中，介電層112的材料具有基本上大於約攝氏400度的結晶溫度，例如超過攝氏700度。舉例而言，介電層112是由氧化鉭製成的，其結晶溫度約為攝氏780度。MIM電容100形成期間的處理溫度可以低於攝氏500度，例如從約攝氏400度至約攝氏500度。
在一些實施例中，每個介電層110a、110b皆包括一個或多個晶體（例如，介電層110a、110b是單晶及/或多晶），且介電層110a、110b是晶體層。例如，每個介電層110a、110b皆包括氧化鉿，其具有約攝氏400度的結晶溫度。因此，由於處理溫度大於約攝氏400度，介電層110a、110b是結晶的。每個介電層110a、110b中的一個或多個晶體具有晶格。一個或多個晶體的晶格可以是例如單斜、四方、立方等。在一些實施例中，因為每個介電層110a、110b皆包括一個或多個晶體，所以MIM電容100可以具有更好（例如，更高）的電容密度。然而，電子可能在晶界之間行進，導致漏電流增加。藉由在介電層110a、110b之間添加非晶介電層112，漏電流減小了，因為沒有讓電子穿過非晶材料的路徑，特別是非晶材料具有高介電常數，例如大於約20，例如約25。由於結晶介電層110a、110b及非晶介電層112，MIM電容100可以具有高電容密度及良好的洩漏性能（例如，低洩漏）。
在一些實施例中，介電層110a或110b的一個或多個晶體具有不同的晶格。例如，介電層110a或110b的一個或多個晶體是小於或等於約20重量％（wt％）的單斜晶體、小於或等於約20wt％的立方晶體、以及介於約40wt％至80wt%的四方晶體。在其他實施例中，介電層110a或110b的一個或多個晶體的晶格可以相同（例如，四方晶格）。在一些實施例中，因為非晶介電層112及介電層110a或100b的一個或多個晶體小於或等於約20wt％的單斜晶體、小於或等於約20wt％的立方晶體以及介於約40wt％至80wt％的四方晶體，MIM電容102可以具有更好（例如，甚至更高）的電容密度及更好（例如，甚至更高）的洩漏性能（例如，甚至更低的洩漏）。
在一些實施例中，介電層110a的一個或多個晶體的晶格基本上可與介電層110b的一個或多個晶體的晶格相同。例如，介電層110a的一個或多個晶體可以包括與介電層110b基本上相同百分比的單斜晶體、立方晶體及四方晶體。
在一些實施例中，介電層110a具有第一厚度，且介電層110b具有第二厚度。第一厚度及第二厚度可以各自皆在約25埃（Å）及約35Å之間。假使第一或第二厚度小於約25Å，則MIM電容100的電容密度可能太小。假使第一或第二厚度大於約35埃，則MIM電容100的洩漏性能可能很差。在一些實施例中，第一厚度與第二厚度基本相同。
在一些實施例中，介電層112具有基本上小於第一或第二厚度的第三厚度，例如小於約15Å。第三厚度大於約5Å。假使第三厚度小於約5Å，則MIM電容100的洩漏性能可能很差。假使第三厚度大於15Å，製造成本可能會增加，而沒有任何明顯的性能優勢。在一些實施例中，第一厚度約為30Å，第二厚度約為30Å，且第三厚度約為10埃。在一些實施例中，電容絕緣體結構104的總厚度在約70Å至約90Å的範圍內。
圖1B是依據另一個實施例的MIM電容100的剖面圖。如圖1B所示，電容絕緣體結構104包括交替的介電層110、112。在一些實施例中，介電層110包括與介電層110a或介電層110b相同的材料。在一些實施例中，介電層110、112各自皆可具有約0.6Å至約1.2Å的厚度，並且由一個或兩個循環的原子層沉積（ALD）製程形成。電容絕緣體結構104的總厚度範圍可以從約70Å至約90Å。介電層110的數量範圍可以從約2至約40，且介電層112的數量範圍可以從約1至約39。具有交替的介電層110、112的益處可以與具有介電層110a、110b、112的益處相同。
圖2圖示依據一些實施例形成於介電層202中的MIM電容100的剖面圖。如圖2所示，MIM電容100可以是形成在介電層202的溝槽中的深溝槽電容（DTC）。介電層202可以是作為內連線結構的一部分的一個或多個金屬間介電（IMD）層。介電層202包括任何合適的介電材料，例如氧化矽、低介電常數（低-k）材料或上述介電材料之組合。低k材料可以包括氟化石英玻璃（FSG）、磷矽玻璃（PSG）、硼磷矽玻璃（BPSG）、碳摻雜氧化矽（SiO xC y）、非晶形氟化碳、聚對二甲苯、BCB（雙苯並環丁烯）、聚醯亞胺及/或其他未來開發的低k介電材料。MIM電容100包括以交替方式形成在介電層202的溝槽中的導電層203A-203D及電容絕緣體結構205A-205D。導電層203A-203D也可以稱為電容電極203A-203D。在一些實施例中，每個導電層203A-203D可以皆是或包括導電材料，例如摻雜矽、多晶矽、銅、鎢、鋁或銅合金、鈦、氮化鈦、鉭、氮化鉭、或上述導電材料之組合等，並且可以使用原子層沉積（ALD）形成。在一些實施例中，導電層203A-203D包括與底部電極106或頂部電極108相同的材料。在一些實施例中，每個電容絕緣體結構205A-205D皆包括與電容絕緣體結構104相同的材料並且可以使用ALD形成。
在一些實施例中，間隔物207A-207D分別形成在對應的導電層203A-203D的相對端上。每個間隔物207A-207D可以皆包括介電材料，例如氧化矽、氮化矽、氮氧化矽、上述介電材料之組合、或上述介電材料之多層等。
如圖2所示，在MIM電容100上形成介電材料209，並填充形成於介電層202中的溝槽。在一些實施例中，介電材料209可以包括諸如氧化矽的氧化物、諸如氮化矽的氮化物、上述之組合、或上述之多層等。在一些實施例中，將介電材料209圖案化以去除介電材料209的延伸超出間隔物207D的部分。在一些實施例中，圖案化製程可以包括合適的微影及蝕刻方法。
在一些實施例中，在形成及圖案化介電材料209之後，在MIM電容100之上形成蝕刻停止層（ESL）211。在一些實施例中，ESL 211可以包括一個或多個介電材料的層。合適的介電材料可以包括氧化物（例如氧化矽、氧化鋁等）、氮化物（例如SiN等）、氮氧化物（例如SiON等）、碳氧化物（例如SiOC等）、碳氮化物（例如SiCN等）、碳化物（例如SiC等）、上述介電材料之組合等，並且可以使用旋塗、CVD、電漿增強CVD（PECVD）、ALD、或上述之組合等形成。
如圖1A及圖1B所述，由於電容絕緣體結構104，MIM電容100增加了電容密度並減少了漏電流。圖2所示的MIM電容100具有更高的電容密度，因為DTC MIM電容100包含多個電容。舉例而言，導電層203A、203B及電容絕緣體結構205A組成第一MIM電容，導電層203B、203C及電容絕緣體結構205B組成第二MIM電容，導電層203C、203D及電容絕緣體205C組成第三MIM電容。因此，圖2所示的DTC MIM電容100相當於三個MIM電容。此外，DTC MIM電容100形成在深度大於約10微米（例如約15微米）的深溝槽中，這也增加了電容密度。在一些實施例中，圖2所示的DTC MIM電容100具有超過2000 μF/μm 2的電容密度。此外，當使用非晶態氧化鉭或非晶態鉭基氧化物作為電容絕緣體結構104中的介電層112時，電容密度又增加了。在一些實施例中，介電層110a、110b包括氧化鉿，介電層112包括氧化鋁，且圖2所示的DTC MIM電容100具有約2400 fF/μm 2的電容密度。在一些實施例中，介電層110a、110b包括氧化鉿，介電層112包括氧化鉭，且圖2所示的DTC MIM電容100具有約3000 fF/μm 2或更高的電容密度。
圖3A至圖3Q圖示依據一些實施例製造圖2的MIM電容100的各個階段。如圖3A所示，在介電層202上形成圖案化遮罩301，且在介電層202中形成開口302。在一些實施例中，在介電層202中形成兩個或更多個開口302。每個開口302都具有頂部臨界尺寸CD1、底部臨界尺寸CD2及深度D1。在一些實施例中，頂部臨界尺寸CD1在約300 nm至約400 nm的範圍內。為了使底部臨界尺寸CD2與頂部臨界尺寸CD1實質上相同，深度D1可小於約10微米，例如約7至10微米。假使深度D1大於約10微米，則底部臨界尺寸CD2可能會實質上小於頂部臨界尺寸CD1。底部臨界尺寸CD2的縮小可能會導致開口302中形成有缺陷的MIM電容100。
如圖3B所示，在圖案化遮罩301上及開口302中形成層304，例如在介電層202的側壁及開口302的底部上。層304可以是通過諸如ALD的共形製程所形成的共形層。層304可以包括蝕刻選擇性與介電層202的材料不同的材料。在一些實施例中，層304是聚合物。在一些實施例中，層304是半導體材料，例如非晶矽。層304可以具有小於約5 nm的厚度，例如約1 nm至約5 nm。接著，可以執行非等向性蝕刻製程，以去除層304的設置在水平表面上的部分，如圖3C所示。例如，去除層304的形成在圖案化遮罩301上及開口302的底部上的部分。結果，層304的剩餘部分設置在開口302的側壁上。層304的剩餘部分可以是側壁鈍化層。
如圖3D所示，執行非等向性蝕刻製程以將開口302延伸至深度D2，深度D2實質上大於深度D1。在一些實施例中，深度D2為約10微米至約13微米。層304的剩餘部分保護開口302的側壁免於非等向性蝕刻製程的影響。
如圖3E所示，通過任何合適的製程去除層304的剩餘部分。在一些實施例中，層304的剩餘部分通過基本上不影響介電層202的選擇性蝕刻製程去除。接著，執行另一個非等向性蝕刻製程，以將開口302進一步延伸至深度D3，如圖3F所示。由於去除了層304的剩餘部分，非等向性蝕刻製程去除了形成在開口302中的介電層202的側壁上的台階，而頂部臨界尺寸CD1基本上沒有受到影響。由於非等向性蝕刻製程，得到的每個開口302可以皆有頂部臨界尺寸CD1以及與頂部臨界尺寸CD1基本上相同的底部臨界尺寸CD3。深度D3的範圍可以從約15微米至約17微米。在一些實施例中，開口302具有約42至約50的深寬比。
如圖3G所示，在開口302中交替形成多個導電層306a-306d及多個電容絕緣體結構308a-308d。導電層306a-306d可以包括與導電層203A-203D（圖2）相同的材料，且電容絕緣體結構308a-308d可以包括與電容絕緣體結構205A-205D（圖2）相同的材料。在一些實施例中，導電層306a-306d及電容絕緣體結構308a-308d的層是通過ALD製程形成的共形層。介電材料310形成於最頂部的電容絕緣體結構308d上並填充開口302。介電材料310可以包含與介電材料209（圖2）相同的材料。
如圖3H所示，在介電材料310上形成圖案化遮罩312，且通過一個或多個蝕刻製程去除介電材料310的暴露部分以及電容絕緣體結構308d及導電層306d的設置在介電材料310的暴露部分下方的部分。可以執行可選的氧化或氮化製程，以在導電層306d的相對端形成間隔物，例如間隔物207D（圖2）。
如圖3I所示，去除圖案化遮罩312，且在介電材料310及部分的電容絕緣體結構308c上形成另一個圖案化遮罩314。如圖3J所示，通過一個或多個蝕刻製程去除電容絕緣體結構308c的暴露部分以及導電層306c的設置在電容絕緣體結構308c的暴露部分下方的部分。可以執行可選的氧化或氮化製程，以在導電層306c的相對端形成間隔物，例如間隔物207C（圖2）。
如圖3K所示，去除圖案化遮罩314，且在介電材料310及部分的電容絕緣體結構308b上形成另一個圖案化遮罩316。如圖3L所示，通過一個或多個蝕刻製程去除電容絕緣體結構308b的暴露部分以及導電層306b的設置在電容絕緣體結構308b的暴露部分下方的部分。可以執行可選的氧化或氮化製程，以在導電層306b的相對端形成間隔物，例如間隔物207B（圖2）。
如圖3M所示，去除圖案化遮罩316，且在介電材料310及部分的電容絕緣體結構308a上形成另一個圖案化遮罩318。如圖3N所示，通過一個或多個蝕刻製程去除電容絕緣體結構308a的暴露部分以及導電層306a的設置在電容絕緣體結構308a的暴露部分下方的部分。可以執行可選的氧化或氮化製程，以在導電層306a的相對端形成間隔物，例如間隔物207A（圖2）。
如圖3O所示，去除圖案化遮罩318。生成的結構可以是MIM電容100，例如圖2所示的DTC MIM電容100。MIM電容100可以形成於介電材料202的一個溝槽中（圖2）、介電材料202的兩個溝槽中（圖3N）、或介電材料202的多個溝槽中。圖3G至圖3O描述的製程可以是在開口302中形成MIM電容100的各種方法之一。在一些實施例中，可以先形成及圖案化一對導電層306及電容絕緣體結構308，之後再於其上形成其他層。例如，可以形成及圖案化導電層306a及電容絕緣體結構308a；可以在圖案化的電容絕緣體結構308a上形成導電層306b及電容絕緣體結構308b，然後圖案化；可以在圖案化的電容絕緣體結構308b上形成導電層306c及電容絕緣體結構308c，然後圖案化；且可以在圖案化的電容絕緣體結構308c上形成導電層306d及電容絕緣體結構308d，然後圖案化。可以執行任何合適的製程，以在開口302中形成MIM電容100。
如圖3P所示，在MIM電容100及介電材料310上形成蝕刻停止層320，且在蝕刻停止層320上形成介電材料322。蝕刻停止層320可以包括與蝕刻停止層211相同的材料，且介電材料322可以包括與介電材料202相同的材料。
如圖3Q所示，在介電材料322及蝕刻停止層320中形成分別與導電層306a-306d電接觸的多個導電特徵324a-324d。例如，導電特徵324a形成在介電材料322、蝕刻停止層320及電容絕緣體結構308a中，且與導電層306a接觸。導電特徵324b形成在介電材料322、蝕刻停止層320及電容絕緣體結構308b中，且與導電層306b接觸。導電特徵324c形成在介電材料322、蝕刻停止層320及電容絕緣體結構308c中，且與導電層306c接觸。導電特徵324d形成在介電材料322、蝕刻停止層320及電容絕緣體結構308d中，且與導電層306d接觸。在介電材料322及導電特徵324a-324d上形成蝕刻停止層326。蝕刻停止層326可以包括與蝕刻停止層320相同的材料。在蝕刻停止層326上形成介電層328。介電層328可以包括與介電材料322相同的材料。導電特徵330形成在介電層328及蝕刻停止層326中，並與對應的導電特徵324a-324d接觸。介電材料202、介電材料322以及介電層328可以是形成在形成有多個元件的基板之上的內連線結構中的IMD層。
圖4圖示依據一些實施例的包括MIM電容100的內連線結構400的剖面側視圖。如圖4所示，蝕刻停止層320包括第一層402及第二層404。在一些實施例中，第一層402是氮化物層，例如氮化矽層，且第二層404是碳化物層，例如碳化矽層。多個蝕刻停止層412、416、422及多個介電層414、418、424以交替的方式形成在介電層328之上。導電特徵420形成在介電層414、418及蝕刻停止層412、416中，且與導電特徵330電接觸。導電特徵426形成在介電層424及蝕刻停止層422中，且與導電特徵420電接觸。導電特徵426、420、330、324a-324d為MIM電容100提供電流路徑。
圖5圖示依據一些實施例的半導體元件結構500的剖面側視圖。如圖5所示，半導體元件結構500包括基板501及設置在基板501上的元件層503。基板501可以是任何合適的基板，例如半導體基板，例如矽晶圓。元件層503包括多個元件。多個元件可以是任何合適的元件，例如電晶體、二極體、影像感測器、電阻、電容、電感、記憶體單元或上述元件之組合。在一些實施例中，元件200是電晶體，例如平面場效電晶體（FETs）、FinFETs、奈米結構電晶體或其他合適的電晶體。半導體元件結構500還包括設置在元件層503及基板501之上的內連線結構505。內連線結構505包括各種導電特徵，例如第一多個導電特徵504及第二多個導電特徵506、以及用於分離及隔離各種導電特徵504、506的IMD層502。為了清楚起見，可以省略蝕刻停止層。在一些實施例中，第一多個導電特徵504是導線，且第二多個導電特徵506是導通孔。內連線結構505包括多層的IMD層502，且每層IMD層502皆包括導電特徵504或導電特徵506。導電特徵504及導電特徵506可以由一種或多種導電材料製成，例如金屬、金屬合金、金屬氮化物或矽化物。例如，導電特徵504及導電特徵506是由銅、鋁、銠、釕、銥、鋁銅合金、鈦、氮化鈦、鉭、氮化鉭、氮化矽鈦、鋯、金、銀、鈷、鎳、鎢、氮化鎢、氮化矽鎢、鉑、鉻、鉬、鉿、其他合適的導電材料或上述材料之組合製成。在一些實施例中，導電特徵504、506可以包括阻障層（圖未示）及/或襯墊（圖未示）。例如，在一些實施例中，每個導電特徵504皆包括共形阻障層及設置在共形阻障層上的導電填充物。
IMD層502包括一種或多種介電材料，用以為各種導電特徵504、506提供隔離功能。IMD層502可以包括嵌入多層導電特徵504、506的多個介電層。IMD層502由介電材料製成，例如SiO x、SiO xC yH z或SiO xC y，其中x、y及z是整數或非整數。在一些實施例中，IMD層502包括k值在約1至約5的範圍內的介電材料。在一些實施例中，IMD層502包括與介電材料202相同的材料。
在一些實施例中，MIM電容100嵌入在內連線結構505中。MIM電容100可以是圖2、圖3P或圖4所示的DTC MIM電容100。MIM電容100設置在內連線結構500中，其中在基板501上方的元件層503中的個別元件與相應IMD層502中的導電特徵504、506互連。此種方法允許在內連線結構500中在穿過多個介電層（例如多個IMD層502）的深溝槽中建構MIM電容100。由於延伸穿過多個介電層的深溝槽所提供的大表面積，MIM電容100的電容密度增加了。
圖6A至圖6I圖示依據一些實施例在內連線結構500中製造MIM電容100的各個階段。如圖6A所示，內連線結構500包括IMD層502a及形成在IMD層502a中的導電特徵504a、504b。在IMD層502a及導電特徵504a、504b上形成蝕刻停止層602。IMD層502a可以是IMD層502的一個層別。在一些實施例中，IMD層502a可以位於層間介電（ILD）層上，這意味著IMD層502a位於內連線結構500的底部。在一些實施例中，IMD層502a位於內連線結構500的中間。導電特徵504a、504b可以是導電特徵504，例如導線。導電特徵504a可用於為元件層503中的一個或多個元件提供電路徑，而導電特徵504b可用於將隨後形成的MIM電容100電性連接至元件層503中的一個或多個元件。蝕刻停止層602可以包括與蝕刻停止層211（圖2）相同的材料，且可以通過與蝕刻停止層211相同的製程形成。
如圖6B所示，將蝕刻停止層602圖案化，以暴露導電特徵504b的至少一部分，暴露的部分可以電性連接至隨後形成的MIM電容100。可以在蝕刻停止層602的一部分上形成圖案化遮罩（圖未示），且通過任何合適的製程去除蝕刻停止層602的暴露部分。在一些實施例中，執行選擇性乾蝕刻製程以去除蝕刻停止層602的暴露部分。選擇性乾蝕刻製程基本上不會影響導電特徵504b及IMD層502a。在一些實施例中，導電特徵504b的整個頂面被暴露出。接著，如圖6B所示，在蝕刻停止層602、IMD層502a及導電特徵504b上形成IMD層502b。IMD層502b可以是IMD層502的一個層別。導電特徵506形成在IMD層502b中，且電性連接至導電特徵504a。導電特徵506可以是導通孔。導電特徵506可以通過先在IMD層502b及蝕刻停止層602中形成開口然後用導電特徵506填充開口來形成。因此，導電特徵506與蝕刻停止層602接觸。
如圖6C所示，在IMD層502b及導電特徵506上形成蝕刻停止層604。蝕刻停止層604可以包括與蝕刻停止層602相同的材料，且可以通過與蝕刻停止層602相同的製程形成。接著，如圖6D所示，圖案化蝕刻停止層604，以暴露IMD層502b的位於導電特徵504b上的至少一部分。蝕刻停止層604的圖案化製程可以與蝕刻停止層602的圖案化製程相同。在一些實施例中，蝕刻停止層604的邊緣605基本上可與蝕刻停止層602的邊緣603垂直對齊，如圖6D所示。接著，如圖6D所示，在蝕刻停止層604及IMD層502b上形成IMD層502c。IMD層502c可以是IMD層502的一個層別。導電特徵504a形成於IMD層502c中且電性連接至導電特徵506。導電特徵504a可以是導線。導電特徵504a可以通過先在IMD層502c及蝕刻停止層604中形成開口、然後用導電特徵504a填充開口來形成。因此，導電特徵504a與蝕刻停止層604接觸。
如圖6E所示，在IMD層502c及導電特徵504a上形成蝕刻停止層606。蝕刻停止層606可以包括與蝕刻停止層602相同的材料，且可以通過與蝕刻停止層602相同的製程形成。接著，如圖6F所示，將蝕刻停止層606圖案化以暴露IMD層502c的至少一部分。蝕刻停止層606的圖案化製程可以與蝕刻停止層602的圖案化製程相同。在一些實施例中，蝕刻停止層606的邊緣607基本上可以分別與蝕刻停止層602、604的邊緣603、605垂直對齊，如圖6F所示。接著，如圖6F所示，在蝕刻停止層606及IMD層502c上形成IMD層502d。IMD層502d可以是IMD層502的一個層別。導電特徵506形成在IMD層502d中，且電性連接至導電特徵504a。導電特徵506可以是導通孔。導電特徵506可以通過先在IMD層502d及蝕刻停止層606中形成開口、然後用導電特徵506填充開口來形成。因此，導電特徵506與蝕刻停止層606接觸。
如圖6G所示，形成圖案化遮罩608於IMD層502d及導電特徵506上。圖案化遮罩608暴露出IMD層502d的一部分。IMD層502d的暴露部分可以位於導電特徵504b上方。在一些實施例中，圖案化遮罩608包括具有寬度W1的開口610，寬度W1基本上可以小於IMD層502d的位於邊緣607之間的部分的寬度W2、IMD層502c的位於邊緣605之間的部分的寬度W3、或IMD層502b的位於邊緣603之間的部分的寬度W4。在一些實施例中，邊緣603、605、607基本上對齊，且寬度W2、W3、W4基本上相同。在一些實施例中，邊緣603、605、607基本上可以偏移，且寬度W2、W3、W4基本上相同。在一些實施例中，邊緣603、605、607基本上可以偏移，且寬度W2、W3、W4基本上不同。在上述實施例中，開口610的寬度W1基本上小於寬度W2、W3、W4，且圖案化遮罩608的邊緣沿水平軸在邊緣603、605、607內。
如圖6H所示，開口610在IMD層502d、502c、502b中延伸，以暴露導電特徵504b的至少一部分。在一些實施例中，三個IMD層502d、502c、502b形成在導電特徵504b上方，且開口610形成在三個IMD層502d、502c、502b中。在一些實施例中，通過圖6A至圖6F中描述的相同製程在導電特徵504b上方形成額外的IMD層，且開口610延伸通過多個IMD層，因此開口610具有約15微米至約17微米的深度（不包括在圖案化遮罩608中的深度）。在一些實施例中，開口610具有與開口302（圖3E）相同的深度。在一些實施例中，在多個IMD層中形成多個開口610，例如多個開口302（圖3E）。在多個IMD層中延伸開口610的製程可以與形成具有深度D2的開口302（圖3D）的製程相同。此外，因為在IMD層502b、502c、502d中延伸開口610之前去除了部分的蝕刻停止層602、604、606，所以可以執行單次蝕刻製程（或者兩次蝕刻製程，假使使用了圖3B至圖3D描述的側壁鈍化層）來延伸開口610。換句話說，假使在延伸開口610之前未去除部分的蝕刻停止層602、604、606，則形成在多個IMD層中的開口610可能沒有從頂部到底部基本上恆定的臨界尺寸及/或多個IMD層可能會發生過度蝕刻。如圖6H所示，邊緣603、605、607與開口610相距一段距離，以便在形成開口610時提供製程公差。
如圖6I所示，去除圖案化遮罩608，且在開口610中形成MIM電容100。MIM電容100可以是圖2、圖3N或圖4所示的MIM電容100。蝕刻停止層602、604、606的邊緣603、605、607分別沿水平軸與MIM電容100間隔開。在一些實施例中，IMD層502b設置在邊緣603與MIM電容100之間並與之接觸，IMD層502c設置在邊緣605與MIM電容100之間並與之接觸，且IMD層502d設置在邊緣607與MIM電容100之間並與之接觸。IMD層502e形成在導電特徵506、IMD層502d、MIM電容100上，且IMD層502e填充開口610。IMD層502e可以是IMD 502的一個層別。可以在MIM電容100與IMD層502e之間形成蝕刻停止層（圖未示）。
本公開提供了一種形成在內連線結構中的深溝槽中的MIM電容100。MIM電容100包括電容絕緣體結構104，電容絕緣體結構104具有夾在兩個結晶層之間的非晶層。深溝槽可以大於約10微米，例如從約15微米至約17微米。一些實施例可以實現優勢。例如，MIM電容100的電容密度大於約3000μF/μm 2，改善了MIM電容100的壽命。例如，TDDB可以約為299年。
一個實施例是一種方法。所述方法包括：在一個或多個介電層中形成具有第一深度的開口；在所述開口中及所述一個或多個介電層上沉積層；執行非等向性蝕刻製程以去除所述層的形成在水平表面上的部分；在所述一個或多個介電層中將所述開口延伸至第二深度；去除所述層；在所述一個或多個介電層中將所述開口延伸至第三深度；以及在所述開口中形成金屬-絕緣體-金屬（MIM）電容。形成MIM電容包括：在所述開口中沉積第一導電層；在所述第一導電層上形成第一電容絕緣體結構；以及在所述第一電容絕緣體結構上沉積第二導電層。形成所述第一電容絕緣體結構包括：沉積第一晶體層；在所述第一晶體層上沉積非晶層；以及在所述非晶層上沉積第二晶體層。
在一些實施例中，所述層包含聚合物。在一些實施例中，將所述開口延伸至所述第三深度去除形成在所述一個或多個介電層的側壁上的台階。在一些實施例中，形成所述MIM電容進一步包括在所述第二導電層上形成第二電容絕緣體結構以及在所述第二電容絕緣體結構上沉積第三導電層。在一些實施例中，所述非晶層為氧化鉭層或鉭基氧化物層。在一些實施例中，所述第一結晶層及所述第二結晶層中的每一者皆為氧化鉿層。在一些實施例中，所述第一導電層、所述非晶層、所述第一結晶層及所述第二結晶層、以及所述第二導電層為通過原子層沉積製程形成。
另一個實施例是一種方法。所述方法包括：沉積第一蝕刻停止層於第一介電層、第一導電特徵以及第二導電特徵上，所述第一導電特徵及所述第二導電特徵形成於所述第一介電層中；去除所述第一蝕刻停止層的部分，以至少暴露所述第二導電特徵的暴露部分；在所述第一蝕刻停止層及所述第二導電特徵的所述暴露部分上沉積第二介電層；沉積第二蝕刻停止層於所述第二介電層上；去除所述第二蝕刻停止層的部分，以暴露所述第二介電層的設置於所述第二導電特徵上的部分；沉積第三介電層於第二蝕刻停止層及所述第二介電層的暴露部分上；在所述第二介電層及所述第三介電層中形成開口，以暴露所述第二導電特徵的至少一部分；以及在所述開口中形成金屬-絕緣體-金屬（MIM）電容。
在一些實施例中，在去除所述第一蝕刻停止層的所述部分之後於所述第一蝕刻停止層中形成第一邊緣，在去除所述第二蝕刻停止層的所述部分之後於所述第二蝕刻停止層中形成第二邊緣，且所述第一邊緣基本上對齊所述第二邊緣。在一些實施例中，所述第二介電層的部分形成於所述第一蝕刻停止層的所述第一邊緣之間，其中所述第二介電層的所述部分具有第一寬度。在一些實施例中，所述第三介電層的部分形成於所述第二蝕刻停止層的所述第二邊緣之間，其中所述第三介電層的所述部分具有第二寬度。在一些實施例中，所述第一寬度與所述第二寬度基本上相同。在一些實施例中，所述開口具有第三寬度，且所述第三寬度基本上小於所述第一寬度或所述第二寬度。在一些實施例中，所述第一寬度基本上不同於所述第二寬度。在一些實施例中，還包括在所述第二介電層及所述第一蝕刻停止層中形成第三導電特徵，其中所述第三導電特徵電性連接所述第一導電特徵。
另一個實施例是一種內連線結構。所述結構包括：設置於基板之上的第一介電層；設置於所述第一介電層中的第一導電特徵；設置於所述第一介電層中的第二導電特徵；設置於所述第一導電特徵的部分及所述第一介電層的部分上的第一蝕刻停止層；設置於所述第一蝕刻停止層及所述第二導電特徵的部分上的第二介電層；設置於所述第二介電層及所述第一蝕刻停止層中並與所述第二介電層及所述第一蝕刻停止層接觸的第三導電特徵，其中所述第三導電特徵電性連接所述第一導電特徵。內連線結構還包括：設置於所述第二介電層的部分上的第二蝕刻停止層；設置於所述第二蝕刻停止層上的第三介電層；以及設置於所述第三介電層及所述第二蝕刻停止層中並與所述第三介電層及所述第二蝕刻停止層接觸的第四導電特徵，其中所述第四導電特徵電性連接所述第三導電特徵。內連線結構還包括：設置於所述第二介電層與所述第三介電層之間的金屬-絕緣體-金屬（MIM）電容，其中所述第二介電層設置於所述第一蝕刻停止層與所述MIM電容之間並接觸所述第一蝕刻停止層及所述MIM電容，且所述第三介電層設置於所述第二蝕刻停止層與所述MIM電容之間並接觸所述第二蝕刻停止層及所述MIM電容。
在一些實施例中，所述MIM電容包括第一導電層、設置於所述第一導電層上的第一電容絕緣體結構、設置於所述第一電容絕緣體結構上的第二導電層、設置於所述第二導電層上的第二電容絕緣體結構、設置於所述第二電容絕緣體結構上的第三導電層、設置於所述第三導電層上的第三電容絕緣體結構以及設置於所述第三電容絕緣體結構上的第四導電層。在一些實施例中，所述第一電容絕緣體結構、所述第二電容絕緣體結構及所述第三電容絕緣體結構中的每一者皆包括設置於兩個結晶層之間的非晶層。在一些實施例中，所述非晶層為氧化鉭層或鉭基氧化物層。在一些實施例中，所述兩個結晶層中的每一者皆包含氧化鉿層。
前述內容概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應意識到此種等效構造並不背離本公開的精神及範圍，且他們可在不背離本公開的精神及範圍的情況下在本文中作出各種改變、替代及更改。
100:MIM電容 104:電容絕緣體結構 106:底部電極 108:頂部電極 110a,110b,112,202:介電層 203A-203D:導電層 205A-205D:電容絕緣體結構 207A-207D:間隔物 209,310,322:介電材料 211,320,326,412,416,422,602,604,606:蝕刻停止層 301,312,314,316,318,608:圖案化遮罩 302,610:開口 304:層 306a-306d:導電層 308a-308d:電容絕緣體結構 324a-324d,330,420,426,504,504a,504b,506:導電特徵 328,414,418,424:介電層 400,505:內連線結構 402:第一層 404:第二層 500:半導體元件結構 501:基板 502,502a,502b,502c,502d,502e:IMD層 503:元件層 603,605,607:邊緣 CD1:頂部臨界尺寸 CD2,CD3:底部臨界尺寸 D1,D2,D3:深度 W1,W2,W3,W4:寬度
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A及圖1B圖示依據一些實施例的金屬-絕緣體-金屬（MIM）電容的剖面圖。 圖2圖示依據一些實施例形成於介電層中的MIM電容的剖面圖。 圖3A至圖3Q圖示依據一些實施例製造圖2的MIM電容的各個階段。 圖4圖示依據一些實施例的內連線結構的剖面側視圖。 圖5圖示依據一些實施例的半導體元件結構的剖面側視圖。 圖6A至圖6I圖示依據一些實施例在內連線結構中製造MIM電容的各個階段。
100:MIM電容
202:介電層
203A-203D:導電層
205A-205D:電容絕緣體結構
207A-207D:間隔物
209:介電材料
211:蝕刻停止層

Claims (1)

  1. 一種方法，包括： 在一個或多個介電層中形成開口，其中所述開口具有第一深度； 在所述開口中及所述一個或多個介電層上沉積層； 執行非等向性蝕刻製程以去除所述層的形成在水平表面上的部分； 在所述一個或多個介電層中將所述開口延伸至第二深度； 去除所述層； 在所述一個或多個介電層中將所述開口延伸至第三深度；以及 在所述開口中形成金屬-絕緣體-金屬（MIM）電容，包括： 在所述開口中沉積第一導電層； 在所述第一導電層上形成第一電容絕緣體結構，包括： 沉積第一結晶層； 在所述第一結晶層上沉積非晶層；以及 在所述非晶層上沉積第二結晶層；以及 在所述第一電容絕緣體結構上沉積第二導電層。
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