JP2001308538A

JP2001308538A - インダクタ内蔵多層配線板

Info

Publication number: JP2001308538A
Application number: JP2000126123A
Authority: JP
Inventors: Akihiko Kotani; 暁彦小谷; Michiaki Matsuo; 道明松尾; Kenji Goho; 健治五寳
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-04-26
Filing date: 2000-04-26
Publication date: 2001-11-02

Abstract

(57)【要約】【課題】多層配線板に形成されるインダクタの浮遊容
量を低減して自己共振周波数の低下を防止した、周波数
および損失特性の良好なインダクタ内蔵多層配線板を安
価に提供する。【解決手段】インダクタ内蔵多層配線板７は、スパイ
ラルインダクタ１と、接地導体層２と、その上層および
下層に形成された誘電体層５と、回路パターンと接続す
るためのビアホールまたはスルーホールとを備えてい
る。接地導体層２には、スパイラルインダクタ１の直下
の電極部分を切り離すためのスペース３が設けられてい
る。そして、スペース３の内側に、接地導体層２から切
り離された分離パターン４が形成されている。インダク
タ直下の電極部分を接地電位より分離することにより、
ばらつきおよび損失が小さなインダクタを内蔵した多層
配線板を安価に作成することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インダクタを内蔵
した多層配線板に係り、特に移動体無線端末等の高周波
回路における周波数特性の向上、小型化に好適なインダ
クタ内蔵多層配線板に関するものである。

【０００２】

【従来の技術】高周波回路を実装する多層配線板におい
ては、高周波特性の改善および安定化のために面積の広
い接地導体層が設けられている。また、回路を小型に構
成するには、インダクタやキャパシタ等の素子を多層配
線板の内層に導体パターンで形成することが有効であ
る。

【０００３】以下に従来のインダクタ内蔵多層配線板に
ついて図５を用いて説明する。図５に示すインダクタ内
蔵多層配線板７は、スパイラルインダクタ１と、接地導
体層２と、その上層および下層に形成された誘電体層５
と、回路パターンと接続するためのビアホールまたはス
ルーホール６とを備えている。ここでは、多層配線板に
おいてスパイラルインダクタを形成した周辺部分のみを
図示している。

【０００４】接地導体層２において接地のための電極パ
ターンは多層板のほば全面に形成されるため、スパイラ
ルインダクタ１のパターンは接地導体層の電極パターン
と重なる構造となる。このため、図５の構成ではスパイ
ラルインダクタ１と接地導体層２との間に対接地の浮遊
容量が生じ、前記浮遊容量によりスパイラルインダクタ
１の自己共振周波数が低下し、同時に損失が劣化すると
いう問題があった。特に、誘電体層５を薄膜により作成
する、あるいは誘電率の高い材料で作成する場合には、
浮遊容量の影響が顕著となり、インダクタの特性劣化が
大きくなる。

【０００５】一方、多層配線板内に構成したインダクタ
の浮遊容量を低減する方法としては、例えば特開昭60−
170911号公報に記載のように、インダクタ直下の誘電体
層に空隙部を設ける方法がある。しかしながら、この従
来技術は化学エッチングや研削等により誘電体に空隙部
を形成するものであるため、製造工程が複雑になり、多
層配線板が高価になる。

【０００６】また、図６に示す特開平５−235554号公報
に記載のように、インダクタの直下または直上に位置す
る接地導体層２の電極の一部に切り欠き８を形成するこ
とにより浮遊容量を低減する方法がある。しかしなが
ら、この従来技術によると、特に誘電体層５の厚さが導
体層の厚さと比べて無視できない寸法の場合には、切り
欠いた部分に生じる接地導電層の段差により、誘電体層
５の表面を均一に形成することが困難となる。特に誘電
体薄膜による多層基板を作成する誘電体薄膜層形成法で
は、ポリイミド等の有機溶剤をウェハー上にスピンコー
ターでスピンコートすることにより形成するが、切り欠
いた接地導電層の寸法が大きいと、接地導電層２と直下
の誘電体層５との段差の影響により直下または直上に形
成する誘電体薄膜層の表面を均一に形成できず、誘電体
層厚さを制御することが難しくなる。膜厚の制御が困難
となると、同構造内に分布定数回路や平行平板型キャパ
シタ等の素子を形成する場合に、回路特性や素子値の精
度が確保できないといった問題が発生する。誘電体層表
面を均一に形成するには、誘電体層積層後に表面を研磨
すればよいが、工数増加により多層配線板が高価になっ
てしまう。

【０００７】

【発明が解決しようとする課題】前述のように、従来の
インダクタ内蔵多層配線板では、浮遊容量増加に伴うイ
ンダクタの自己共振周波数の低下により、インダクタの
設計が困難となるばかりでなく、素子値のばらつきが増
大し、損失特性も劣化するという問題があった。これを
解決する従来技術では、誘電体に空隙部を形成する方法
では製造工程が複雑になって多層配線板が高値になると
いう問題があり、またインダクタの直下又は直上に位置
する接地導体層を切り欠く方法では、特に誘電体層を薄
膜形成しようとした場合に表面を均一に形成することが
難しくなるという問題があった。

【０００８】本発明は、多層配線板に形成されるインダ
クタの浮遊容量を低減して自己共振周波数の低下を防止
した、周波数および損失特性の良好なインダクタ内蔵多
層配線板を安価に提供することを目的とするものであ
る。

【０００９】

【課題を解決するための手段】本発明のインダクタ内蔵
多層配線板は、導体層と誘電体層とを交互に積層してな
る多層配線板において、接地導体層と、前記導体層に形
成したインダクタとを具備し、前記接地導体層の電極に
おいて前記インダクタの直下または直上となる領域を部
分的に切り離したことを特徴とする。この構成により、
前記インダクタの直下または直上に位置する電極が接地
電位から分離されるので、インダクタと接地導体層との
間に介在する浮遊容量を低減することが可能となり、前
記インダクタの自己共振周波数の低下を防止し、設計が
容易でばらつきが小さく損失特性の良好なインダクタを
内蔵可能な多層配線板が実現できる。ここで、接地導体
層に接地電位と切り離した電極を設けるが、これは一連
のパターン作成工程において同時に行われるので、工程
数は一切増加せず、安価に実施することが可能である。

【００１０】また、前記接地導体層を表層に形成すると
ともに、部分的に切り離した電極のパターンを前記電極
の面積がトリミングにより変化させることのできるパタ
ーンとした。この構成により、電極をトリミングするこ
とで、切り離される電極の面積を変化させることができ
るので、インダクタに付加される浮遊容量を変化させ、
多層配線板内に実装したインダクタの素子値の調整が可
能となる。

【００１１】さらに、導体層と誘電体層とを交互に積層
してなる多層配線板において、表層でない前記導体層に
インダクタを形成し、表層となる前記導体層において前
記インダクタと重なる位置に格子状の導体パターンを形
成したことを特徴とする。この構成により、インダクタ
と重なる位置に意図的に設けた前記導体パターンをトリ
ミングし、その形状を変化させることにより、多層板内
のインダクタの素子値の調整が可能となる。

【００１２】そして、導体層と誘電体層とを交互に積層
してなる多層配線板において、接地導体層と、表層でな
い前記導体層の任意の層に形成したインダクタとを具備
し、全ての前記接地導体層上に上下方向に領域が重なる
ようにインダクタを形成し、ビアホールまたはスルーホ
ールによって電流の向きが同方向となるように直列に接
続したことを特徴とする。この構成により、インダクタ
に付加される対接地の浮遊容量を低減することかできる
ので、内蔵するインダクタの自己共振周波数低下を防
ぎ、設計が容易でばらつきが小さく低損失な内蔵インダ
クタを有する多層配線板が実現できる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図１から図４を用いて説明する。

【００１４】（第１の実施の形態）本発明の第１の実施
の形態では、導体層にスパイラルインダクタを形成し、
接地導体層の電極において前記インダクタの直下となる
領域を分離パターンをより部分的に切り離し、前記イン
ダクタの直下に位置する電極を接地電位から分離するこ
とより、インダクタと接地導体層との間に介在する浮遊
容量を低減することを可能にした。

【００１５】本発明の第１の実施の形態について、図１
を参照しながら説明する。この図において（ａ）は第１
の実施の形態のインダクタ内蔵多層配線板のインダクタ
部分の構成を示した斜視図であり、（ｂ）は前記部分を
真上より見た図である。

【００１６】図１に示すように、第１の実施の形態にお
けるインダクタ内蔵多層配線板７は、導体層に形成され
たスパイラルインダクタ１と、接地導体層２と、その上
層および下層に形成された誘電体層５と、回路パターン
と接続するためのビアホールまたはスルーホール６とを
備えている。接地導体層２には、スパイラルインダクタ
１の直下の電極部分を切り離すためのスペース３が設け
られている。スペース３の内側に、接地導体層２から切
り離された分離パターン４が形成されている。ここで、
分離パターン４はスパイラルインダクタ１の外形寸法以
上の大きさに分離されている。

【００１７】以上にように構成されたインダクタ内蔵多
層配線板について、以下その特徴を説明する。

【００１８】本実施の形態では、誘電体層５を挟んで接
地導体層２と対向しているスパイラルインダクタ１に対
して、前記スパイラルインダクタ１の直下にある電極部
分を接地導体層２より切り離すために、スペース３を設
けている。そして、スペース３によりスパイラルインダ
クタ１の外形寸法以上の大きさに分離された分離パター
ン４は、接地電位より分離される。これにより、スパイ
ラルインダクタ１に付加される対接地の浮遊容量が低減
されることから、スパイラルインダクタ１の自己共振周
波数を高めることが可能となる。

【００１９】分離パターン４を切り欠いてしまうと、土
台部分の高さが異なってしまうため、特に誘電体層５と
導体層の厚さが同程度となるような場合には、誘電体層
５を均一に形成することが困難となり、多層板内に形成
される素子値のばらつき要因となってしまう。また、前
記理由により、分離パターン４をなすスペース３の幅が
広すぎると誘電体層５の膜厚を均一化することが困難と
なることから、均一に層形成を行うのに支障のない程度
とする必要がある。例えば、誘電体層５の厚さが１０μ
ｍ、接地導体層２の厚さが５μｍ程度の誘電体薄膜多層
板であれば、スペース３を１００μｍ程度とすることが
好適である。

【００２０】インダクタにおける自己共振周波数の低下
は、素子値を増大させＱ値を劣化させる。素子値の増大
は大きなばらつき要因となる。本実施の形態では、自己
共振周波数を低減できる構成であることから、ばらつき
および損失の小さいスパイラルインダクタを内蔵した多
層配線板が実現できる。また、分離パターン４を切り欠
かない構成であることから、誘電体層５の厚さを均一に
形成することが容易であるのに加えて、スパイラルイン
ダクタ１を実装した部分の上部または下部に分離パター
ンを介して他の素子や回路を形成した場合にも、前記ス
パイラルインダクタとの干渉を低減することができる。
分離パターンの形成には、特別な工程を必要としないこ
とから安価に作成することが可能である。

【００２１】以上のように、本実施の形態によれば、ス
パイラルインダクタ直下の電極部分を接地電位より分離
することにより、ばらつきおよび損失が小さなスパイラ
ルインダクタを内蔵した多層配線板を安価に作成するこ
とが可能となる。

【００２２】なお、本実施の形態ではスパイラルインダ
クタ直下を接地面より切り離す例を示したが、スパイラ
ルインダクタ直上に関しても同様に接地面より切り離し
ても良い。

【００２３】（第２の実施の形態）本発明の第２の実施
の形態では、スパイラルインダクタの直上に、接地され
た格子状のトリミング用電極を設け、切り離される電極
の面積を用いて変えることによりスパイラルインダクタ
に付加される浮遊容量を変化させ、多層配線板内に実装
したスパイラルインダクタの素子値を調整可能とした。

【００２４】本発明の第２の実施の形態について、図２
および図３を用いて説明する。図２は本発明の第２の実
施の形態のインダクタ内蔵多層配線板の構成を示す斜視
図であり、図３は電極パターンのトリミング方法を説明
するために真上から見た図である。図２および３におい
て、図１と同一番号を付したものは、図１と同じ働きを
するものである。

【００２５】図２に示すように、本実施の形態のインダ
クタ内蔵多層配線板７は、表層である接地導体層10を備
えている。表層である接地導体層10において、スパイラ
ルインダクタ１の直上に、接地された格子状のトリミン
グ用電極11が設けられている。トリミング用電極11は、
接地導体層10においてスパイラルインダクタ１の直上の
電極部分を切り離すために設けたスペース12と、切り離
されて残るパターン13と、接地面とパターン13との間を
接続しているライン14とから構成されている。配線９は
スパイラルインダクタ１が形成されている導体層とは別
の導体層に形成されているものである。その他の構成は
第１の実施の形態と同じである。

【００２６】以上にように構成されたインダクタ内蔵多
層配線板について、以下その特徴を説明する。

【００２７】本実施の形態では、スパイラルインダクタ
１の直上の接地導体層10に、接地された格子状のトリミ
ング用電極11を形成して、格子部分をトリミングによっ
て切り離すことにより、スパイラルインダクタ１の直上
の接地導体層10において接地から分離される部分の面積
を調整可能に構成した。したがって、分離される部分の
面積を任意に設定することにより、スパイラルインダク
タ１に付加される対接地の浮遊容量を変化させ、スパイ
ラルインダクタ１の自己共振周波数が調整可能となる。
使用する周波数に対して自己共振周波数が十分に高くな
い場合には、自己共振周波数を低くするとインダクタン
ス値が徐々に増加して見えるため、トリミング用電極11
の面積によってスパイラルインダクタ１の素子値を調整
することが可能である。また、トリミング用電極11を多
層配線板の表層に形成し、外部から分離部分の面積の調
整が容易に行える構成とした。図３（ａ）は、レーザト
リミングなどを用いて、ライン14を切断することにより
トリミングする場合の電極パターンの例である。この図
において、薄い網掛がスパイラルインダクタであり、そ
の上にトリミング用電極11が重なっている。また、図３
（ｂ）は、ワイヤーボンディング15等を用いて、分離さ
れている複数のパターン13の間およびパターン13と接地
面との間を接続することにより、トリミングする場合の
電極パターンの例である。

【００２８】以上のように、本実施の形態によれば、ス
パイラルインダクタ直上の接地電極を格子状に形成し、
トリミングにより、接地から分離する部分の面積を調整
可能な構造とすることにより、内蔵インダクタの素子値
が調整可能な多層配線板が実現できる。

【００２９】なお、本実施の形態ではトリミング用電極
が接地された例を示したが、接地しない場合であっても
トリミングによりインダクタ内部に生じる浮遊容量値は
変化することから、接地しない場合も同様の効果が得ら
れる。

【００３０】また、図３（ｂ）でパターン間と接地面と
を接続する方法としてワイヤーボンディングを挙げた
が、半田、導電ペースト等でも良いのはもちろんであ
る。

【００３１】（第３の実施の形態）本発明の第３の実施
の形態では、最上層と最下層の接地導体層に上下方向に
領域が重なるようにインダクタを形成し、ビアホールま
たはスルーホールによって電流の向きが同方向となるよ
うに直列に接続することにより、インダクタに付加され
る対接地の浮遊容量を低減することを可能にした。

【００３２】本発明の第３の実施の形態について、図４
を用いて説明する。図４は本発明の第４の実施の形態の
インダクタ内蔵多層配線板の構成を示す斜視図である。
図４において、図２と同一番号を付したものは、図２と
同じ働きをするものである。図４に示すように、本実施
の形態のインダクタ内蔵多層配線板７では、表層である
接地導体層10にスパイラルインダクタ16が形成されてい
る。スパイラルインダクタ16はスペース17により接地電
極から分離されている。同様に、接地導体層２に形成さ
れたスパイラルインダクタ１はスペース17により接地電
極から分離されている。その他の構成は、第２の実施の
形態と同様である。

【００３３】以上のように構成されたインダクタ内蔵多
層配線板について、以下その特徴を説明する。

【００３４】スパイラルインダクタを複数層重ねてビア
ホールまたはスルーホールで接続することで大きなイン
ダクタンスを得られることは知られている。上記のよう
に、スパイラルインダクタ１および16を接地導体層２お
よび10に形成し、電流の向きが同方向となるように直列
に接続する構造にすることにより、誘電体層５を均一に
形成することが出来る。ここではスパイラルインダクタ
１および16が全接地導体層の最上層および最下層に形成
されていることが重要である。なお、この時スパイラル
インダクタ１および16の線路間隔およびスペース17は誘
電体薄膜層を均一に形成する際に影響のない程度の距離
にする必要がある。これによって、スパイラルインダク
タ１および16に寄生する浮遊容量を低減することがで
き、スパイラルインダクタ１および16の自己共振周波数
は高くなり、さらに誘電体薄膜層を均一に形成すること
ができるため、ばらつきおよび損失の小さいスパイラル
インダクタを内蔵した多層配線板が実現できる。

【００３５】以上のように、本実施の形態によれば、全
ての接地導体層上に上下方向に領域が重なるようにスパ
イラルインダクタを形成し、ビアホールまたはスルーホ
ールによって電流の向きが同方向となるように直列に接
続することにより、ばらつきおよび損失の小さいスパイ
ラルインダクタを内蔵した多層配線板を安価に作成する
ことが可能となる。

【００３６】なお、本実施の形態では、スパイラルイン
ダクタを２層重ねた例を示したが、スパイラルインダク
タを３層以上の複数層重ねても良く、複数層の接地導体
層をまたぐ構造となる時は接地導体層の全てにスパイラ
ルインダクタを設けるようにする。

【００３７】また、複数層に重ねたスパイラルインダク
タの外形寸法は同じでなくても良く、上下方向にぴった
り重ならなくても良い。

【００３８】さらに、本実施の形態では、複数層重ねた
スパイラルインダクタの最上層の直上の導体層およびス
パイラルインダクタの最下層の直下の導体層に接地電位
から分離されているパターンを形成しても良いし、第２
の実施の形態で示したようなトリミング用電極を形成し
ても良い。

【００３９】また、前記全ての実施の形態では、分離さ
れた部分の大きさをスパイラルインダクタの外形寸法以
上の大きさにした例を示したが、必ずしもスパイラルイ
ンダクタの大きさ以上とする必要はない。

【００４０】さらに、全ての実施の形態では、インダク
タとしてスパイラル型のインダクタを用いた例を示した
が、メアンダ型のインダクタといった別の形状のパター
ンで形成されたインダクタを用いても、同様の効果が得
られる。

【００４１】そして、全ての実施の形態では、多層配線
板の層数が高々３層程度である例を示したが、本発明の
効果は多層配線板の層数には依らないことは言うまでも
ない。

【００４２】また、全ての実施の形態では、接地導体層
に分離パターンを設けた例を示したが、電源層も高周波
的には接地されることから、前記電源層に対して本発明
の構造を適用しても同様の効果が得られる。

【００４３】そして、全ての実施の形態では、多層配線
板の誘電体層をポリイミドやペンゾシクロブテンといっ
た有機薄膜により構成する、あるいはセラミックのグリ
ーンシートを積層して構成した場合に浮遊容量の影響が
顕著となり、とくに大きな効果を得ることができる。

【００４４】

【発明の効果】以上のように、本発明によれば、インダ
クタを内蔵した多層配線板において、誘電体層を挟んで
インダクタの直上または直下に位置する接地導体層の電
極を接地電位より切り離した構造とすることにより、イ
ンダクタに付加される対接地の浮遊容量を低減して自己
共振周波数の低下を防止することができ、周波数特性お
よび損失特性の良好なインダクタ内蔵多層配線板が実現
可能となる。また、接地導体層の電極を完全に切り欠か
ないことから、誘電体層の表面を均一に形成しやすく、
多層配線板に内蔵される素子のばらつきを低減すること
ができる。さらに、多層配線板は特別な加工を必要とし
ないため、安価に製造が可能である。

【００４５】また、部分的に切り離される電極の面積を
トリミングにより変化させることができるようにインダ
クタの直下または直上の接地導体パターンを形成するこ
とにより、内蔵されたインダクタの素子値が調整可能な
インダクタ内蔵多層配線板が実現できる。

【００４６】さらに、全ての接地導体層上および任意の
導体層上に上下方向に領域が重なるようにスパイラルイ
ンダクタを形成し、ビアホールまたはスルーホールによ
って電流の向きが同方向となるように直列に接続するこ
とにより、ばらつきおよび損失の小さいスパイラルイン
ダクタを内蔵した多層配線板を安価に製造することが可
能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるインダクタ
内蔵多層配線板の構成を示す斜視図および上面図、

【図２】本発明の第２の実施の形態におけるインダクタ
内蔵多層配線板の構成を示す斜視図、

【図３】本発明の第２の実施の形態におけるインダクタ
内蔵多層配線板の構成を示す上面図、

【図４】本発明の第３の実施の形態におけるインダクタ
内蔵多層配線板の構成を示す斜視図、

【図５】従来のインダクタ内蔵多層配線板の構成を示す
斜視図、

【図６】従来のインダクタ内蔵多層配線板の構成を示す
斜視図である。

【符号の説明】

１、16 スパイラルインダクタ２、10 接地導体層３、12、17 スペース４、13 分離パターン５誘電体層６スルーホールまたはビアホール７多層配線板８切り欠き９配線 11 トリミング用電極 14 接続ライン 15 ワイヤーボンディング

───────────────────────────────────────────────────── フロントページの続き (72)発明者五寳健治神奈川県川崎市多摩区東三田三丁目10番１号松下技研株式会社内Ｆターム(参考） 4E351 AA07 BB09 BB13 BB15 BB24 BB29 DD01 FF04 FF06 GG06 5E070 AA01 AB07 AB10 CB12 CB13 CB17 CB20 5E346 EE21 EE33 FF45 HH05

Claims

【特許請求の範囲】

【請求項１】導体層と誘電体層とを交互に積層してな
る多層配線板において、接地導体層と、前記導体層に形
成したインダクタとを具備し、前記接地導体層の電極に
おいて前記インダクタの直下または直上となる領域を部
分的に切り離したことを特徴とするインダクタ内蔵多層
配線板。
【請求項２】部分的に切り離した電極をインダクタの
外形よりも大きくしたことを特徴とする請求項１記載の
インダクタ内蔵多層配線板。
【請求項３】接地導体層を表層に形成するとともに、
部分的に切り離した電極のパターンを前記電極の面積が
トリミングにより変化させることのできるパターンとし
たことを特徴とする請求項１記載のインダクタ内蔵多層
配線板。
【請求項４】電極のパターンを格子状に形成したこと
を特徴とする請求項３記載のインダクタ内蔵多層配線
板。
【請求項５】導体層と誘電体層とを交互に積層してな
る多層配線板において、表層でない前記導体層にインダ
クタを形成し、表層となる前記導体層において前記イン
ダクタと重なる位置に格子状の導体パターンを形成した
ことを特徴とするインダクタ内蔵多層配線板。
【請求項６】導体層と誘電体層とを交互に積層してな
る多層配線板において、接地導体層と、表層でない前記
導体層の任意の層に形成したインダクタとを具備し、全
ての前記接地導体層上に上下方向に領域が重なるように
インダクタを形成し、ビアホールまたはスルーホールに
よって電流の向きが同方向となるように直列に接続した
ことを特徴とするインダクタ内蔵多層配線板。
【請求項７】接地導体層を電源層に置き換えたことを
特徴とする請求項１から６のいずれかに記載のインダク
タ内蔵多層配線板。
【請求項８】誘電体薄膜により多層配線板を形成した
ことを特徴とする請求項１から７のいずれかに記載のイ
ンダクタ内蔵多層配線板。
【請求項９】セラミック誘電体により多層配線板を形
成したことを特徴とする請求項１から７のいずれかに記
載のインダクタ内蔵多層配線板。